JPH04214636A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04214636A JPH04214636A JP40161490A JP40161490A JPH04214636A JP H04214636 A JPH04214636 A JP H04214636A JP 40161490 A JP40161490 A JP 40161490A JP 40161490 A JP40161490 A JP 40161490A JP H04214636 A JPH04214636 A JP H04214636A
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Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＩｎＧａＡｓから成る
異種（ヘテロ）接合を使用する電界効果トランジスタ（
ＦＥＴ）等の半導体装置に関するものである。
異種（ヘテロ）接合を使用する電界効果トランジスタ（
ＦＥＴ）等の半導体装置に関するものである。
【０００２】
【従来の技術】従来、ＡｌＧａＡｓ／ＧａＡｓのヘテロ
接合を利用したＧａＡｓ系の高電子移動度トランジスタ
（ＨＥＭＴ）が存在するが、ＩｎＧａＡｓから成るヘテ
ロ接合を利用したＨＥＭＴも検討されている。ＩｎＧａ
ＡｓはＧａＡｓよりも電子移動度や飽和電子速度が高い
。従って、このＩｎＧａＡｓを用いて形成されたＦＥＴ
は、高速，高周波デバイスに適している。ＩｎＧａＡｓ
系のＨＥＭＴとしては、ＩｎＰ／ＩｎＧａＡｓやＡｌＩ
ｎＡｓ／ＩｎＧａＡｓのヘテロ接合を利用したものが実
現されている。
接合を利用したＧａＡｓ系の高電子移動度トランジスタ
（ＨＥＭＴ）が存在するが、ＩｎＧａＡｓから成るヘテ
ロ接合を利用したＨＥＭＴも検討されている。ＩｎＧａ
ＡｓはＧａＡｓよりも電子移動度や飽和電子速度が高い
。従って、このＩｎＧａＡｓを用いて形成されたＦＥＴ
は、高速，高周波デバイスに適している。ＩｎＧａＡｓ
系のＨＥＭＴとしては、ＩｎＰ／ＩｎＧａＡｓやＡｌＩ
ｎＡｓ／ＩｎＧａＡｓのヘテロ接合を利用したものが実
現されている。
【０００３】第４図はこのＡｌＩｎＡｓ／ＩｎＧａＡｓ
のヘテロ接合を利用したＨＥＭＴの構造を示している。 ＩｎＰ半導体基板１上には、バッファ層であるＡｌＩｎ
Ａｓ層２および活性層であるＩｎＧａＡｓ層３が形成さ
れている。さらに、ＩｎＧａＡｓ層３上には、アンドー
プのＡｌＩｎＡｓ層４が形成され、ＡｌＩｎＡｓ層４上
にはｎ＋ 型のＡｌＩｎＡｓ層５およびｎ＋ 型のＩｎ
ＧａＡｓ層６が形成されている。そして、ゲート電極７
がＡｌＩｎＡｓ層５上に形成され、ドレイン電極８およ
びソース電極９がＩｎＧａＡｓ層６上に形成されている
。
のヘテロ接合を利用したＨＥＭＴの構造を示している。 ＩｎＰ半導体基板１上には、バッファ層であるＡｌＩｎ
Ａｓ層２および活性層であるＩｎＧａＡｓ層３が形成さ
れている。さらに、ＩｎＧａＡｓ層３上には、アンドー
プのＡｌＩｎＡｓ層４が形成され、ＡｌＩｎＡｓ層４上
にはｎ＋ 型のＡｌＩｎＡｓ層５およびｎ＋ 型のＩｎ
ＧａＡｓ層６が形成されている。そして、ゲート電極７
がＡｌＩｎＡｓ層５上に形成され、ドレイン電極８およ
びソース電極９がＩｎＧａＡｓ層６上に形成されている
。
【０００４】ＩｎＰ／ＩｎＧａＡｓのヘテロ接合を利用
したＩｎＧａＡｓ系のＨＥＭＴ構造も、基本的に上記の
ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘテロ接合を使用したＨ
ＥＭＴと同様であり、第４図におけるＡｌＩｎＡｓ層を
ＩｎＰ層に置き換えたものになる。
したＩｎＧａＡｓ系のＨＥＭＴ構造も、基本的に上記の
ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘテロ接合を使用したＨ
ＥＭＴと同様であり、第４図におけるＡｌＩｎＡｓ層を
ＩｎＰ層に置き換えたものになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＩｎＰ／ＩｎＧａＡｓのヘテロ接合を利用したＨＥ
ＭＴにおいては、電子供給層がＩｎＰ材料によって形成
されているため、良好なショットキ特性を有するゲート
電極を形成することが困難であった。これは、ＩｎＰを
素材とするショットキ接合は従来良好な接合状態で形成
することが難しいからである。また、ＩｎＰとＩｎＧａ
Ａｓとのヘテロ接合部に形成される伝導帯不連続量は０
．２ｅＶと小さい。このため、この伝導帯不連続量の大
きさに比例して蓄積される２次元電子ガスの濃度に制限
が生じ、十分なドレイン電流を確保することが出来なか
った。
来のＩｎＰ／ＩｎＧａＡｓのヘテロ接合を利用したＨＥ
ＭＴにおいては、電子供給層がＩｎＰ材料によって形成
されているため、良好なショットキ特性を有するゲート
電極を形成することが困難であった。これは、ＩｎＰを
素材とするショットキ接合は従来良好な接合状態で形成
することが難しいからである。また、ＩｎＰとＩｎＧａ
Ａｓとのヘテロ接合部に形成される伝導帯不連続量は０
．２ｅＶと小さい。このため、この伝導帯不連続量の大
きさに比例して蓄積される２次元電子ガスの濃度に制限
が生じ、十分なドレイン電流を確保することが出来なか
った。
【０００６】また、上記従来の第４図に示されるＡｌＩ
ｎＡｓ／ＩｎＧａＡｓのヘテロ接合を利用したＨＥＭＴ
においては、ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘテロ接合
界面に生じる伝導帯不連続量は０．５５ｅＶと大きく、
２次元電子ガスの濃度は十分にとれる。しかし、電子供
給層になるＡｌＩｎＡｓ層とゲート電極との間に形成さ
れるショットキ障壁が０．４ｅＶと低い。このため、ゲ
ートリーク電流は大きく、また、ゲート耐圧は低下して
いた。この結果、このヘテロ接合を利用したデバイスの
出力容量は低下し、高出力用デバイスに適さないものに
なっていた。
ｎＡｓ／ＩｎＧａＡｓのヘテロ接合を利用したＨＥＭＴ
においては、ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘテロ接合
界面に生じる伝導帯不連続量は０．５５ｅＶと大きく、
２次元電子ガスの濃度は十分にとれる。しかし、電子供
給層になるＡｌＩｎＡｓ層とゲート電極との間に形成さ
れるショットキ障壁が０．４ｅＶと低い。このため、ゲ
ートリーク電流は大きく、また、ゲート耐圧は低下して
いた。この結果、このヘテロ接合を利用したデバイスの
出力容量は低下し、高出力用デバイスに適さないものに
なっていた。
【０００７】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、組成比ｘが０．６５
以上０．８５以下で構成されるＧａＡｓｘ Ｓｂ１−ｘ
と、組成比ｙが０．４以上０．６５以下で構成される
ＩｎｙＧａ１−ｙ Ａｓとのヘテロ接合を備えて半導体
装置を形成したものである。
を解消するためになされたもので、組成比ｘが０．６５
以上０．８５以下で構成されるＧａＡｓｘ Ｓｂ１−ｘ
と、組成比ｙが０．４以上０．６５以下で構成される
ＩｎｙＧａ１−ｙ Ａｓとのヘテロ接合を備えて半導体
装置を形成したものである。
【０００８】
【作用】ＧａＡｓの格子定数は５．６５オングストロー
ム，ＧａＳｂの格子定数は６．１０オングストロームで
ある。従って、ＧａＡｓの組成比ｘを０．６５以上０．
８５以下の範囲内でＧａＡｓｘ Ｓｂ１−ｘ を構成す
ることにより、ＧａＡｓｘ Ｓｂ１−ｘ はＩｎの組成
比が０．３以上０．６５以下で格子定数が５．８０〜５
．９５オングストロームのＩｎｙ Ｇａ１−ｙ Ａｓに
格子整合し、良好な接合状態のヘテロ接合が形成される
。
ム，ＧａＳｂの格子定数は６．１０オングストロームで
ある。従って、ＧａＡｓの組成比ｘを０．６５以上０．
８５以下の範囲内でＧａＡｓｘ Ｓｂ１−ｘ を構成す
ることにより、ＧａＡｓｘ Ｓｂ１−ｘ はＩｎの組成
比が０．３以上０．６５以下で格子定数が５．８０〜５
．９５オングストロームのＩｎｙ Ｇａ１−ｙ Ａｓに
格子整合し、良好な接合状態のヘテロ接合が形成される
。
【０００９】また、この範囲内でのある組成比における
ＧａＡｓｘ Ｓｂ１−ｘ のエネルギバンド図は図１（
ａ）に示される。伝導帯の底のエネルギ準位Ｅｃ と価
電子帯の頂上のエネルギ準位Ｅｖ との差に相当するエ
ネルギギャップＥｇ は例えばｘ＝０．５１の時１．１
０ｅＶになり、伝導帯の底のエネルギ準位Ｅｃ にある
電子を真空準位Ｅ０ に取り出す電子親和力χ１ は例
えば約４．１ｅＶと推定される。また、Ｉｎｙ Ｇａ１
−ｙ Ａｓのエネルギバンド図は同図（ｂ）に示され、
エネルギギャップＥｇ は例えばｙ＝０．５３の時０．
７３ｅＶ、電子親和力χ２ は約４．６ｅＶになってい
る。従って、これらＧａＡｓｘ Ｓｂ１−ｘ とＩｎｙ
Ｇａ１−ｙ Ａｓとのヘテロ接合部における伝導帯に
は、同図（ｃ）に示されるように、両者の電子親和力の
差（χ２ −χ１ ）に相当する、大きさΔＥｃ が例
えば約０．５ｅＶのエネルギスパイクが生じる。
ＧａＡｓｘ Ｓｂ１−ｘ のエネルギバンド図は図１（
ａ）に示される。伝導帯の底のエネルギ準位Ｅｃ と価
電子帯の頂上のエネルギ準位Ｅｖ との差に相当するエ
ネルギギャップＥｇ は例えばｘ＝０．５１の時１．１
０ｅＶになり、伝導帯の底のエネルギ準位Ｅｃ にある
電子を真空準位Ｅ０ に取り出す電子親和力χ１ は例
えば約４．１ｅＶと推定される。また、Ｉｎｙ Ｇａ１
−ｙ Ａｓのエネルギバンド図は同図（ｂ）に示され、
エネルギギャップＥｇ は例えばｙ＝０．５３の時０．
７３ｅＶ、電子親和力χ２ は約４．６ｅＶになってい
る。従って、これらＧａＡｓｘ Ｓｂ１−ｘ とＩｎｙ
Ｇａ１−ｙ Ａｓとのヘテロ接合部における伝導帯に
は、同図（ｃ）に示されるように、両者の電子親和力の
差（χ２ −χ１ ）に相当する、大きさΔＥｃ が例
えば約０．５ｅＶのエネルギスパイクが生じる。
【００１０】また、このヘテロ接合をＦＥＴに適用した
場合には、ＧａＡｓｘＳｂ１−ｘ に形成されるショッ
トキ障壁の高さは高くなり、良好な特性を有するショッ
トキ接合が形成される。
場合には、ＧａＡｓｘＳｂ１−ｘ に形成されるショッ
トキ障壁の高さは高くなり、良好な特性を有するショッ
トキ接合が形成される。
【００１１】
【実施例】次に本発明によるヘテロ接合をＨＥＭＴに適
用した場合の一実施例について説明する。
用した場合の一実施例について説明する。
【００１２】図２はこの一実施例によるＩｎＧａＡｓ系
のＨＥＭＴの構造を示す断面図であり、以下の各製造工
程を経ることにより完成される。
のＨＥＭＴの構造を示す断面図であり、以下の各製造工
程を経ることにより完成される。
【００１３】まず、ＭＢＥ（分子線エピタキシ）法など
の結晶成長技術により、半絶縁性のＩｎＰ半導体基板１
１上にバッファ層１２，チャネル層１３および電子供給
層１４を順次形成する。バッファ層１２の材質はアンド
ープのＡ ０．４８Ｉｎ０．５２Ａｓであり、その厚
さは約１μｍである。チャネル層１３の材質はＩｎの組
成比ｙが０．３以上０．６５以下に構成されたアンドー
プのＩｎｙ Ｇａ１−ｙ Ａｓであり、その厚さは１０
００オングストロームである。また、電子供給層１４の
材質は、ＧａＡｓの組成比ｘが０．６５以上０．８５以
下に構成されたＧａＡｓｘ Ｓｂ１−ｘ であり、この
ＧａＡｓｘ Ｓｂ１−ｘ には濃度が１×１０１８個／
ｃｍ３ のドナー不純物が添加されている。この組成比
において、ｎ−ＧａＡｓｘ Ｓｂ１−ｘ からなる電子
供給層１４はアンドープＩｎｙ Ｇａ１−ｙ Ａｓから
なるチャネル層１３と良好な格子整合を形成している。 また、電子供給層１４の厚さは５００オングストローム
である。
の結晶成長技術により、半絶縁性のＩｎＰ半導体基板１
１上にバッファ層１２，チャネル層１３および電子供給
層１４を順次形成する。バッファ層１２の材質はアンド
ープのＡ ０．４８Ｉｎ０．５２Ａｓであり、その厚
さは約１μｍである。チャネル層１３の材質はＩｎの組
成比ｙが０．３以上０．６５以下に構成されたアンドー
プのＩｎｙ Ｇａ１−ｙ Ａｓであり、その厚さは１０
００オングストロームである。また、電子供給層１４の
材質は、ＧａＡｓの組成比ｘが０．６５以上０．８５以
下に構成されたＧａＡｓｘ Ｓｂ１−ｘ であり、この
ＧａＡｓｘ Ｓｂ１−ｘ には濃度が１×１０１８個／
ｃｍ３ のドナー不純物が添加されている。この組成比
において、ｎ−ＧａＡｓｘ Ｓｂ１−ｘ からなる電子
供給層１４はアンドープＩｎｙ Ｇａ１−ｙ Ａｓから
なるチャネル層１３と良好な格子整合を形成している。 また、電子供給層１４の厚さは５００オングストローム
である。
【００１４】次に、通常のフォトリソグラフィ技術を使
用し、素子間分離のためのマスクパターンを電子供給層
１４上に形成する。そして、このパターンを利用したメ
サエッチングにより、各素子間を電気的に分離し、その
後、形成したマスクパターンを除去する。引き続いて露
出した電子供給層１４上にＡｕＧｅ／Ｎｉなどの金属を
蒸着し、フォトリソグラフィ技術により蒸着した金属を
選択的に除去する。そして、合金化処理を施して金属と
電子供給層１４とのオーミック接触を取り、ソース電極
１５およびドレイン電極１６を形成する。
用し、素子間分離のためのマスクパターンを電子供給層
１４上に形成する。そして、このパターンを利用したメ
サエッチングにより、各素子間を電気的に分離し、その
後、形成したマスクパターンを除去する。引き続いて露
出した電子供給層１４上にＡｕＧｅ／Ｎｉなどの金属を
蒸着し、フォトリソグラフィ技術により蒸着した金属を
選択的に除去する。そして、合金化処理を施して金属と
電子供給層１４とのオーミック接触を取り、ソース電極
１５およびドレイン電極１６を形成する。
【００１５】最後に、フォトリソグラフィ技術によりマ
スクパターンを形成し、Ｔｉ／Ｐｔ／Ａｕ金属などを選
択的に形成する。そして、この金属と電子供給層１４と
のショットキ接触を取り、ゲート電極１７を形成する。 この結果、図２に示される構造のＨＥＭＴが完成する。
スクパターンを形成し、Ｔｉ／Ｐｔ／Ａｕ金属などを選
択的に形成する。そして、この金属と電子供給層１４と
のショットキ接触を取り、ゲート電極１７を形成する。 この結果、図２に示される構造のＨＥＭＴが完成する。
【００１６】本実施例によるＨＥＭＴのヘテロ接合の界
面、つまり、ｎ−ＧａＡｓＳｂからなる電子供給層１４
とアンドープのＩｎＧａＡｓからなるチャネル層１３と
の界面近傍のチャネル層１３には点線で示される２次元
電子ガスが生成される。この２次元電子ガスは、ゲート
電極１７領域の図３に示されるエネルギバンド図におい
て次のように表される。同図の左側はゲート電極１７（
ゲート金属）、中央は電子供給層１４（ｎ−ＧａＡｓｘ
Ｓｂ１−ｘ ）、右側はチャネル層１３（アンドープ
Ｉｎｙ Ｇａ１−ｙ Ａｓ）の領域に対応しており、伝
導帯の底のエネルギ準位Ｅｃが実線、フェルミ準位ＥＦ
が点線で示されている。
面、つまり、ｎ−ＧａＡｓＳｂからなる電子供給層１４
とアンドープのＩｎＧａＡｓからなるチャネル層１３と
の界面近傍のチャネル層１３には点線で示される２次元
電子ガスが生成される。この２次元電子ガスは、ゲート
電極１７領域の図３に示されるエネルギバンド図におい
て次のように表される。同図の左側はゲート電極１７（
ゲート金属）、中央は電子供給層１４（ｎ−ＧａＡｓｘ
Ｓｂ１−ｘ ）、右側はチャネル層１３（アンドープ
Ｉｎｙ Ｇａ１−ｙ Ａｓ）の領域に対応しており、伝
導帯の底のエネルギ準位Ｅｃが実線、フェルミ準位ＥＦ
が点線で示されている。
【００１７】電子供給層１４とチャネル層１３との接合
部には、前述した図１に示される大きさΔＥｃ が約５
００ｍｅＶのエネルギスパイクが現れる。電子供給層１
４に添加されたドナー不純物から放出された電子はこの
スパイク部に図示の斜線のように蓄積し、２次元電子ガ
スが生成される。この２次元電子ガス濃度はゲート電極
１７への印加電圧によって調整される。
部には、前述した図１に示される大きさΔＥｃ が約５
００ｍｅＶのエネルギスパイクが現れる。電子供給層１
４に添加されたドナー不純物から放出された電子はこの
スパイク部に図示の斜線のように蓄積し、２次元電子ガ
スが生成される。この２次元電子ガス濃度はゲート電極
１７への印加電圧によって調整される。
【００１８】本実施例におけるＧａＡｓｘ Ｓｂ１−ｘ
／Ｉｎｙ Ｇａ１−ｙ Ａｓのヘテロ接合界面におけ
るΔＥｃ は約５００ｍｅＶと大きくなり、従来の材料
系によるＨＥＭＴに比較して２次元電子ガス濃度を高く
することができる。このため、電流駆動能力に優れた高
出力の高周波回路素子を実現することが可能になる。ま
た、ＧａＡｓｘ Ｓｂ１−ｘ からなる電子供給層１４
とゲート電極１７との間に形成されるショットキ障壁の
高さは約０．７ｅＶと高くなる。このため、ゲートリー
ク電流は減少し、また、ゲート耐圧は高くなる。この結
果、従来の材料系によるＨＥＭＴに比較して良好なショ
ットキ特性が得られる。
／Ｉｎｙ Ｇａ１−ｙ Ａｓのヘテロ接合界面におけ
るΔＥｃ は約５００ｍｅＶと大きくなり、従来の材料
系によるＨＥＭＴに比較して２次元電子ガス濃度を高く
することができる。このため、電流駆動能力に優れた高
出力の高周波回路素子を実現することが可能になる。ま
た、ＧａＡｓｘ Ｓｂ１−ｘ からなる電子供給層１４
とゲート電極１７との間に形成されるショットキ障壁の
高さは約０．７ｅＶと高くなる。このため、ゲートリー
ク電流は減少し、また、ゲート耐圧は高くなる。この結
果、従来の材料系によるＨＥＭＴに比較して良好なショ
ットキ特性が得られる。
【００１９】なお、上記実施例は本発明によるヘテロ接
合をＨＥＭＴに適用した場合について説明したが、これ
に限定されるものではなく、例えば、ヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）に適用しても良く、上記実
施例と同様な効果を奏する。この場合のＨＢＴは、エミ
ッタにＧａＡｓｘ Ｓｂ１−ｘ （０．６５≦ｘ≦０．
８５），ベースにｐ−Ｉｎｙ Ｇａ１−ｙ Ａｓ（０．
３≦ｙ≦０．６５），コレクタにｎ−Ｉｎｙ Ｇａ１−
ｙ Ａｓ（０．３≦ｙ≦０．６５）を使用して形成する
。
合をＨＥＭＴに適用した場合について説明したが、これ
に限定されるものではなく、例えば、ヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）に適用しても良く、上記実
施例と同様な効果を奏する。この場合のＨＢＴは、エミ
ッタにＧａＡｓｘ Ｓｂ１−ｘ （０．６５≦ｘ≦０．
８５），ベースにｐ−Ｉｎｙ Ｇａ１−ｙ Ａｓ（０．
３≦ｙ≦０．６５），コレクタにｎ−Ｉｎｙ Ｇａ１−
ｙ Ａｓ（０．３≦ｙ≦０．６５）を使用して形成する
。
【００２０】
【発明の効果】以上説明したように本発明によるＧａＡ
ｓｘ Ｓｂ１−ｘ（０．６５≦ｘ≦０．８５）とＩｎｙ
Ｇａ１−ｙ Ａｓ（０．３≦ｙ≦０．６５）とのヘテ
ロ接合においては伝導帯不連続量の大きさΔＥｃ が大
きくなり、このヘテロ接合をＦＥＴに適用した場合には
、２次元電子ガス濃度を大きくとることが出来る。しか
も、良好なショットキ特性が形成され、ゲート電極に十
分な電圧を印加することが可能になる。さらに、ＩｎＧ
ａＡｓの有する高い電子移動度および飽和電子速度とい
った特性が半導体装置に生かされ、高周波特性の優れた
高出力の素子を提供することが可能になる。
ｓｘ Ｓｂ１−ｘ（０．６５≦ｘ≦０．８５）とＩｎｙ
Ｇａ１−ｙ Ａｓ（０．３≦ｙ≦０．６５）とのヘテ
ロ接合においては伝導帯不連続量の大きさΔＥｃ が大
きくなり、このヘテロ接合をＦＥＴに適用した場合には
、２次元電子ガス濃度を大きくとることが出来る。しか
も、良好なショットキ特性が形成され、ゲート電極に十
分な電圧を印加することが可能になる。さらに、ＩｎＧ
ａＡｓの有する高い電子移動度および飽和電子速度とい
った特性が半導体装置に生かされ、高周波特性の優れた
高出力の素子を提供することが可能になる。
【図１】本発明によるヘテロ接合のエネルギバンド構造
を示す図である。
を示す図である。
【図２】本発明の一実施例によるＨＥＭＴの構造を示す
断面図である。
断面図である。
【図３】図２に示されたＨＥＭＴのゲート領域における
エネルギバンド構造を示す図である。
エネルギバンド構造を示す図である。
【図４】従来のＨＥＭＴの構造を示す断面図である。
【符号の説明】
１１…半絶縁性基板（ＩｎＰ）
１２…バッファ層（アンドープＡ ０．４８Ｉｎ０．
５２Ａｓ）１３…チャネル層（アンドープＩｎｙ Ｇａ
１−ｙ Ａｓ）１４…電子供給層（ｎ−ＧａＡｓｘ Ｓ
ｂ１−ｘ ）１５…ソース電極 １６…ドレイン電極 １７…ゲート電極
５２Ａｓ）１３…チャネル層（アンドープＩｎｙ Ｇａ
１−ｙ Ａｓ）１４…電子供給層（ｎ−ＧａＡｓｘ Ｓ
ｂ１−ｘ ）１５…ソース電極 １６…ドレイン電極 １７…ゲート電極
Claims (1)
- 【請求項１】 組成比ｘが０．６５以上０．８５以下
で構成されるＧａＡｓｘ Ｓｂ１−ｘ と、組成比ｙが
０．３以上０．６５以下で構成されるＩｎｙ Ｇａ１−
ｙＡｓとの異種接合を備えて形成されることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40161490A JPH04214636A (ja) | 1990-12-12 | 1990-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40161490A JPH04214636A (ja) | 1990-12-12 | 1990-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04214636A true JPH04214636A (ja) | 1992-08-05 |
Family
ID=18511450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40161490A Pending JPH04214636A (ja) | 1990-12-12 | 1990-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04214636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053271A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 電界効果半導体装置 |
-
1990
- 1990-12-12 JP JP40161490A patent/JPH04214636A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053271A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 電界効果半導体装置 |
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