JPH04109633A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04109633A JPH04109633A JP2228832A JP22883290A JPH04109633A JP H04109633 A JPH04109633 A JP H04109633A JP 2228832 A JP2228832 A JP 2228832A JP 22883290 A JP22883290 A JP 22883290A JP H04109633 A JPH04109633 A JP H04109633A
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- Japan
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- inp
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- gaasxsb1
- hetero
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Links
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 15
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、InPから成る異種(ヘテロ)接合を使用す
る電界効果トランジスタ(FET)等の半導体装置に関
するものである。
る電界効果トランジスタ(FET)等の半導体装置に関
するものである。
InPは飽和電子速度がGaAsやInGaAsよりも
速く、しかも、熱伝導率がGaAsよりも高い。従って
、このInPを用いて形成されたFETは、高周波回路
における高出力の回路素子として適している。一方、I
nPを素材とするショットキ接合は、従来、良好な接合
状態で形成することが出来なかった。このため、510
2膜やSiN膜等の絶縁膜を接合面に形成したMIS型
のへテロ接合FETが開発されている。また、A、pG
aAs/GaAsのへテロ接合界面に形成される2次元
電子ガスを利用したGaAs系の高電子移動度トランジ
スタ(HEMT)が存在するが、InPから成るヘテロ
接合を使用するHEMTも検討されている。
速く、しかも、熱伝導率がGaAsよりも高い。従って
、このInPを用いて形成されたFETは、高周波回路
における高出力の回路素子として適している。一方、I
nPを素材とするショットキ接合は、従来、良好な接合
状態で形成することが出来なかった。このため、510
2膜やSiN膜等の絶縁膜を接合面に形成したMIS型
のへテロ接合FETが開発されている。また、A、pG
aAs/GaAsのへテロ接合界面に形成される2次元
電子ガスを利用したGaAs系の高電子移動度トランジ
スタ(HEMT)が存在するが、InPから成るヘテロ
接合を使用するHEMTも検討されている。
このInP系のHEMTとしては、例えば、第4図に示
される構造のものがある。この構造は、文献「新規なA
、Q I nAs/I n P−HEMTJ(ELEC
TRONIC8LETTERS、1.Oth May
1990 Vol、2BNo、10.p851 )に開
示されたものである。InP半導体基板1上には、バッ
ファ層であるAjlInAs層2および活性層であるI
nP層3が形成されている。さらにs I n P層
3上には、アンドープのAj2InAs層4が形成され
、A、9InAs層4上にはn+型のAflInAs層
5およびn+型のInP層6か形成されている。そして
、ゲート電極7かA、plnAslnAs形成され、ド
レイン電極8およびソース電極9かInP層6上に形成
されている。このANInAs/InPのへテロ接合を
使用したHEMTも、高周波回路における高出力の回路
素子として有望である。
される構造のものがある。この構造は、文献「新規なA
、Q I nAs/I n P−HEMTJ(ELEC
TRONIC8LETTERS、1.Oth May
1990 Vol、2BNo、10.p851 )に開
示されたものである。InP半導体基板1上には、バッ
ファ層であるAjlInAs層2および活性層であるI
nP層3が形成されている。さらにs I n P層
3上には、アンドープのAj2InAs層4が形成され
、A、9InAs層4上にはn+型のAflInAs層
5およびn+型のInP層6か形成されている。そして
、ゲート電極7かA、plnAslnAs形成され、ド
レイン電極8およびソース電極9かInP層6上に形成
されている。このANInAs/InPのへテロ接合を
使用したHEMTも、高周波回路における高出力の回路
素子として有望である。
しかしながら、上記従来のInPを使用したMI S’
FF ETにあっては、金属と半導体との接合面に絶縁
膜か形成されているため、半導体と絶縁膜との界面に高
濃度の界面準位が存在する。このため、この界面準位が
原因になってドレイン電流にドリフト現象か発生し、ま
た、低周波数領域で伝達特性にヒステリシス現象が発生
してしまう。
FF ETにあっては、金属と半導体との接合面に絶縁
膜か形成されているため、半導体と絶縁膜との界面に高
濃度の界面準位が存在する。このため、この界面準位が
原因になってドレイン電流にドリフト現象か発生し、ま
た、低周波数領域で伝達特性にヒステリシス現象が発生
してしまう。
一方、n−A、91nAs/InPのへテロ接合を使用
したHEMTにあっては、AlInAsとInPとの界
面におけるAg元素とP元素との相性が悪く、結晶の整
合性は良くなかった。このため、InP系のHEMTに
あっては、GaAs系のHEMTにおけるような高移動
度の電子を得ることか昌来す、良好な高周波特性が達成
されなかった。
したHEMTにあっては、AlInAsとInPとの界
面におけるAg元素とP元素との相性が悪く、結晶の整
合性は良くなかった。このため、InP系のHEMTに
あっては、GaAs系のHEMTにおけるような高移動
度の電子を得ることか昌来す、良好な高周波特性が達成
されなかった。
本発明はこのような課題を解消するためになされたもの
で、組成比Xか0.4以上0.6以下で構成されるGa
As Sb とInPとのヘテx 1
.−x 口接合を備えて半導体装置を形成したものである。
で、組成比Xか0.4以上0.6以下で構成されるGa
As Sb とInPとのヘテx 1
.−x 口接合を備えて半導体装置を形成したものである。
GaAsの格子定数は5.65A、GaSbの格子定数
は6.10Aである。従って、Asの組成比Xを0.4
以上0,6以下の範囲内てGaAs Sb を構
成することにより、X 1−x GaAs Sb は格子定数が5.87AのX
1−X InPに格子整合し、良好な接合状態のへテロ接合が形
成される。
は6.10Aである。従って、Asの組成比Xを0.4
以上0,6以下の範囲内てGaAs Sb を構
成することにより、X 1−x GaAs Sb は格子定数が5.87AのX
1−X InPに格子整合し、良好な接合状態のへテロ接合が形
成される。
また、この範囲内でのある組成比におけるGaAs
Sb x 1□のエネルギバンド図は第1図(a)に示され
る。伝導帯の底のエネルギ準位Ecと価電子帯の頂上の
エネルギ準位Evとの差に相当するエネルギギャップE
gは例えば1.10eVになり、伝導帯の底のエネルギ
準位Ecにある電子を真空準位EOに取り出す電子親和
力χ1は例えば約4.1eVになる。また、InPのエ
ネルギバンド図は同図(b)に示され、エネルギギャッ
プEgは1.35eV、電子親和力χ2は約4.4eV
になっている。従って、これらGaAs Sb
とInPとのへテロ接合部にX l−X おける伝導帯には、同図(c)に示されるように、両者
の電子親和力の差(χ2−χ1)に相当する、大きさΔ
Ecが例えば約0.3eVのエネルギスパイクが生じる
。
Sb x 1□のエネルギバンド図は第1図(a)に示され
る。伝導帯の底のエネルギ準位Ecと価電子帯の頂上の
エネルギ準位Evとの差に相当するエネルギギャップE
gは例えば1.10eVになり、伝導帯の底のエネルギ
準位Ecにある電子を真空準位EOに取り出す電子親和
力χ1は例えば約4.1eVになる。また、InPのエ
ネルギバンド図は同図(b)に示され、エネルギギャッ
プEgは1.35eV、電子親和力χ2は約4.4eV
になっている。従って、これらGaAs Sb
とInPとのへテロ接合部にX l−X おける伝導帯には、同図(c)に示されるように、両者
の電子親和力の差(χ2−χ1)に相当する、大きさΔ
Ecが例えば約0.3eVのエネルギスパイクが生じる
。
次に本発明によるヘテロ接合をHEMTに適用した場合
の一実施例について説明する。
の一実施例について説明する。
第2図はこの一実施例によるInP系のHEMTの構造
を示す断面図であり、以下の各製造工程を経ることによ
り完成される。
を示す断面図であり、以下の各製造工程を経ることによ
り完成される。
まず、MBE(分子線エピタキシ)法などの結晶成長技
術により、半絶縁性のInP半導体基板11上にバッフ
ァ層12.チャネル層13および電子供給層14を順次
形成する。バッファ層12の材質はアンドープのA、l
? In Asてあ0.48 0.52 す、その厚さは約1μmである。チャネル層13の材質
はアンドープのInPであり、その厚さは1000Aで
ある。また、電子供給層14の材質は、Asの組成比X
か0.4以上0.6以下に構のドナー不純物が添加され
ている。この組成比において、n−GaAsxSb1−
x からなる電子供x 1〜X 給層14はアンドープfnPからなるチャネル層13と
良好な格子整合を形成している。また、電子供給層14
の厚さは500Aである。
術により、半絶縁性のInP半導体基板11上にバッフ
ァ層12.チャネル層13および電子供給層14を順次
形成する。バッファ層12の材質はアンドープのA、l
? In Asてあ0.48 0.52 す、その厚さは約1μmである。チャネル層13の材質
はアンドープのInPであり、その厚さは1000Aで
ある。また、電子供給層14の材質は、Asの組成比X
か0.4以上0.6以下に構のドナー不純物が添加され
ている。この組成比において、n−GaAsxSb1−
x からなる電子供x 1〜X 給層14はアンドープfnPからなるチャネル層13と
良好な格子整合を形成している。また、電子供給層14
の厚さは500Aである。
次に、通常のフォトリソグラフィ技術を使用し、素子間
分離のためのマスクパターンを電子供給層14上に形成
する。そして、このパターンを利用したメサエッチング
により、各素子間を電気的に分離し、その後、形成した
マスクパターンを除去する。引き続いて露出した電子供
給層14上にA u G e / N iなとの金属を
蒸着し、フォトリソグラフィ技術により蒸着した金属を
選択的に除去する。そして、合金化処理を施して金属と
電子供給層14とのオーミック接触を取り、ソース電極
15およびドレイン電極16を形成する。
分離のためのマスクパターンを電子供給層14上に形成
する。そして、このパターンを利用したメサエッチング
により、各素子間を電気的に分離し、その後、形成した
マスクパターンを除去する。引き続いて露出した電子供
給層14上にA u G e / N iなとの金属を
蒸着し、フォトリソグラフィ技術により蒸着した金属を
選択的に除去する。そして、合金化処理を施して金属と
電子供給層14とのオーミック接触を取り、ソース電極
15およびドレイン電極16を形成する。
最後に、フォトリソグラフィ技術によりマスクパターン
を形成し、T i / P t / A u金属などを
選択的に形成する。そして、この金属と電子供給層14
とのショットキ接触を取り、ゲート電極17を形成する
。この結果、第2図に示される構造のHEMTが完成す
る。
を形成し、T i / P t / A u金属などを
選択的に形成する。そして、この金属と電子供給層14
とのショットキ接触を取り、ゲート電極17を形成する
。この結果、第2図に示される構造のHEMTが完成す
る。
本実施例によるHEMTのへテロ接合の界面、つまり、
n −G a A s x S b L−xからなる電
子供給層14とアンドープのInPからなるチャネル層
13との界面近傍のチャネル層13には点線で示される
2次元電子ガスが生成される。この2次元電子ガスは、
ゲート電極17領域の第3図に示されるエネルギバンド
図において次のように表される。同図の左側はゲート電
極17(ゲート金属)、中央は電子供給層14 (n−
GaAsxSb )、右側はチャネル層13(アン
ドープX InP)の領域に対応しており、伝導帯の底のエネルギ
準位Ecか実線、フェルミ準位EFか点線で示されてい
る。
n −G a A s x S b L−xからなる電
子供給層14とアンドープのInPからなるチャネル層
13との界面近傍のチャネル層13には点線で示される
2次元電子ガスが生成される。この2次元電子ガスは、
ゲート電極17領域の第3図に示されるエネルギバンド
図において次のように表される。同図の左側はゲート電
極17(ゲート金属)、中央は電子供給層14 (n−
GaAsxSb )、右側はチャネル層13(アン
ドープX InP)の領域に対応しており、伝導帯の底のエネルギ
準位Ecか実線、フェルミ準位EFか点線で示されてい
る。
電子供給層14とチャネル層13との接合部には、前述
した第1図に示される大きさΔEcが約300meVの
エネルギスパイクか現れる。電子供給層14に添加され
たドナー不純物から放出された電子はこのスパイク部に
図示の斜線のように蓄積し、2次元電子ガスが生成され
る。この2次元電子ガス濃度はゲート電極17への印加
電圧によって調整される。
した第1図に示される大きさΔEcが約300meVの
エネルギスパイクか現れる。電子供給層14に添加され
たドナー不純物から放出された電子はこのスパイク部に
図示の斜線のように蓄積し、2次元電子ガスが生成され
る。この2次元電子ガス濃度はゲート電極17への印加
電圧によって調整される。
本実施例におけるGaAs Sb /InPx
1−X のヘテロ接合界面は、上述のように結晶格子の整合性か
良く、高品質に形成されている。このため、ヘテロ接合
界面における界面準位の濃度は低下し、従来のようにド
レイン電流のドリフト現象や、伝達特性のヒステリシス
現象は発生しない。また、2次元電子ガスはこの高品質
な界面近傍のチャネル層13中に形成され、かつ、この
チャネル層13は高電界での電子輸送特性に優れたI
n P l:よって形成されている。このため、2次元
電子ガスの移動度は高くなる。従って、本実施例による
ヘテロ接合は、HEMTの他に、特に、高電界が印加さ
れる高周波回路素子に利用すると効果的である。
1−X のヘテロ接合界面は、上述のように結晶格子の整合性か
良く、高品質に形成されている。このため、ヘテロ接合
界面における界面準位の濃度は低下し、従来のようにド
レイン電流のドリフト現象や、伝達特性のヒステリシス
現象は発生しない。また、2次元電子ガスはこの高品質
な界面近傍のチャネル層13中に形成され、かつ、この
チャネル層13は高電界での電子輸送特性に優れたI
n P l:よって形成されている。このため、2次元
電子ガスの移動度は高くなる。従って、本実施例による
ヘテロ接合は、HEMTの他に、特に、高電界が印加さ
れる高周波回路素子に利用すると効果的である。
また、GaAs Sb およびInPの各型x
l−x 子親和力の差は前述のように約0.3eVであり、一方
、従来のANInAs/InPのへテロ接合における各
半導体の電子親和力の差は約0.2eVである。このた
め、第3図に示されるエネルギスパイクの大きさΔEc
は従来より大きくなり、2次元電子ガスの蓄積量が増大
してガス濃度を高くとれる。従って、HEMTのチャネ
ル層13に通電される電流量は増大し、電流駆動能力に
優れた高出力の高周波回路用素子が提供される。
l−x 子親和力の差は前述のように約0.3eVであり、一方
、従来のANInAs/InPのへテロ接合における各
半導体の電子親和力の差は約0.2eVである。このた
め、第3図に示されるエネルギスパイクの大きさΔEc
は従来より大きくなり、2次元電子ガスの蓄積量が増大
してガス濃度を高くとれる。従って、HEMTのチャネ
ル層13に通電される電流量は増大し、電流駆動能力に
優れた高出力の高周波回路用素子が提供される。
なお、上記実施例は本発明によるヘテロ接合をHEMT
に適用した場合について説明したが、これに限定される
ものではなく、例えば、ヘテロ接合バイポーラトランジ
スタ(HB T)に適用しても良く、上記実施例と同様
な効果を奏する。この場合のHBTは、エミッタにGa
As Sbx 1−x (04≦X≦0.6)、ベースにp−1nP。
に適用した場合について説明したが、これに限定される
ものではなく、例えば、ヘテロ接合バイポーラトランジ
スタ(HB T)に適用しても良く、上記実施例と同様
な効果を奏する。この場合のHBTは、エミッタにGa
As Sbx 1−x (04≦X≦0.6)、ベースにp−1nP。
コレクタにn−1nPを使用して形成する。
以上説明したように本発明によれば、組成比Xが屹4以
上0.6以下で構成されるGaAsx5b とIn
Pとのへテロ接合は、界面の結晶−x 格子の整合性が良好な状態で形成される。このため、ヘ
テロ接合界面の界面準位濃度は低減し、高濃度の界面準
位に起因する従来の種々の課題は解決される。しかも、
InPの有する速い飽和電子速度、および高い熱伝導率
といった特性が半導体装置に生かされ、高周波特性の優
れた高出力の素子を提供することが可能になる。
上0.6以下で構成されるGaAsx5b とIn
Pとのへテロ接合は、界面の結晶−x 格子の整合性が良好な状態で形成される。このため、ヘ
テロ接合界面の界面準位濃度は低減し、高濃度の界面準
位に起因する従来の種々の課題は解決される。しかも、
InPの有する速い飽和電子速度、および高い熱伝導率
といった特性が半導体装置に生かされ、高周波特性の優
れた高出力の素子を提供することが可能になる。
第1図は本発明によるヘテロ接合のエネルギバンド構造
を示す図、第2図は本発明の一実施例によるHEMTの
構造を示す断面図、第3図は第2図に示されたHEMT
のゲート領域におけるエネルギバンド構造を示す図、第
4図は従来のHEMTの構造を示す断面図である。 11・・・半絶縁性基板(InP)、12・・・バッフ
ァ層(アンドープAfl In As)、0.4
8 0.52 13・・・チャネル層(アンドープInP)、14・電
子供給層(n−GaAs Sb )、15=X
1−x ソース電極、16・・・ドレイン電極、17・・・ケー
ト電極。 一実施例によるHEMTの構造 第2圓
を示す図、第2図は本発明の一実施例によるHEMTの
構造を示す断面図、第3図は第2図に示されたHEMT
のゲート領域におけるエネルギバンド構造を示す図、第
4図は従来のHEMTの構造を示す断面図である。 11・・・半絶縁性基板(InP)、12・・・バッフ
ァ層(アンドープAfl In As)、0.4
8 0.52 13・・・チャネル層(アンドープInP)、14・電
子供給層(n−GaAs Sb )、15=X
1−x ソース電極、16・・・ドレイン電極、17・・・ケー
ト電極。 一実施例によるHEMTの構造 第2圓
Claims (1)
- 組成比xが0.4以上0.6以下で構成されるGaAs
_xSb_1_−_xとInPとの異種接合を備えて形
成されることを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2228832A JPH04109633A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置 |
US07/748,946 US5164800A (en) | 1990-08-30 | 1991-08-23 | Semiconductor device |
EP19910114536 EP0477580A3 (en) | 1990-08-30 | 1991-08-29 | Heterostructure semiconductor devices |
CA002050245A CA2050245A1 (en) | 1990-08-30 | 1991-08-29 | Semiconductor device |
KR1019910015132A KR950007350B1 (ko) | 1990-08-30 | 1991-08-30 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2228832A JPH04109633A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04109633A true JPH04109633A (ja) | 1992-04-10 |
Family
ID=16882559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2228832A Pending JPH04109633A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04109633A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5408111A (en) * | 1993-02-26 | 1995-04-18 | Sumitomo Electric Industries, Ltd. | Field-effect transistor having a double pulse-doped structure |
-
1990
- 1990-08-30 JP JP2228832A patent/JPH04109633A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5408111A (en) * | 1993-02-26 | 1995-04-18 | Sumitomo Electric Industries, Ltd. | Field-effect transistor having a double pulse-doped structure |
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