JP2664174B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP2664174B2 JP2664174B2 JP62323982A JP32398287A JP2664174B2 JP 2664174 B2 JP2664174 B2 JP 2664174B2 JP 62323982 A JP62323982 A JP 62323982A JP 32398287 A JP32398287 A JP 32398287A JP 2664174 B2 JP2664174 B2 JP 2664174B2
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- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- electrode
- buffer layer
- Prior art date
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- Expired - Lifetime
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに係り、特にバツフア
層を介して流れる電流を除くに適した電界効果トランジ
スタに関する。 〔従来の技術〕 バツフア層に電圧を印加する構造を有する電界効果ト
ランジスタの公知例としては、公開特許公報昭59−1654
66記載のものがある。本公知例のFETにおいては、PN接
合の電位障壁がバツフア層へのキヤリアの流れ込みを妨
げる効果を持つが、一旦バツフア層へ流れ込んだキヤリ
アはすべてドレイン電極に達するので、バツフア層を流
れる電流成分を除く効果が不十分であつた。 〔発明が解決しようとする問題点〕 上記従来技術のFETにおいては、バツフア層に流れ込
んだキヤリアがドレイン電極に達するのを防ぐことはで
きなかつた。 本発明の目的は、キヤリア電子がバツフア層へ流れ込
むのを妨げるとともに、バツフア層へ流れ込んだキヤリ
アがドレイン電極に達しないように除くことができるFE
T構造を提供することにある。 〔問題点を解決するための手段〕 上記目的は、電界効果トランジスタに対し（１）能動
層下に、該能動層を形成する第１の半導体層より電子親
和力が小さな第２の半導体層を設けること、（２）上記
第２の半導体層下に該第２の半導体層より電子親和力の
大きな第３の半導体層を設け、かつ該第３の半導体層下
に該第３の半導体層より電子親和力の小さな第４の半導
体層を設けること、により達成される。 〔作用〕 前記技術手段の（１）として述べた点、能動層下に、
該能動層を形成する第１の半導体層より電子親和力が小
さい第２の半導体層を設けることにより、能動層とバツ
フア層の界面にはキヤリア電子に対する障壁電位が生じ
る。この障壁電位はキヤリア電子がバツフア層へ流れ込
むのを妨げる効果がある。 次に前記技術手段の（２）として述べた点、即ち、第
２の半導体層下に該第２の半導体層より電子親和力の大
きな第３の半導体層を設けることにより、上記障壁電位
を乗り越えたキャリア電子は第３の半導体層がその両側
の第２の半導体層と第４の半導体層に挟まれて作る電位
井戸に落ち込む。さらに、第３の半導体層にソース電極
に対して正の電圧を印加すれば、キャリア電子はソース
電極方向に流れる。 以上の結果、バツフア層を介してドレイン電極に流れ
る電流は著しく減少する。 〔実施例〕 本発明の一実施例において、先ずその形成方法を第２
図（ａ）〜（ｄ）により説明する。第２図（ａ）に示す
ように、GaAs半絶縁性基板１上に、厚さ0.5μｍのドー
プしないGe層２と、厚さ0.2μｍのドープしないAl0.3Ga
0.7As層３と、厚さ0.2μｍの３×1017cm-3にSiドープし
たＮ型GaAs能動層４をMBE法により形成する。次に第２
図（ｂ）に示すようにホトリソ工程とウエツトエツチン
グ法により、上記GaAs能動層４とAl0.3Ga0.7As層３の一
部を除去し、上記Ge層２の一部を露出させる。次に第２
図（ｃ）に示すように、ホトリソ工程と真空蒸着法を用
いて上記GaAs能動層４にオーミツク接触するソース電極
６とドレイン電極５、及び上記Ge層２にオーミツク接触
するバツフア層電極７を形成する。電極金属には、Au
（2000Å）/Ni（500Å）/AuGe（500Å）を用いる。次に
第２図（ｄ）に示すように、ホトリソ工程と真空蒸着法
を用いて、ゲート電極８を形成する。ゲート電極金属に
は、Al（5000Å）を用いる。 以上の方法により形成されたFETの各電極に、第１図
に示すような電圧を印加する。尚、第１図は本発明の半
導体装置に電圧を印加した状態を示す断面図である。即
ちソース電極６に対し、ドレイン電極５には正の電圧、
ゲート電極８には負の電圧、バツフア層電極７には正の
電圧をそれぞれ印加する。この状態におけるゲート電極
８下の半導体層では、伝導帯9,フエルミ準位10,価電子
帯11の形状は第３図に示した如くとなる。第３図は本発
明の素子を縦方向に切断した断面におけるバンド構造を
示す図である。 本実施例によれば、GaAs能動層４を流れるキヤリア電
子のバツフア層への流れ込みはAl0.3Ga0.7As層３が形成
する電位障壁のために妨げられる。さらに、上記電位障
壁を乗り越えたキヤリア電子は、Ge層２がAl0.3Ga0.7As
層３とGaAs半絶縁性基板１に挟まれて形成する電位井戸
に落ち込むと同時に、バツフア層電極７に流れるので、
ドレイン電極に達することがない。この結果、バツフア
層を介して流れるドレイン電流成分は著しく減少する。 本実施例においては、能動層としてGaAs層第１バツフ
ア層としてAl0.3Ga0.7As層、第２バツフア層としてGe層
を選んだが、第１バツフア層の電子親和力が、能動層と
第２バツフア層の電子親和力より小さければ、他の半導
体層の組み合わせでもよい。例として、能動層としてGa
As層、第１バツフア層としてAlAs層、第２バツフア層と
してSi層の組み合わせや、能動層としてInSb層、第１バ
ツフア層としてAlSb層、第２バツフア層としてInAs層等
が上げられる。 また、能動層と第２バツフア層には同じ半導体材料を
用いてもよい。 〔発明の効果〕 本発明によれば、バツフア層を介して流れるドレイン
電流成分が著しく減少するので、ドレインコンダクタン
スが小さくなる。従来技術に従つて製作した素子に比
べ、本発明の素では約2dBの利得の改善があつた。
層を介して流れる電流を除くに適した電界効果トランジ
スタに関する。 〔従来の技術〕 バツフア層に電圧を印加する構造を有する電界効果ト
ランジスタの公知例としては、公開特許公報昭59−1654
66記載のものがある。本公知例のFETにおいては、PN接
合の電位障壁がバツフア層へのキヤリアの流れ込みを妨
げる効果を持つが、一旦バツフア層へ流れ込んだキヤリ
アはすべてドレイン電極に達するので、バツフア層を流
れる電流成分を除く効果が不十分であつた。 〔発明が解決しようとする問題点〕 上記従来技術のFETにおいては、バツフア層に流れ込
んだキヤリアがドレイン電極に達するのを防ぐことはで
きなかつた。 本発明の目的は、キヤリア電子がバツフア層へ流れ込
むのを妨げるとともに、バツフア層へ流れ込んだキヤリ
アがドレイン電極に達しないように除くことができるFE
T構造を提供することにある。 〔問題点を解決するための手段〕 上記目的は、電界効果トランジスタに対し（１）能動
層下に、該能動層を形成する第１の半導体層より電子親
和力が小さな第２の半導体層を設けること、（２）上記
第２の半導体層下に該第２の半導体層より電子親和力の
大きな第３の半導体層を設け、かつ該第３の半導体層下
に該第３の半導体層より電子親和力の小さな第４の半導
体層を設けること、により達成される。 〔作用〕 前記技術手段の（１）として述べた点、能動層下に、
該能動層を形成する第１の半導体層より電子親和力が小
さい第２の半導体層を設けることにより、能動層とバツ
フア層の界面にはキヤリア電子に対する障壁電位が生じ
る。この障壁電位はキヤリア電子がバツフア層へ流れ込
むのを妨げる効果がある。 次に前記技術手段の（２）として述べた点、即ち、第
２の半導体層下に該第２の半導体層より電子親和力の大
きな第３の半導体層を設けることにより、上記障壁電位
を乗り越えたキャリア電子は第３の半導体層がその両側
の第２の半導体層と第４の半導体層に挟まれて作る電位
井戸に落ち込む。さらに、第３の半導体層にソース電極
に対して正の電圧を印加すれば、キャリア電子はソース
電極方向に流れる。 以上の結果、バツフア層を介してドレイン電極に流れ
る電流は著しく減少する。 〔実施例〕 本発明の一実施例において、先ずその形成方法を第２
図（ａ）〜（ｄ）により説明する。第２図（ａ）に示す
ように、GaAs半絶縁性基板１上に、厚さ0.5μｍのドー
プしないGe層２と、厚さ0.2μｍのドープしないAl0.3Ga
0.7As層３と、厚さ0.2μｍの３×1017cm-3にSiドープし
たＮ型GaAs能動層４をMBE法により形成する。次に第２
図（ｂ）に示すようにホトリソ工程とウエツトエツチン
グ法により、上記GaAs能動層４とAl0.3Ga0.7As層３の一
部を除去し、上記Ge層２の一部を露出させる。次に第２
図（ｃ）に示すように、ホトリソ工程と真空蒸着法を用
いて上記GaAs能動層４にオーミツク接触するソース電極
６とドレイン電極５、及び上記Ge層２にオーミツク接触
するバツフア層電極７を形成する。電極金属には、Au
（2000Å）/Ni（500Å）/AuGe（500Å）を用いる。次に
第２図（ｄ）に示すように、ホトリソ工程と真空蒸着法
を用いて、ゲート電極８を形成する。ゲート電極金属に
は、Al（5000Å）を用いる。 以上の方法により形成されたFETの各電極に、第１図
に示すような電圧を印加する。尚、第１図は本発明の半
導体装置に電圧を印加した状態を示す断面図である。即
ちソース電極６に対し、ドレイン電極５には正の電圧、
ゲート電極８には負の電圧、バツフア層電極７には正の
電圧をそれぞれ印加する。この状態におけるゲート電極
８下の半導体層では、伝導帯9,フエルミ準位10,価電子
帯11の形状は第３図に示した如くとなる。第３図は本発
明の素子を縦方向に切断した断面におけるバンド構造を
示す図である。 本実施例によれば、GaAs能動層４を流れるキヤリア電
子のバツフア層への流れ込みはAl0.3Ga0.7As層３が形成
する電位障壁のために妨げられる。さらに、上記電位障
壁を乗り越えたキヤリア電子は、Ge層２がAl0.3Ga0.7As
層３とGaAs半絶縁性基板１に挟まれて形成する電位井戸
に落ち込むと同時に、バツフア層電極７に流れるので、
ドレイン電極に達することがない。この結果、バツフア
層を介して流れるドレイン電流成分は著しく減少する。 本実施例においては、能動層としてGaAs層第１バツフ
ア層としてAl0.3Ga0.7As層、第２バツフア層としてGe層
を選んだが、第１バツフア層の電子親和力が、能動層と
第２バツフア層の電子親和力より小さければ、他の半導
体層の組み合わせでもよい。例として、能動層としてGa
As層、第１バツフア層としてAlAs層、第２バツフア層と
してSi層の組み合わせや、能動層としてInSb層、第１バ
ツフア層としてAlSb層、第２バツフア層としてInAs層等
が上げられる。 また、能動層と第２バツフア層には同じ半導体材料を
用いてもよい。 〔発明の効果〕 本発明によれば、バツフア層を介して流れるドレイン
電流成分が著しく減少するので、ドレインコンダクタン
スが小さくなる。従来技術に従つて製作した素子に比
べ、本発明の素では約2dBの利得の改善があつた。
【図面の簡単な説明】
第１図は本発明の一実施例である素子構造を示す断面図
である。第２図（ａ）〜（ｄ）は、第１図の素子構造を
形成する工程の主要段階における断面図である。第３図
は、本発明の一実施例である素子のエネルギーバンド図
である。 １……GaAs半絶縁性基板、２……Ge層、３……Al0.3Ga
0.7As層、４……GaAs能動層、５……ドレイン電極、６
……ソース電極、７……バツフア層電極、８……ゲート
電極、９……伝導帯、10……フエルミ準位、11……価電
子帯。
である。第２図（ａ）〜（ｄ）は、第１図の素子構造を
形成する工程の主要段階における断面図である。第３図
は、本発明の一実施例である素子のエネルギーバンド図
である。 １……GaAs半絶縁性基板、２……Ge層、３……Al0.3Ga
0.7As層、４……GaAs能動層、５……ドレイン電極、６
……ソース電極、７……バツフア層電極、８……ゲート
電極、９……伝導帯、10……フエルミ準位、11……価電
子帯。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森 光廣
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 高橋 進
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 昭61−176160（ＪＰ，Ａ)
特開 昭61−131564（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．能動層を形成する第１の半導体層に近い側から順次
形成された第２、第３および第４の半導体層を有し、上
記第２の半導体層は上記第１の半導体層より電子親和力
が小さく、上記第３の半導体層は上記第２の半導体層よ
り電子親和力が大きく、上記第４の半導体層は上記第３
の半導体層より電子親和力が小さく、上記第２の半導体
層は上記能動層を流れるキャリア電子に対する障壁電位
として働き、上記第３の半導体層は上記第２および第４
の半導体層に挟まれて電位井戸として働くことを特徴と
する電界効果トランジスタ。 ２．上記第３の半導体層に電極が接続しており、該電極
にはソース電極に対し正の電圧が印加される特許請求の
範囲第１項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323982A JP2664174B2 (ja) | 1987-12-23 | 1987-12-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323982A JP2664174B2 (ja) | 1987-12-23 | 1987-12-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166567A JPH01166567A (ja) | 1989-06-30 |
| JP2664174B2 true JP2664174B2 (ja) | 1997-10-15 |
Family
ID=18160796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323982A Expired - Lifetime JP2664174B2 (ja) | 1987-12-23 | 1987-12-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664174B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131564A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS61176160A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | 電界効果トランジスタ |
-
1987
- 1987-12-23 JP JP62323982A patent/JP2664174B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166567A (ja) | 1989-06-30 |
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