JP2633848B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2633848B2 JP2633848B2 JP62068822A JP6882287A JP2633848B2 JP 2633848 B2 JP2633848 B2 JP 2633848B2 JP 62068822 A JP62068822 A JP 62068822A JP 6882287 A JP6882287 A JP 6882287A JP 2633848 B2 JP2633848 B2 JP 2633848B2
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- Japan
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- type
- semiconductor device
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- collector
- algaas
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- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二次元状担体をベース層に用いるバイポー
ラ型トランジスタに係り、特にベース・コレクタ耐圧向
上、或いはカツトオフ周波数Ｔ向上に好適な二次元電
子ガスヘテロバイポーラトランジスタに関する。
ラ型トランジスタに係り、特にベース・コレクタ耐圧向
上、或いはカツトオフ周波数Ｔ向上に好適な二次元電
子ガスヘテロバイポーラトランジスタに関する。
砒化ガリウム（GaAs）とアルミニウム砒化ガリウム
（AlxGa1-xAs）とのヘテロ接合界面に形成される２次元
状担体をベース層に用いた新構造のHBT（総称として2DE
G−HBTと呼ぶ）を既に特許出願している（特開昭60−16
4126号，特願昭60−164128号，特願昭60−174656号，特
願昭60−174658号，特願昭61−40244号）。
（AlxGa1-xAs）とのヘテロ接合界面に形成される２次元
状担体をベース層に用いた新構造のHBT（総称として2DE
G−HBTと呼ぶ）を既に特許出願している（特開昭60−16
4126号，特願昭60−164128号，特願昭60−174656号，特
願昭60−174658号，特願昭61−40244号）。
またこれらの出願は、特開昭60−134479号において、
接合型ゲート構造（同公開特許公報第5,6図で、ゲート
がｐ型AlGaAsまたはGaAsである場合に対応する）とした
場合の特有の作用を用いた新原理と基づくバイポーラト
ランジスタと云うこともできる。
接合型ゲート構造（同公開特許公報第5,6図で、ゲート
がｐ型AlGaAsまたはGaAsである場合に対応する）とした
場合の特有の作用を用いた新原理と基づくバイポーラト
ランジスタと云うこともできる。
以上の特許出願にて延べられているトランジスタを総
称して2DEG−HBTと呼ぶ。
称して2DEG−HBTと呼ぶ。
本発明は、2DEG−HBTのベースコレクタ間高耐圧化或
いは高いカツトオフ周波数を与える構造についての2DEG
−HBTの改良に関する。
いは高いカツトオフ周波数を与える構造についての2DEG
−HBTの改良に関する。
上記特許出願の構造において、GaAs,AlGaAsヘテロ界
面の２次元電子ガスをベースに用いるとき、ベース・コ
レクタ走行時間▲ｔ1 d▼は で与えらえる。ただし、DBは正孔のベース拡散係数WBは
ベース膜厚xnはコレクタ膜厚vSは正孔飽和速度である。
右辺第１項は２次元電子層の通過時間で約0.05psec、第
２項はp-GaAsコレクタ層が3000Åの場合約1.50psecであ
る。
面の２次元電子ガスをベースに用いるとき、ベース・コ
レクタ走行時間▲ｔ1 d▼は で与えらえる。ただし、DBは正孔のベース拡散係数WBは
ベース膜厚xnはコレクタ膜厚vSは正孔飽和速度である。
右辺第１項は２次元電子層の通過時間で約0.05psec、第
２項はp-GaAsコレクタ層が3000Åの場合約1.50psecであ
る。
即ち、▲ｔ1 d▼はほとんどp-GaAsコレクタ走行時間に
より支配されている。
より支配されている。
▲ｔ1 d▼を更に小さくしようとするとp-−GaAsコレク
タ層の薄膜化（xn→小）が最も効果的であるが、従来の
2DEG−HBTの場合1500〜2000Åが下限である。p-型コレ
クタ層を700Å〜1000Å程度に薄膜化できれば、▲ｔ1 d
▼は従来の1.55psecから0.55psecと約1/3に小さくでき
る。この様に薄い（700〜1000Å）コレクタ層は通常のH
BTでは実現することは不可能であり、この場合、pnp型2
DEG−HBTはpnp型でありながら通常のnpn型HBTに比較し
て約３倍も高速になる。
タ層の薄膜化（xn→小）が最も効果的であるが、従来の
2DEG−HBTの場合1500〜2000Åが下限である。p-型コレ
クタ層を700Å〜1000Å程度に薄膜化できれば、▲ｔ1 d
▼は従来の1.55psecから0.55psecと約1/3に小さくでき
る。この様に薄い（700〜1000Å）コレクタ層は通常のH
BTでは実現することは不可能であり、この場合、pnp型2
DEG−HBTはpnp型でありながら通常のnpn型HBTに比較し
て約３倍も高速になる。
上記目的は、p-型GaAsコレクタ層をp-型AlxGa1-xAs層
に置きかえることで達成できる。
に置きかえることで達成できる。
第１図に本発明2DEG−HBTのデバイス断面構造（第１
図（ａ））と対応するエネルギーバンド図（第１図
（ｂ），（ｃ））を示す。40は半絶縁性GaAs基板,41はP
+型GaAs,50はp-型AlxGa1-xAs（ｐ型ドーピングレベルは
大略1014〜1017cm-3）,42はアンドープGaAsで膜厚100Å
〜150Å程度,43はｎ型AlGaAs,45はｐ型AlGaAs（又はGaA
s）で24,25,26は各々ベース電極メタル，エミツタ電極
メタル，コレクタ電極メタルである。59は２次元状電子
ガス（2DEG）を示している。
図（ａ））と対応するエネルギーバンド図（第１図
（ｂ），（ｃ））を示す。40は半絶縁性GaAs基板,41はP
+型GaAs,50はp-型AlxGa1-xAs（ｐ型ドーピングレベルは
大略1014〜1017cm-3）,42はアンドープGaAsで膜厚100Å
〜150Å程度,43はｎ型AlGaAs,45はｐ型AlGaAs（又はGaA
s）で24,25,26は各々ベース電極メタル，エミツタ電極
メタル，コレクタ電極メタルである。59は２次元状電子
ガス（2DEG）を示している。
又、p-1型AlxGa1-xAs50は、Al組成をグレーデイツド
（graded）にして、エネルギーバンド図を第１図（ｃ）
の様にすることも可能である。即ち、2DEG側Al組成ｘを
大きく（0.2〜0.45）p+コレクタ層側ｘを小さく（〜0.
0）することも可能である。
（graded）にして、エネルギーバンド図を第１図（ｃ）
の様にすることも可能である。即ち、2DEG側Al組成ｘを
大きく（0.2〜0.45）p+コレクタ層側ｘを小さく（〜0.
0）することも可能である。
この様にp-型コレクタ層をp-1型AlGaAsにすることに
より、ベース・コレクタ間に電位を印加した場合 （１）AlGaAsのアバランシエ破壊電圧はGaAsに比べ３割
程度大きい （２）2DEGがコレクタ側AlGaAsのヘテロ接合障壁により
消失しにくくなる ことにより、高いベース・コレクタ電圧まで2DEGは消出
せずに残つている。
より、ベース・コレクタ間に電位を印加した場合 （１）AlGaAsのアバランシエ破壊電圧はGaAsに比べ３割
程度大きい （２）2DEGがコレクタ側AlGaAsのヘテロ接合障壁により
消失しにくくなる ことにより、高いベース・コレクタ電圧まで2DEGは消出
せずに残つている。
即ち、同一のベース・コレクタ電圧では、p-型コレク
タ層50,50′を従来より薄膜化（700Å〜1000Å）できる
ので、従来のintrivoic Ｔの約３倍の値を実現でき、
従来のnpn型HBTの約３倍の高速性を実現できる。
タ層50,50′を従来より薄膜化（700Å〜1000Å）できる
ので、従来のintrivoic Ｔの約３倍の値を実現でき、
従来のnpn型HBTの約３倍の高速性を実現できる。
以下本発明の実施例を通して更に詳しく本発明を説明
する。
する。
実施例１ 第１図（ａ）はGaAS/AlGaAsヘテロ接合を用いたpnp型
2DEG−HBTの試作例である。
2DEG−HBTの試作例である。
半絶縁性GaAs40基板上にMBE（分子線エピタキシー;Mo
lecular Beam Epifaxy）法を用いてBeを１×1019cm-3含
有するp+型GaAs41（コレクタ層）を4000Å,Beを1015cm
-3含有するp-型AlxGa1-xAs（ｘ〜0.3）50を1000Å，ア
ンドープGaAs42を100Å,Siを４×10-18cm-3含有するｎ
型AlyGa1-yAs（ｙ〜0.3）43を250Å,Beを１×1017cm-3
含有するAlEGa1-EAs45を2000Å更にp+型（Be〜1019c
m-3）GaAs45′を1000Å形式する。その後、エミツタ領
域，ベース領域素子間分離領域を通常の方法で形成後、
エミツタ電極金属25（AuZn/Au）ベース電極金属24（AuG
e/Ni/Au）コレクタ電極金属26（AuZn/Au）を各々形成し
た。
lecular Beam Epifaxy）法を用いてBeを１×1019cm-3含
有するp+型GaAs41（コレクタ層）を4000Å,Beを1015cm
-3含有するp-型AlxGa1-xAs（ｘ〜0.3）50を1000Å，ア
ンドープGaAs42を100Å,Siを４×10-18cm-3含有するｎ
型AlyGa1-yAs（ｙ〜0.3）43を250Å,Beを１×1017cm-3
含有するAlEGa1-EAs45を2000Å更にp+型（Be〜1019c
m-3）GaAs45′を1000Å形式する。その後、エミツタ領
域，ベース領域素子間分離領域を通常の方法で形成後、
エミツタ電極金属25（AuZn/Au）ベース電極金属24（AuG
e/Ni/Au）コレクタ電極金属26（AuZn/Au）を各々形成し
た。
正孔のp-型AlGaAs層50の走行を良くするために、第１
図（ｃ）に示す様にAl組成比ｘをgradedにしても良い。
即ち、p+型GaAsコレクタ層41側でｘ＝0.0とし、2DEG側
でｘ＝0.35に選びその間のAl組成比を連続的に変えた。
図（ｃ）に示す様にAl組成比ｘをgradedにしても良い。
即ち、p+型GaAsコレクタ層41側でｘ＝0.0とし、2DEG側
でｘ＝0.35に選びその間のAl組成比を連続的に変えた。
ｐ型AlGaAs45のドーピングレベルは目的に応じて通常
１×10-17〜５×1019cm-3の範囲で使用することが多
い。
１×10-17〜５×1019cm-3の範囲で使用することが多
い。
実施例２ 第２図（ａ），（ｂ）にHBTとFETを同一基板に作製し
た例を示す。
た例を示す。
実施例１と同一エピウエーハに対し、2DEG−HBTは、
実施例１と同様に形成できる。一方2DEGをFET（Field E
ffect Transisfor）の能動層とに用いる場合、ソース・
ドレイン電極20,21をAuGe/Ni/Auを用いてｎ型AlGaAs層4
3上に形成し、接合型ゲート電極メタル22としてAuZn/Au
を用いて2DEG−FETを形成した。
実施例１と同様に形成できる。一方2DEGをFET（Field E
ffect Transisfor）の能動層とに用いる場合、ソース・
ドレイン電極20,21をAuGe/Ni/Auを用いてｎ型AlGaAs層4
3上に形成し、接合型ゲート電極メタル22としてAuZn/Au
を用いて2DEG−FETを形成した。
第２図（ａ）において2DEG−FET部分をＡで2DEG−HBT
部分をＢで示す。
部分をＢで示す。
又、2DEG−FETはシヨツトキー接合型ゲート構造を用
いることが多いので、その場合には第２図（ｂ）のＡの
部分に示すように、Ｐ型エミツタ層45,45′を除去して
シヨツトキーゲートメタル22′（たとえばTi/Pt/Au,Al,
WSi,等）を形成する。
いることが多いので、その場合には第２図（ｂ）のＡの
部分に示すように、Ｐ型エミツタ層45,45′を除去して
シヨツトキーゲートメタル22′（たとえばTi/Pt/Au,Al,
WSi,等）を形成する。
FET部分のしきい値VthはAlGaAs膜厚をエツチング等で
調整して決めているのは従来FETと同様である。
調整して決めているのは従来FETと同様である。
ｐ型AlGaAs層45のドーピングベルは目的に応じて通常
１×1017cm-3〜１×1020cm-3の範囲で用いることが多
い。
１×1017cm-3〜１×1020cm-3の範囲で用いることが多
い。
以上の実施例ではGaAs/AlGaAsヘテロ接合系の場合に
ついて述べたが、他の二元／三元系ヘテロ接合、例えば
GaAs/Ge,AlGaAs/Ge,InAlAs/InGaAs,InGaAsP/InP等のヘ
テロ接合においても２次元状担体が形成される。従来の
コレクタ層を上記本発明の様に禁止帯の広い半導体ヘテ
ロ接合におきかえることで同様な効果を出すことができ
る。
ついて述べたが、他の二元／三元系ヘテロ接合、例えば
GaAs/Ge,AlGaAs/Ge,InAlAs/InGaAs,InGaAsP/InP等のヘ
テロ接合においても２次元状担体が形成される。従来の
コレクタ層を上記本発明の様に禁止帯の広い半導体ヘテ
ロ接合におきかえることで同様な効果を出すことができ
る。
又、以上の実施例でｎ型とｐ型を入れかえる（SiとBe
を入れかえる）と二次元正孔ガス（Two Dimensional Ho
le Gas）を用いて同様の発明を実施できる。
を入れかえる）と二次元正孔ガス（Two Dimensional Ho
le Gas）を用いて同様の発明を実施できる。
〔発明の効果〕 本発明によれば、ベース・コレクタ耐圧を劣化させる
ことなくp-型コレクタ層を従来構造より約1/3薄膜化す
ることができたのでpnp型でありながら、通常のnpn型HB
Tより約３倍高いＴ（ガツトオフ周波数）を実現でき
た。
ことなくp-型コレクタ層を従来構造より約1/3薄膜化す
ることができたのでpnp型でありながら、通常のnpn型HB
Tより約３倍高いＴ（ガツトオフ周波数）を実現でき
た。
又、pnp型2DEG−HBTと2DEG−FETを自然な形で同一基
板に形成できた。
板に形成できた。
第１図（ａ）は本発明を説明するため及び本発明の実施
例１のトランジスタ断面構造図、同図（ｂ）（ｃ）はそ
のエネルギーバンド図、及び第２図は本発明の実施例２
のpnp型2DEG−HBTと2DEG−FETを同一基板内に形成した
時の断面構造図である。 20,21……ソース・ドレイン電極メタル、22……ｊ−FET
ゲート電極メタル、22′……シヨツトキーゲートメタ
ル、24……ベース電極メタル、25……エミツタ電極メタ
ル、26……コレクタ電極メタル、40……半絶縁性GaAs基
板、41……p+GaAs、42……アンドープGaAs、43……nAlG
aAs、45……pAlGaAs、50……p-AlGaAs、50′……graded
p-AlGaAs、59……2DEG。
例１のトランジスタ断面構造図、同図（ｂ）（ｃ）はそ
のエネルギーバンド図、及び第２図は本発明の実施例２
のpnp型2DEG−HBTと2DEG−FETを同一基板内に形成した
時の断面構造図である。 20,21……ソース・ドレイン電極メタル、22……ｊ−FET
ゲート電極メタル、22′……シヨツトキーゲートメタ
ル、24……ベース電極メタル、25……エミツタ電極メタ
ル、26……コレクタ電極メタル、40……半絶縁性GaAs基
板、41……p+GaAs、42……アンドープGaAs、43……nAlG
aAs、45……pAlGaAs、50……p-AlGaAs、50′……graded
p-AlGaAs、59……2DEG。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 三島 友義 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭62−25454（ＪＰ，Ａ) 特開 昭61−39576（ＪＰ，Ａ) 特開 昭60−120551（ＪＰ，Ａ)
Claims (4)
- 【請求項１】ヘテロ接合界面の二次元状担体をベース層
に用いたバイポーラトランジスタを有する半導体装置に
おいて、コレクタ層の禁止帯幅は上記二次元状担体が形
成される層の禁止帯幅より広く、該２つの層がヘテロ接
合を形成することにより上記二次元状担体の上記コレク
タ層側にもヘテロ接合を有することを特徴とする半導体
装置。 - 【請求項２】上記バイポーラトランジスタはpnp型であ
り、上記二次元状担体形成層はアンドープGaAsからな
り、上記コレクタ層はドーピングレベルが1014〜1017cm
-3の範囲にあるｐ型AlGaAsからなる特許請求の範囲第１
項記載の半導体装置。 - 【請求項３】上記AlGaAsのAl組成比は上記二次元状担体
形成層側から遠ざかるにしたがって減少している特許請
求の範囲第２項記載の半導体装置。 - 【請求項４】上記バイポーラトランジスタと同一基板上
に電界効果トランジスタが形成されている特許請求の範
囲第１項乃至第３項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068822A JP2633848B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068822A JP2633848B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236358A JPS63236358A (ja) | 1988-10-03 |
| JP2633848B2 true JP2633848B2 (ja) | 1997-07-23 |
Family
ID=13384788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068822A Expired - Lifetime JP2633848B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633848B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3087370B2 (ja) * | 1991-09-10 | 2000-09-11 | 株式会社日立製作所 | 高速論理回路 |
| JP3323544B2 (ja) * | 1992-08-21 | 2002-09-09 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0626242B2 (ja) * | 1983-12-05 | 1994-04-06 | 富士通株式会社 | 半導体集積回路装置 |
| JPS6139576A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 半導体装置 |
| JPH0738392B2 (ja) * | 1985-07-26 | 1995-04-26 | 株式会社日立製作所 | 半導体装置 |
-
1987
- 1987-03-25 JP JP62068822A patent/JP2633848B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63236358A (ja) | 1988-10-03 |
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