JP2564296B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2564296B2 JP2564296B2 JP62068823A JP6882387A JP2564296B2 JP 2564296 B2 JP2564296 B2 JP 2564296B2 JP 62068823 A JP62068823 A JP 62068823A JP 6882387 A JP6882387 A JP 6882387A JP 2564296 B2 JP2564296 B2 JP 2564296B2
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- Japan
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- type
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- 2deg
- gaas
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二次元状担体をベース層に用いるバイポー
ラ型トランジスタに係り、特にrbb′領域、ベース・コ
レクタ耐圧向上、或いはカツトオフ周波数T向上に好
適な二次元電子ガスヘテロ接合バイポーラトランジスタ
に関する。
ラ型トランジスタに係り、特にrbb′領域、ベース・コ
レクタ耐圧向上、或いはカツトオフ周波数T向上に好
適な二次元電子ガスヘテロ接合バイポーラトランジスタ
に関する。
砒化ガリウム(GaAs)とアルミニウム砒化ガリウム
(AlXGa1-XAs)のヘテロ接合界面に形成される2次元状
担体をベース層に用いた新構造のHBT(総称として2DEG
−HBTと呼ぶ)を既に特許出願している(特願昭59−112
35号,特願昭60−164126号,特願昭60−164128号,特願
昭60−174657号,特願昭61−40244号)。またこれらの
出願は、特開昭60−134479号において接合型ゲート構造
(同公開特許公報第5,6図で、ゲート13がp型AlGaAs、
またはGaAsである場合に対応する)とした場合の特有の
作用を用いた新原理に基づくバイポーラトランジスタと
云うこともできる。
(AlXGa1-XAs)のヘテロ接合界面に形成される2次元状
担体をベース層に用いた新構造のHBT(総称として2DEG
−HBTと呼ぶ)を既に特許出願している(特願昭59−112
35号,特願昭60−164126号,特願昭60−164128号,特願
昭60−174657号,特願昭61−40244号)。またこれらの
出願は、特開昭60−134479号において接合型ゲート構造
(同公開特許公報第5,6図で、ゲート13がp型AlGaAs、
またはGaAsである場合に対応する)とした場合の特有の
作用を用いた新原理に基づくバイポーラトランジスタと
云うこともできる。
以上の特許出願にて述べられているトランジスタを総
称して2DEG−HBTと呼ぶ。
称して2DEG−HBTと呼ぶ。
本発明は、2DEG−HBTのベース抵抗rbb′を従来の2DEG
−HBTの約1/3にでき、ベース・コレクタ間の高耐圧化或
いは高いカツトオフ周波数を与える構造についての2DEG
−HBTの改良に関する。
−HBTの約1/3にでき、ベース・コレクタ間の高耐圧化或
いは高いカツトオフ周波数を与える構造についての2DEG
−HBTの改良に関する。
上記特許出願の構造において、GaAs/AlGaAs、ヘテロ
界面の2次元電子ガスをベースに用いるとき、ベース・
コレクタ走行時間td 1は で与えられる。ただし、DB正孔のベース拡散係数、WBは
ベース膜厚、xVはコレクタ膜厚、vSは正孔飽和の速度で
ある。右辺第1項は2次元電子層の通過時間で約0.05p
sec、第2項はp−GaAsコレクタ層が3000Åの場合約1.5
0p secである。
界面の2次元電子ガスをベースに用いるとき、ベース・
コレクタ走行時間td 1は で与えられる。ただし、DB正孔のベース拡散係数、WBは
ベース膜厚、xVはコレクタ膜厚、vSは正孔飽和の速度で
ある。右辺第1項は2次元電子層の通過時間で約0.05p
sec、第2項はp−GaAsコレクタ層が3000Åの場合約1.5
0p secである。
即ち、従来の2DEG−HBTのtd 1はほとんどすべてp−型
GaAsコレクタ層走行時間により支配されている。
GaAsコレクタ層走行時間により支配されている。
td 1を更に小さくしようとすると、p−型GaAsコレク
タ層の薄膜化(xV→小)が最も効果的であるが、従来の
2DEG−HBTの場合、1500〜2000Åが下限である。
タ層の薄膜化(xV→小)が最も効果的であるが、従来の
2DEG−HBTの場合、1500〜2000Åが下限である。
又、従来の2DEG−HBTの場合単一の2DEGを用いている
ので、室温でのベースシート抵抗ρBは1KΩ/口程度で
ある。
ので、室温でのベースシート抵抗ρBは1KΩ/口程度で
ある。
本発明の目的は、コレクタ層薄膜化に適し、ベースシ
ート抵抗低減に有効なデバイス構造を提供することにあ
る。
ート抵抗低減に有効なデバイス構造を提供することにあ
る。
即ち、上記目的は、2DEGを3ケ形成することで、 (1)ベースシート抵抗を330Ω/口(室温)にでき (2)p−型コレクタ層を700Å程度まで薄膜化するこ
とが可能となる。
とが可能となる。
更に、p−型コレクタ層をp−型AlGaAsの様に広い禁
止帯を有する材料におきかえることでp−型コレクタ層
を500Å程度まで薄膜化できる。
止帯を有する材料におきかえることでp−型コレクタ層
を500Å程度まで薄膜化できる。
第1図(a),(b),(c),(d)に各々本発明
の2DEG−HBTのデバイス断面構造(第1図(a))と対
応するエネルギーバンド図(第1図(b),(c),
(d))を示す。
の2DEG−HBTのデバイス断面構造(第1図(a))と対
応するエネルギーバンド図(第1図(b),(c),
(d))を示す。
40は半絶縁性GaAs基板、41はp+型GaAs、42′はアン
ドープGaAs(p−コレクタ層)43′はn型AlGaAs層(ド
ーピング3×1018cm-3膜厚60Å程度)42はアンドープGa
Asで100Å、43はn型AlGaAs、45はp型AlXGa1-XAs(0
≦x≦1)24はベース電極メタル、25はエミツタ電極メ
タル、26はコレクタ電極メタル、59は2次元電子ガスで
ある。
ドープGaAs(p−コレクタ層)43′はn型AlGaAs層(ド
ーピング3×1018cm-3膜厚60Å程度)42はアンドープGa
Asで100Å、43はn型AlGaAs、45はp型AlXGa1-XAs(0
≦x≦1)24はベース電極メタル、25はエミツタ電極メ
タル、26はコレクタ電極メタル、59は2次元電子ガスで
ある。
特に、アンドープGaAs42中に形成される2DEGは43及び
43′の両方から担体を供給されるので2DEGシート抵抗
(1KΩ/口)は通常の約半分(〜500Ω/口)になる。
43′の両方から担体を供給されるので2DEGシート抵抗
(1KΩ/口)は通常の約半分(〜500Ω/口)になる。
又、42′側に形成される2DEGは43′のn型AlGaAs層か
ら形成されている。この様に2DEGベース層を3層化する
とベース・シート抵抗は従来の約1/3になるが、ベース
膜厚は260Å程度と従来のWB(100Å)の2.6倍になり
ベース走行時間WB 2/2DBは従来の0.05p secから0.338p s
ecと約6倍大きくなる。
ら形成されている。この様に2DEGベース層を3層化する
とベース・シート抵抗は従来の約1/3になるが、ベース
膜厚は260Å程度と従来のWB(100Å)の2.6倍になり
ベース走行時間WB 2/2DBは従来の0.05p secから0.338p s
ecと約6倍大きくなる。
又、ベースコレクタ間耐圧を向上させるには、第1図
(c)に示す様に、p−GaAs層42′を100〜200Å程度に
し、その他のp−コレクタ層はp−型AlXGa1-XAs50にお
きかえることで更に向上する。又、この場合Al組成比x
をgradedにして第1図(d)の様にすることも可能であ
る。即ち、2DEG側のAl組成比xを大きく(0.2〜0.4
5)、p+型コレクタ層41側のxを小さく(〜0.0)する
ことが可能である。
(c)に示す様に、p−GaAs層42′を100〜200Å程度に
し、その他のp−コレクタ層はp−型AlXGa1-XAs50にお
きかえることで更に向上する。又、この場合Al組成比x
をgradedにして第1図(d)の様にすることも可能であ
る。即ち、2DEG側のAl組成比xを大きく(0.2〜0.4
5)、p+型コレクタ層41側のxを小さく(〜0.0)する
ことが可能である。
この様に、ベース層を2DEGの3層構造にすることで、 (1)ベースは抵抗を約1/3にできる。
(2)p−型コレクタ層を薄膜化(〜700Å)できる。
更に、p−型コレクタ層を上記の如くp−型AlgaAs層
におきかえることで、ベースコレクタ間アバランシエ破
壊電圧を大きくすることができ、その結果として (3)p−型コレクタ層を更に薄膜化(〜500Å)でき
る。
におきかえることで、ベースコレクタ間アバランシエ破
壊電圧を大きくすることができ、その結果として (3)p−型コレクタ層を更に薄膜化(〜500Å)でき
る。
この時コレクタ走行時間xV/2VSは従来の1.50p secか
ら0.25p secと約1/6に小さくすることが可能になりベー
ス層が約2.6倍厚くなつた効果をとり入れてもベース走
行時td 1は0.588p secとなり従来の2DEG−HBTの約1/3に
なる。
ら0.25p secと約1/6に小さくすることが可能になりベー
ス層が約2.6倍厚くなつた効果をとり入れてもベース走
行時td 1は0.588p secとなり従来の2DEG−HBTの約1/3に
なる。
即ち、本発明による従来の2DEG−HBTに比べ (1)ベース抵抗を約1/3 (2)真性カツトオフ周波数Tiを約3倍にすることが
でき、 通常のnpn型HBTと比較して、約6倍程度の高速化が可
能となる。
でき、 通常のnpn型HBTと比較して、約6倍程度の高速化が可
能となる。
以下本発明の実施例を通して更に詳しく本発明を説明
する。
する。
実施例1 第1図(a)にGaAs/AlGaAsヘテロ接合を用いたpnp型
2DEG−HBTの試作例を示す。
2DEG−HBTの試作例を示す。
半絶縁性GaAs基板40上にMBE(分子線エピタキシー;Mo
lecular Beam Epitaxy)法を用いてBeを1×1019cm-3含
有するp+GaAs41(コレクタ層)を4000Å、アンドープ
GaAsコレクタ層42′を700Å、Siを3×1018cm-3含有す
るn型AlXGa1-XAs(x〜0.3)43′を60Å、アンドープG
aAs42を100Å、Siを3×1018cm-3含有するn型AlGaAs43
を200Å、Beを1×1019cm-3含有するp型AlGaAs45を150
0Å及びp型GaAs45′を2000Å形成した。
lecular Beam Epitaxy)法を用いてBeを1×1019cm-3含
有するp+GaAs41(コレクタ層)を4000Å、アンドープ
GaAsコレクタ層42′を700Å、Siを3×1018cm-3含有す
るn型AlXGa1-XAs(x〜0.3)43′を60Å、アンドープG
aAs42を100Å、Siを3×1018cm-3含有するn型AlGaAs43
を200Å、Beを1×1019cm-3含有するp型AlGaAs45を150
0Å及びp型GaAs45′を2000Å形成した。
次に、エミツタ領域、ベース領域、素子間分離をメサ
エツチングにより形成し、エミツタ電極金属25、ベース
電極金属24コレクタ電極金属26を各々形成した。
エツチングにより形成し、エミツタ電極金属25、ベース
電極金属24コレクタ電極金属26を各々形成した。
エミツタ層p型AlGaAs45は目的に応じてはなくてもよ
く、即ちp型GaAsでも良い。又ドーピングレベルは通常
1×1017〜1020cm-3の範囲で目的に応じて選ぶことが多
い。
く、即ちp型GaAsでも良い。又ドーピングレベルは通常
1×1017〜1020cm-3の範囲で目的に応じて選ぶことが多
い。
又、素子間分離はメサエツチング法ではなくO2等のイ
オン注入により行なつても良い。又、第1図(c),
(d)に示した様に、アンドープGaAs42′はアンドープ
GaAs42′100Å、p−型1014〜1015cm-3)AlXGa1-XAs50
400Å等に置きかえてもよい。又p+型コレクタ層は基
板中に埋込む構造にしても良い。
オン注入により行なつても良い。又、第1図(c),
(d)に示した様に、アンドープGaAs42′はアンドープ
GaAs42′100Å、p−型1014〜1015cm-3)AlXGa1-XAs50
400Å等に置きかえてもよい。又p+型コレクタ層は基
板中に埋込む構造にしても良い。
実施例2 第2図(a)(b)(c)に2DEG−HBTと2DEG−FETを
同一基板に形成した例を示す。MBEによるエピタキシカ
ル構造は実施例1と同様である。
同一基板に形成した例を示す。MBEによるエピタキシカ
ル構造は実施例1と同様である。
3層の2DEGをFET(Field Effet Transister)の能動
層に用いる時には、ソース・ドレイン電極20,21をAlGaA
s45上AuGe/Ni/Auを用いて形成し、接合型ゲート電極メ
タル22をAuGe/Auを用いて形成した(第2図(a))。F
ET部分をAでHBT部分をBで表わす。FET下方のp+型Ga
As層41には外部制御電位端子をつけることが多い。
層に用いる時には、ソース・ドレイン電極20,21をAlGaA
s45上AuGe/Ni/Auを用いて形成し、接合型ゲート電極メ
タル22をAuGe/Auを用いて形成した(第2図(a))。F
ET部分をAでHBT部分をBで表わす。FET下方のp+型Ga
As層41には外部制御電位端子をつけることが多い。
FET部分でシヨツトキーゲート構造にしたい時には、
シヨツトキーゲートメタルとして、Ti/Pt/Au,Al,WSi,WA
l等のメタルをn型AlGaAs45上に形成する(第2図
(b))。
シヨツトキーゲートメタルとして、Ti/Pt/Au,Al,WSi,WA
l等のメタルをn型AlGaAs45上に形成する(第2図
(b))。
FET部分は、第2図(c)に示す様にゲートメタル部
分は、n型AlGaAs43をエツチング除去し、アンドープGa
As42中に形成してもよい。或いは、CCl2F2/He混合ガス
のドライエツチングを用いてn型AlGaAs43′上に形成す
る様に選んでもよい。
分は、n型AlGaAs43をエツチング除去し、アンドープGa
As42中に形成してもよい。或いは、CCl2F2/He混合ガス
のドライエツチングを用いてn型AlGaAs43′上に形成す
る様に選んでもよい。
p型AlGaAs45のドーピングレベルは目的に応じて、10
17〜1020cm-3の範囲で用いることが多い。
17〜1020cm-3の範囲で用いることが多い。
以上の実施例ではGaAs/AlGaAsヘテロ接合系の場合に
ついて説明したが、他の二元/三元系ヘテロ接合、たと
えば、GaAs/Ge,AlGaAs/Ge,InAlAs/InGaAs,InGaAsP/INp
等のヘテロ接合においても二次元状担体が形成されて従
来のベース層を本発明の如く3層構造にすることで同様
の効果を出すJBが可能である。
ついて説明したが、他の二元/三元系ヘテロ接合、たと
えば、GaAs/Ge,AlGaAs/Ge,InAlAs/InGaAs,InGaAsP/INp
等のヘテロ接合においても二次元状担体が形成されて従
来のベース層を本発明の如く3層構造にすることで同様
の効果を出すJBが可能である。
更に、2DEGではなく、二次元正孔ガス(Two Dimensio
nal Hole Gas;TDHG)を用いても同様の発明を達成でき
る。たとえば実施例1でn型とp型を置きかえればよ
い。即ち不純物として用いたSiとBeを多くの実施例で置
きかえてもnpn型2次元正孔HBTを実現できる。
nal Hole Gas;TDHG)を用いても同様の発明を達成でき
る。たとえば実施例1でn型とp型を置きかえればよ
い。即ち不純物として用いたSiとBeを多くの実施例で置
きかえてもnpn型2次元正孔HBTを実現できる。
またFET部分のしきい電圧Vtvゲートメタル部分の膜
厚、ドーピングレベルを調整し、即ちたとえば、エツチ
ング等で膜厚を調整することで決めているのは従来FET
と同様である。
厚、ドーピングレベルを調整し、即ちたとえば、エツチ
ング等で膜厚を調整することで決めているのは従来FET
と同様である。
本発明によれば、ベース層を2DEGによる3層構造に形
成することで (1)ベースシート抵抗を従来の約1/3にでき、 (2)p−コレクタ層を700Å程度まで薄膜化すること
が可能となる。
成することで (1)ベースシート抵抗を従来の約1/3にでき、 (2)p−コレクタ層を700Å程度まで薄膜化すること
が可能となる。
又、 (3)p−型コレクタ層をp−型AlGaAsにおきかえる
(p−型コレクタ層よりエネルギー禁止帯幅の広い材
料)ことでp−型コレクタ層を500Å程度にまで、ベー
ス・コレクタ間耐圧を小さくすることなしに薄膜化で
き、従来のnpn型HBTの約3倍のintrinsic Tを実現で
きる。
(p−型コレクタ層よりエネルギー禁止帯幅の広い材
料)ことでp−型コレクタ層を500Å程度にまで、ベー
ス・コレクタ間耐圧を小さくすることなしに薄膜化で
き、従来のnpn型HBTの約3倍のintrinsic Tを実現で
きる。
第1図は本発明を説明するためのトランジスタ断面構造
図及びエネルギーバンド図である。 第2図はpnp型2DEG−HBTと2DEG−FETを同一基板内に形
成した時の断面構造図である。 50……p−AlGaAs、50′……graded p−AlGaAs、45……
p−AlGaAs、45′……p+GaAs、43,43′……n−AlGaA
s、42,42′……アンドープGaAs、41……p+GaAs、40…
…半絶縁性GaAs基板、25……エミツタ電極メタル、24…
…ベース電極メタル、26……コレクタ電極メタル、22…
…接合型ゲート電極メタル、22′……シヨツトキーゲー
トメタル、20,21……ソース,ドレイン電極メタル。
図及びエネルギーバンド図である。 第2図はpnp型2DEG−HBTと2DEG−FETを同一基板内に形
成した時の断面構造図である。 50……p−AlGaAs、50′……graded p−AlGaAs、45……
p−AlGaAs、45′……p+GaAs、43,43′……n−AlGaA
s、42,42′……アンドープGaAs、41……p+GaAs、40…
…半絶縁性GaAs基板、25……エミツタ電極メタル、24…
…ベース電極メタル、26……コレクタ電極メタル、22…
…接合型ゲート電極メタル、22′……シヨツトキーゲー
トメタル、20,21……ソース,ドレイン電極メタル。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/812 (72)発明者 三島 友義 国分寺市東恋ヶ窪1丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭62−25455(JP,A) 特開 昭60−120551(JP,A)
Claims (2)
- 【請求項1】バイポーラトランジスタを有する半導体装
置において、上記バイポーラトランジスタ中のベース層
は、4層の積層体から構成されており、上記4層の積層
体は、アンドープの第1のGaAs層、NもしくはP型の第
1のAlGaAs層、アンドープの第2のGaAs層、上記第1の
AlGaAs層と同一導電型の第2のAlGaAs層がこの順序で積
層された構成を有していることを特徴とする半導体装
置。 - 【請求項2】特許請求の範囲第1項に記載の半導体装置
において、上記バイポーラトランジスタと同一基板上に
電界効果トランジスタが形成されており、上記電界効果
トランジスタは上記積層体と同一の層で構成される能動
層を有していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62068823A JP2564296B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62068823A JP2564296B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63236359A JPS63236359A (ja) | 1988-10-03 |
JP2564296B2 true JP2564296B2 (ja) | 1996-12-18 |
Family
ID=13384816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62068823A Expired - Lifetime JP2564296B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2564296B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5270223A (en) * | 1991-06-28 | 1993-12-14 | Texas Instruments Incorporated | Multiple layer wide bandgap collector structure for bipolar transistors |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0626242B2 (ja) * | 1983-12-05 | 1994-04-06 | 富士通株式会社 | 半導体集積回路装置 |
JPH0738393B2 (ja) * | 1985-07-26 | 1995-04-26 | 株式会社日立製作所 | 半導体装置 |
-
1987
- 1987-03-25 JP JP62068823A patent/JP2564296B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63236359A (ja) | 1988-10-03 |
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