JPH0812910B2 - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
- Publication number
- JPH0812910B2 JPH0812910B2 JP22283388A JP22283388A JPH0812910B2 JP H0812910 B2 JPH0812910 B2 JP H0812910B2 JP 22283388 A JP22283388 A JP 22283388A JP 22283388 A JP22283388 A JP 22283388A JP H0812910 B2 JPH0812910 B2 JP H0812910B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- electrode
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置およびその製造方法に関するもの
であり、特に集積回路に適する化合物半導体装置に関す
るものである。
であり、特に集積回路に適する化合物半導体装置に関す
るものである。
（従来の技術） 化合物半導体を用いたヘテロ接合バイポーラトランジ
スタ（HBT）は高速性と優れた電流駆動能力さらに低1/f
低雑音特性を併せもつため超高周波・超高速デジタルお
よびアナログIC用素子と注目を集めている。このHBTの
もつ唯一の欠点は消費電力が大きいという点である。一
方、２次元電子ガス電界効果トランジスタ（FET）（2DE
GFET、これはHEMTと同義語である）は低消費電力性、高
速性、低高周波雑音特性を併せもっているが、電流駆動
能力が小さく、1/f雑音が大きいという欠点をもってい
る。このためHBTと２次元電子ガスFETを同一の半導体チ
ップ上に集積化し互いの弱点を補い合いながら、両方の
長所を最大限引き出すための研究開発が行なわれてい
る。例えばマイクロ波モノリシック受信フロントエンド
において低雑音増幅部に２次元電子ガスFETを用い、局
部発振部、混合部にHBTを用いるような例がある。
スタ（HBT）は高速性と優れた電流駆動能力さらに低1/f
低雑音特性を併せもつため超高周波・超高速デジタルお
よびアナログIC用素子と注目を集めている。このHBTの
もつ唯一の欠点は消費電力が大きいという点である。一
方、２次元電子ガス電界効果トランジスタ（FET）（2DE
GFET、これはHEMTと同義語である）は低消費電力性、高
速性、低高周波雑音特性を併せもっているが、電流駆動
能力が小さく、1/f雑音が大きいという欠点をもってい
る。このためHBTと２次元電子ガスFETを同一の半導体チ
ップ上に集積化し互いの弱点を補い合いながら、両方の
長所を最大限引き出すための研究開発が行なわれてい
る。例えばマイクロ波モノリシック受信フロントエンド
において低雑音増幅部に２次元電子ガスFETを用い、局
部発振部、混合部にHBTを用いるような例がある。
第４図は従来例のAlGaAs/GaAsHBTとAlGaAs/GaAs2DEGF
ETの混成集積回路である。この図において半絶縁性GaAs
基板30上の１部分にMOCVDによる選択エピタキシャル成
長法により成長されたn+−GaAs層33、ｎ−GaAs層34、p+
−GaAs層35、ｎ−AlGaAs層36、n+−GaAs層37からなる結
晶構造上にAuGeNiからなるエミッタ電極38、AuMnNiから
なるベース電極39、ならびにAuGeNiからなるコレクタ電
極40が形成されHBTが構成されている。さらにGaAs基板3
0上の他の部分には、MOCVD法により選択エピタキシャル
成長されたノンドープGaAs層31、ｎ−AlGaAs層32からな
る結晶構造上にAlからなるゲート電極41、AuGeNiからな
るソース電極42、およびドレイン電極43が形成されてい
る。第４図において一点鎖線ＡおよびＢに沿ったバイア
ス印加時のバンドダイヤグラムを第５図に示す。第５図
における参照番号は第４図と共通である。第５図Ａは典
型的なHBT構造で、Ｂは典型的な2DEGFET構造である。
ETの混成集積回路である。この図において半絶縁性GaAs
基板30上の１部分にMOCVDによる選択エピタキシャル成
長法により成長されたn+−GaAs層33、ｎ−GaAs層34、p+
−GaAs層35、ｎ−AlGaAs層36、n+−GaAs層37からなる結
晶構造上にAuGeNiからなるエミッタ電極38、AuMnNiから
なるベース電極39、ならびにAuGeNiからなるコレクタ電
極40が形成されHBTが構成されている。さらにGaAs基板3
0上の他の部分には、MOCVD法により選択エピタキシャル
成長されたノンドープGaAs層31、ｎ−AlGaAs層32からな
る結晶構造上にAlからなるゲート電極41、AuGeNiからな
るソース電極42、およびドレイン電極43が形成されてい
る。第４図において一点鎖線ＡおよびＢに沿ったバイア
ス印加時のバンドダイヤグラムを第５図に示す。第５図
における参照番号は第４図と共通である。第５図Ａは典
型的なHBT構造で、Ｂは典型的な2DEGFET構造である。
（発明が解決しようとする問題点） 前記の従来例においては、HBTと2DEGFETの能動層は選
択エピタキシャル成長により形成されるが、選択エピタ
キシャル成長法では微細でかつ形状が異なる構造に対し
ては均一性が十分でなく、特に2DEGFETのしきい値電圧V
Tならびに最小雑音指数がバラつき、加えて製造工程が
長くなりコストが高くなるほどの欠点があった。
択エピタキシャル成長により形成されるが、選択エピタ
キシャル成長法では微細でかつ形状が異なる構造に対し
ては均一性が十分でなく、特に2DEGFETのしきい値電圧V
Tならびに最小雑音指数がバラつき、加えて製造工程が
長くなりコストが高くなるほどの欠点があった。
本発明の目的は前記欠点を除去し、選択エピタキシャ
ル技術に依らず、均一性が良く工程が短縮できる全面エ
ピタキシャル成長技術のみを用いて化合物HBT,FET混成
集積回路を提供することにある。
ル技術に依らず、均一性が良く工程が短縮できる全面エ
ピタキシャル成長技術のみを用いて化合物HBT,FET混成
集積回路を提供することにある。
（問題点を解決するための手段） 上記目的を達成するための本発明の化合物半導体装置
は、ヘテロ接合接合バイポーラトランジスタと２次元電
子ガスFETが同一の半導体チップ上に構成された半導体
装置において、半絶縁性化合物半導体基板上に順に、ノ
ンドープの第１の半導体層、前記第１の半導体層より電
子親和力の小さい第１導電型の第２の半導体層、高濃度
の第１導電型の第３の半導体層が形成された半導体基体
上の所定の位置に、コレクタ層となる第１導電型の第４
の半導体層と、ベース層となる高濃度の第２の導電型の
第５の半導体層と、前記第５の半導体層よりバンドギャ
ップが広く、エミッタ層となる第１導電型の第６の半導
体層と、キャップ層となる高濃度の第７の半導体層とを
備えたヘテロ接合バイポーラトランジスタが構成され、
前記半導体基体上の他の所定の位置の前記第３の半導体
層が除去され、露出された前記第２の半導体層上にゲー
ト電極となるショットキー金属が設けられ、該ゲート電
極を挟みかつ平行に隣接した第３の半導体層上にドレイ
ン電極およびソース電極となるオーミック金属を備えた
２次元電子ガスFETが複数個配置され、これらのトラン
ジスタの間には素子間分離領域が設けられていることを
特徴とする。さらに上記構造を実現するための製造方法
は、半絶縁性化合物半導体基板全面にノンドープの第１
の半導体層、前記第１の半導体層より電子親和力の小さ
い第１導電型の第２の半導体層、高濃度第１導電型の第
３の半導体層、第１導電型の第４の半導体層、高濃度の
第２導電型の第５の半導体層、前記第５の半導体層より
バンドギャップが広い第１導電型の第６の半導体層、高
濃度の第１導電型の第７の半導体層を順次形成する工程
と、ヘテロ接合バイポーラトランジスタのエミッタ電極
を設ける所定の位置を除いて前記第７および第６の半導
体層をエッチングし、ベース電極を設ける第５の半導体
層を露出し、さらに該エミッタ電極、該ベース電極を設
ける位置を除いて、前記第５および第４の半導体層をエ
ッチングして前記第３の半導体層を露出する工程と、前
記第7,第５の半導層上に各々エミッタ電極、ベース電極
となるオーミック金属を被着し、さらに該第３の半導体
層上の第４の半導体層に隣接した位置にコレクタ電極と
なるオーミック金属を被着する工程と、２次元電子ガス
FETのゲート電極を設ける所定の位置の前記第３の半導
体層をエッチングし、第２の半導体層を露出させ、この
位置にショットキー金属を被着する工程と、該ショット
キー金属を挟みかつ平行して隣接した第３の半導体層上
にドレイン電極およびソース電極となるオーミック金属
を被着する工程と、ヘテロ接合バイポーラトランジスタ
と２次元電子ガスFETの周囲の第3,第２および第１の半
導体層中にアイソレーションイオン注入をするか、ある
いはこの第3,第２および第１の半導体層をエッチングし
て除去する工程を含むことを特徴としている。
は、ヘテロ接合接合バイポーラトランジスタと２次元電
子ガスFETが同一の半導体チップ上に構成された半導体
装置において、半絶縁性化合物半導体基板上に順に、ノ
ンドープの第１の半導体層、前記第１の半導体層より電
子親和力の小さい第１導電型の第２の半導体層、高濃度
の第１導電型の第３の半導体層が形成された半導体基体
上の所定の位置に、コレクタ層となる第１導電型の第４
の半導体層と、ベース層となる高濃度の第２の導電型の
第５の半導体層と、前記第５の半導体層よりバンドギャ
ップが広く、エミッタ層となる第１導電型の第６の半導
体層と、キャップ層となる高濃度の第７の半導体層とを
備えたヘテロ接合バイポーラトランジスタが構成され、
前記半導体基体上の他の所定の位置の前記第３の半導体
層が除去され、露出された前記第２の半導体層上にゲー
ト電極となるショットキー金属が設けられ、該ゲート電
極を挟みかつ平行に隣接した第３の半導体層上にドレイ
ン電極およびソース電極となるオーミック金属を備えた
２次元電子ガスFETが複数個配置され、これらのトラン
ジスタの間には素子間分離領域が設けられていることを
特徴とする。さらに上記構造を実現するための製造方法
は、半絶縁性化合物半導体基板全面にノンドープの第１
の半導体層、前記第１の半導体層より電子親和力の小さ
い第１導電型の第２の半導体層、高濃度第１導電型の第
３の半導体層、第１導電型の第４の半導体層、高濃度の
第２導電型の第５の半導体層、前記第５の半導体層より
バンドギャップが広い第１導電型の第６の半導体層、高
濃度の第１導電型の第７の半導体層を順次形成する工程
と、ヘテロ接合バイポーラトランジスタのエミッタ電極
を設ける所定の位置を除いて前記第７および第６の半導
体層をエッチングし、ベース電極を設ける第５の半導体
層を露出し、さらに該エミッタ電極、該ベース電極を設
ける位置を除いて、前記第５および第４の半導体層をエ
ッチングして前記第３の半導体層を露出する工程と、前
記第7,第５の半導層上に各々エミッタ電極、ベース電極
となるオーミック金属を被着し、さらに該第３の半導体
層上の第４の半導体層に隣接した位置にコレクタ電極と
なるオーミック金属を被着する工程と、２次元電子ガス
FETのゲート電極を設ける所定の位置の前記第３の半導
体層をエッチングし、第２の半導体層を露出させ、この
位置にショットキー金属を被着する工程と、該ショット
キー金属を挟みかつ平行して隣接した第３の半導体層上
にドレイン電極およびソース電極となるオーミック金属
を被着する工程と、ヘテロ接合バイポーラトランジスタ
と２次元電子ガスFETの周囲の第3,第２および第１の半
導体層中にアイソレーションイオン注入をするか、ある
いはこの第3,第２および第１の半導体層をエッチングし
て除去する工程を含むことを特徴としている。
（実施例） 第１図，第２図は本発明の化合物半導体装置に関する
実施例で、第３図はその製造方法に関する本発明の実施
例である。
実施例で、第３図はその製造方法に関する本発明の実施
例である。
第１図において第７の半導体層のn+−GaAs層（濃度５
×1018、厚さ1000Å）７からなるエミッタキャップ層上
にAuGeNiからなるエミッタ電極８が設けられ、第６の半
導体層のｎ−AlGaAs層（濃度３×1017cm-3、厚さ1500
Å）６とヘテロ接合を形成する第５の半導体層のP+−Ga
As（濃度４×1019cm-3、厚さ500Å）５の表面にAuMnNi
からなるベース電極９が設けられている。第４の半導体
層としてｎ−GaAs層（濃度５×1016cm-3、厚さ3000Å）
４からなるコレクタ層は第３の半導体層のn+−GaAs層
（濃度５×1018cm-3、厚さ4000Å）３からなるサブコレ
クタ層と接し、n+−GaAs層３の表面にはAuGeNiからなる
コレクタ電極10が設けられAlGaAs/GaAsHBTが構成されて
いる。第３の半導体層n+−GaAs層３の下に第２の半導体
層としてｎ−AlGaAs層２および第１の半導体層としてノ
ンドープGaAs層１が設けられているが、HBTの動作には
影響を与えない。第１図の一点鎖線Ａ・Ａに沿ったバン
ドダイヤグラムを第６図に示す。参照番号は第１図と同
じである。サブコレクタ層であるn+−GaAs層３では紙面
垂直方向に電流が流れるため、n+−GaAs層３とｎ−AlGa
As層２さらにノンドープGaAs層１との間に生じている伝
導帯底の不連続は全く問題とならず、むしろ基板15との
アイソレーションを良くする効果を有する。
×1018、厚さ1000Å）７からなるエミッタキャップ層上
にAuGeNiからなるエミッタ電極８が設けられ、第６の半
導体層のｎ−AlGaAs層（濃度３×1017cm-3、厚さ1500
Å）６とヘテロ接合を形成する第５の半導体層のP+−Ga
As（濃度４×1019cm-3、厚さ500Å）５の表面にAuMnNi
からなるベース電極９が設けられている。第４の半導体
層としてｎ−GaAs層（濃度５×1016cm-3、厚さ3000Å）
４からなるコレクタ層は第３の半導体層のn+−GaAs層
（濃度５×1018cm-3、厚さ4000Å）３からなるサブコレ
クタ層と接し、n+−GaAs層３の表面にはAuGeNiからなる
コレクタ電極10が設けられAlGaAs/GaAsHBTが構成されて
いる。第３の半導体層n+−GaAs層３の下に第２の半導体
層としてｎ−AlGaAs層２および第１の半導体層としてノ
ンドープGaAs層１が設けられているが、HBTの動作には
影響を与えない。第１図の一点鎖線Ａ・Ａに沿ったバン
ドダイヤグラムを第６図に示す。参照番号は第１図と同
じである。サブコレクタ層であるn+−GaAs層３では紙面
垂直方向に電流が流れるため、n+−GaAs層３とｎ−AlGa
As層２さらにノンドープGaAs層１との間に生じている伝
導帯底の不連続は全く問題とならず、むしろ基板15との
アイソレーションを良くする効果を有する。
一方、n+−GaAs層３の一部が除去されｎ−AlGaAs層２
が露出した面にAlからなるゲート電極11が設けられ、こ
のゲート電極近傍のn+−GaAs層３上にはAuGeNiからなる
ソース電極12、ドレイン電極13が設けられており、リセ
スゲート構造の2DEGFETが構成されている。HBTおよび2D
EGFETの周囲は素子間を分離領域としてボロンがイオン
打ち込みされ絶縁化されている。第２図の実施例ではHB
Tおよび2DEGFETの周囲はエッチングされ素子間の分離領
域18（デバイスアイソレーション）が形成されている。
第２図の参照番号は第１図と共通である。
が露出した面にAlからなるゲート電極11が設けられ、こ
のゲート電極近傍のn+−GaAs層３上にはAuGeNiからなる
ソース電極12、ドレイン電極13が設けられており、リセ
スゲート構造の2DEGFETが構成されている。HBTおよび2D
EGFETの周囲は素子間を分離領域としてボロンがイオン
打ち込みされ絶縁化されている。第２図の実施例ではHB
Tおよび2DEGFETの周囲はエッチングされ素子間の分離領
域18（デバイスアイソレーション）が形成されている。
第２図の参照番号は第１図と共通である。
第３図は本発明の実施例の製造方法であるが、同図
（ａ）においてMBE（分子線エピタキシー）法により半
絶縁性GaAs基板15上にノンドープGaAs層１、ｎ−AlGaAs
層２、n+−GaAs層３、ｎ−GaAs層４、p+−GaAs層５、ｎ
−AlGaAs層６、ｎ−AlGaAs層７が順次成長される。
（ｂ）においてホトレジスト等をマスクとしてエミッタ
メサおよびベースメサを形成する。次に（ｃ）におい
て、エミッタキャップ層となるｎ−AlGaAs層７の上にAu
GeNiからなるエミッタ電極８と、ベース層となるp+−Ga
As層５の上にAuMnNiからなるベース電極９と、サブコレ
クタ層となるn+−GaAs層３の上にAuGeNiからなるコレク
タ電極10がホトレジストリフトオフ法により順次形成さ
れる。さらに（ｄ）においてホトレジスト51をマスクと
してn+−GaAs層３をエッチングし、その後垂直方向から
ショットキー金属であるAl11を蒸着する。この後ホトレ
ジストリフトオフ法によりレジスト上のAlを除去する。
次に（ｅ）においてホトレジストリフトオフ法によりAu
GeNiからなるソース電極12と同じくAuGeNiからなるドレ
イン電極13を同時に形成する。
（ａ）においてMBE（分子線エピタキシー）法により半
絶縁性GaAs基板15上にノンドープGaAs層１、ｎ−AlGaAs
層２、n+−GaAs層３、ｎ−GaAs層４、p+−GaAs層５、ｎ
−AlGaAs層６、ｎ−AlGaAs層７が順次成長される。
（ｂ）においてホトレジスト等をマスクとしてエミッタ
メサおよびベースメサを形成する。次に（ｃ）におい
て、エミッタキャップ層となるｎ−AlGaAs層７の上にAu
GeNiからなるエミッタ電極８と、ベース層となるp+−Ga
As層５の上にAuMnNiからなるベース電極９と、サブコレ
クタ層となるn+−GaAs層３の上にAuGeNiからなるコレク
タ電極10がホトレジストリフトオフ法により順次形成さ
れる。さらに（ｄ）においてホトレジスト51をマスクと
してn+−GaAs層３をエッチングし、その後垂直方向から
ショットキー金属であるAl11を蒸着する。この後ホトレ
ジストリフトオフ法によりレジスト上のAlを除去する。
次に（ｅ）においてホトレジストリフトオフ法によりAu
GeNiからなるソース電極12と同じくAuGeNiからなるドレ
イン電極13を同時に形成する。
最後に（ｆ）においてホトレジストをマスクとしてデ
バイスの周囲17にボロンを選択的にイオン注入する。あ
るいは同ホトレジストをマスクとしてデバイスの周囲17
をエッチングする。
バイスの周囲17にボロンを選択的にイオン注入する。あ
るいは同ホトレジストをマスクとしてデバイスの周囲17
をエッチングする。
（発明の効果） このような発明の化合物半導体装置およびその製造方
法において選択エピタキシャル成長技術を用いずに、均
一性のよい全面エピタキシャル成長のみを用いて化合物
HBTと2DEGFETが同一半導体チップ上に混成して形成でき
る。このため、素子特性が均一となるばかりでなく、結
晶成長工程を短縮することができ、高性能の集積回路を
低コストで提供できるという効果がある。
法において選択エピタキシャル成長技術を用いずに、均
一性のよい全面エピタキシャル成長のみを用いて化合物
HBTと2DEGFETが同一半導体チップ上に混成して形成でき
る。このため、素子特性が均一となるばかりでなく、結
晶成長工程を短縮することができ、高性能の集積回路を
低コストで提供できるという効果がある。
なお、本発明の実施例においては化合物半導体基板と
してGaAsを用いたが材料はGaAsに限らずInP等いずれで
もよい。また原子の集積度に２個に限らず何個にでも適
用できることはいうまでもない。
してGaAsを用いたが材料はGaAsに限らずInP等いずれで
もよい。また原子の集積度に２個に限らず何個にでも適
用できることはいうまでもない。
またHBTのキャップ層にはn+−GaAsを用いたが、キャ
ップ層はn+−InGaAs、n+−Ge等の半導体でもよい。また
HBTのエミッタ、ベース接合部ベース層内、エミッタ・
キャップ接合部にグレーデット構造を用いてもよい。
ップ層はn+−InGaAs、n+−Ge等の半導体でもよい。また
HBTのエミッタ、ベース接合部ベース層内、エミッタ・
キャップ接合部にグレーデット構造を用いてもよい。
第１図、第２図、第３図（ａ）〜（ｆ）は本発明の実施
例を説明するための図で、第６図は本発明実施例で示し
た半導体装置のエネルギーバンド構造を示す図、第４図
は従来の化合物半導体装置の断面図、第５図A,Bはその
エネルギーバンド構造を示す図である。 1,31……ノンドープGaAs層、2,6,32,36……ｎ−AlGaAs
層、3,33……n+−GaAs層、4,34……ｎ−GaAs層、5,35…
…p+−GaAs層、7,37……n+−GaAs層、8,38……エミッタ
電極、9,39……ベース電極、10,40……コレクタ電極、1
1,41……ゲート電極、12,42……ソース電極、13,43……
ドレイン電極、15,30……半絶縁性GaAs基板、14,17,18
……素子間分離領域、101……HBT、102……2DEGFET。
例を説明するための図で、第６図は本発明実施例で示し
た半導体装置のエネルギーバンド構造を示す図、第４図
は従来の化合物半導体装置の断面図、第５図A,Bはその
エネルギーバンド構造を示す図である。 1,31……ノンドープGaAs層、2,6,32,36……ｎ−AlGaAs
層、3,33……n+−GaAs層、4,34……ｎ−GaAs層、5,35…
…p+−GaAs層、7,37……n+−GaAs層、8,38……エミッタ
電極、9,39……ベース電極、10,40……コレクタ電極、1
1,41……ゲート電極、12,42……ソース電極、13,43……
ドレイン電極、15,30……半絶縁性GaAs基板、14,17,18
……素子間分離領域、101……HBT、102……2DEGFET。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 29/205 29/73 29/812 Ｈ０１Ｌ 29/72 29/205
Claims (2)
- 【請求項１】ヘテロ接合バイポーラトランジスタと２次
元電子ガス電界効果トランジスタが同一の半導体チップ
上に構成された半導体装置において、ヘテロ接合バイポ
ーラトランジスタは半絶縁性化合物半導体基板上に順
に、ノンドープの第１の半導体層、前記第１の半導体層
より電子親和力の小さい第１導電型の第２の半導体層、
高濃度の第１導電型の第３の半導体層が形成された半導
体基体上の所定の位置に、コレクタ層となる第１導電型
の第４の半導体層と、ベース層となる高濃度の第２の導
電型の第５の半導体層と、前記第５の半導体層よりバン
ドギャップが広く、エミッタ層となる第１導電型の第６
の半導体層と、キャップ層となる高濃度の第７の半導体
層とを備えており第２次元電子ガス電界効果トランジス
タは前記半導体基体上の他の所定の位置の前記第３の半
導体層が除去され、露出された前記第２の半導体層上に
ゲート電極となるショットキー金属が設けられ、該ゲー
ト電極の両側の第３の半導体層上にドレイン電極および
ソース電極となるオーミック金属を備えており、これら
のトランジスタの間には、素子間分離領域が設けられて
いることを特徴とする化合物半導体装置。 - 【請求項２】半絶縁性化合物半導体基板全面にノンドー
プの第１の半導体層、前記第１の半導体層より電子親和
力の小さい第１導電型の第２の半導体層、高濃度第１導
電型の第３の半導体層、第１導電型の第４の半導体層、
高濃度の第２導電型の第５の半導体層、前記第５の半導
体層よりバンドギャップが広い第１導電型の第６の半導
体層、高濃度の第１導電型の第７の半導体層を順次形成
する工程と、ヘテロ接合バイポーラトランジスタのエミ
ッタ電極を設ける所定の位置を除いて前記第７および第
６の半導体層をエッチングし、ベース電極を設ける第５
の半導体層を露出し、さらに該エミッタ電極、該ベース
電極を設ける位置を除いて、前記第５および第４の半導
体層をエッチングして前記第３の半導体層を露出する工
程と、前記第7,第５の半導層上に各々エミッタ電極、ベ
ース電極となるオーミック金属を被着し、さらに該第３
の半導体層上の第４の半導体層に隣接した位置にコレク
タ電極となるオーミック金属を被着する工程と、２次元
電子ガスFETのゲート電極を設ける所定の位置の前記第
３の半導体層をエッチングし、第２の半導体層を露出さ
せ、この位置にショットキー金属を被着する工程と、該
ショットキー金属を挟みかつ平行して隣接した第３の半
導体層上にドレイン電極およびソース電極となるオーミ
ック金属を被着する工程と、ヘテロ接合バイポーラトラ
ンジスタと２次元電子ガスFETの周囲の第3,第２および
第１の半導体層中にアイソレーションイオン注入をする
か、あるいはこの第3,第２および第１の半導体層をエッ
チングして除去する工程を含むことを特徴とする特許請
求の範囲第１項記載の化合物半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22283388A JPH0812910B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
| US07/401,161 US5012318A (en) | 1988-09-05 | 1989-09-01 | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22283388A JPH0812910B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269943A JPH0269943A (ja) | 1990-03-08 |
| JPH0812910B2 true JPH0812910B2 (ja) | 1996-02-07 |
Family
ID=16788627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22283388A Expired - Fee Related JPH0812910B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812910B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163829A (ja) * | 1992-07-31 | 1994-06-10 | Texas Instr Inc <Ti> | 集積回路とその製法 |
| SE512661C2 (sv) * | 1996-11-13 | 2000-04-17 | Ericsson Telefon Ab L M | Lateral bipolär hybridtransistor med fälteffektmod och förfarande vid densamma |
| JP3005938B2 (ja) | 1998-01-08 | 2000-02-07 | 松下電子工業株式会社 | 半導体装置及びその製造方法 |
| JP4933024B2 (ja) * | 2003-11-26 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP5295593B2 (ja) * | 2008-03-13 | 2013-09-18 | パナソニック株式会社 | 半導体装置 |
-
1988
- 1988-09-05 JP JP22283388A patent/JPH0812910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0269943A (ja) | 1990-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6043519A (en) | Junction high electron mobility transistor-heterojunction bipolar transistor (JHEMT-HBT) monolithic microwave integrated circuit (MMIC) and single growth method of fabrication | |
| US5903018A (en) | Bipolar transistor including a compound semiconductor | |
| EP0184016A1 (en) | Heterojunction bipolar transistor | |
| US5012318A (en) | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor | |
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| JP2804095B2 (ja) | ヘテロ接合バイボーラトランジスタ | |
| JPH0458703B2 (ja) | ||
| US5144376A (en) | Compound semiconductor device | |
| JP3439578B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0812910B2 (ja) | 化合物半導体装置およびその製造方法 | |
| JP2759526B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000100829A (ja) | 接合型電界効果トランジスタおよびその製造方法 | |
| JPH11251328A (ja) | 化合物半導体装置 | |
| JP2808145B2 (ja) | 半導体装置 | |
| JPH0812911B2 (ja) | 化合物半導体装置およびその製造方法 | |
| JP2504782B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59181060A (ja) | 半導体装置 | |
| JP3572560B2 (ja) | 化合物半導体装置 | |
| JP2633848B2 (ja) | 半導体装置 | |
| EP0276981B1 (en) | Semiconductor integrated circuit device and method of producing same | |
| JP2564296B2 (ja) | 半導体装置 | |
| JPH1098057A (ja) | 電界効果トランジスタ | |
| JP2758611B2 (ja) | バイポーラトランジスタ素子 | |
| KR100202311B1 (ko) | 바이 펫 및 그 제조방법 | |
| JP2834172B2 (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |