JP2804095B2 - ヘテロ接合バイボーラトランジスタ - Google Patents
ヘテロ接合バイボーラトランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ヘテロ接合バイポーラトランジスタに係
り、特に、エミッタ領域に広バンド・ギャップ材料とし
てInP、ベース領域に狭バンド・ギャップ材料としてGaI
nAsPを用い、エミッタ・ベース領域にエミッタ側からコ
レクタ側に向ってバンド・ギャップが小さくなるように
構成された組成変化領域を有するヘテロ接合バイポーラ
トランジスタに関する。
り、特に、エミッタ領域に広バンド・ギャップ材料とし
てInP、ベース領域に狭バンド・ギャップ材料としてGaI
nAsPを用い、エミッタ・ベース領域にエミッタ側からコ
レクタ側に向ってバンド・ギャップが小さくなるように
構成された組成変化領域を有するヘテロ接合バイポーラ
トランジスタに関する。
（従来の技術） ヘテロ接合バイポーラトランジスタ（HBT）は高周波
特性、スイッチング特性に優れており、マイクロ波用ト
ランジスタや高速論理回路用トランジスタとして有望視
されている。
特性、スイッチング特性に優れており、マイクロ波用ト
ランジスタや高速論理回路用トランジスタとして有望視
されている。
一般に、バイポーラトランジスタのスピード性能の指
標の一つに、カットオフ周波数fTがある。カットオフ周
波数fTは、npn型トランジスタの場合、電子の素子内走
行時間の逆数で表され、高いfTを得るには電子の走行時
間を短縮する必要がある。
標の一つに、カットオフ周波数fTがある。カットオフ周
波数fTは、npn型トランジスタの場合、電子の素子内走
行時間の逆数で表され、高いfTを得るには電子の走行時
間を短縮する必要がある。
ところで、電子の素子内走行時間τは、エミッタ充電
時間τＥ、ベース走行時間τＢ、コレクタ走行時間及び
コレクタ充電時間τＣの和で与えられる。
時間τＥ、ベース走行時間τＢ、コレクタ走行時間及び
コレクタ充電時間τＣの和で与えられる。
ここで、τＢは電流密度によらず一定である。また、
τＥは電流密度と共に減少し、104A/cm2台後半から105A
/cm2を越える高電流密度動作時には1psecを大きく下回
る小さな値となる。
τＥは電流密度と共に減少し、104A/cm2台後半から105A
/cm2を越える高電流密度動作時には1psecを大きく下回
る小さな値となる。
従来、化合物半導体を用いたHBTとしてAlGaAs/GaAs系
の材料を用いたHBTが最も精力的に研究開発されてきた
が、近年、更なる素子の高速化、高性能化を目指してIn
P/GaInAsP系の材料を用いたHBTの研究が活発化してきて
いる。
の材料を用いたHBTが最も精力的に研究開発されてきた
が、近年、更なる素子の高速化、高性能化を目指してIn
P/GaInAsP系の材料を用いたHBTの研究が活発化してきて
いる。
このInP/GaInAsP系HBTは、エミッタに広バンド・ギャ
ップ材料としてInP、ベースに狭バンド・ギャップ材料
としてGaInAsP、コレクタにGaInAsPまたはInPを用い、
各層の混晶比はInP基板に格子整合するように選択され
ている。
ップ材料としてInP、ベースに狭バンド・ギャップ材料
としてGaInAsP、コレクタにGaInAsPまたはInPを用い、
各層の混晶比はInP基板に格子整合するように選択され
ている。
この材料系を用いると、InPの真性表面再結合速度が
小さいため大きな電流増幅率が得られる。InGaAs中の電
子移動度が大きく、InPのバンド構造においてΓ点とＬ
点の間のエネルギー差がGaAsに比べて大きいため速度オ
ーバーシュートが有効利用でき、より高速化に有利であ
る。また、InGaAsのバンド・ギャップがGaAsと比べて小
さいためより低消費電力動作が可能である、等々GsAs系
材料に比べ素子の高性能化にとって有利であるといわれ
ている。
小さいため大きな電流増幅率が得られる。InGaAs中の電
子移動度が大きく、InPのバンド構造においてΓ点とＬ
点の間のエネルギー差がGaAsに比べて大きいため速度オ
ーバーシュートが有効利用でき、より高速化に有利であ
る。また、InGaAsのバンド・ギャップがGaAsと比べて小
さいためより低消費電力動作が可能である、等々GsAs系
材料に比べ素子の高性能化にとって有利であるといわれ
ている。
この材料系を用いたHBTは従来、エピタキシャル成長
の簡略化のため、第２図に示すように、エミッタをIn
P、ベースをInGaAs、コレクタをInPとし、それぞれの層
の界面で半導体組成が急激（アブラプト）に変化する様
に構成されてきた。すなわち、このヘテロ接合バイポー
ラトランジスタは、半絶縁性InP基板１上に積層された
コレクタコンタクト層としてのｎ＋型InP層２と、この
上層に順次積層されたコレクタ層としてのｎ−型InP層
３と、さらにこの上層に形成されたベース層としてのｐ
＋型Ga0.47In0.53As層16と、この上層に順次積層された
ｎ型InP層７とｎ型Ga0.47（１−β）In0.53＋0.47βAs
１−βＰβ層８（1.0≧β≧０）とからなるエミッタ層
と、ｎ＋型Ga0.47In0.53As層９からなるエミッタキャッ
プ層とから構成されており、各層にコンタクトするよう
にエミッタ電極10、ベース電極11、コレクタ電極12が形
成されている。ここで13は素子分離絶縁層、14は電極間
分離用絶縁層、15は酸化シリコン膜である。
の簡略化のため、第２図に示すように、エミッタをIn
P、ベースをInGaAs、コレクタをInPとし、それぞれの層
の界面で半導体組成が急激（アブラプト）に変化する様
に構成されてきた。すなわち、このヘテロ接合バイポー
ラトランジスタは、半絶縁性InP基板１上に積層された
コレクタコンタクト層としてのｎ＋型InP層２と、この
上層に順次積層されたコレクタ層としてのｎ−型InP層
３と、さらにこの上層に形成されたベース層としてのｐ
＋型Ga0.47In0.53As層16と、この上層に順次積層された
ｎ型InP層７とｎ型Ga0.47（１−β）In0.53＋0.47βAs
１−βＰβ層８（1.0≧β≧０）とからなるエミッタ層
と、ｎ＋型Ga0.47In0.53As層９からなるエミッタキャッ
プ層とから構成されており、各層にコンタクトするよう
にエミッタ電極10、ベース電極11、コレクタ電極12が形
成されている。ここで13は素子分離絶縁層、14は電極間
分離用絶縁層、15は酸化シリコン膜である。
しかし、このようにアブラプトなヘテロ接合では、エ
ミッタからベースに電子が流れるときヘテロ接合が電位
障壁となってトランジスタのオン電圧を高くしてしまう
ばかりではなく、ベースからコレクタに向かう電子もベ
ース・コレクタ・ヘテロ結合における電位障壁によって
遮られ著しく電流増幅率が低下することになる。
ミッタからベースに電子が流れるときヘテロ接合が電位
障壁となってトランジスタのオン電圧を高くしてしまう
ばかりではなく、ベースからコレクタに向かう電子もベ
ース・コレクタ・ヘテロ結合における電位障壁によって
遮られ著しく電流増幅率が低下することになる。
そこで、GaAs系のHBT等では、伝導帯の電位障壁を取
り除くため、半導体の混晶比を徐々に変化させるいわゆ
る組成グレーディングにより滑らかな伝導帯形状を得る
方法がとられる。こうすることにより、電子がエミッタ
からコレクタにかけてスムーズに流れることが可能とな
る。
り除くため、半導体の混晶比を徐々に変化させるいわゆ
る組成グレーディングにより滑らかな伝導帯形状を得る
方法がとられる。こうすることにより、電子がエミッタ
からコレクタにかけてスムーズに流れることが可能とな
る。
一方、HBTではベース抵抗低減のため、ベースの不純
物濃度を極力高くするので、ベース中での電子の移動度
は極めて小さくなり、従って電子のベース走行時間が大
きくなって素子の動作速度を低下させてしまう。そこ
で、ベースの不純物濃度は高く保ったまま、ベース走行
時間を短縮するため、ベース層内で半導体組成を徐々に
変えてやることにより、ベース中に電子の加速電界を設
ける方法が取られる。
物濃度を極力高くするので、ベース中での電子の移動度
は極めて小さくなり、従って電子のベース走行時間が大
きくなって素子の動作速度を低下させてしまう。そこ
で、ベースの不純物濃度は高く保ったまま、ベース走行
時間を短縮するため、ベース層内で半導体組成を徐々に
変えてやることにより、ベース中に電子の加速電界を設
ける方法が取られる。
しかるに、上述したベース中での半導体の組成変化に
よる電子の加速電界を設ける方法は、HBTの高性能変に
は必要不可欠であるにも拘らず、InP/GaInAsP系材料のH
BTでは、従来、ベース層としては一様な不純物分布と均
一な半導体組成のものしか試みられていない。従って、
上述した方法に関し、例えばこの材料系における半導体
組成の空間的な分布とそれが素子特性に与える影響に対
する知見などは全く得られていない。
よる電子の加速電界を設ける方法は、HBTの高性能変に
は必要不可欠であるにも拘らず、InP/GaInAsP系材料のH
BTでは、従来、ベース層としては一様な不純物分布と均
一な半導体組成のものしか試みられていない。従って、
上述した方法に関し、例えばこの材料系における半導体
組成の空間的な分布とそれが素子特性に与える影響に対
する知見などは全く得られていない。
すなわち、InP/GaInAsP系の材料を用いたHBTでは、エ
ミッタ・ベース及びベース・コレクタ接合に於ける半導
体組成グレーディング、及びベース中での半導体の組成
変化により電子加速電界を設ける方法および、その組成
変化の仕方に関しては、従来全く知見が得られていなか
った。
ミッタ・ベース及びベース・コレクタ接合に於ける半導
体組成グレーディング、及びベース中での半導体の組成
変化により電子加速電界を設ける方法および、その組成
変化の仕方に関しては、従来全く知見が得られていなか
った。
（発明が解決しようとする課題） このように、従来のInP/GaInAsP系のHBTでは、真性表
面再結合速度が小さいために電流増幅率を得ることがで
きるInPを用い、さらにInGaAs中の電子移動度は大きく
より高速化に有利であるにもかかわらず、十分な動作速
度を得ることができないという問題があった。
面再結合速度が小さいために電流増幅率を得ることがで
きるInPを用い、さらにInGaAs中の電子移動度は大きく
より高速化に有利であるにもかかわらず、十分な動作速
度を得ることができないという問題があった。
本発明は前記実情に鑑みてなされたもので、InP/GaIn
AsP系HBTの高性能化を目的とする。
AsP系HBTの高性能化を目的とする。
すなわち、本発明では、トランジスタの動作速度を向
上させるために必要なパラメータの一つであるカット・
オフ周波数fTをできるだけ大きくすることに注目し、電
流密度を変化させたときのエミッタ充電時間およびベー
ス走行時間をより小さくするための上記材料系に於ける
ベース・エミッタ領域の半導体組成に関し最適条件を与
えることを目的とする。
上させるために必要なパラメータの一つであるカット・
オフ周波数fTをできるだけ大きくすることに注目し、電
流密度を変化させたときのエミッタ充電時間およびベー
ス走行時間をより小さくするための上記材料系に於ける
ベース・エミッタ領域の半導体組成に関し最適条件を与
えることを目的とする。
（課題を解決するための手段） そこで本発明のヘテロ接合バイポーラトランジスタで
は、エミッタに広バンド・ギャップ材料としてInPを用
い、該InPに格子整合するように選択された組成を有し
かつエミッタの一部からベースコレクタ接合に向かって
バンド・ギャップが徐々に小さくなるように組成変化を
形成してなるGaInAsPをエミッタの一部およびベースと
して用い、ベースエミッタ接合における材料組成をGa
0.47（１−β）In0.53＋0.47βAs１−βＰβとしたと
き、Ｐの組成比βに関し、 0.3≦β≦0.7 なる不等式を満足するように構成したことを特徴とす
る。
は、エミッタに広バンド・ギャップ材料としてInPを用
い、該InPに格子整合するように選択された組成を有し
かつエミッタの一部からベースコレクタ接合に向かって
バンド・ギャップが徐々に小さくなるように組成変化を
形成してなるGaInAsPをエミッタの一部およびベースと
して用い、ベースエミッタ接合における材料組成をGa
0.47（１−β）In0.53＋0.47βAs１−βＰβとしたと
き、Ｐの組成比βに関し、 0.3≦β≦0.7 なる不等式を満足するように構成したことを特徴とす
る。
（作用） 上記構成では、エミッタ充電時間τＥとベース走行時
間τＢ間のトレードオフにおいて、（τＥ＋τＢ）が最
小になるように、InP/GaInAsP系HBTにおけるベース層の
組成およびベースエミッタ接合の組成の最適値をシミュ
レーションにより求めたものである。
間τＢ間のトレードオフにおいて、（τＥ＋τＢ）が最
小になるように、InP/GaInAsP系HBTにおけるベース層の
組成およびベースエミッタ接合の組成の最適値をシミュ
レーションにより求めたものである。
すなわち、本発明のヘテロ接合バイポーラトランジス
タは、エミッタ層内のベースと接する領域に、バンド・
ギャップがエミッタからベースに向かって徐々に小さく
なるような半導体組成のグレーディングが施され、なお
かつ、ベース層内では電子の加速電界を作るため、ベー
ス層のエミッタ側からコレクタ側にかけてバンド・ギャ
ップが徐々に小さくなるように半導体組成が変化してお
り、その時、ベース・エミッタ接合における半導体組成
が上式の関係を満たすよう設定されている。
タは、エミッタ層内のベースと接する領域に、バンド・
ギャップがエミッタからベースに向かって徐々に小さく
なるような半導体組成のグレーディングが施され、なお
かつ、ベース層内では電子の加速電界を作るため、ベー
ス層のエミッタ側からコレクタ側にかけてバンド・ギャ
ップが徐々に小さくなるように半導体組成が変化してお
り、その時、ベース・エミッタ接合における半導体組成
が上式の関係を満たすよう設定されている。
以下に、本発明における上式の関係の導出過程につい
て述べる。
て述べる。
まず、エピタキシャル成長層を得るという条件から、
ベース層はInPエミッタ層に対して格子整合性の良好な
組成を有する必要がある。この観点からInPエミッタ層
に対して格子整合性の良好な組成としてGa
0.47（１−β）In0.53＋0.47βAs１−βＰβを選択す
る。
ベース層はInPエミッタ層に対して格子整合性の良好な
組成を有する必要がある。この観点からInPエミッタ層
に対して格子整合性の良好な組成としてGa
0.47（１−β）In0.53＋0.47βAs１−βＰβを選択す
る。
そして、このパラメータβを変化させながら最適値を
算出する。
算出する。
まず、第３図にInP/GaInAsP系HBTのＰの組成比βのプ
ロファイルを示す。図中、パラメータβは、InP基板に
格子整合する条件下で、Ga0.47（１−β）In
0.53＋0.47βAs１−βＰβと定義され、βの値は０から
１まで変化する。ここで、β＝０のときGa0.47In0.53As
となり、β＝１のときInPとなる。InPエミッタ層のベー
スから500Åの位置まで、エミッタからベースにかけて
バンド・ギャップが小さくなるように組成グレーディン
グがかけられており、ベース層中にもエミッタ層から連
続的にバンド・ギャップが変化して、ベース・コレクタ
接合でGa0.47In0.53Asになるような組成グレーディング
がかけられている。
ロファイルを示す。図中、パラメータβは、InP基板に
格子整合する条件下で、Ga0.47（１−β）In
0.53＋0.47βAs１−βＰβと定義され、βの値は０から
１まで変化する。ここで、β＝０のときGa0.47In0.53As
となり、β＝１のときInPとなる。InPエミッタ層のベー
スから500Åの位置まで、エミッタからベースにかけて
バンド・ギャップが小さくなるように組成グレーディン
グがかけられており、ベース層中にもエミッタ層から連
続的にバンド・ギャップが変化して、ベース・コレクタ
接合でGa0.47In0.53Asになるような組成グレーディング
がかけられている。
このような、半導体組成をとるときの、熱平衡状態時
のエネルギー・バンド図を、縦軸を電子エネルギーにと
って第４図に示す。
のエネルギー・バンド図を、縦軸を電子エネルギーにと
って第４図に示す。
まず、βの値が大きくなると、ベース領域に於ける伝
導帯の傾きが大きくなり、従って電子に対する加速電界
が大きくなる。
導帯の傾きが大きくなり、従って電子に対する加速電界
が大きくなる。
一方、この図をみて明らかなように、ベースからエミ
ッタ方向を見たときに、ホールに対する電位障壁はβの
値を変えてもほとんど変化しないが、エミッタからベー
スを見たときに、電子に対する電位障壁はβの値と共に
変化し、β＝０のときGs0.47In0.53Asのバンド・ギャッ
プに相当する電位障壁の高さとなり、β＝１のときInP
のバンド・ギャップに相当する電位障壁の高さとなって
いる。
ッタ方向を見たときに、ホールに対する電位障壁はβの
値を変えてもほとんど変化しないが、エミッタからベー
スを見たときに、電子に対する電位障壁はβの値と共に
変化し、β＝０のときGs0.47In0.53Asのバンド・ギャッ
プに相当する電位障壁の高さとなり、β＝１のときInP
のバンド・ギャップに相当する電位障壁の高さとなって
いる。
すなわち、βの値を大きくすればするほどベース・エ
ミッタ接合はInPの広バンド・ギャップ・ホモ・ダイオ
ードに近づくため、トランジスタのオン電圧は大きくな
る。トランジスタのオン電圧が大きくなると、同一電流
密度で見たときのエミッタ容量が大きくなるためエミッ
タ充電時間が大きくなりトランジスタの動作速度を著し
く低下させることになる。
ミッタ接合はInPの広バンド・ギャップ・ホモ・ダイオ
ードに近づくため、トランジスタのオン電圧は大きくな
る。トランジスタのオン電圧が大きくなると、同一電流
密度で見たときのエミッタ容量が大きくなるためエミッ
タ充電時間が大きくなりトランジスタの動作速度を著し
く低下させることになる。
このように、ベース・エミッタ接合に於けるＰの組成
比βの値は、大きければ大きいほどベース走行時間が小
さくなるのと反対に、エミッタ充電時間が大きくなって
しまうというトレードオフを生み出している。
比βの値は、大きければ大きいほどベース走行時間が小
さくなるのと反対に、エミッタ充電時間が大きくなって
しまうというトレードオフを生み出している。
本発明では、第３図に示すようにベース・エミッタ接
合に於けるAsに対するＰの組成比βの値を変化させてモ
ンテカルロ・シミュレーションを実行することにより、
エミッタ充電時間τＥとベース走行時間τＢを求め、こ
のトレードオフの関係の中に最適な条件を見出した。
合に於けるAsに対するＰの組成比βの値を変化させてモ
ンテカルロ・シミュレーションを実行することにより、
エミッタ充電時間τＥとベース走行時間τＢを求め、こ
のトレードオフの関係の中に最適な条件を見出した。
第５図にシュミレーション結果を示す。ここで、τE,
τＢの値は、電流密度が１×105A/cm2のときの値であ
る。白丸がτＢで、黒丸がτＥ＋τＢを表している。こ
の図から明らかなように、βの値が0.3から0.7の間でτ
Ｅ＋τＢは最小となっている。従って、βの大きさをこ
の範囲にとると、エミッタ充電時間の増大を抑えられ、
尚且つベース走行時間も十分に小さくすることができ、
超高速のInP/GaInAsP系HBTが実現できる。
τＢの値は、電流密度が１×105A/cm2のときの値であ
る。白丸がτＢで、黒丸がτＥ＋τＢを表している。こ
の図から明らかなように、βの値が0.3から0.7の間でτ
Ｅ＋τＢは最小となっている。従って、βの大きさをこ
の範囲にとると、エミッタ充電時間の増大を抑えられ、
尚且つベース走行時間も十分に小さくすることができ、
超高速のInP/GaInAsP系HBTが実現できる。
このように、本発明のヘテロ接合バイポーラトランジ
スタは、InP基板上に格子接合する材料系で構成され、
即ち、エミッタ領域に広バンド・ギャップ材料としてIn
P、ベース領域に狭バンド・ギャップ材料としてGaInAsP
を用い、エミッタ・ベース領域にエミッタ側からコレク
タ側に向かってバンド・ギャップが小さくなるよう組成
が変化する領域を有し、エミッタ・ベース接合に於ける
材料組成をGa0.47（１−β）In0.53＋0.47βAs１−βＰ
βとしたとき、Ｐの組成比βに関し、0.3≦β≦0.7なる
不等式を満足するように設定すると、エミッタ充電時間
τＥとベース走行時間τＢ間のトレードオフにおいて、
（τＥ＋τＢ）が最小になるようにすることが可能とな
り、従って超高速のInP/GaInAsP系HBTを提供することが
できる。
スタは、InP基板上に格子接合する材料系で構成され、
即ち、エミッタ領域に広バンド・ギャップ材料としてIn
P、ベース領域に狭バンド・ギャップ材料としてGaInAsP
を用い、エミッタ・ベース領域にエミッタ側からコレク
タ側に向かってバンド・ギャップが小さくなるよう組成
が変化する領域を有し、エミッタ・ベース接合に於ける
材料組成をGa0.47（１−β）In0.53＋0.47βAs１−βＰ
βとしたとき、Ｐの組成比βに関し、0.3≦β≦0.7なる
不等式を満足するように設定すると、エミッタ充電時間
τＥとベース走行時間τＢ間のトレードオフにおいて、
（τＥ＋τＢ）が最小になるようにすることが可能とな
り、従って超高速のInP/GaInAsP系HBTを提供することが
できる。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
第１図は、InP/GaInAsP系材料を用いた本発明の１実
施例のヘテロ接合バイポーラトランジスタを示す断面図
である。
施例のヘテロ接合バイポーラトランジスタを示す断面図
である。
このヘテロ接合バイポーラトランジスタは、半絶縁性
InP基板１上に積層されたコレクタコンタクト層として
のｎ＋型InP層２と、この上層に順次積層されたコレク
タ層としてのｎ−型InP層３およびｎ−型GaInAsP層４
と、さらにこの上層に形成されたベース層としてのｐ＋
型Ga0.47（１−β）In0.53＋0.47βAs１−βＰβ層５
（０≦β≦0.5）層と、この上層に順次積層されたｎ型G
a0.47（１−β）In0.53＋0.47βAs１−βＰβ層６（0.5
≦β≦1.0）とｎ型InP層７とｎ型Ga0.47（１−β）In
0.53＋0.47βAs１−βＰβ層８（1.0≧β≧０）とから
なるエミッタ層と、ｎ＋型Ga0.47In0.53As層９からなる
エミッタキャップ層とから構成されており、各層にコン
タクトするようにエミッタ電極10、ベース電極11、コレ
クタ電極12が形成されている。ここで13は素子分離絶縁
層、14は電極間分離用絶縁層、15は酸化シリコン膜であ
る。
InP基板１上に積層されたコレクタコンタクト層として
のｎ＋型InP層２と、この上層に順次積層されたコレク
タ層としてのｎ−型InP層３およびｎ−型GaInAsP層４
と、さらにこの上層に形成されたベース層としてのｐ＋
型Ga0.47（１−β）In0.53＋0.47βAs１−βＰβ層５
（０≦β≦0.5）層と、この上層に順次積層されたｎ型G
a0.47（１−β）In0.53＋0.47βAs１−βＰβ層６（0.5
≦β≦1.0）とｎ型InP層７とｎ型Ga0.47（１−β）In
0.53＋0.47βAs１−βＰβ層８（1.0≧β≧０）とから
なるエミッタ層と、ｎ＋型Ga0.47In0.53As層９からなる
エミッタキャップ層とから構成されており、各層にコン
タクトするようにエミッタ電極10、ベース電極11、コレ
クタ電極12が形成されている。ここで13は素子分離絶縁
層、14は電極間分離用絶縁層、15は酸化シリコン膜であ
る。
次に、このヘテロ接合バイポーラトランジスタの製造
方法について説明する。
方法について説明する。
まず、InPに格子接合するように、順次半導体層をエ
ピタキシャル成長させる必要があり、このエピタキシャ
ル成長法としては、ガスソース分子線エピタキシー法
（GSMBE法）、または、減圧有機金属気相成長法（LPMOC
VD法）が用いられる。
ピタキシャル成長させる必要があり、このエピタキシャ
ル成長法としては、ガスソース分子線エピタキシー法
（GSMBE法）、または、減圧有機金属気相成長法（LPMOC
VD法）が用いられる。
具体的な製造条件を工程順に説明すると、先ず半絶縁
性InP基板１上に、不純物として、Snの濃度が２×1018c
m-3、膜厚5000Åのｎ＋型InP層２、不純物濃度が５×10
16cm-3、膜厚4500Åのｎ−型InP層３、不純物濃度５×1
016cm-3、膜厚5000Åのｎ−型Ga0.47（１−β）In
0.53＋0.47βAs１−βＰβ層４（１≧β≧０）を順次エ
ピタキシャル成長させる。ここで、βは1,0の間を下か
ら上に向かって小さくなるように設定されており、こう
することによりベース・コレクタ接合に於ける伝導帯を
滑らかにつなぐことがきる。
性InP基板１上に、不純物として、Snの濃度が２×1018c
m-3、膜厚5000Åのｎ＋型InP層２、不純物濃度が５×10
16cm-3、膜厚4500Åのｎ−型InP層３、不純物濃度５×1
016cm-3、膜厚5000Åのｎ−型Ga0.47（１−β）In
0.53＋0.47βAs１−βＰβ層４（１≧β≧０）を順次エ
ピタキシャル成長させる。ここで、βは1,0の間を下か
ら上に向かって小さくなるように設定されており、こう
することによりベース・コレクタ接合に於ける伝導帯を
滑らかにつなぐことがきる。
次に、ｎ−型GaInAsP層４上に、不純物としてCdの濃
度が１×1019cm-3、膜厚1000Åのｐ＋型Ga
0.47（１−β）In0.53＋0.47βAs１−βＰβ層５（０≦
β≦0.5）をエピタキシャル成長させる。ここで、βは
０から0.5まで下から上に向かって大きくなるように設
定されており、こうすることによりベース中にエミッタ
からコレクタに向かって電子を加速する電界を作ること
ができる。
度が１×1019cm-3、膜厚1000Åのｐ＋型Ga
0.47（１−β）In0.53＋0.47βAs１−βＰβ層５（０≦
β≦0.5）をエピタキシャル成長させる。ここで、βは
０から0.5まで下から上に向かって大きくなるように設
定されており、こうすることによりベース中にエミッタ
からコレクタに向かって電子を加速する電界を作ること
ができる。
続いて、ｐ＋型GaInAsP層５上に、不純物として、Sn
の濃度が５×1017cm-3、膜厚5000Åのｎ型Ga
0.47（１−β）In0.53＋0.47βAs１−βＰβ層６（0.5
≦β≦1.0）をエピタキシャル成長させる。ここで、β
は0.5,1.0の間を下から上に向かって大きくなるように
設定されており、こうすることによりベース・エミッタ
接合に於ける伝導帯を滑らかにつなぐことができる。
の濃度が５×1017cm-3、膜厚5000Åのｎ型Ga
0.47（１−β）In0.53＋0.47βAs１−βＰβ層６（0.5
≦β≦1.0）をエピタキシャル成長させる。ここで、β
は0.5,1.0の間を下から上に向かって大きくなるように
設定されており、こうすることによりベース・エミッタ
接合に於ける伝導帯を滑らかにつなぐことができる。
さらに、ｎ型GaInAsP層６上に、不純物濃度５×1017c
m-3、膜厚600Åのｎ型InP層７、不純物濃度５×1017cm
-3、膜厚100Åのｎ型Ga0.47（１−β）In0.53＋0.47βA
s１−βＰβ層８（1.0≧β≧０）、不純物濃度１×1019
cm-3、膜厚300Åのｎ＋型Ga0.47In0.53As層９を順次エ
ピタキシャル成長させる。なお、GaInAsP遷移層８にお
いて、βは1.0,0の間を下から上に向かって小さくなる
ように設定されており、こうすることによりｎ型InP層
７、ｎ＋型GaInAs9間における伝導帯をなめらかにつな
ぐことができる。
m-3、膜厚600Åのｎ型InP層７、不純物濃度５×1017cm
-3、膜厚100Åのｎ型Ga0.47（１−β）In0.53＋0.47βA
s１−βＰβ層８（1.0≧β≧０）、不純物濃度１×1019
cm-3、膜厚300Åのｎ＋型Ga0.47In0.53As層９を順次エ
ピタキシャル成長させる。なお、GaInAsP遷移層８にお
いて、βは1.0,0の間を下から上に向かって小さくなる
ように設定されており、こうすることによりｎ型InP層
７、ｎ＋型GaInAs9間における伝導帯をなめらかにつな
ぐことができる。
ここで、第２層から第４層までがコレクタ層、第５層
がベース層、第６層から第８層までがエミッタ層、第９
層がエミッタ・キャップ層となる。
がベース層、第６層から第８層までがエミッタ層、第９
層がエミッタ・キャップ層となる。
このようにして形成されたエピタキシャル・ウエハを
用いて、先ず、基板１に適する素子間分離用の絶縁層13
をＨ＋のイオン注入により形成し、又、トランジスタ内
部のｎ＋型InP層２に達する電極間分離用絶縁層14をＢ
＋のイオン注入によりそれぞれ形成する。
用いて、先ず、基板１に適する素子間分離用の絶縁層13
をＨ＋のイオン注入により形成し、又、トランジスタ内
部のｎ＋型InP層２に達する電極間分離用絶縁層14をＢ
＋のイオン注入によりそれぞれ形成する。
そして、所定のマスクを用いて、半導体層をｐ＋型Ga
InAsP層５に達する深さまでエッチングして、ベースを
露出させる。
InAsP層５に達する深さまでエッチングして、ベースを
露出させる。
この後、CVD法により全面に酸化シリコン膜15を形成
する。そして、コレクタ領域の電極をとるため、ウエハ
表面からｎ＋型InP層２に達する深さのエッチングを行
ない、その上に薄いAu層を形成してコレクタ電極12とす
る。
する。そして、コレクタ領域の電極をとるため、ウエハ
表面からｎ＋型InP層２に達する深さのエッチングを行
ない、その上に薄いAu層を形成してコレクタ電極12とす
る。
更に、エミッタおよびベース領域の窓開けを行ない、
GeAu/Auによるエミッタ電極10,Cr/Auによるベース電極1
1を形成する。
GeAu/Auによるエミッタ電極10,Cr/Auによるベース電極1
1を形成する。
このようにして形成されたヘテロ接合バイポーラトラ
ンジスタとほぼ同一構造のトランジスタにおいて、モン
テカルロ・シミュレーションにより得られた電流電圧特
性を第６図に、カットオフ周波数fTの電流密度依存性を
第７図に示す。
ンジスタとほぼ同一構造のトランジスタにおいて、モン
テカルロ・シミュレーションにより得られた電流電圧特
性を第６図に、カットオフ周波数fTの電流密度依存性を
第７図に示す。
第６図からわかるように、このヘテロ接合バイポーラ
トランジスタはベース・エミッタ・バイアス1.0V程度の
比較的低い電圧でオンすることが分かる。
トランジスタはベース・エミッタ・バイアス1.0V程度の
比較的低い電圧でオンすることが分かる。
一方、第７図から、JC〜２×105A/cm2でfTは最大値を
とり180GHzにも達し、本発明によるベース・エミッタ接
合での半導体組成比の採用の効果が十分に現れているの
がわかる。
とり180GHzにも達し、本発明によるベース・エミッタ接
合での半導体組成比の採用の効果が十分に現れているの
がわかる。
なお、前記実施例では、コレクタにｎ＋型InP層を採
用しているが、この代わりにｐ型乃至Ｉ型コレクタを用
いても同様の効果を得ることができる。また、各半導体
層の不純物濃度や厚さについても必要に応じて適宜変更
可能である。
用しているが、この代わりにｐ型乃至Ｉ型コレクタを用
いても同様の効果を得ることができる。また、各半導体
層の不純物濃度や厚さについても必要に応じて適宜変更
可能である。
加えて、その他、本発明はその趣旨を逸脱しない範囲
で種々変形して実施することが可能である。
で種々変形して実施することが可能である。
以上説明してきたように、本発明によれば、エミッタ
層がベース層よりバンド・ギャップの広い材料によって
構成され、エミッタ層内からベース層内に亘り、ベース
・コレクタ接合方向に向かってバンド・ギャップが徐々
に小さくなるよう組成変化を施した領域を有するヘテロ
接合バイポーラトランジスタにおいて、エミッタ層をIn
P、ベース層をGaInAsPでInPに格子整合するように構成
し、ベース・エミッタ接合におけるAsに対する組成比β
が、 0.3≦β≦0.7 なる不等式を満足するように構成されているため、エミ
ッタ充電時間とベース走行時間の間のベース・エミッタ
接合における半導体組成に依存するトレードオフを解消
し、エミッタ充電時間とベース走行時間の和が最小にな
るようにすることができ、極めて高いカットオフ周波数
を有するInP/GaInAsP系HBTの実現が可能となる。
層がベース層よりバンド・ギャップの広い材料によって
構成され、エミッタ層内からベース層内に亘り、ベース
・コレクタ接合方向に向かってバンド・ギャップが徐々
に小さくなるよう組成変化を施した領域を有するヘテロ
接合バイポーラトランジスタにおいて、エミッタ層をIn
P、ベース層をGaInAsPでInPに格子整合するように構成
し、ベース・エミッタ接合におけるAsに対する組成比β
が、 0.3≦β≦0.7 なる不等式を満足するように構成されているため、エミ
ッタ充電時間とベース走行時間の間のベース・エミッタ
接合における半導体組成に依存するトレードオフを解消
し、エミッタ充電時間とベース走行時間の和が最小にな
るようにすることができ、極めて高いカットオフ周波数
を有するInP/GaInAsP系HBTの実現が可能となる。
第１図は本発明実施例のヘテロ接合バイポーラトランジ
スタを示す断面図、第２図は従来のヘテロ接合バイポー
ラトランジスタを示す断面図、第３図はヘテロ接合バイ
ポーラトランジスタの膜厚方向のＰの組成比βを示す
図、第４図はヘテロ接合バイポーラトランジスタのバン
ド構造のＰの組成比β依存性を模式的に示す図、第５図
はヘテロ接合バイポーラトランジスタのエミッタ充電時
間とベース走行時間のベース・エミッタ接合におけるＰ
の組成比β依存性を示す図、第６図は本発明の実施例に
ヘテロ接合バイポーラトランジスタの電流−電圧特性を
示す図、第７図は本発明の実施例のヘテロ接合バイポー
ラトランジスタのカットオフ周波数−電流密度特性を示
す図である。 １……半絶縁性InP基板、２……ｎ＋型InP層、 ３……ｎ−型InP層、 ４……ｎ−型Ga0.47（１−β）In0.53＋0.47βAs１−β
Ｐβ層、 ５……ｐ＋型Ga0.47（１−β）In0.53＋0.47βAs１−β
Ｐβ層、 ６……ｎ型Ga0.47（１−β）In0.53＋0.47βAs１−βＰ
β層、 ７……ｎ型InP層、 ８……ｎ型Ga0.47（１−β）In0.53＋0.47βAs１−βＰ
β層、 ９……ｎ＋型Ga0.47In0.53As層、 10……エミッタ電極、11……ベース電極、 12……コレクタ電極、13……素子分離用絶縁層、 14……電極間分離用絶縁層、 15……酸化シリコン層。
スタを示す断面図、第２図は従来のヘテロ接合バイポー
ラトランジスタを示す断面図、第３図はヘテロ接合バイ
ポーラトランジスタの膜厚方向のＰの組成比βを示す
図、第４図はヘテロ接合バイポーラトランジスタのバン
ド構造のＰの組成比β依存性を模式的に示す図、第５図
はヘテロ接合バイポーラトランジスタのエミッタ充電時
間とベース走行時間のベース・エミッタ接合におけるＰ
の組成比β依存性を示す図、第６図は本発明の実施例に
ヘテロ接合バイポーラトランジスタの電流−電圧特性を
示す図、第７図は本発明の実施例のヘテロ接合バイポー
ラトランジスタのカットオフ周波数−電流密度特性を示
す図である。 １……半絶縁性InP基板、２……ｎ＋型InP層、 ３……ｎ−型InP層、 ４……ｎ−型Ga0.47（１−β）In0.53＋0.47βAs１−β
Ｐβ層、 ５……ｐ＋型Ga0.47（１−β）In0.53＋0.47βAs１−β
Ｐβ層、 ６……ｎ型Ga0.47（１−β）In0.53＋0.47βAs１−βＰ
β層、 ７……ｎ型InP層、 ８……ｎ型Ga0.47（１−β）In0.53＋0.47βAs１−βＰ
β層、 ９……ｎ＋型Ga0.47In0.53As層、 10……エミッタ電極、11……ベース電極、 12……コレクタ電極、13……素子分離用絶縁層、 14……電極間分離用絶縁層、 15……酸化シリコン層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/328 H01L 21/33 - 21/331 H01L 29/68 - 29/739
Claims (1)
- 【請求項１】エミッタ層がベース層よりバンド・ギャッ
プの広い材料によって構成され、エミッタ層内からベー
ス層内にわたり、ベース・コレクタ接合方向に向かって
バンド・ギャップが徐々に小さくなるよう組成変化を施
した領域を有するヘテロ接合バイポーラトランジスタに
おいて、 エミッタ層をInPで構成すると共に、 エミッタ層の一部およびベース層が、InPに格子整合す
るような組成のGaInAsPであってベース・エミッタ接合
におけるAsに対するＰの組成比βが、0.3≦β≦0.7なる
不等式を満足するように構成されていることを特徴とす
るヘテロ接合バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177630A JP2804095B2 (ja) | 1989-07-10 | 1989-07-10 | ヘテロ接合バイボーラトランジスタ |
| US07/549,928 US5041882A (en) | 1989-07-10 | 1990-07-09 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177630A JP2804095B2 (ja) | 1989-07-10 | 1989-07-10 | ヘテロ接合バイボーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342841A JPH0342841A (ja) | 1991-02-25 |
| JP2804095B2 true JP2804095B2 (ja) | 1998-09-24 |
Family
ID=16034364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177630A Expired - Fee Related JP2804095B2 (ja) | 1989-07-10 | 1989-07-10 | ヘテロ接合バイボーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2804095B2 (ja) |
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| DE59108607D1 (de) * | 1990-09-20 | 1997-04-17 | Siemens Ag | Bipolartransistor für hohe Leistung im Mikrowellenlängenbereich |
| EP0501279A1 (en) * | 1991-02-28 | 1992-09-02 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
| US5446294A (en) * | 1991-07-31 | 1995-08-29 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
| US5352912A (en) * | 1991-11-13 | 1994-10-04 | International Business Machines Corporation | Graded bandgap single-crystal emitter heterojunction bipolar transistor |
| JPH0645633A (ja) * | 1992-07-22 | 1994-02-18 | Nec Corp | 半導体光スイッチとその駆動方法 |
| US5455440A (en) * | 1992-12-09 | 1995-10-03 | Texas Instruments Incorporated | Method to reduce emitter-base leakage current in bipolar transistors |
| US5610086A (en) * | 1995-06-06 | 1997-03-11 | Hughes Aircraft Company | Method of making an AlPSb/InP single heterojunction bipolar transistor on InP substrate for high-speed, high-power applications |
| FR2736468B1 (fr) * | 1995-07-07 | 1997-08-14 | Thomson Csf | Transistor bipolaire a structure optimisee |
| FR2780203B1 (fr) * | 1998-06-23 | 2003-07-04 | Thomson Csf | Detecteur a puits quantique avec couche de stockage des electrons photoexcites |
| US6528829B1 (en) * | 1999-03-25 | 2003-03-04 | Trw Inc. | Integrated circuit structure having a charge injection barrier |
| JP3341740B2 (ja) * | 1999-11-15 | 2002-11-05 | 日本電気株式会社 | ヘテロバイポーラ型トランジスタ及びその製造方法 |
| US6376867B1 (en) * | 2000-08-03 | 2002-04-23 | Trw Inc. | Heterojunction bipolar transistor with reduced thermal resistance |
| US6917061B2 (en) * | 2001-07-20 | 2005-07-12 | Microlink Devices, Inc. | AlGaAs or InGaP low turn-on voltage GaAs-based heterojunction bipolar transistor |
| DE10214076A1 (de) * | 2002-01-25 | 2003-07-31 | Mergeoptics Gmbh | Hetero-Bipolar-Transistor |
| US6797995B2 (en) * | 2002-02-14 | 2004-09-28 | Rockwell Scientific Licensing, Llc | Heterojunction bipolar transistor with InGaAs contact and etch stop layer for InP sub-collector |
| US7548302B2 (en) * | 2005-03-29 | 2009-06-16 | Asml Netherlands B.V. | Lithographic apparatus and device manufacturing method |
| US7317506B2 (en) * | 2005-03-29 | 2008-01-08 | Asml Netherlands B.V. | Variable illumination source |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JP2542676B2 (ja) * | 1987-07-02 | 1996-10-09 | 株式会社東芝 | ヘテロ接合バイポ―ラトランジスタ |
| US4958208A (en) * | 1987-08-12 | 1990-09-18 | Nec Corporation | Bipolar transistor with abrupt potential discontinuity in collector region |
-
1989
- 1989-07-10 JP JP1177630A patent/JP2804095B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-09 US US07/549,928 patent/US5041882A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5041882A (en) | 1991-08-20 |
| JPH0342841A (ja) | 1991-02-25 |
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