JP3183882B2

JP3183882B2 - ヘテロ接合バイポーラトランジスタ

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Publication number: JP3183882B2
Application number: JP23136590A
Authority: JP
Inventors: 理一加藤; 尚彦遠藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-28
Filing date: 1990-08-31
Publication date: 2001-07-09
Anticipated expiration: 2016-07-09
Also published as: JPH03280433A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、ダブル・ヘテロ構造を有するヘテロ接合バ
イポーラトランジスタに係り、特にそのベース、コレク
タ構造を改良したヘテロ接合バイポーラトランジスタに
関する。

（従来の技術）エミッタ領域をベース領域よりもバンド・ギャップの
大きい半導体材料で構成するヘテロ接合バイポーラトラ
ンジスタは、ホモ接合バイポーラトランジスタに比べ、
高周波特性、スイッチング特性に優れており、マイクロ
波用トランジスタあるいは高速論理用トランジスタとし
て広く研究が進められている。

特に、半導体材料として、砒化ガリウム（GaAs）や砒
化ガリウム・アルミニウム（GaAlAs）を用いたヘテロ接
合バイポーラトランジスタは、キャリアの移動度がシリ
コン（Si）よりも大きいことから、超高速素子として有
望視されている。しかしながら、GaAsやGaAlAsはSiに比
べて高価な上、脆いため、現状では、これらの材料を用
いたヘテロ接合バイポーラトランジスタはSiを用いたも
のほど大量生産には適さないと考えられる。

一方、Siバイポーラトランジスタにおいても更なる高
性能化を目指してヘテロ接合を導入する試みがなされ、
Siの上に炭化シリコン（Si_1-xC_x）を成長しワイドギャ
ップ・エミッタとして用いたり、Siの上にシリコンゲル
マニウム（Si_1-xGe_x）を成長してナロウギャップ・ベー
スとして用いたりした、いわゆるシリコン・ベースのヘ
テロ接合バイポーラトランジスタの試作例が最近報告さ
れている。中でも、後に挙げたSi_1-xGe_x/Si形ヘテロ接
合バイポーラトランジスタはベース層にSiよりもバンド
ギャップの小さい材料を用いているため、オン電圧が小
さくなり、従って従来のSiバイポーラトランジスタより
も消費電力が小さくすることができ、また、ベース層に
Si_1-xGe_x混晶を用いているため、ベース中にキャリアの
加速電界を設けられる、いわゆるグレーディッド・ベー
ス構造を適用でき、従って従来のSiバイポーラトランジ
スタよりも高速に動作させることができる。

このように、Si_1-xGe_x/Si系ヘテロ接合バイポータト
ランジスタは従来のホモ接合シリコン・バイポーラトラ
ンジスタに比べ低消費電力かつ高速な動作が可能である
が、コレクタ側にもヘテロ接合を有するいわゆるダブル
ヘテロ構造をしているため以下に述べるような問題があ
る。

第２図に従来のSi_1-xGe_x/Si系ヘテロ接合バイポーラ
トランジスタに用いられるエピタキシャル・ウェハの模
式的断面図を示す。このエピタキシャル・ウェハを得る
には、通常、MBE（Holecular Beam Epitaxy）法やLRP
（Limited Reaction Process）を適用したCVD（Chemica
l Vapour Deposition）法などが用いられる。

このヘテロ接合バイポーラトランジスタは、ｐ−Si基
板20上に、コレクタ・コンタクト層として厚さ200nm、
ドーピング濃度１×10²⁰cm^-3のn⁺型Si層21、コレクタ層
として厚さ500nm、ドーピング濃度５×10¹⁶cm^-3のｎ−S
i層22、ベース層として厚さ50nm、ドーピング濃度１×1
0¹⁹cm^-3のp⁺型Si_0.9Ge_0.1層23、エミッタ層として厚さ1
50nm、ドーピング濃度５×10¹⁷cm^-3のｎ型Si層24、エミ
ッタキャップ層として厚さ100nm、ドーピング濃度１×1
0²⁰cm^-3のn⁺型Si層25が順次エピタキシャル成長された
ウェハを用いて作成される。各エピタキシャル層の不純
物ドーピング濃度は均一になるよう設定されている。こ
こで、第２図に示した各層の厚さやドーパントのタイプ
は、エピタキシャル成長する前に設定したいわゆる設計
値を表す。

第３図に、ウェハ内各層の厚さや不純物分布のドーパ
ントがそのまま設計値どおりキャリアとして活性化した
と仮定した時の模式的な素子内バンド・プロファイルを
示す。ここで、電子のエネルギーを正にとっている。こ
の図からわかるようにSi_0.9Ge_0.1とSiのヘテロ接合界面
におけるバンド不連続は約0.1eVであるのに対し、その
うち80％に当たる0.08eVが価電子帯側のバンド不連続と
して出てきており、伝導帯側のバンド不連続は0.02eVと
極めて小さいことがわかる。この傾向はGeのSiに対する
含有率を上げていってもみられることが知られており、
Geの含有率がかなり高くなっても伝導帯側のバンド不連
続値は殆ど変わらない。従って、npn型のバイポーラト
ランジスタを考えたときには、Si_1-xGe_xとSiのヘテロ接
合界面は急峻に変化させても、伝導帯側のバンド不連続
は極めて小さいため、電子はエミッタからコレクタにか
けてスムーズに流れることができ、一方、正孔は価電子
帯側の大きなバンド不連続によって生じる電位障壁によ
って効率よくベース層に閉じ込めることができるため、
少なくともこの材料系においては急峻なヘテロ接合を用
いた方がより高性能化に適していることがわかる。

しかるに、上記エピタキシャルウェハを用いて実際に
トランジスタを作成する過程において、エピタキシャル
成長自身を含め様々な熱履歴を経ることになるが、高温
になることによって必ず熱拡散のため設定していたドー
ピング・プロファイルは変化してしまう。特に、ベース
層は高々100nmと薄く、尚且つドーピング濃度も極めて
高いため、ベース層のドーパントの熱拡散は問題とな
る。

第４図に、様々な熱履歴を経た後、最終的に完成した
トランジスタを想定した、第２図に対応するウェハの、
ウェハ内不純物プロファイルを示す。実線が設定値の不
純物プロファイルを表し、破線及び一点鎖線が最終的な
不純物プロファイルを表す。ベース層のドーパントがエ
ミッタ側及びコレクタ側に広がり、実効的なｐ型ないし
ｎ型のドーパントのタイプが補償し合って変化するた
め、ヘテロ接合とｐ−ｎ接合の位置が設定した位置から
ずれているのがわかる。

第５図に、第４図に示した最終的に完成したトランジ
スタの実効的なドーピング・プロファイルに対応する模
式的な素子内バンド・プロファイルを示す。ここでも、
電子のエネルギーを正にとっている。一般にベース・コ
レクタ接合容量を小さくするために、エミッタに比べコ
レクタの不純物濃度は低くとるため、コレクタのベース
・コレクタ接合近傍での実効的な不純物タイプはベース
層からのｐ型ドーパントの拡散によりｐ型となるため、
ｐ型のナロウ−ワイドのヘテロ接合が形成され、伝導帯
に電子に対する電位障壁が形成されるのがわかる。

従って、従来のようなエピタキシャル・ウェハの膜構
造をとっていたのでは、トランジスタが完成した時に
は、設定していたドーピング・プロファイルが得られな
いばかりでなく、伝導帯側に形成された電位障壁が、電
子のベースからコレクタへの流れを妨げるため、ベース
の輸送効率を著しく低下させ、従って電流増幅率の低下
や動作速度の低下を招くことになり、トランジスタの作
製上極めて深刻な問題となる。これは、上述したSi_1-xG
e_x/Si系のヘテロ接合バイポーラトランジスタに限ら
ず、npn型のトランジスタの場合、例えばInP/GaInAsP系
の化合物半導体材料のように、ヘテロ接合のバンド不連
続が主に価電子帯側に出る半導体材料を用いたダブルヘ
テロ構造のヘテロ接合バイポーラトランジスタにおいて
も、従来のようなエピタキシャル・ウェハの膜構造をと
った場合には問題となる。また、これとは反対に、pnp
型のトランジスタの場合、AlGaAsとGaAsのように伝導帯
側に主にバンド不連続を生じるような材料を用いてダブ
ルヘテロ構造のヘテロ接合バイポーラトランジスタを作
成した場合にも同様に問題となる。

（発明が解決しようとする課題）このように、ヘテロ接合のバンド不連続が主に価電子
帯側に出る半導体材料を用いたダブルヘテロ構造のヘテ
ロ接合バイポーラトランジスタでは、従来の方法により
エピタキシャル・ウェハを成長していたのでは、特にベ
ース・コレクタ接合に於けるヘテロ接合とｐ−ｎ接合が
熱履歴によりずれてしまうため、ヘテロ接合バイポーラ
トランジスタ本来の高電流利得や高速動作を実現するこ
とが困難であった。

本発明は前記実情に鑑みてなされたもので、npn型ト
ランジスタの場合、ヘテロ接合のバンド不連続が主に価
電子帯側に出る半導体材料を用い、急峻なヘテロ接合を
ベース・コレクタ接合に有するヘテロ接合バイポーラト
ランジスタを作成するに際し、電子に対する電位障壁を
伝導帯のベース・コレクタ接合近傍に形成することな
く、電子が速やかに流れることのできる滑らかな伝導帯
形状を得ることのできるエピタキシャル・ウェハの層構
造を提供することを目的とする。

また、pnp型トランジスタの場合、ヘテロ接合のバン
ド不連続が主に伝導帯側に出る半導体材料を用い、急峻
なヘテロ接合をベース・コレクタ接合に有するヘテロ接
合バイポーラトランジスタを作成するに際し、正孔に対
する電位障壁を価電子帯のベース・コレクタ接合近傍に
形成すること無く、正孔が速やかに流れることのできる
滑らかな価電子帯形状を得ることのできるエピタキシャ
ル・ウェハの層構造を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するための本発明の第１のヘテロ接合
バイポーラトランジスタは、エミッタ層及びコレクタ層
がベース層よりバンド・ギャップの大きい材料から構成
されたダブルヘテロ構造を構成しており、ベース層及び
コレクタ層は２層ずつに分割されている。ベース層でエ
ミッタ層に近い側の層の不純物ドーピング濃度をN₂、厚
さをW₂、コレクタ層に近い側の層の不純物ドーピング濃
度をN₃、厚さをW₃、コレクタ層でベース層に近い側の層
の不純物ドーピング濃度をN₄、サブコレクタ層に近い側
の層の不純物ドーピング濃度をN₅としたとき、W₂≧W
₃で、 N₂≧N₃ 且つ N₄＞N₅, または、 N₂＞N₃ 且つ N₄≧N₅, なる関係を満足することを特徴とする。

すなわち、本発明の第１のヘテロ接合バイポーラトラ
ンジスタは、ベース層には、コレクタ層側にエミッタ層
側に比べて不純物濃度の低い層を設け、その低不純物濃
度ベース層は高不純物濃度ベース層よりも厚さが薄く、
コレクタ層には、ベース層側にサブコレクタ層側に比べ
て不純物濃度の高い層を設けたことを特徴としている。
こうすることにより、トランジスタ作成時にプロセスに
よって熱履歴を経た後、高濃度ベース層のドーパントが
コレクタ層側に熱拡散したとしても、低濃度ベース層内
に拡散が止まれば、ｐ−ｎ接合とヘテロ接合のいずれは
起こらないし、また、高濃度ベース層のドーパントがコ
レクタ層中まで熱拡散してきたとしても、比較的高濃度
のコレクタ層によりドーパントのタイプは補償されるた
め、ベース層中に小数キャリアに対する電位障壁ができ
ることなく、エミッタ層からベース層に入ったキャリア
は速やかにコレクタ層に流れることができる。

本発明の第２のヘテロ接合バイポーラトランジスタ
は、第１のヘテロ接合バイポーラトランジスタにおい
て、コレクタ層側に近いベース層およびベース層に近い
コレクタ層の間で、コレクタ層側に近いベース層の不純
物ドーピング濃度をN₃、誘電率をε_３、ベース層に近い
コレクタ層の不純物ドーピング濃度をN₄、誘電率を
ε_４、厚さをW₄、ベース・コレクタ接合でのビルトイン
電圧をV_biとしたとき、なる関係を満足することを特徴とする。

すなわち、本発明の第２のヘテロ接合バイポーラトラ
ンジスタは、第１のヘテロ接合バイポーラトランジスタ
において、コレクタ層のベース層寄りに設けた比較的高
濃度の層が熱平衡状態で空乏化するように、層の厚さと
ドーピング濃度を規定したことを特徴としている。こう
することにより、上記高濃度のコレクタ層にベース層か
らドーパンドが拡散せず、実効的な不純物濃度を低下さ
せなかった場合でも、そのままでは高濃度のｐ−ｎ接合
のためベース・コレクタの接合容量が大きくなってしま
うところを、高濃度のコレクタ層をあらかじめ空乏化す
るように層の厚さとドーピング濃度を設定しているた
め、ベース・コレクタの接合容量はあまり大きくならな
いようにすることができる。

（作用）本発明の第１のヘテロ接合バイポーラトランジスタ
は、ベース層及びコレクタ層がそれぞれ複数層に分割さ
れ、ベース層では、コレクタ層側にエミッタ層側に比べ
て不純物濃度の低い層を設けられているため、もしトラ
ンジスタ作成のプロセスの過程で高濃度ベース層中のド
ーパントがコレクタ層側に拡散したとしても低不純物層
内で拡散が止まればヘテロ接合とｐ−ｎ接合の位置がず
れることはないし、また、コレクタ層には、ベース層側
にサブコレクタ層側に比べて不純物濃度の高い層が設け
られているため、もし高濃度ベース層中のドーパントが
コレクタ層側に拡散してコレクタ領域に到達したとして
も、高濃度コレクタ層によって補償されるため、コレク
タ領域のドーパントのタイプはそのままか、又はｉ層に
なるため、やはり、ヘテロ接合とｐ−ｎ接合の位置がず
れる心配はない。従って、本発明による層構造を採用す
ることにより、ベース層中に小数キャリアに対する電位
障壁ができることなく、エミッタ層からベース層に入っ
たキャリアは速やかにコレクタ層に流れることができ、
極めて電流利得の高い、極めて高いカット・オフ周波数
f_Tを有するヘテロ接合バイポーラトランジスタが提供さ
れる。

本発明の第２のヘテロ接合バイポーラトランジスタ
は、第１のヘテロ接合バイポーラトランジスタにおい
て、コレクタ層のベース層寄りに設けた比較的高濃度の
層が熱平衡状態で空乏化するよう、ベース・コレクタの
ヘテロ界面に接するベース及びコレクタ層の厚さとドー
ピング濃度を規定したことを特徴としている。こうする
ことにより、上記高濃度コレクタ層にベース層からドー
パントが拡散せず、実効的な不純物濃度を低下させなか
った場合でも、そのままでは高濃度をｐ−ｎ接合のため
ベース・コレクタの接合容量が大きくなってしまうとこ
ろを、高濃度のコレクタ層をあらかじめ空乏化するよう
に層の厚さとドーピング濃度を設定しておくことによ
り、ベース・コレクタの接合容量はあまり大きくならな
いようにすることができる。従って、第１のヘテロ接合
バイポーラトランジスタで得られる効果のほかに、極め
て高い最高発振周波数f_MAX及び極めて小さい伝搬遅延時
間t_pdを有するヘテロ接合バイポーラトランジスタが提
供される。

（実施例）以下、本発明の実施例を説明する。

第１図は、Si_1-xGe_x系の材料を用いた本発明の第１実
施例のヘテロ接合バイポーラトランジスタを示す断面図
である。但し、ドーパントのタイプはエピタキシャル成
長前の設定価を示してある。このトランジスタを製作す
るには、p^-型Si基板１上に、順次半導体層をエピタキシ
ャル成長させる必要がある。この、エピタキシャル成長
法としては、分子線エピタキシ−（MBE）法、または、L
RP（Limited Reaction Process）を適用したCVD（Chemi
cal Vapour Deposition）法などが用いられる。具体的
な製造条件を工程順に説明すると、先ず、p^-型Si基板上
に、コレクタコンタクト層として不純物濃度１×10²⁰cm
^-3、厚さ200nmのアンチモンSbドープのn⁺型Si層２をエ
ピタキシャル成長させる。

続いて、第１のコレクタ層として不純物濃度５×10¹⁶
cm^-3、厚さ450nmのアンチモンSbドープのn^-型Si層３、
第２のコレクタ層として不純物濃度４×10¹⁷cm^-3、厚さ
50nmのアンチモンSbドープのｎ型Si層４をエピタキシャ
ル成長させる。続いて、第１のベース層としての不純物
濃度５×10¹⁷cm^-3、厚さ30nmの硼素Ｂドープのｐ型Si
_0.9Ge_0.1層５、第２のベース層としての不純物濃度１×
10¹⁹cm^-3、厚さ470nmの硼素Ｂドープのp⁺型Si_0.9Ge_0.1
層６を順次エピタキシャル成長させる。

そして、エミッタ層としての不純物濃度５×10¹⁷c
m^-3、厚さ150nmのアンチモンSbドープのｎ型Si層７、エ
ミッタキャップ層としての不純物濃度１×10²⁰cm^-3、厚
さ100nmのアンチモンSbドープのn⁺型Si層８を順次エピ
タキシャル成長させる。

次に、このようにして各エピタキシャル成長層の形成
されたシリコン基板に対し、ベース電極形成領域をp⁺型
Si層６に達するまでエッチングすると共に、コレクタ電
極形成領域をコレクタコンタクト層としてのn⁺型Si層２
に達するまでエッチングした後、CVD法により、基板表
面全体に酸化シリコン膜12を堆積し、エミッタ、ベー
ス、コレクタへのコンタクトのためにこの領域の酸化シ
リコン膜を選択的にエッチング除去する。そして最後
に、アルミニウム層からなるエミッタ電極９、ベース電
極10、コレクタ電極11を形成しトランジスタが完成す
る。

このようにして作製されたヘテロ接合バイポーラトラ
ンジスタとほぼ同一構造のトランジスタの深さの方向の
不純物プロファイルを第６図に示す。実線が設定した不
純物プロファイル、一点鎖線がプロセスによる熱履歴を
経たことにより変化したことを想定したSbの不純物プロ
ファイル、破線がプロセスによる熱履歴を経たことによ
り変化したことを想定したＢの不純物プロファイルを表
す。高濃度ベース層の不純物がコレクタ側に拡散しコレ
クタ領域にまで及んでいるが、低濃度ベース層があるこ
とによりコレクタ中まで拡散した不純物の濃度は低くな
り、尚且つベース寄りの比較的高濃度のコレクタ層によ
り拡散した不純物は補償されコレクタのドーパントのタ
イプはｎ型かあるいはｉ型となる。

第７図に第６図に示した不純物プロファイルに対応す
るトランジスタのシミュレーションによって求めた熱平
衡状態でのバンド・プロファイルを示す。従来例（第５
図）とは異なり、伝導帯において、ベース層のコレクタ
層側に電位障壁ができておらず、ベース中の電子は速や
かにコレクタに流れられることがわかる。

第８図に第７図に示した不純物プロファイルを有する
本実施例のヘテロ接合バイポーラトランジスタと、第４
図に示した不純物プロファイルを有する従来のヘテロ接
合バイポーラトランジスタのシミュレーションによって
求めた電流利得の電流密度依存製を比較した図を示す。
この図から明らかなように、あらゆる電流密度領域にお
いて本実施例のヘテロ接合バイポーラトランジスタの方
が高電流利得を呈していることがわかる。

第９図に第７図に示した不純物プロファイルを有する
本実施例のヘテロ接合バイポーラトランジスタと、第４
図に示した不純物プロファイルを有する従来のヘテロ接
合バイポーラトランジスタのシミュレーションによって
求めたカットオフ周波数の電流密度依存性を比較した図
を示す。この図から明らかなように、10²A/cm²以上の電
流密度において、本実施例のヘテロ接合バイポーラトラ
ンジスタの方が高カットオフ周波数を呈していることが
わかる。

以上のように、本発明の層構造を有するヘテロ接合バ
イポーラトランジスタを用いれば、直流特性のみならず
高周波特性にも優れたトランジスタが提供できる。

第10図に本発明のヘテロ接合バイポーラトランジスタ
の第２の実施例を示す。ここでは、ベース層をp⁺型Si
_0.8Ge_0.2の単層にした以外は、第１の実施例と同じであ
る。

第11図に本発明のヘテロ接合バイポーラトランジスタ
の第３の実施例を示す。ここでは、ベース層をp⁺型Si
_0.7Ge_0.3とｐ型Si_0.7Ge_0.3の２層構造で、コレクタ層を
n^-型のSiの単層で構成した以外は、第１の実施例と同じ
である。

第12図に本発明のヘテロ接合バイポーラトランジスタ
の第４の実施例を示す。ここでは、ベース層をp⁺型Si
_1-xGe_x（０≦ｘ≦0.2）とｐ型Si_1-xGe_x（0.2≦ｘ≦0.
3）の２層構造で構成した以外は、第１の実施例と同じ
である。但し、ベース層中でGeの組成比ｘはベース層か
らコレクタ層側にかけて、徐々に大きくなるように設定
されており、従ってベース層中には、エミッタからベー
スに入った電子が速やかにコレクタ側に通り抜けられる
ように、電子に対する作り付けの加速電界が設けられて
いる。

第13図に本発明のヘテロ接合バイポーラトランジスタ
の第５の実施例を示す。ここで、ベース層をp⁺⁺型Siとp
^-型Si_0.8Ge_0.2の２層構造から成っていること以外は、
第１の実施例と同じである。但し、p⁺⁺型Si層はドーピ
ング濃度が極めて高く設定されているため、バンドギャ
ップ縮小効果によりSi_0.8Ge_0.2とバンドギャップがほぼ
等しくなっている。従って、実質的にベース領域全体は
エミッタやコレクタに比べ、ナロウギャップとなるため
バンド構造的には第１実施例の場合とよくにている。

なおここまでの実施例ではSiGe/Si系のトランジスタ
についてのみが示したが、npn型の場合、ヘテロ接合の
バンド不連続が主に価電子帯側に出るInP/GaInAsP系の
材料や、pnp型の場合、ヘテロ接合のバンド不連続が主
に伝導帯側に出るAlGaAs/GaAs系の材料に適用した場合
にも同様に適用できる。

次に、本発明の第６の実施例としてInP/GaInAsP系のn
pn型ヘテロ接合バイポーラトランジスタについて説明す
る。

第14図はこのトランジスタの断面図である。

このトランジスタは半絶縁性のInP基板30上に、コレ
クタコンタクト層としてn⁺型InP層31と、第１のコレク
タ層としてのn^-型InP層32と、第２のコレクタ層として
のｎ型InP層33と、第１のベース層としてのp^-Ga_0.47In
_0.53As層34、第２のベース層としてのpGa_0.47In_0.53As
層35と、エミッタ層とｎ型InP層36、エミッタキャップ
層としてのn⁺型InP層37とから構成されるダブルヘテロ
構造を有しており、ベース層の半導体組成は半導体基板
に格子接合するように構成されている。

このInP/Ga_0.47In_0.53Asのヘテロ接合では、伝導帯側
のバンド不連続量がおよそ0.06eVであるのに対し価電子
帯のバンド不連続量がおよそ0.43eVと、禁制帯幅の差の
内ほとんどが価電子帯に出ているため、電子はエミッタ
からコレクタにかけてスムーズに流れることができ
る。。

なお、ここではベース層にGa_0.47In_0.53Asを用いた
が、これに代えてInPに格子整合するように組成を選択
したGa_1-xIn_xAs_1-yP_Yを用いても同様の効果を得ること
ができる。

以上、npn型のトランジスタのみ示したが、本発明はp
np型のトランジスタにも同様に実施できる。

次に、本発明の第７の実施例としてAlGaAs/GaAs系のp
np型ヘテロ接合バイポーラトランジスタについて説明す
る。

第15図はこのトランジスタの断面図である。

このトランジスタは半絶縁性のGaAs基板50上に、コレ
クタコンタクト層としてp⁺型GaAs層51と、第１のコレク
タ層としてのp^-型Al_0.3Ga_0.7As層52と、第２のコレクタ
層としてのｐ型Al_0.3Ga_0.7As層53と、第１のベース層と
してのn^-GaAs層54、第２のベース層としてのn⁺GaAs層55
と、エミッタ層とｐ型Al_0.3Ga_0.7As層56、エミッタキャ
ップ層としてのp⁺型GaAs層57とから構成されるダブルヘ
テロ構造を有しており、ベース層の半導体組成は半導体
基板に格子接合するように構成されている。

このAl_0.3Ga_0.7As/GaAsのヘテロ接合では、価電子帯
側のバンド不連続量がおよそ0.14eVであるのに対し伝導
帯のバンド不連続量がおよそ0.24eVと、禁制帯幅の差の
内大半が伝導帯に出ているため、正孔はエミッタからコ
レクタにかけてスムーズに流れることができる。

なお、ここではコレクタ層としてAl_0.3Ga_0.7Asを用い
たが、任意のＸをとるAl_xGa_1-xAsを用いても同様の効果
を得ることができる。

その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。

〔発明の効果〕

以上述べたように、本発明によれば、エピタキシャル
成長時やプロセス時における熱履歴により、設定した不
純物分布が拡散によりくずれ、ヘテロ接合とｐ−ｎ接合
位置がずれてしまうという問題は解消し、ベース中の少
数キャリアは滑らかにコレクタへ流れることができるた
め、極めて電流利得が高く、且つ、極めてカットオフ周
波数の高い高性能のヘテロ接合バイポーラトランジスタ
の実現が可能となった。

【図面の簡単な説明】

第１図は本発明の第１実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第２図は従来のヘテロ接合バ
イポーラトランジスタのエピタキシャル層の断面図、第
３図は従来のヘテロ接合バイポーラトランジスタの膜構
造を有し、設定値どおりの不純物プロファイルが達成さ
れたこと仮定したときの素子内バンドプロファイルを示
す図、第４図は従来のヘテロ接合バイポーラトランジス
タの不純物プロファイルの設定値とプロセス後の不純物
プロファイル、第５図は従来のヘテロ接合バイポーラト
ランジスタのシミュレーションによって得られた熱平衡
状態のバンドプロファイル、第６図は本発明の第１実施
例のヘテロ接合バイポーラトランジスタの不純物プロフ
ァイルの設定値とプロセス後の不純物プロファイル、第
７図は本発明の第１実施例のヘテロ接合バイポーラトラ
ンジスタのシミュレーションによって得られた熱平衡状
態のバンドプロファイル、第８図は本発明の第１実施例
のヘテロ接合バイポーラトランジスタと従来のヘテロ接
合バイポーラトランジスタのシミュレーションによって
得られた電流利得の電流密度依存性を示す図、第９図は
本発明の第１実施例のヘテロ接合バイポーラトランジス
タと従来のヘテロ接合バイポーラトランジスタのシミュ
レーションによって得られたカットオフ周波数の電流密
度依存性を示す図、第10図は本発明の第２実施例のヘテ
ロ接合バイポーラトランジスタを示す断面図、第11図は
本発明の第３実施例のヘテロ接合バイポーラトランジス
タを示す断面図、第12図は本発明の第４実施例のヘテロ
接合バイポーラトランジスタを示す断面図、第13図は本
発明の第５実施例のヘテロ接合バイポーラトランジスタ
を示す断面図、第14図は本発明の第６実施例のヘテロ接
合バイポーラトランジスタを示す断面図、第15図は本発
明の第７実施例のヘテロ接合バイポーラトランジスタを
示す断面図である。１……p^-型Si基板、２……n⁺型Si層、３……n^-Si層、４……ｎ型Si層、５……ｐ型Si_0.9Ge_0.1層、６……p⁺型Si層、７……ｎ型Si層、８……n⁺型Si層、９……エミッタ電極、 10……ベース電極、11……コレクタ電極、 12……CVDSiO₂膜。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 29/68 - 29/737

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の第１半導体相、第２導電型の
第２半導体層、第２導電型の第３半導体層、第１導電型
の第４半導体層、及び第１導電型の第５半導体層が順次
積層され、前記第１半導体層、第４半導体層、第５半導
体層の禁制帯幅が、第２半導体層および第３半導体層の
禁制帯幅よりも大きく、第３半導体層と第４半導体層間
のヘテロ接合の禁制帯幅が急峻に変化するように形成さ
れた、第１半導体層がエミッタ、第２半導体層及び第３
半導体層がベース、第４半導体層及び第５半導体層がコ
レクタとして機能するダブル・ヘテロ接合構造のヘテロ
接合バイポーラトランジスタにおいて、前記第２半導体層の不純物濃度をN₂、厚さをW₂、前記第
３半導体層の不純物濃度をN₃、厚さをW₃、前記第４半導
体層の不純物濃度をN₄、厚さをW₄、前記第５半導体層の
不純物濃度をN₅としたとき、W₂≧W₃で、N₂＞N₃且つN₄≧
N₅なる関係を満足し、前記第３半導体層及び第４半導体層の間で、前記第３半
導体層の誘電率をε_３、前記第４半導体層の誘電率をε
_４、前記第３半導体層と第４半導体層間のビルトイン電
圧をV_biとしたとき、なる関係を満足することを特徴とするヘテロ接合バイポ
ーラトランジスタ。
【請求項２】前記第１半導体層、第４半導体層及び第５
半導体層をシリコン、前記第２半導体層及び第３半導体
層をシリコンゲルマニウムで構成したことを特徴とする
請求項（１）記載のヘテロ接合バイポーラトランジス
タ。