JPH0614536B2 - バイポ−ラ集積回路 - Google Patents
バイポ−ラ集積回路Info
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- JPH0614536B2 JPH0614536B2 JP60203328A JP20332885A JPH0614536B2 JP H0614536 B2 JPH0614536 B2 JP H0614536B2 JP 60203328 A JP60203328 A JP 60203328A JP 20332885 A JP20332885 A JP 20332885A JP H0614536 B2 JPH0614536 B2 JP H0614536B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はエミッタ領域とベース領域との接合をヘテロ接
合とするヘテロ接合バイポーラトランジスタで非飽和型
論理回路を構成するバイポーラ集積回路に関する。
合とするヘテロ接合バイポーラトランジスタで非飽和型
論理回路を構成するバイポーラ集積回路に関する。
バイポーラトランジスタのエミッタ領域をベース領域よ
りバンドギャップの広い物質で形成するヘテロ接合バイ
ポーラトランジスタは、エミッタ領域とベース領域をホ
モ接合としたホモ接合バイポーラトランジスタに比べ、
多くの利点を有することが知られている。それらの利点
を要約すると以下の様になる。
りバンドギャップの広い物質で形成するヘテロ接合バイ
ポーラトランジスタは、エミッタ領域とベース領域をホ
モ接合としたホモ接合バイポーラトランジスタに比べ、
多くの利点を有することが知られている。それらの利点
を要約すると以下の様になる。
(1)エミッタ領域の不純物濃度対ベース領域の不純物濃
度の比が小さくてもバンドギャップの違いを利用するこ
とによりエミッタ注入効率を高くすることができる。
度の比が小さくてもバンドギャップの違いを利用するこ
とによりエミッタ注入効率を高くすることができる。
(2)(1)の結果、ベース不純物濃度を高く設定できるため
ベース抵抗を低減できる。
ベース抵抗を低減できる。
(3)エミッタ領域の不純物濃度を低くできるためにエミ
ッタ接合容量を低減できる。
ッタ接合容量を低減できる。
これらの利点のために、ヘテロ接合バイポーラトランジ
スタはホモ接合バイポーラトランジスタに比べ、高周波
特性，スイッチング特性が優れており、マイクロ波用ト
ランジスタ，高速論理回路用トランジスタとして極めて
有望である。
スタはホモ接合バイポーラトランジスタに比べ、高周波
特性，スイッチング特性が優れており、マイクロ波用ト
ランジスタ，高速論理回路用トランジスタとして極めて
有望である。
第２図に従来の論理回路に使われているヘテロ接合バイ
ポーラトランジスタの簡単な構造断面図を示す。ベース
電極をとりだすためには図のような構造となり、ベース
電極をとりだし部分に領域ｂに示すような寄生のダイオ
ードが存在する。この寄生ダイオードのためベース領域
とコレクタ領域との接合面積が増し、その結果、ベース
領域とコレクタ領域との間の接合容量が増大する。スイ
ッチング速度を決める主要要素はベース領域・コレクタ
領域の接合容量と負荷抵抗の積であり、ベース領域・コ
レクタ領域との間接合容量が大きいことはこの素子で構
成された論理回路の高速性を損うことになる。即ち従来
構造の論理回路ではトランジスタのコレクタ領域側にこ
の寄生外部ベース領域（領域ｂ）が存在するため、領域
ａの真性トランジスタのベース領域とコレクタ領域との
接合の数倍以上の容量をコレクタ領域側に持つことにな
り、ヘテロ接合バイポーラトランジスタが本来持合ち得
る高速性を十分には引き出していないものであった。
ポーラトランジスタの簡単な構造断面図を示す。ベース
電極をとりだすためには図のような構造となり、ベース
電極をとりだし部分に領域ｂに示すような寄生のダイオ
ードが存在する。この寄生ダイオードのためベース領域
とコレクタ領域との接合面積が増し、その結果、ベース
領域とコレクタ領域との間の接合容量が増大する。スイ
ッチング速度を決める主要要素はベース領域・コレクタ
領域の接合容量と負荷抵抗の積であり、ベース領域・コ
レクタ領域との間接合容量が大きいことはこの素子で構
成された論理回路の高速性を損うことになる。即ち従来
構造の論理回路ではトランジスタのコレクタ領域側にこ
の寄生外部ベース領域（領域ｂ）が存在するため、領域
ａの真性トランジスタのベース領域とコレクタ領域との
接合の数倍以上の容量をコレクタ領域側に持つことにな
り、ヘテロ接合バイポーラトランジスタが本来持合ち得
る高速性を十分には引き出していないものであった。
本発明は上述した従来技術の問題点に鑑みて成されたも
のであり、ヘテロ接合バイポーラトランジスタの持つ高
速性を十分に生かせる論理回路を構成したバイポーラ集
積回路提供することを目的とする。
のであり、ヘテロ接合バイポーラトランジスタの持つ高
速性を十分に生かせる論理回路を構成したバイポーラ集
積回路提供することを目的とする。
既に述べたように従来構造のヘテロ接合バイポーラトラ
ンジスタでは、ベース領域・コレクタ領域間に寄生外部
ベース領域が存在するため高速性を十分発揮できない。
このベース領域・コレクタ領域間の寄生外部ベース領域
を小さくすることがこの問題の解決策である。しかし、
寄生外部ベース領域を小さくするとベース領域のコンタ
クトの形成が難しく、歩留りが著しく低下するなどの種
々の悪影響が生じる。従ってベース領域・コレクタ領域
の間の寄生外部ベース領域を小さくし、なおかつ容易に
ベース領域のコンタクトがとれる構造のもので論理回路
を形成すれば、ヘテロ接合バイポーラトランジスタの本
来の高速性を十分生かせると考えられる。
ンジスタでは、ベース領域・コレクタ領域間に寄生外部
ベース領域が存在するため高速性を十分発揮できない。
このベース領域・コレクタ領域間の寄生外部ベース領域
を小さくすることがこの問題の解決策である。しかし、
寄生外部ベース領域を小さくするとベース領域のコンタ
クトの形成が難しく、歩留りが著しく低下するなどの種
々の悪影響が生じる。従ってベース領域・コレクタ領域
の間の寄生外部ベース領域を小さくし、なおかつ容易に
ベース領域のコンタクトがとれる構造のもので論理回路
を形成すれば、ヘテロ接合バイポーラトランジスタの本
来の高速性を十分生かせると考えられる。
本発明はこの基本的な考察に基いたもので、ベース領域
・エミッタ領域の接合面積をベース領域・コレクタ領域
の接合面積より広くし、ベース領域のコンタクトの直下
はベース領域とエミッタ領域の接合になるように形成し
たヘテロ接合バイポーラトランジスタで構成し、このト
ランジスタを配線接続して非飽和型論理回路を構成した
バイポーラ集積回路である。本発明の論理回路を構成す
るトランジスタではベース領域・コレクタ領域間の寄生
外部ベース領域がない代りにベース領域・エミッタ領域
間の寄生外部ベース領域が形成される。しかし、ヘテロ
接合バイポーラトランジタでは先に述べた好くドーピン
グ濃度を任意に選定することができるため、ベース領域
とエミッタ領域の接合容量は比較的小さくすることが可
能である。また回路を非飽和型にすることによって、ス
イッチング時のベース領域とエミッタ領域間の電圧変化
を小さく抑えることができるため、ベース領域とエミッ
タ領域の寄生外部ベース領域の影響は、ベース領域・コ
レクタ領域間に形成された寄生外部ベース領域の影響よ
り著しく小さい。
・エミッタ領域の接合面積をベース領域・コレクタ領域
の接合面積より広くし、ベース領域のコンタクトの直下
はベース領域とエミッタ領域の接合になるように形成し
たヘテロ接合バイポーラトランジスタで構成し、このト
ランジスタを配線接続して非飽和型論理回路を構成した
バイポーラ集積回路である。本発明の論理回路を構成す
るトランジスタではベース領域・コレクタ領域間の寄生
外部ベース領域がない代りにベース領域・エミッタ領域
間の寄生外部ベース領域が形成される。しかし、ヘテロ
接合バイポーラトランジタでは先に述べた好くドーピン
グ濃度を任意に選定することができるため、ベース領域
とエミッタ領域の接合容量は比較的小さくすることが可
能である。また回路を非飽和型にすることによって、ス
イッチング時のベース領域とエミッタ領域間の電圧変化
を小さく抑えることができるため、ベース領域とエミッ
タ領域の寄生外部ベース領域の影響は、ベース領域・コ
レクタ領域間に形成された寄生外部ベース領域の影響よ
り著しく小さい。
上記のことは以下に示すことにより明らかである。寄生
外部ベース領域が、(1)エミッタ領域側にある場合と、
(2)コレクタ領域側にある場合のスイッチング時間を計
算機を用いたスイッチングシミュレーションにより評価
した。(1)，(2)それぞれの場合について、５段のリング
発振シミュレーションにより伝播遅延時間tpdをみつも
った結果を第３図に示す。(1)のエミッタ領域側に寄生
外部ベース領域がある場合、トランジスタのベース領域
・エミッタ領域の接合が順バイアスされると寄生外部ベ
ース領域も順バイアスされる。しかし寄生外部ベース領
域の接合をワイドギャップ同志のホモ接合することによ
り真性トランジスタのベース領域・エミッタ領域接合よ
りビルトイン電圧が増すため、寄生外部ベース領域を流
れる電流は直流特性では無視できる程小さくできる。第
３図のたて軸は(1)のtpdと(2)のtpdの比tpd(1)／tpd(2)
であり、これが１のとき寄生外部ベース領域はエミッタ
領域側でもコレクタ領域側でも影響が同じであるという
ことである。図から明らかなようにいずれの場合も、外
部ベース面積が増すとtpd(1)／tpd(2)が小さくなりエミ
ッタ領域側に外部ベース領域がある方が高速動作できる
ことがわかる。非飽和動作の代表的なNTL，CMLゲート等
は飽和動作するDCTLゲートに比べ、tpd(1)／tpd(2)が明
らかに小さく、エミッタ領域側に外部ベース領域をもっ
てくる効果が顕著である。(1)の場合、オン・オフ共ま
ず外部ベース領域に電流が流れ、または電流が先に切
れ、真性トランジスタのエミッタ電流の立ち上り立ち下
がりはそれだけ遅れる。(2)の場合、エミッタ電流はす
ぐに立ち上がるが、コレクタ側についている外部ベース
領域のため負荷に流れる電流のスイッチングが遅れる。
特にオフの場合、外部ベース領域部分の電流の立ち下が
りが非常に遅く、スイッチングが遅れる原因となる。飽
和動作では動作電圧範囲が広く、エミッタ電流のオン・
オフ時間も無視できない程大きいため、(1)と(2)の場合
の差がでにくい。それに対し非飽和動作ではエミッタ充
放電時間のスイッチングに占める割合は非常に小さく、
スイッチング時間は主にコレクタキヤパシタンスの放電
できまるため、(1)(2)の差が大きく、(1)の方がずっと
有利になる。従って、本発明のように寄生外部ベース領
域をエミッタ領域側に形成したヘテロ接合バイポーラト
ランジスタを用いて非飽和型論理回路を構成することに
より、超高速動作が可能な論理回路を提供することがで
きる。
外部ベース領域が、(1)エミッタ領域側にある場合と、
(2)コレクタ領域側にある場合のスイッチング時間を計
算機を用いたスイッチングシミュレーションにより評価
した。(1)，(2)それぞれの場合について、５段のリング
発振シミュレーションにより伝播遅延時間tpdをみつも
った結果を第３図に示す。(1)のエミッタ領域側に寄生
外部ベース領域がある場合、トランジスタのベース領域
・エミッタ領域の接合が順バイアスされると寄生外部ベ
ース領域も順バイアスされる。しかし寄生外部ベース領
域の接合をワイドギャップ同志のホモ接合することによ
り真性トランジスタのベース領域・エミッタ領域接合よ
りビルトイン電圧が増すため、寄生外部ベース領域を流
れる電流は直流特性では無視できる程小さくできる。第
３図のたて軸は(1)のtpdと(2)のtpdの比tpd(1)／tpd(2)
であり、これが１のとき寄生外部ベース領域はエミッタ
領域側でもコレクタ領域側でも影響が同じであるという
ことである。図から明らかなようにいずれの場合も、外
部ベース面積が増すとtpd(1)／tpd(2)が小さくなりエミ
ッタ領域側に外部ベース領域がある方が高速動作できる
ことがわかる。非飽和動作の代表的なNTL，CMLゲート等
は飽和動作するDCTLゲートに比べ、tpd(1)／tpd(2)が明
らかに小さく、エミッタ領域側に外部ベース領域をもっ
てくる効果が顕著である。(1)の場合、オン・オフ共ま
ず外部ベース領域に電流が流れ、または電流が先に切
れ、真性トランジスタのエミッタ電流の立ち上り立ち下
がりはそれだけ遅れる。(2)の場合、エミッタ電流はす
ぐに立ち上がるが、コレクタ側についている外部ベース
領域のため負荷に流れる電流のスイッチングが遅れる。
特にオフの場合、外部ベース領域部分の電流の立ち下が
りが非常に遅く、スイッチングが遅れる原因となる。飽
和動作では動作電圧範囲が広く、エミッタ電流のオン・
オフ時間も無視できない程大きいため、(1)と(2)の場合
の差がでにくい。それに対し非飽和動作ではエミッタ充
放電時間のスイッチングに占める割合は非常に小さく、
スイッチング時間は主にコレクタキヤパシタンスの放電
できまるため、(1)(2)の差が大きく、(1)の方がずっと
有利になる。従って、本発明のように寄生外部ベース領
域をエミッタ領域側に形成したヘテロ接合バイポーラト
ランジスタを用いて非飽和型論理回路を構成することに
より、超高速動作が可能な論理回路を提供することがで
きる。
上記のようにヘテロ接合バイポーラトランジスタで非飽
和型回路を構成した本発明のバイポーラ集積回路によれ
ば、寄生外部ベース領域が存在してもヘテロ接合バイポ
ーラトランジタ本来の高速性能を十分に生かすことがで
きる。
和型回路を構成した本発明のバイポーラ集積回路によれ
ば、寄生外部ベース領域が存在してもヘテロ接合バイポ
ーラトランジタ本来の高速性能を十分に生かすことがで
きる。
以下本発明の一実施例を第１図(a)(b)を参照して説明す
る。
る。
本実施例におけるヘテロ接合バイポーラトランジスタは
最上層がコレクタ領域で構成されるコレクタトップ型の
ものであって、ベース領域はGaAsエミッタ領域（ベース
領域と接合をなす部分）はベース領域より広いバンドギ
ャップとなるAl0.3Ga0.7Asで構成されている。また本実
施例においてはこのコレクタトップ型のヘテロ接合バイ
ポーラトランジスタを配線接続し、非飽和型論理回路の
CML（Current Mode Logic）を構成している。そしてこ
のヘテロ接合バイポーラトランジスタを用いた論理回路
を製造するには、半絶縁性基板の上に順次導電層をエピ
タキシアル成長させることが必要である。エピタキシア
ル層の成長法としてはMBE法（分子線エピタキシー法）
かMOCVD法（有機金属気相成長法）が適している。第１
図(a)はMBE法を用いた例であり、この製造のトランジス
タは以下の手順で作られる。まず、半絶縁性GaAs基板１
上に厚さ5000Å，不純物（Si）濃度２×1018cm-3のｎ+
型GaAs層２、厚さ3300Å，不純物（Si）濃度３×1017cm
-3のｎ型Al0.3Ga0.7As層３、厚さ２００Å、不純物（S
i）３×1017cm-3で、成長方向に対してAlの組成ｘが０
から０．３迄連続又は段階的に変化するｎ型AlxGa1-xAs
層（遷移領域）４を順次形成し、ｎ型エミッタ領域２０
を構成する。なおｎ型エミッタ領域２０全体をこの領域
上に形成するベース領域よりもバンドギャップの広い第
１種半導体即ちAlGaAsで構成しても良いが、AlGaAsは不
純物濃度を高くできない為、本実施例ではベース領域と
ｐｎ接合を構成する付近以外を第２種半導体即ちGaAsで
構成している。したがって特許請求の範囲第１種半導体
で構成したエミッタ領域とは、少なくともベース領域と
ｐｎ接合を構成する付近の構成材料のことであって、エ
ミッタ領域全体を第１種半導体で構成するという意味で
はない。次に上記遷移領域４畳にベース領域となる厚さ
1000Å，不純物濃度３×1018cm-3のｐ+型GaAs６を形成
し、エミッタ領域２０とｐｎのヘテロ接合を構成する。
このベース領域のｐ型不純物としてBeを用いた。次いで
このベース領域上に厚さ3500Å，不純物濃度１×1017cm
-3のｎ型GaAs層７及び厚さ1000Å，不純物濃度２×1018
cm-3のｎ+型GaAs層８を形成する。このｎ型GaAs層７と
ｎ+層８とでコレクタ領域３０を構成し、ベース領域ｐ
ｎ接合が形成される。これでウエハ形成工程は完了す
る。次にCMLゲートを形成する工程に移る。まず選択イ
オン注入によりベース領域のコンタクトを取る為に外部
ベース領域６ａを形成する。このイオン注入は例えばMg
が用いられドーズ量２×1014cm-2、加速電圧２００KeV
で行われる。またこのイオン注入はエミッタ領域を構成
するｎ型AlGaAs層３の表面迄達する程度に行われる。次
にトランジスタ内部のベース領域・エミッタ領域間及び
素子間の分離を行う。これは分離領域１０，９にたとえ
ばＨ+，Ｂ+等を選択的にイオン注入ことにより実現でぎ
る。この後外部ベース領域６ａの表面をエッチングし、
外部ベース領域６ａとエミッタ９領域のｎ+型６ａAs層
８が接触しないようにする。次いで、イオン注入で形成
した素子分離領域９上にNiCr等を蒸着パターニングして
負荷抵抗１７となる層を形成する。次にエミッタ領域の
コンタクトを形成するためにウエハ表面からエミッタ領
域のｎ+型GaAs層１に達する迄エッチングを行ない、そ
の部分に薄いAuGeを形成し、そのAuGe層の上にAu層を形
成してエミッタ電極１２を形成する。
最上層がコレクタ領域で構成されるコレクタトップ型の
ものであって、ベース領域はGaAsエミッタ領域（ベース
領域と接合をなす部分）はベース領域より広いバンドギ
ャップとなるAl0.3Ga0.7Asで構成されている。また本実
施例においてはこのコレクタトップ型のヘテロ接合バイ
ポーラトランジスタを配線接続し、非飽和型論理回路の
CML（Current Mode Logic）を構成している。そしてこ
のヘテロ接合バイポーラトランジスタを用いた論理回路
を製造するには、半絶縁性基板の上に順次導電層をエピ
タキシアル成長させることが必要である。エピタキシア
ル層の成長法としてはMBE法（分子線エピタキシー法）
かMOCVD法（有機金属気相成長法）が適している。第１
図(a)はMBE法を用いた例であり、この製造のトランジス
タは以下の手順で作られる。まず、半絶縁性GaAs基板１
上に厚さ5000Å，不純物（Si）濃度２×1018cm-3のｎ+
型GaAs層２、厚さ3300Å，不純物（Si）濃度３×1017cm
-3のｎ型Al0.3Ga0.7As層３、厚さ２００Å、不純物（S
i）３×1017cm-3で、成長方向に対してAlの組成ｘが０
から０．３迄連続又は段階的に変化するｎ型AlxGa1-xAs
層（遷移領域）４を順次形成し、ｎ型エミッタ領域２０
を構成する。なおｎ型エミッタ領域２０全体をこの領域
上に形成するベース領域よりもバンドギャップの広い第
１種半導体即ちAlGaAsで構成しても良いが、AlGaAsは不
純物濃度を高くできない為、本実施例ではベース領域と
ｐｎ接合を構成する付近以外を第２種半導体即ちGaAsで
構成している。したがって特許請求の範囲第１種半導体
で構成したエミッタ領域とは、少なくともベース領域と
ｐｎ接合を構成する付近の構成材料のことであって、エ
ミッタ領域全体を第１種半導体で構成するという意味で
はない。次に上記遷移領域４畳にベース領域となる厚さ
1000Å，不純物濃度３×1018cm-3のｐ+型GaAs６を形成
し、エミッタ領域２０とｐｎのヘテロ接合を構成する。
このベース領域のｐ型不純物としてBeを用いた。次いで
このベース領域上に厚さ3500Å，不純物濃度１×1017cm
-3のｎ型GaAs層７及び厚さ1000Å，不純物濃度２×1018
cm-3のｎ+型GaAs層８を形成する。このｎ型GaAs層７と
ｎ+層８とでコレクタ領域３０を構成し、ベース領域ｐ
ｎ接合が形成される。これでウエハ形成工程は完了す
る。次にCMLゲートを形成する工程に移る。まず選択イ
オン注入によりベース領域のコンタクトを取る為に外部
ベース領域６ａを形成する。このイオン注入は例えばMg
が用いられドーズ量２×1014cm-2、加速電圧２００KeV
で行われる。またこのイオン注入はエミッタ領域を構成
するｎ型AlGaAs層３の表面迄達する程度に行われる。次
にトランジスタ内部のベース領域・エミッタ領域間及び
素子間の分離を行う。これは分離領域１０，９にたとえ
ばＨ+，Ｂ+等を選択的にイオン注入ことにより実現でぎ
る。この後外部ベース領域６ａの表面をエッチングし、
外部ベース領域６ａとエミッタ９領域のｎ+型６ａAs層
８が接触しないようにする。次いで、イオン注入で形成
した素子分離領域９上にNiCr等を蒸着パターニングして
負荷抵抗１７となる層を形成する。次にエミッタ領域の
コンタクトを形成するためにウエハ表面からエミッタ領
域のｎ+型GaAs層１に達する迄エッチングを行ない、そ
の部分に薄いAuGeを形成し、そのAuGe層の上にAu層を形
成してエミッタ電極１２を形成する。
次いで表面エッチングした外部ベース領域上にAuZnを蒸
着、パターニングしベース電極１３を形成する。更にコ
レクタ領域のｎ+型GaAs層８上にAuGe層を形成し、その
上にAu層を形成してコレクタ電極１４を形成する。その
後にエミッタ電極、ベース電極及びコレクタ電極上にTi
−Pt−Au層を形成して一層配線１５を行う。その上にSi
O2等の層間絶縁膜１１を形成する。これはCVD法等によ
り実現できる。
着、パターニングしベース電極１３を形成する。更にコ
レクタ領域のｎ+型GaAs層８上にAuGe層を形成し、その
上にAu層を形成してコレクタ電極１４を形成する。その
後にエミッタ電極、ベース電極及びコレクタ電極上にTi
−Pt−Au層を形成して一層配線１５を行う。その上にSi
O2等の層間絶縁膜１１を形成する。これはCVD法等によ
り実現できる。
次いでエッチグにより一層目の配線１５と二層目の配線
１６を接続するためのコンタクトホールを形成し、その
上に二層目の配線１６をTi-Pt-Au等を用いて形成する。
この２層目の配線によって第１図(b)に示すようなCML回
路（１ゲート）を構成する。
１６を接続するためのコンタクトホールを形成し、その
上に二層目の配線１６をTi-Pt-Au等を用いて形成する。
この２層目の配線によって第１図(b)に示すようなCML回
路（１ゲート）を構成する。
次に、本発明の実施例のベース領域・エミッタ領域接合
がベース領域・コレクタ領域の接合より広く、ベース領
域のコンタクトはベース領域・エミッタ領域の接合の一
部の上に形成されたヘテロ接合バイポーラトランジスタ
で構成されたCMLゲートと、従来のベース領域・コレク
タ領域の接合がベース領域・エミッタ領域の接合より広
いヘテロ接合バイポーラトランジスタから成るCMLゲー
トのスイッチング特性を、それぞれ５段リング発振シミ
ュレーションにより評価した結果を第４図に示す。真性
トランジスタの面積が４×10-7， ４×10−８ｃｍ2いずれの場合も付から明らかなように
実施例の法が従来例に比べて外部ベース面積が増加して
も、伝播遅延時間tpdの増加率は非常に小さい。通常外
部ベース面積は真性トランジスタ面積の２倍程度はある
と考えらるので、本発明を使うと、tpdが従来例の2/3〜
1/2程度に改善される。さらにそのと消費電力は本発明
も従来例もほとんど変わらない。従って本発明を用いる
ことにより消費電力を増すことなく、伝播遅延時間を大
巾に改善できる。
がベース領域・コレクタ領域の接合より広く、ベース領
域のコンタクトはベース領域・エミッタ領域の接合の一
部の上に形成されたヘテロ接合バイポーラトランジスタ
で構成されたCMLゲートと、従来のベース領域・コレク
タ領域の接合がベース領域・エミッタ領域の接合より広
いヘテロ接合バイポーラトランジスタから成るCMLゲー
トのスイッチング特性を、それぞれ５段リング発振シミ
ュレーションにより評価した結果を第４図に示す。真性
トランジスタの面積が４×10-7， ４×10−８ｃｍ2いずれの場合も付から明らかなように
実施例の法が従来例に比べて外部ベース面積が増加して
も、伝播遅延時間tpdの増加率は非常に小さい。通常外
部ベース面積は真性トランジスタ面積の２倍程度はある
と考えらるので、本発明を使うと、tpdが従来例の2/3〜
1/2程度に改善される。さらにそのと消費電力は本発明
も従来例もほとんど変わらない。従って本発明を用いる
ことにより消費電力を増すことなく、伝播遅延時間を大
巾に改善できる。
以上述べてきた実施令はベースをGaAs，エミッタをAl
0.3Ga0.7Asで形成した場合であるが、エミッタのＡｌの
モル非が０．３以外の場合はもちろんベース領域・エミ
ッタ領域を他の半導体の組合せ、例えば、InGaAsとIn
p，InGaAsとInAlAs，GeとGaAs，SiとGaP等で形成する場
合にも本発明は同様に適用されるものである事は言うま
でもない。
0.3Ga0.7Asで形成した場合であるが、エミッタのＡｌの
モル非が０．３以外の場合はもちろんベース領域・エミ
ッタ領域を他の半導体の組合せ、例えば、InGaAsとIn
p，InGaAsとInAlAs，GeとGaAs，SiとGaP等で形成する場
合にも本発明は同様に適用されるものである事は言うま
でもない。
また回路形式についてはCMLについて述べてきたが、他
の非飽和型の回路形成例えば第５図に示すNTL（Non-Thr
eshhold logic）、第６図に示すCMLにエミッタフォロワ
（Trf及びＲEF）がついた回路形式等を用いても同様な
効果があることは言うまでもない。なお第５図及び第６
図において、ＲLは負荷抵抗である。
の非飽和型の回路形成例えば第５図に示すNTL（Non-Thr
eshhold logic）、第６図に示すCMLにエミッタフォロワ
（Trf及びＲEF）がついた回路形式等を用いても同様な
効果があることは言うまでもない。なお第５図及び第６
図において、ＲLは負荷抵抗である。
第１図は本発明一実施例を説明するための図、第２図は
従来構造のヘテロ接合バイポーラトランジスタを示す
図、第３図は寄生外部ベース面積が変化したときの従来
例と本発明の伝播遅延時間tpdを関係を示す図、第４図
は寄生外部ベース面積が変わった場合のtpdと外部ベー
ス面積の関係を従来例と実施例の比較した示した図、第
５図及び第６図は本発明の他の実施例を説明するための
図である。 １……半絶縁性基板、 ２……ｎ+型GaAs層、 ３……ｎ型AlGaAs層、２０ ……エミッタ領域、 ４……ｎ型AlxGa1-xAs層（遷移領域）、 ５……ｐ+型AlGaAs層、 ６……ｐ+型GaAsベース層、 ７……ｎ型GaAs層、 ８……ｎ+GaAs層、３０ ……ベース領域、 ６ａ……外部ベース領域、 ９……素子間分離領域、 １０……ベース領域とエミッタ領域間の分離領域、 １１……層間絶縁膜、 １２……エミッタ電極、 １３……ベース電極、 １４……コレクタ電極、 １５……１層目の配線、 １６……２層目の配線、 １７……負荷抵抗。
従来構造のヘテロ接合バイポーラトランジスタを示す
図、第３図は寄生外部ベース面積が変化したときの従来
例と本発明の伝播遅延時間tpdを関係を示す図、第４図
は寄生外部ベース面積が変わった場合のtpdと外部ベー
ス面積の関係を従来例と実施例の比較した示した図、第
５図及び第６図は本発明の他の実施例を説明するための
図である。 １……半絶縁性基板、 ２……ｎ+型GaAs層、 ３……ｎ型AlGaAs層、２０ ……エミッタ領域、 ４……ｎ型AlxGa1-xAs層（遷移領域）、 ５……ｐ+型AlGaAs層、 ６……ｐ+型GaAsベース層、 ７……ｎ型GaAs層、 ８……ｎ+GaAs層、３０ ……ベース領域、 ６ａ……外部ベース領域、 ９……素子間分離領域、 １０……ベース領域とエミッタ領域間の分離領域、 １１……層間絶縁膜、 １２……エミッタ電極、 １３……ベース電極、 １４……コレクタ電極、 １５……１層目の配線、 １６……２層目の配線、 １７……負荷抵抗。
Claims (7)
- 【請求項１】第１種半導体で構成したエミッタ領域と、
このエミッタ領域とｐｎ接合を構成し、且つい前記エミ
ッタ領域よりバンドギャップの狭い第２種半導体で構成
したベース領域と、このベース領域とｐｎ接合を構成
し、且つ前記第１種半導体又は第２種半導体で構成した
コレクタ領域とを有し、前記ベース領域と前記エミッタ
領域間のｐｎ接合面積を前記ベース領域と前記コレクタ
領域間のｐｎ接合面積より広く形成したヘテロ接合バイ
ポーラトランジスタを、基板上で素子分離して複数設
け、各トランジスタを配線接続して非飽和型論理回路を
構成したことを特徴とするバイポーラ集積回路。 - 【請求項２】基板を半絶縁性半導体で構成したことを特
徴とする特許請求の範囲第１項記載のバイポーラ集積回
路。 - 【請求項３】基板上に設ける各ヘテロ接合バイポーラト
ランジスタを、基板側からエミッタ領域，ベース領域，
コレクタ領域の順に形成して構成することを特徴とする
特許請求の範囲第１項記載のバイポーラ集積回路。 - 【請求項４】エミッタ領域を構成する第１種半導体は少
なくともベース領域とｐｎ接合を構成する部分であるこ
とを特徴とする特許請求の範囲第１項記載のバイポーラ
集積回路。 - 【請求項５】ベース領域とｐｎ接合を構成する部分のエ
ミッタ領域の第１種半導体はAlGaAsであることを特徴と
する特許請求の範囲第４項記載のバイポーラ集積回路。 - 【請求項６】ベース領域とｐｎ接合を構成する部分のエ
ミッタ領域の第１種半導体はAlGaAsであって、そのAlGa
AsのAlの組成が変化する遷移領域とAlの組成が固定して
いる領域の２層で構成した特徴とする特許請求の範囲第
４項記載のバイポーラ集積回路。 - 【請求項７】非飽和型論理回路はカレントモードロジッ
クで構成したことを特徴とする特許請求の範囲第１項記
載のバイポーラ集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203328A JPH0614536B2 (ja) | 1985-09-17 | 1985-09-17 | バイポ−ラ集積回路 |
| US06/878,661 US4739379A (en) | 1985-09-17 | 1986-06-26 | Heterojunction bipolar integrated circuit |
| EP86305164A EP0218319B1 (en) | 1985-09-17 | 1986-07-03 | Heterojunction bipolar integrated circuit |
| DE8686305164T DE3672029D1 (de) | 1985-09-17 | 1986-07-03 | Bipolarer integrierter schaltkreis mit heterouebergaengen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203328A JPH0614536B2 (ja) | 1985-09-17 | 1985-09-17 | バイポ−ラ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265357A JPS6265357A (ja) | 1987-03-24 |
| JPH0614536B2 true JPH0614536B2 (ja) | 1994-02-23 |
Family
ID=16472189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203328A Expired - Fee Related JPH0614536B2 (ja) | 1985-09-17 | 1985-09-17 | バイポ−ラ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4739379A (ja) |
| EP (1) | EP0218319B1 (ja) |
| JP (1) | JPH0614536B2 (ja) |
| DE (1) | DE3672029D1 (ja) |
Families Citing this family (14)
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| JPS63156367A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | レベル・シフト・ダイオ−ド |
| JPS63224358A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | 高周波用パワ−増幅器 |
| US4984048A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor device with buried side contact |
| US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
| US5063427A (en) * | 1987-10-13 | 1991-11-05 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors |
| JPH03218681A (ja) * | 1989-11-24 | 1991-09-26 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ |
| JP2553723B2 (ja) * | 1989-12-25 | 1996-11-13 | 三菱電機株式会社 | 化合物半導体集積回路装置 |
| JP3123940B2 (ja) * | 1997-03-27 | 2001-01-15 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| JPH10294491A (ja) * | 1997-04-22 | 1998-11-04 | Toshiba Corp | 半導体発光素子およびその製造方法ならびに発光装置 |
| DE19912950B4 (de) * | 1999-03-23 | 2006-05-24 | Kasper, Erich, Prof. Dr.rer.nat. | Halbleiterbauelement, mit drei aufeinander folgenden Schichten von wechselndem Dotiertyp integrierter Schaltkreis mit einem solchen Halbleiterbauelement und Verfahren zur Herstellung eines solchen Halbleiterbauelements |
| US7956382B2 (en) * | 2002-01-24 | 2011-06-07 | Massachusetts Institute Of Technology | Method and system for magnetically assisted statistical assembly of wafers |
| US20040224473A1 (en) * | 2003-05-06 | 2004-11-11 | Lucent Technologies Inc. | Using metal peatures to align etches of compound semiconductors |
| JP2018142562A (ja) * | 2017-02-24 | 2018-09-13 | 株式会社村田製作所 | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3638202A (en) * | 1970-03-19 | 1972-01-25 | Bell Telephone Labor Inc | Access circuit arrangement for equalized loading in integrated circuit arrays |
| US4063271A (en) * | 1972-07-26 | 1977-12-13 | Texas Instruments Incorporated | FET and bipolar device and circuit process with maximum junction control |
| US4236294A (en) * | 1979-03-16 | 1980-12-02 | International Business Machines Corporation | High performance bipolar device and method for making same |
| US4573064A (en) * | 1981-11-02 | 1986-02-25 | Texas Instruments Incorporated | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices |
| US4586071A (en) * | 1984-05-11 | 1986-04-29 | International Business Machines Corporation | Heterostructure bipolar transistor |
| US4570330A (en) * | 1984-06-28 | 1986-02-18 | Gte Laboratories Incorporated | Method of producing isolated regions for an integrated circuit substrate |
| US4649411A (en) * | 1984-12-17 | 1987-03-10 | Motorola, Inc. | Gallium arsenide bipolar ECL circuit structure |
-
1985
- 1985-09-17 JP JP60203328A patent/JPH0614536B2/ja not_active Expired - Fee Related
-
1986
- 1986-06-26 US US06/878,661 patent/US4739379A/en not_active Expired - Lifetime
- 1986-07-03 EP EP86305164A patent/EP0218319B1/en not_active Expired
- 1986-07-03 DE DE8686305164T patent/DE3672029D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6265357A (ja) | 1987-03-24 |
| EP0218319A1 (en) | 1987-04-15 |
| EP0218319B1 (en) | 1990-06-13 |
| DE3672029D1 (de) | 1990-07-19 |
| US4739379A (en) | 1988-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |