JPS6265357A - バイポ−ラ集積回路 - Google Patents
バイポ−ラ集積回路Info
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- JPS6265357A JPS6265357A JP60203328A JP20332885A JPS6265357A JP S6265357 A JPS6265357 A JP S6265357A JP 60203328 A JP60203328 A JP 60203328A JP 20332885 A JP20332885 A JP 20332885A JP S6265357 A JPS6265357 A JP S6265357A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はエミッタ領域とベース領域との接合をヘテロ接
合とするヘテロ接合バイポーラトランジスタで非飽和型
論理回路を構成するバイポーラ集積回路に関する。
合とするヘテロ接合バイポーラトランジスタで非飽和型
論理回路を構成するバイポーラ集積回路に関する。
バイポーラトランジスタのエミッタ領域をベース領域よ
りバンドギャップの広い物質で形成するヘテロ接合バイ
ポーラトランジスタは、エミッタ領域とベース領域をホ
モ接合としたホモ接合バイポーラトランジスタに比べ、
多くの利点を有することが知られている。それらの利点
を要約すると以下の様になる。
りバンドギャップの広い物質で形成するヘテロ接合バイ
ポーラトランジスタは、エミッタ領域とベース領域をホ
モ接合としたホモ接合バイポーラトランジスタに比べ、
多くの利点を有することが知られている。それらの利点
を要約すると以下の様になる。
（１１エミツタ領域の不純物濃度対ベース領域の不純物
濃度の比が小さくてもバンドギャップの違いを利用する
ことによりエミッタ注入効率を高くすることができる。
濃度の比が小さくてもバンドギャップの違いを利用する
ことによりエミッタ注入効率を高くすることができる。
（２）ｆｉｌの結果、ベース不純物濃度を高く設定でき
るためベース抵抗を低減できる。
るためベース抵抗を低減できる。
（３）エミッタ領域の不純物濃度を低くできるためにエ
ミッタ接合容量を低減できる。
ミッタ接合容量を低減できる。
これらの利点のために、ヘテロ接合バイポーラトランジ
スタはホモ接合バイポーラトランジスタに比べ、高周波
特性、スイッチング特性が優れており、マイクロ波用ト
ランジスタ、高速論理回路用トランジスタとして極めて
有望である。
スタはホモ接合バイポーラトランジスタに比べ、高周波
特性、スイッチング特性が優れており、マイクロ波用ト
ランジスタ、高速論理回路用トランジスタとして極めて
有望である。
第２図に従来の論理回路に使われているヘテロ接合バイ
ポーラトランジスタの簡単な構造断面図を示す。ベース
電極をとりだすためには図のような構造となり、ベース
電極とりだし部分に領域すに示すような寄生のダイオー
ドが存在する。この寄生ダイオードのためベース領域と
コレクタ領域との接合面積が増し、その結果、ベース領
域とコレクタ領域との間の接合容量が増大する。スイッ
チング速度を決める主要要素はベース領域・コレクタ領
域の接合容量と負荷抵抗の積であり、ベース領域・コレ
クタ領域との間接合容量が大きいことはこの素子で構成
された論理回路の高速性を損うことになる。即ち従来構
造の論理回路ではトランジスタのコレクタ領域側にこの
寄生外部ベース領域（領域ｂ）が存在するため、領域ａ
の真性トランジスタのベース領域とコレクタ領域との接
合の数倍以上の容量をコレクタ領域側に持つことになり
、ヘテロ接合バイポーラトランジスタが本来持ち得る高
速性を十分には引き出していないものであった。
ポーラトランジスタの簡単な構造断面図を示す。ベース
電極をとりだすためには図のような構造となり、ベース
電極とりだし部分に領域すに示すような寄生のダイオー
ドが存在する。この寄生ダイオードのためベース領域と
コレクタ領域との接合面積が増し、その結果、ベース領
域とコレクタ領域との間の接合容量が増大する。スイッ
チング速度を決める主要要素はベース領域・コレクタ領
域の接合容量と負荷抵抗の積であり、ベース領域・コレ
クタ領域との間接合容量が大きいことはこの素子で構成
された論理回路の高速性を損うことになる。即ち従来構
造の論理回路ではトランジスタのコレクタ領域側にこの
寄生外部ベース領域（領域ｂ）が存在するため、領域ａ
の真性トランジスタのベース領域とコレクタ領域との接
合の数倍以上の容量をコレクタ領域側に持つことになり
、ヘテロ接合バイポーラトランジスタが本来持ち得る高
速性を十分には引き出していないものであった。
本発明は上述した従来技術の問題点に鑑みて成されたも
のであり、ヘテロ接合バイポーラトランジスタの持つ高
速性を十分に生かせる論理回路を構成したバイポーラ集
積回路提供することを目的とする。
のであり、ヘテロ接合バイポーラトランジスタの持つ高
速性を十分に生かせる論理回路を構成したバイポーラ集
積回路提供することを目的とする。
既に述べたように従来構造のへテロ接合バイポーラトラ
ンジスタでは、ベース領域中コレクタ領域間に寄生外部
ベース領域が存在するため高速性を十分発揮できない。
ンジスタでは、ベース領域中コレクタ領域間に寄生外部
ベース領域が存在するため高速性を十分発揮できない。
このベース領域・コレクタ領域間の寄生外部ベース領域
を小さくすることがこの問題の解決策である。しかし、
寄生外部ベース領域を小さくするとベース領域のコンタ
クトの形成が難しく、歩留りが著しく低下するなど種々
の悪影響が生じる。従ってベース領域中コレクタ領域間
の寄生外部ベース領域を小さくし、なおかつ容易にベー
ス領域のコンタクトがとれる構造のもので論理回路を形
成すれば、ヘテロ接合バイポーラトランジスタの本来の
高速性を十分生かせると考えられる。
を小さくすることがこの問題の解決策である。しかし、
寄生外部ベース領域を小さくするとベース領域のコンタ
クトの形成が難しく、歩留りが著しく低下するなど種々
の悪影響が生じる。従ってベース領域中コレクタ領域間
の寄生外部ベース領域を小さくし、なおかつ容易にベー
ス領域のコンタクトがとれる構造のもので論理回路を形
成すれば、ヘテロ接合バイポーラトランジスタの本来の
高速性を十分生かせると考えられる。
本発明はこの基本的な考察に基いたもので、ベース領域
・エミッタ領域の接合面積をベース領域・コレクタ領域
の接合面積より広くし、ベース領域のコンタクトの直下
はベース領域とエミッタ領域の接合になるように形成し
たヘテロ接合バイポー路である。本発明の論理回路を構
成するトランジスタではベース領域・コレクタ領域間の
寄生外部ベース領域がない代りにベース領域−エミッタ
領域間の寄生外部ベース領域が形成される。しかし、ヘ
テロ接合バイポーラトランジスタでは先に述べた如くド
ーピング濃度を任意に選定することができるため、ベー
ス領域とエミッタ領域の接合容量は比較的小さくするこ
とが可能である。また回路を非飽和型にすることによっ
て、スイッチング時のベース領域とエミッタ領域間の電
圧変化を小さく抑えることができるため、ベース領域と
エミッタ領域の寄生外部ベース領域の影響は、ベース領
域・コレクタ領域間に形成された寄生外部ベース領域の
影響より著しく小さい。
・エミッタ領域の接合面積をベース領域・コレクタ領域
の接合面積より広くし、ベース領域のコンタクトの直下
はベース領域とエミッタ領域の接合になるように形成し
たヘテロ接合バイポー路である。本発明の論理回路を構
成するトランジスタではベース領域・コレクタ領域間の
寄生外部ベース領域がない代りにベース領域−エミッタ
領域間の寄生外部ベース領域が形成される。しかし、ヘ
テロ接合バイポーラトランジスタでは先に述べた如くド
ーピング濃度を任意に選定することができるため、ベー
ス領域とエミッタ領域の接合容量は比較的小さくするこ
とが可能である。また回路を非飽和型にすることによっ
て、スイッチング時のベース領域とエミッタ領域間の電
圧変化を小さく抑えることができるため、ベース領域と
エミッタ領域の寄生外部ベース領域の影響は、ベース領
域・コレクタ領域間に形成された寄生外部ベース領域の
影響より著しく小さい。
上記のことは以下に示すことにより明らかである。寄生
外部ベース領域が、（１）エミッタ領域側にある場合と
、（２）コレクタ領域側にある場合のスイッチング時間
を計算機を用いたスイッチングシミュレーションにより
評価した。ｆｉ＋ 、 （２１それぞれの場合について
、５段のリング発振シミュレーションにより伝播遅延時
間ｔｐｄをみつもった結果を第３図に示す。＋１１のエ
ミッタ領域側に寄生外部ベース領域がある場合、トラン
ジスタのベース領域・エミッタ領域の接合が順バイアス
されると寄生外部ベース領域も順バイアスされる。しか
し寄生外部ベース領域の接合をワイドギャップ同志のホ
モ接合とすることにより真性トランジスタのベース領域
・エミッタ領域接合よりビルトイン電圧が増すため、寄
生外部べτ大領域を流れる電流は直流特性では無視でき
る程小さくできる。第３図のたて軸は（１）のｔｐｄと
（２）のｔｐｄの比ｔｐｄｍ／ ｔｐｄ（２）であり、
これが１のとき寄生外部ベース領域はエミッタ領域側で
もコレクタ領域側でも影響が同じであるということであ
る。図から明らかなようにいずれの場合も、外部ベース
面積が増すとｔ ｐｃｔ （１１／ ｔｐｄ（２１が小
さくなりエミッタ領域側に外部ベース領域がある方が高
速動作できることがわかる。非飽和動作の代表的なＮＴ
Ｌ、ＣＭＬ ゲート等は飽和動作するＤＣＴＬゲートに
比べ、ｔＰｄ（１１／ ｔｐｄ（２１が明らかに小さく
、エミッタｇ域側に外部ベース領域をもってくる効果が
顕著である。（１）の場合、オン−オフ共まず外部ベー
ス領域に電流が流れ、または電流が先に切れ、真性トラ
ンジスタのエミッタ電流の立ち上り立ち下がりはそれだ
け遅れる。（２）の場合、エミッタ電流はすぐに立ち上
がるが、コレクタ側についている外部ベース領域のため
負荷に流れる電流のスイッチングが遅れる。特にオフの
場合、外部ベース領域部分の電流の立ち下がりが非常に
遅く、スイッチングが遅れる原因となる。飽和動作では
動作電圧範囲が広く、エミッタ電流のオン。
外部ベース領域が、（１）エミッタ領域側にある場合と
、（２）コレクタ領域側にある場合のスイッチング時間
を計算機を用いたスイッチングシミュレーションにより
評価した。ｆｉ＋ 、 （２１それぞれの場合について
、５段のリング発振シミュレーションにより伝播遅延時
間ｔｐｄをみつもった結果を第３図に示す。＋１１のエ
ミッタ領域側に寄生外部ベース領域がある場合、トラン
ジスタのベース領域・エミッタ領域の接合が順バイアス
されると寄生外部ベース領域も順バイアスされる。しか
し寄生外部ベース領域の接合をワイドギャップ同志のホ
モ接合とすることにより真性トランジスタのベース領域
・エミッタ領域接合よりビルトイン電圧が増すため、寄
生外部べτ大領域を流れる電流は直流特性では無視でき
る程小さくできる。第３図のたて軸は（１）のｔｐｄと
（２）のｔｐｄの比ｔｐｄｍ／ ｔｐｄ（２）であり、
これが１のとき寄生外部ベース領域はエミッタ領域側で
もコレクタ領域側でも影響が同じであるということであ
る。図から明らかなようにいずれの場合も、外部ベース
面積が増すとｔ ｐｃｔ （１１／ ｔｐｄ（２１が小
さくなりエミッタ領域側に外部ベース領域がある方が高
速動作できることがわかる。非飽和動作の代表的なＮＴ
Ｌ、ＣＭＬ ゲート等は飽和動作するＤＣＴＬゲートに
比べ、ｔＰｄ（１１／ ｔｐｄ（２１が明らかに小さく
、エミッタｇ域側に外部ベース領域をもってくる効果が
顕著である。（１）の場合、オン−オフ共まず外部ベー
ス領域に電流が流れ、または電流が先に切れ、真性トラ
ンジスタのエミッタ電流の立ち上り立ち下がりはそれだ
け遅れる。（２）の場合、エミッタ電流はすぐに立ち上
がるが、コレクタ側についている外部ベース領域のため
負荷に流れる電流のスイッチングが遅れる。特にオフの
場合、外部ベース領域部分の電流の立ち下がりが非常に
遅く、スイッチングが遅れる原因となる。飽和動作では
動作電圧範囲が広く、エミッタ電流のオン。
オフ時間も無視できない程大きいため、（１）と（２）
の場合の差がでにくい。それに対し非飽和動作ではエミ
ッタ充放電時間のスイッチングに占める割合は非常に小
さく、スイッチング時間は主にコレクタキャパシタンス
の放電できまるため、（１１（２１の差が大きく、（１
）の方がずっと有利になる。従って、本発明のように寄
生外部ベース領域をエミッタ領域側に形成したヘテロ接
合バイポーラトランジスタを用いて非飽和製論理回路を
構成することにより、超高速動作が可能な論理回路を提
供することができる。
の場合の差がでにくい。それに対し非飽和動作ではエミ
ッタ充放電時間のスイッチングに占める割合は非常に小
さく、スイッチング時間は主にコレクタキャパシタンス
の放電できまるため、（１１（２１の差が大きく、（１
）の方がずっと有利になる。従って、本発明のように寄
生外部ベース領域をエミッタ領域側に形成したヘテロ接
合バイポーラトランジスタを用いて非飽和製論理回路を
構成することにより、超高速動作が可能な論理回路を提
供することができる。
上記のようにヘテロ接合バイポーラトランジスタで非飽
和製論理回路を構成した本発明のバイポーラ集積回路に
よれば、寄生外部ベース領域が存在してもヘテロ接合バ
イポーラトランジスタ本来の高速性能を十分に生かすこ
とができる。
和製論理回路を構成した本発明のバイポーラ集積回路に
よれば、寄生外部ベース領域が存在してもヘテロ接合バ
イポーラトランジスタ本来の高速性能を十分に生かすこ
とができる。
以下本発明の一実施例を第１図（ａ） （ｂ）を参照し
て説明する。
て説明する。
本実施例に詔けるヘテロ接合バイポーラトランジスタは
最上層がコレクタ領域で構成されるコレクタトップ型の
ものであって、ベース領域はＧａＡｓエミッタ領域（ベ
ース領域と接合をなす部分）はベース領域より広いバン
ドギャップとなる！’−Ｌ Ｑ、３Ｇａ Ｑ、７ Ａ
ｓで構成されている。また本実施例においてはこのコレ
クタトップ型のへテロ接合バイポーラトランジスタを配
線接続し、非飽和製論理回路のＣＭＬ （Ｃｕｒｒｅｎ
ｔ Ｍｏｄｅ Ｌｏｇｉｃ ）を本成シテイル。
最上層がコレクタ領域で構成されるコレクタトップ型の
ものであって、ベース領域はＧａＡｓエミッタ領域（ベ
ース領域と接合をなす部分）はベース領域より広いバン
ドギャップとなる！’−Ｌ Ｑ、３Ｇａ Ｑ、７ Ａ
ｓで構成されている。また本実施例においてはこのコレ
クタトップ型のへテロ接合バイポーラトランジスタを配
線接続し、非飽和製論理回路のＣＭＬ （Ｃｕｒｒｅｎ
ｔ Ｍｏｄｅ Ｌｏｇｉｃ ）を本成シテイル。
そしてこのへテロ接合バイポーラトランジスタを用いた
論理回路を製造するには、半絶縁性基板の上に順次導電
層をエピタキシアル成長させることが必要である。エピ
タキシアル層の成長法としてはＭＢＩ法（分子線エピタ
キシー法）かＭＯＣＶＤ法（有機金属気相成長法）が適
している。第１図（ａ）はＭＢＥ法を用いた例であり、
この構造のトランジスタは以下の手順で作られる。まず
、半絶縁性ＧａＡｓ基板１上に厚さ５０００Ｘ 、不純
物（Ｓり濃度２ Ｘ １０”ｃｒｙ＜−”のｎ＋型Ｇａ
ＡＳ／ｉｉ ２、厚さ３３００Ａ、不純物（Ｓｉ）濃度
３Ｘ１０ｃＭの” ｆｆｉ ＡｌＯ，３Ｇａ ０．７Ａ
ｓ層３、厚さ２００Ｘ、不純物（Ｓｉ）濃度３Ｘ１０”
ｍ−さ、成長方向に対してＡｌの組成Ｘが０から０．３
迄連続又は段階的に変化するｎ型ＡＬＸＧａ１−ｒＡｓ
層（遷移領域４を順次形成し、ｎ型エミッタ領域２０を
構成する。なおｎ型エミツタ領域２０全体をこの領域上
に形成するベース領域よりもバンドギャップの広い第１
種半導体即ちＡｌＧａＡｓで構成しても良いが、ＡｌＧ
ａＡｓは不純物濃度を高くできない為、本実施例ではベ
ース領域とｐｎ接合を構成する付近以外を第２種半導体
即ちＧａＡｓで構成している。したがって特許請求の範
囲の第１種半導体で構成したエミッタ領域とは、少なく
ともベース領域とｐｎ接合を構成する付近の粥成材料の
ことであって、エミッタ領域全体を第１１！１半導体で
構成するという意味ではない。次に上記遷移領域４上に
ベース領域となる厚さ１００ＯＡ、不純物濃度３Ｘ１０
ｃｍのｐ”ｍ ＧａＡｓ ６を形成し、エミッタ領域
２０とｐｎのへテロ接合を構成する。このベース領域の
ｐ型不純物としてＢｅを用いた。次いでこのベース領域
上に厚さ３５００Ａ、不純物濃度ｌＸｌ０３ のｎ型Ｇ
ａＡｓ層７及び厚さ１ＯＯＯＡ、不純物濃度２Ｘ１０（
７１のｎｍＧａＡｓ層８を形成する。このｎｌＧａＡｓ
層） ７と”ｊｓｌ！ Ｇ ａ Ａ ｓ層８とでコレク
タ領域３０を構成し、ベース領域とｐｎ接合が形成され
る。これでウェハ形成工程は完了する。次にＣＭＬゲー
トを形成する工穐化移る。まず選択イオン注入によりベ
ース領域のコンタクトを取る為に外部ベース領域 、６
ａを形成する。このイオン注入は例えばＭｇが用いられ
ドーズ量２Ｘ１０ｍ 、加速電圧２００ ＫｅＶで行
われる？主のイオン注入はエミッタ領域を構成するｎ
ｆｉ ＡｌＧａＡｓ層３の表面進達する１度に行われる
。次にトランジスタ内部のベース領域・エミッタ領域間
及び素子間の分離を行う。これは分触しないようにする
。次いで、イオン注入で形成した素子分離領域９上にＮ
ｉＣｒ等を蒸着バターニングして負荷抵抗１７となる層
を形成する。次にエミッタ領域のコンタクトを形成する
ためにウェハ表面からエミッタ領域のｎ 屋ＧａＡｓ層
１に達する迄エツチングを行ない、その部分に薄いＡｕ
Ｇｅを形成し、そのＡｕＧｅ層の上にＡｕ層を形成して
エミッタ電極１２を形成する。
論理回路を製造するには、半絶縁性基板の上に順次導電
層をエピタキシアル成長させることが必要である。エピ
タキシアル層の成長法としてはＭＢＩ法（分子線エピタ
キシー法）かＭＯＣＶＤ法（有機金属気相成長法）が適
している。第１図（ａ）はＭＢＥ法を用いた例であり、
この構造のトランジスタは以下の手順で作られる。まず
、半絶縁性ＧａＡｓ基板１上に厚さ５０００Ｘ 、不純
物（Ｓり濃度２ Ｘ １０”ｃｒｙ＜−”のｎ＋型Ｇａ
ＡＳ／ｉｉ ２、厚さ３３００Ａ、不純物（Ｓｉ）濃度
３Ｘ１０ｃＭの” ｆｆｉ ＡｌＯ，３Ｇａ ０．７Ａ
ｓ層３、厚さ２００Ｘ、不純物（Ｓｉ）濃度３Ｘ１０”
ｍ−さ、成長方向に対してＡｌの組成Ｘが０から０．３
迄連続又は段階的に変化するｎ型ＡＬＸＧａ１−ｒＡｓ
層（遷移領域４を順次形成し、ｎ型エミッタ領域２０を
構成する。なおｎ型エミツタ領域２０全体をこの領域上
に形成するベース領域よりもバンドギャップの広い第１
種半導体即ちＡｌＧａＡｓで構成しても良いが、ＡｌＧ
ａＡｓは不純物濃度を高くできない為、本実施例ではベ
ース領域とｐｎ接合を構成する付近以外を第２種半導体
即ちＧａＡｓで構成している。したがって特許請求の範
囲の第１種半導体で構成したエミッタ領域とは、少なく
ともベース領域とｐｎ接合を構成する付近の粥成材料の
ことであって、エミッタ領域全体を第１１！１半導体で
構成するという意味ではない。次に上記遷移領域４上に
ベース領域となる厚さ１００ＯＡ、不純物濃度３Ｘ１０
ｃｍのｐ”ｍ ＧａＡｓ ６を形成し、エミッタ領域
２０とｐｎのへテロ接合を構成する。このベース領域の
ｐ型不純物としてＢｅを用いた。次いでこのベース領域
上に厚さ３５００Ａ、不純物濃度ｌＸｌ０３ のｎ型Ｇ
ａＡｓ層７及び厚さ１ＯＯＯＡ、不純物濃度２Ｘ１０（
７１のｎｍＧａＡｓ層８を形成する。このｎｌＧａＡｓ
層） ７と”ｊｓｌ！ Ｇ ａ Ａ ｓ層８とでコレク
タ領域３０を構成し、ベース領域とｐｎ接合が形成され
る。これでウェハ形成工程は完了する。次にＣＭＬゲー
トを形成する工穐化移る。まず選択イオン注入によりベ
ース領域のコンタクトを取る為に外部ベース領域 、６
ａを形成する。このイオン注入は例えばＭｇが用いられ
ドーズ量２Ｘ１０ｍ 、加速電圧２００ ＫｅＶで行
われる？主のイオン注入はエミッタ領域を構成するｎ
ｆｉ ＡｌＧａＡｓ層３の表面進達する１度に行われる
。次にトランジスタ内部のベース領域・エミッタ領域間
及び素子間の分離を行う。これは分触しないようにする
。次いで、イオン注入で形成した素子分離領域９上にＮ
ｉＣｒ等を蒸着バターニングして負荷抵抗１７となる層
を形成する。次にエミッタ領域のコンタクトを形成する
ためにウェハ表面からエミッタ領域のｎ 屋ＧａＡｓ層
１に達する迄エツチングを行ない、その部分に薄いＡｕ
Ｇｅを形成し、そのＡｕＧｅ層の上にＡｕ層を形成して
エミッタ電極１２を形成する。
次いで表面エツチングした外部ベース領域上にＡ ｕ
Ｚ ｎを蒸着、パターニングし、ベース電極１３を形成
する。更にコレクタ領域のｎ＋型Ｇ ａ Ａ ｓ層８上
にＡ ｕ Ｇ ｅ層を形成し、その上にＡｕ層を形成し
てコレクタ電極１４を形成する。その後にエミッタ電極
、ベース電極及びコレクタ電極上にＴｉ−Ｐｔ−Ａｕ層
を形成して一層配線１５を行う。その上にＳｉＯ，等の
層間絶縁膜１１を形成する。これはＣＶＤ法等により実
現できる。
Ｚ ｎを蒸着、パターニングし、ベース電極１３を形成
する。更にコレクタ領域のｎ＋型Ｇ ａ Ａ ｓ層８上
にＡ ｕ Ｇ ｅ層を形成し、その上にＡｕ層を形成し
てコレクタ電極１４を形成する。その後にエミッタ電極
、ベース電極及びコレクタ電極上にＴｉ−Ｐｔ−Ａｕ層
を形成して一層配線１５を行う。その上にＳｉＯ，等の
層間絶縁膜１１を形成する。これはＣＶＤ法等により実
現できる。
次いでエツチングにより一層目の配線１５と二層目の配
線１６を接続するためのコンタクトポールを形成し、そ
の上に二層目の配線１６をＴ ｉ−Ｐ ｔ−Ａｕ等を用
いて形成する。この２層目の配線によって第１図（ｂ）
に示すようなＣＭＬ回路（１ゲート）を構成する。
線１６を接続するためのコンタクトポールを形成し、そ
の上に二層目の配線１６をＴ ｉ−Ｐ ｔ−Ａｕ等を用
いて形成する。この２層目の配線によって第１図（ｂ）
に示すようなＣＭＬ回路（１ゲート）を構成する。
次に、本発明の実施例のベース領域・エミッタ領域接合
がベース領域・コレクタ領域の接合より広く、ベース領
域のコンタクトはベース領域φエミッタ領域の接合の一
部の上に形成されたヘテロ接合バイポーラトランジスタ
で構成されたＣＭＬケートと、従来のベース領域・コレ
クタ領域の接合がベース領域・エミッタ領域の接合より
広いヘテロ接合バイポーラトランジスタから成るＣＭＬ
ゲートのスイッチング特性を、それぞれ５段リング発振
シミュレーションにより評価した結果を第４図に示す。
がベース領域・コレクタ領域の接合より広く、ベース領
域のコンタクトはベース領域φエミッタ領域の接合の一
部の上に形成されたヘテロ接合バイポーラトランジスタ
で構成されたＣＭＬケートと、従来のベース領域・コレ
クタ領域の接合がベース領域・エミッタ領域の接合より
広いヘテロ接合バイポーラトランジスタから成るＣＭＬ
ゲートのスイッチング特性を、それぞれ５段リング発振
シミュレーションにより評価した結果を第４図に示す。
真性トランジスタの面積が４Ｘ１０ 。
４×１０−いずれの場合も図から明らかなように実施例
の方が従来例に比べて外部ベース面積が増加しても、伝
播遅延時間ｔｐｄの増加率は非常に小さい。通常外部ベ
ース面積は真性トランジスタ面積の２倍程度はあると考
えられるので、本発明を使うと、ｔｐｄが従来例の２／
３〜ｌ／２程度に改善される。さらにそのときの消費電
力は本発明も従来例もほとんど変わらない。従って本発
明を用いることにより消費電力を増すことなく、伝播遅
延時間を大巾に改善できる。
の方が従来例に比べて外部ベース面積が増加しても、伝
播遅延時間ｔｐｄの増加率は非常に小さい。通常外部ベ
ース面積は真性トランジスタ面積の２倍程度はあると考
えられるので、本発明を使うと、ｔｐｄが従来例の２／
３〜ｌ／２程度に改善される。さらにそのときの消費電
力は本発明も従来例もほとんど変わらない。従って本発
明を用いることにより消費電力を増すことなく、伝播遅
延時間を大巾に改善できる。
以上述べてきた実施例はベースをＧａＡｓ 、エミッタ
をＡｚｏ、３Ｇａｏ、、Ａｓで形成した場合であるが、
エミッタのＡｊのモル比が０．３以外の場合はもちろん
ベース領域・エミッタ領域を他の半導体の組合せ、例え
ば、ＩｎＧａＡｓとＩｎ？、 ＩｎＧａＡｓとＩｎＡＬ
Ａｓ 、 ＧｅとＧａＡｓ 、 ＳｉとＧａＰ等で形成
する場合にも本発明は同様に適用されるものである事は
言うまでもない。
をＡｚｏ、３Ｇａｏ、、Ａｓで形成した場合であるが、
エミッタのＡｊのモル比が０．３以外の場合はもちろん
ベース領域・エミッタ領域を他の半導体の組合せ、例え
ば、ＩｎＧａＡｓとＩｎ？、 ＩｎＧａＡｓとＩｎＡＬ
Ａｓ 、 ＧｅとＧａＡｓ 、 ＳｉとＧａＰ等で形成
する場合にも本発明は同様に適用されるものである事は
言うまでもない。
また回路形式についてはＣＭＬについて述べてきたが、
他の非飽和型の回路形式例えば第５図に示すＮＴＬ（Ｎ
ｏｎ −’ｌ’ｈｒｅｓｈｈｏｌｄ ｌｏｇｉｃ ）、
第６図に示すＣＭＬにエミッタフォロワ（Ｔｒｆ及びＲ
ｌＦ）がついた回路形式等を用いても同様な効果がある
ことは言うまでもない。なお第５図及び第６図において
、ＲＬは負荷抵抗である。
他の非飽和型の回路形式例えば第５図に示すＮＴＬ（Ｎ
ｏｎ −’ｌ’ｈｒｅｓｈｈｏｌｄ ｌｏｇｉｃ ）、
第６図に示すＣＭＬにエミッタフォロワ（Ｔｒｆ及びＲ
ｌＦ）がついた回路形式等を用いても同様な効果がある
ことは言うまでもない。なお第５図及び第６図において
、ＲＬは負荷抵抗である。
第１図は本発明一実施例を説明するための図、第２図は
従来構造のへテロ接合バイポーラトランジスタを示す図
、第３図は寄生外部ベース面積が変化したときの従来例
と本発明の伝播遅延時間ｔｐｄの関係を示す図、第４図
は寄生外部ベース面積が変わった場合のｔｐａと外部ベ
ース面積の関係を従来例と実施例の比較した示した図、
第５図及び第６図は本発明の他の実施例を説明するため
の図である。 １・・・中絶縁性基板、 ２−−・ｎ型ＧａＡｓ層、 ３・・・ｎ型ＡｌＧａＡｓ層、 ２０・・・エミッタ領域、 ’ ・・’ ” ” ”ｘＧ”１−ｘＡＳＪｉｉ （遷
８ 領域）、５・・・ｐ型ＡｚＧａＡｓ層、 ６・・・ｐ型ＧａＡｓベース層、 ７・・・ｎ型Ｇ ａ Ａ ８層、 ８− ｎ ＧａＡｓ層、 ３０・・・ベース領域、 ６ａ・・・外部ベース領域、 ９・・・素子間分離領域、 １０・・・ベース領域とエミッタ領域間の分離領域、 １１・・・層間絶線膜、 １２・・・エミッタ電極、 １３・・・ベース電極、 １４・・・コレクタ電極、 １５・・・１層目の配線、 １６・・・２層目の配線、 １７・・・負荷抵抗。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （αン ＣＣ 第 ｌ 図 第 ４ 図 第 ５ 図
従来構造のへテロ接合バイポーラトランジスタを示す図
、第３図は寄生外部ベース面積が変化したときの従来例
と本発明の伝播遅延時間ｔｐｄの関係を示す図、第４図
は寄生外部ベース面積が変わった場合のｔｐａと外部ベ
ース面積の関係を従来例と実施例の比較した示した図、
第５図及び第６図は本発明の他の実施例を説明するため
の図である。 １・・・中絶縁性基板、 ２−−・ｎ型ＧａＡｓ層、 ３・・・ｎ型ＡｌＧａＡｓ層、 ２０・・・エミッタ領域、 ’ ・・’ ” ” ”ｘＧ”１−ｘＡＳＪｉｉ （遷
８ 領域）、５・・・ｐ型ＡｚＧａＡｓ層、 ６・・・ｐ型ＧａＡｓベース層、 ７・・・ｎ型Ｇ ａ Ａ ８層、 ８− ｎ ＧａＡｓ層、 ３０・・・ベース領域、 ６ａ・・・外部ベース領域、 ９・・・素子間分離領域、 １０・・・ベース領域とエミッタ領域間の分離領域、 １１・・・層間絶線膜、 １２・・・エミッタ電極、 １３・・・ベース電極、 １４・・・コレクタ電極、 １５・・・１層目の配線、 １６・・・２層目の配線、 １７・・・負荷抵抗。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （αン ＣＣ 第 ｌ 図 第 ４ 図 第 ５ 図
Claims (7)
- （１）第１種半導体で構成したエミッタ領域と、このエ
ミッタ領域とｐｎ接合を構成し、且つ前記エミッタ領域
よりバンドギャップの狭い第２種半導体で構成したベー
ス領域と、このベース領域とｐｎ接合を構成し、且つ前
記第１種半導体又は第２種半導体で構成したコレクタ領
域とを有し、前記ベース領域と前記エミッタ領域間のｐ
ｎ接合面積を前記ベース領域と前記コレクタ領域間のｐ
ｎ接合面積より広く形成したヘテロ接合バイポーラトラ
ンジスタを、基板上で素子分離して複数設け、各トラン
ジスタを配線接続して非飽和型論理回路を構成したこと
を特徴とするバイポーラ集積回路。 - （２）基板を半絶縁性半導体で構成したことを特徴とす
る特許請求の範囲第１項記載のバイポーラ集積回路。 - （３）基板上に設ける各ヘテロ接合バイポーラトランジ
スタを、基板側からエミッタ領域、ベース領域、コレク
タ領域の順に形成して構成することを特徴とする特許請
求の範囲第１項記載のバイポーラ集積回路。 - （４）エミッタ領域を構成する第１種半導体は少なくと
もベース領域とｐｎ接合を構成する部分であることを特
徴とする特許請求の範囲第１項記載のバイポーラ集積回
路。 - （５）ベース領域とｐｎ接合を構成する部分のエミッタ
領域の第１種半導体はＡｌＧａＡｓであることを特徴と
する特許請求の範囲第４項記載のバイポーラ集積回路。 - （６）ベース領域とｐｎ接合を構成する部分のエミッタ
領域の第１種半導体はＡｌＧａＡｓであって、そのＡｌ
ＧａＡｓのＡｌの組成が変化する遷移領域とＡｌの組成
が固定している領域の２層で構成した特徴とする特許請
求の範囲第４項記載のバイポーラ集積回路。 - （７）非飽和型論理回路はカレントモードロジックで構
成したことを特徴とする特許請求の範囲第１項記載のバ
イポーラ集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203328A JPH0614536B2 (ja) | 1985-09-17 | 1985-09-17 | バイポ−ラ集積回路 |
| US06/878,661 US4739379A (en) | 1985-09-17 | 1986-06-26 | Heterojunction bipolar integrated circuit |
| DE8686305164T DE3672029D1 (de) | 1985-09-17 | 1986-07-03 | Bipolarer integrierter schaltkreis mit heterouebergaengen. |
| EP86305164A EP0218319B1 (en) | 1985-09-17 | 1986-07-03 | Heterojunction bipolar integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203328A JPH0614536B2 (ja) | 1985-09-17 | 1985-09-17 | バイポ−ラ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265357A true JPS6265357A (ja) | 1987-03-24 |
| JPH0614536B2 JPH0614536B2 (ja) | 1994-02-23 |
Family
ID=16472189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203328A Expired - Fee Related JPH0614536B2 (ja) | 1985-09-17 | 1985-09-17 | バイポ−ラ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4739379A (ja) |
| EP (1) | EP0218319B1 (ja) |
| JP (1) | JPH0614536B2 (ja) |
| DE (1) | DE3672029D1 (ja) |
Families Citing this family (14)
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|---|---|---|---|---|
| JP2590842B2 (ja) * | 1986-10-29 | 1997-03-12 | ソニー株式会社 | ヘテロ接合型バイポーラトランジスタ |
| JPS63156367A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | レベル・シフト・ダイオ−ド |
| JPS63224358A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | 高周波用パワ−増幅器 |
| US4984048A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor device with buried side contact |
| US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
| US5063427A (en) * | 1987-10-13 | 1991-11-05 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors |
| JPH03218681A (ja) * | 1989-11-24 | 1991-09-26 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ |
| JP2553723B2 (ja) * | 1989-12-25 | 1996-11-13 | 三菱電機株式会社 | 化合物半導体集積回路装置 |
| JP3123940B2 (ja) * | 1997-03-27 | 2001-01-15 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| JPH10294491A (ja) * | 1997-04-22 | 1998-11-04 | Toshiba Corp | 半導体発光素子およびその製造方法ならびに発光装置 |
| DE19912950B4 (de) * | 1999-03-23 | 2006-05-24 | Kasper, Erich, Prof. Dr.rer.nat. | Halbleiterbauelement, mit drei aufeinander folgenden Schichten von wechselndem Dotiertyp integrierter Schaltkreis mit einem solchen Halbleiterbauelement und Verfahren zur Herstellung eines solchen Halbleiterbauelements |
| AU2003210652A1 (en) * | 2002-01-24 | 2003-09-02 | Massachusetts Institute Of Technology | A method and system for magnetically assisted statistical assembly of wafers |
| US20040224473A1 (en) * | 2003-05-06 | 2004-11-11 | Lucent Technologies Inc. | Using metal peatures to align etches of compound semiconductors |
| JP2018142562A (ja) * | 2017-02-24 | 2018-09-13 | 株式会社村田製作所 | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3638202A (en) * | 1970-03-19 | 1972-01-25 | Bell Telephone Labor Inc | Access circuit arrangement for equalized loading in integrated circuit arrays |
| US4063271A (en) * | 1972-07-26 | 1977-12-13 | Texas Instruments Incorporated | FET and bipolar device and circuit process with maximum junction control |
| US4236294A (en) * | 1979-03-16 | 1980-12-02 | International Business Machines Corporation | High performance bipolar device and method for making same |
| US4573064A (en) * | 1981-11-02 | 1986-02-25 | Texas Instruments Incorporated | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices |
| US4586071A (en) * | 1984-05-11 | 1986-04-29 | International Business Machines Corporation | Heterostructure bipolar transistor |
| US4570330A (en) * | 1984-06-28 | 1986-02-18 | Gte Laboratories Incorporated | Method of producing isolated regions for an integrated circuit substrate |
| US4649411A (en) * | 1984-12-17 | 1987-03-10 | Motorola, Inc. | Gallium arsenide bipolar ECL circuit structure |
-
1985
- 1985-09-17 JP JP60203328A patent/JPH0614536B2/ja not_active Expired - Fee Related
-
1986
- 1986-06-26 US US06/878,661 patent/US4739379A/en not_active Expired - Lifetime
- 1986-07-03 DE DE8686305164T patent/DE3672029D1/de not_active Expired - Lifetime
- 1986-07-03 EP EP86305164A patent/EP0218319B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3672029D1 (de) | 1990-07-19 |
| EP0218319A1 (en) | 1987-04-15 |
| JPH0614536B2 (ja) | 1994-02-23 |
| EP0218319B1 (en) | 1990-06-13 |
| US4739379A (en) | 1988-04-19 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |