JPH03138947A - ヘテロ接合バイポーラトランジスタ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ヘテロ接合バイポーラトランジスタ集積回路
に係り、特に化合物系の超高速バイポーラトランジスタ
において、低抵抗かつ薄いナローバンドギャップのベー
ス層と、ワイドバンドギャップのエミツタ層とを備えた
、高電流利得のヘテロ接合バイポーラトランジスタ（以
下ＨＢＴ）ｔ−用いた集積回路に関する。

（従来の技術） バイポーラトランジスタの素子動作を高速化させるため
、エミッタ領域とベース領域との接合をヘテロ接合とし
たヘテロエミッタ構造をとることが提案されている。

異種の半導体材料を接合させて形成されるヘテロ接合を
利用したヘテロ接合バイポーラトランジスタは、従来の
単一材料を用いて作られるホモ接合バイポーラトランジ
スタと比べて多くの利点がある。

その１つは、エミッタ領域の不純物濃度対べ−大領域の
不純物濃度の比が小さくても、バンドギャップの違いを
利用することにより、エミッタ注入効率を高くすること
ができる点である。

この結果、ベース層の不純物濃度を高くすることができ
るため、ベース抵抗を低くすることができると同時に、
少数キャリアの蓄積効果を低減できる。またベース層を
薄くすることができる。

同様に、エミツタ層の不純物濃度を低くすることができ
るため、エミッタ容量を低減することができる。

このような利点により、ヘテロ接合バイポーラトランジ
スタは、従来のホモ接合バイポーラトランジスタに比べ
て、高周波特性、スイッチング特性に優れ、マイクロ波
用トランジスタ、高速論理回路用トランジスタ、高速ア
ナログ集積回路用トランジスタとして極めて有望である
。

従来のヘテロ接合バイポーラトランジスタ集積回路は、
例えば第３図に構造断面図を示すように、半絶縁性のＧ
ａＡｓ基板１００上に、分子線エピタキシー法（ＭＢＥ
）法あるいは有機金属を用いた化学的気相成長法（ＭＯ
ＣＶＤ）法等により、ｎ型コレクタ層１０１、ｐ型ベー
ス層１０２、ｎ型エミツタ層を順次積層し、これらを分
離領域１０４によって分離し、同一平面上に複数個のト
ランジスタを形成するようにしている。

この構造では、多数個のトランジスタを集積化する場合
大面積が必要となり、これが高集積化を阻む大きな問題
となっていた。

（発明が解決しようとする課題） このように、従来例のヘテロ接合バイポーラトランジス
タ集積回路は、占有面積が大きいという問題があった。

本発明は、前記実情に鑑みてなされたもので、より小さ
い占有面積で性能の優れたヘテロ接合バイポーラトラン
ジスタ集積回路を提供することを目的とする。

（発明の構成〕 （課題を解決するための手段） そこで、本発明では、ヘテロ接合バイポーラトランジス
タの２層分以上のエピタキシャル成長層を形成し、これ
を利用してトランジスタのうちの少なくとも一部を縦積
みにするようにしている。

（作用） 上記構成により、この集積回路では、ヘテロ接合バイポ
ーラトランジスタが縦積みされている分だけ占有面積を
小さくすることが可能となる。

（実施例） 以下、本発明の一実施例について、図面を参照しつつ、
詳細に説明する。

第１図は、本発明実施例のヘテロ接合バイポーラトラン
ジスタを用いたＥＣＬ回路の要部拡大断面図を示す図、
第２図はこのＥＣＬ回路の等価回路を示す図である。

このＥＣＬ回路は、差動増幅回路を構成する対をなす２
つのガリウムヒ素ＧａＡｓ／アルミニウムガリウムヒ素
ＡｌＧａＡｓ系の第１および第２のヘテロ接合バイポー
ラトランジスタＴｒｉ　、　Ｔｒ２で構成したものであ
る。Ｔｒ３　、　Ｔｒ４は、エミッタフォロワトランジ
スタ、　７「５　、　Ｔｒ６　、　Ｔｒ７は一定電流を
流すための定電流トランジスタ、ＲＬは負荷抵抗であり
、第１および第２のヘテロ接合バイポーラトランジスタ
Ｔｒｉ　、　Ｔｒ２のコレクタ端子は、この負荷抵抗Ｒ
Ｌに接続されている。

すなわちこの差動増幅器は、対をなす２つのヘテロ接合
バイポーラトランジスタＴｒｉ　、　Ｔｒ２からなる差
動増幅回路からなり、これら２つのヘテロ接合バイポー
ラトランジスタＴｒｉ　、　Ｔｒ２のベース端子を入力
端子とし、各トランジスタのコレクタ端子を出力端子と
するものである。

そして、半絶縁性のＧａＡｓ基板１上に形成されたエピ
タキシャル成長層内に定電流トランジスタＴ「５　、　
Ｔｒ６　、　Ｔｒ７が形成されると共に、さらにこの上
層に積層されたエピタキシャル成長層内に対をなす２つ
のヘテロ接合バイポーラトランジスタＴ「１　、　Ｔｒ
２およびエミッタフォロワトランジスタＴｒ３　、　Ｔ
ｒ４が形成されてなるものである。

ここで、このゲートが高速動作を行うためには、特にこ
のヘテロ接合バイポーラトランジスタＴｒｌ　。

Ｔｒ２の性能を良くする必要がある。そこで、この集積
回路では、これらを基板からできるだけ離れた位置すな
わち上層に形成するようにしている。

そしてこれらのトランジスタは、最上層がコレクタ領域
で構成されるコレクタトップ型のものであって、ベース
領域・コレクタ領域間の寄生容量がほとんどないため、
さらに優れた性能を有している。

本実施例においてはこのコレクタトップ型のヘテロ接合
バイポーラトランジスタを配線接続し、差動増幅回路を
構成しているが、配線構造については通常の構造を取る
ものであり、ここでは記述を省略する。

なお、このヘテロ接合／ｌイボーラトランジスタを用い
た増幅回路は次のようにして形成される。

この構造では、半絶縁性基板の上に順次導電層をエピタ
キシャル成長させることが必要であり、エピタキシャル
層の成長法としてはＭＢＥ法（分子線エピタキシー法）
かＭＯＣＶＤ法（有機金属気相成長法）等が適している
が、ＭＢＥ法を用いることにする。

まず、半絶縁性ＧａＡｓ基板１上に厚さ５０００人、不
純物（ｓｉ）濃度２　Ｘ　１０１３．ｃｍ　　のｎ＋型
ＧａＡｓ層２ａと厚さ３３００人、不純物（Ｓｌ）濃度
３×１０１７ｃ１　　のｎ型＾Ｉ　ＧａＡｓ層２ｂとか
らなる第１のエミツタ層２、厚さ１０００人、不純物（
Ｂｅ）濃度３Ｘ１０１３ｃ―　のｐ＋型ＧａＡｓ層３か
らなる第１のベース層、厚さ３５００Ａ、不純物濃度ｌ
Ｘｌ０１７ｃａ＋−３のｎ型ＧａＡｓ層４からなる第１
のコレクタ層、厚さ１０００人、不純物濃度２×１０１
３ＣＩ　のｎ＋型ＧａＡｓ層５からなるコレクタコンタ
クト層５、厚さ３３００Ａ、不純物（Ｓｌ）濃度３×１
０１７Ｃｆｆｉ−３のｎ型ＡｆＧａＡｓ層からなる第２
のエミツタ層６、厚さ１０００人、不純物（Ｂｅ）濃度
３Ｘ１０１３ｃｍ−３のｐ＋型ＧａＡｓ層７からなる第
２のベース層、厚さ３５００　Ａ、不純物濃度１×１０
１７ＣＩＩ　のｎ型ＧａＡｓ層８からなる第２のコレク
タ層をＭＢＥ法により順次積層する。

次いで、水素イオン（ＩＩ”　）あるいはボロンイオン
（Ｂ“　）等を選択的にイオン注入し、素子間に分離領
域９を形成し、素子間分離を行う。

この後、表面を選択的にエツチングし、コレクタコンタ
クト８′を形成しトランジスタのコレクタ領域を形成す
ると共に上層側のトランジスタのベース領域の頭だしを
おこなう。

次に、真空蒸着法によりＡｕ／ＡｕＺｎ層からなるベー
ス電極１０を形成する。

この後さらに下層側のトランジスタのベースコンタクト
を形成するためのエツチングを行い、Ａｕ／ＡｕＺｎ層
からなるベース電極１０′を形成する。

そして、フォトリソエツチングによりエミッタコンタク
トを形成し、ＡｕＧｅ−Ａｕ層からなるエミッタ電極１
１を真空蒸着法により形成する。

この後、ＣＶＤ法により、層間絶縁膜１２としての酸化
シリコン層を形成し、さらにイオン注入で形成した素子
分離領域９上にＮｌＣｒ等を蒸着パタニングして負荷抵
抗となる層を形成した後、Ｔ１／Ｒｔ／Ａｕ層などを用
いて配線層を形成しコレクタトップ型、ヘテロ接合バイ
ポーラトランジスタ集積回路からなる増幅器が完成する
。

このようにして形成された増幅器は、定電流トランジス
タＴｒ５の上部にトランジスタＴｒ１．Ｔｒ２が配設さ
れ、定電流トランジスタＴｒ８の上にエミッタフォロワ
のトランジスタＴｒ３が存在することになり、占有面積
が従来例の１／２から２／３に減少しており、優れた帯
域利得特性をもち高速動作が可能である。

また、前記実施例のようにコレクタトップ型ヘテロ接合
バイポーラトランジスタ集積回路では、特性に最も大き
な影響を与えるトランジスタＴｒｉ。

Ｔｒ２が上層に配設されているため、加工性が高く、微
細化可能であり、優れた性能の集積回路を実現すること
ができる。

さらに、定電流トランジスタも各々分離されて形成され
ているため、電流制御性の優れたものとなっている。

また、前記実施例ではコレクタトップ型ヘテロ接合バイ
ポーラトランジスタ集積回路について説明したが、エミ
ッタトップ型ヘテロ接合バイポーラトランジスタ集積回
路についても適用可能であることはいうまでもないが、
周辺回路との接続等においても回路構成が容易であるた
め、コレクタトップ型の方が作製が容易である。

なお、前記実施例では、ベースをＧａＡｓ、エミッタを
ＡｌＧａＡｓで形成した場合について説明したが、ベー
ス領域・エミッタ領域を他の半導体の組合せ、たとえば
、ＩｎＧａＡｓとＩｎＰ　、　　１ｎＧａＡｓと１ｎＡ
ＩＡｓ、　ＧｅとＧａＡｓ、　ＳｉとＧａＰ等で形成す
る場合にも、適用可能であることはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明では、ヘテロ接合バイ
ポーラトランジスタを縦積み構造で形成しているため、
素子面積が小さく高性能の集積回路を得ることが可能と
なる。

【図面の簡単な説明】

第１図は本発明の一実施例の増幅回路を示す図、第２図
は同増幅回路の等価回路図、第３図は従来例の増幅回路
を示す図である。 １００・・・コレクタ領域、１０１・・・ベース領域、
１０２・・・エミッタ領域、１０３・・・コレクタ電極
、１０４・・・ベース電極、１０５・・・エミッタ電極
、１−ＧａＡｓ基板、２　ａ−ｎ　　ＩＭ　ＧａＡｓ層
、２　ｂ−ｎ型ＡＩ　ＧａＡｓ層、２・・・第１のエミ
ツタ層、３・・・ｐ　型ＧａＡｓ層（第１のベース層＞
、４−ｎ型ＧａＡｓ層（第１のコレクタ層）、５・・・
ｎ　型ＧａＡｓ層（コレクタコンタクト層）、６・・・
ｎ型ＡｌＧａＡｓ層（第２のエミツタ層）、７・・・ｐ
　型ＧａＡｓ層（第２のベース層）、８・・・ｎ型Ｇａ
Ａｓ層（第２のコレクタ層）、　８′・・・ｎ十型Ｇａ
Ａｓ層（コレクタコンタクト層）９・・・分離領域、１
０．１０’・・・ベース電極、１１・・・エミッタ電極
、１２・・・層間絶縁膜、１３・・・配線層。 第 図 第２図

Claims (1)

【特許請求の範囲】
1. 　第１種半導体からなるエミッタ領域と、前記第１種半
   導体よりもバンドギャップの狭い第２種半導体からなり
   、前記エミッタ領域とｐｎ接合を形成するベース領域と
   、前記第１種半導体または第２種半導体からなり前記ベ
   ース領域とｐｎ接合を形成するコレクタ領域とを有して
   なるヘテロ接合バイポーラトランジスタを２個以上含む
   ヘテロ接合バイポーラトランジスタ集積回路において、
   前記ヘテロ接合バイポーラトランジスタは、縦に積み重
   ねられており、さらに各ヘテロ接合バイポーラトランジ
   スタは、それぞれ順次エミッタ、ベース、コレクタの順
   に積層されるようにしたことを特徴とするヘテロ接合バ
   イポーラトランジスタ集積回路。