JPS59181060A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59181060A JPS59181060A JP5421783A JP5421783A JPS59181060A JP S59181060 A JPS59181060 A JP S59181060A JP 5421783 A JP5421783 A JP 5421783A JP 5421783 A JP5421783 A JP 5421783A JP S59181060 A JPS59181060 A JP S59181060A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に関する。特に、ラテラルヘテロ接
合構造を有するバイポーラトランジスタの電流利得を向
上し、高周波特性を改善する改良に関する。
合構造を有するバイポーラトランジスタの電流利得を向
上し、高周波特性を改善する改良に関する。
（２）技術の背景と従来技術の問題点
禁制帯幅の異なる半導体を水平方向に隣接して形成して
なるラテラルへテロ接合構造を有するバイポーラトラン
ジスタは、その−例を第１図に示すように、例えば、ｐ
型のガリウムヒ素（ｐ−ＧａＡｓ）等禁制帯幅の小さな
半導体をもって形成されたベース１に横方向に隣接して
、例えば、ｎ５のアルミニウムガリウムヒ素（ｎ−ＡＩ
ＧａＡｓ）等禁制帯幅が大きく反対導電型の半導体より
なるエミッタ領域２とコレクタ領域３とが形成されてい
る。図において、４は半絶縁性ガリウムヒ素（ＧａＡｓ
）基板であり、５．６．７はそれぞれベース電極、エミ
ッタ電極、コレクタ電極である。
なるラテラルへテロ接合構造を有するバイポーラトラン
ジスタは、その−例を第１図に示すように、例えば、ｐ
型のガリウムヒ素（ｐ−ＧａＡｓ）等禁制帯幅の小さな
半導体をもって形成されたベース１に横方向に隣接して
、例えば、ｎ５のアルミニウムガリウムヒ素（ｎ−ＡＩ
ＧａＡｓ）等禁制帯幅が大きく反対導電型の半導体より
なるエミッタ領域２とコレクタ領域３とが形成されてい
る。図において、４は半絶縁性ガリウムヒ素（ＧａＡｓ
）基板であり、５．６．７はそれぞれベース電極、エミ
ッタ電極、コレクタ電極である。
上記せる従来技術におけるラテラルへテロ接合構造を有
するバイポーラトランジスタにあっては、エミッタ領域
２からベース領域１中に注入された電子は、上側にあっ
てはｐ型ガリウムヒ素（ｐ−ＧａＡｓ）層ｌの表面、ｐ
型ガリウムヒ素（ｐ−ＧａＡｓ）層ｌとベース電極５と
の界面または半絶縁性ガリウムヒ素（ＧａＡｓ）基板４
中にも拡散して損失となるので、電流利得が低く、特に
満足すべき程度の高周波ゲインが得られないという欠点
があった。
するバイポーラトランジスタにあっては、エミッタ領域
２からベース領域１中に注入された電子は、上側にあっ
てはｐ型ガリウムヒ素（ｐ−ＧａＡｓ）層ｌの表面、ｐ
型ガリウムヒ素（ｐ−ＧａＡｓ）層ｌとベース電極５と
の界面または半絶縁性ガリウムヒ素（ＧａＡｓ）基板４
中にも拡散して損失となるので、電流利得が低く、特に
満足すべき程度の高周波ゲインが得られないという欠点
があった。
（３）発明の目的
本発明の目的は上記の欠点を解消することにあり、電流
利得が大きく特に大きな高周波ゲインを有するラテラル
へテロ接合構造を有するパイポーラトランジＺりを提供
することにある。
利得が大きく特に大きな高周波ゲインを有するラテラル
へテロ接合構造を有するパイポーラトランジＺりを提供
することにある。
（４）発明の構成
上記の目的は、第１の半導体層と、前記第１の半導体層
の下に配設された前記第１の半導体層よりも禁制帯幅の
大なる第２の半導体層と、前記第１の半導体層上に配設
された第１の導電型を有し且つ前記第１の半導体層より
も禁制帯幅の大なる第３の半導体層と、前記第１乃至第
３の半導体層の積層構造体の側面の一部に少なくとも前
記第２の半導体層に接して配設された第２の導電型を有
する第４の半導体層と、前記第１乃至第３の半導体層の
積層構造体の側面の一部に前記第４の半導体層から離隔
し且つ少なくとも前記第２の半導体層に接して配設され
た第５の半導体層とを備えてなることを特徴とする半導
体装置をもって達成される。
の下に配設された前記第１の半導体層よりも禁制帯幅の
大なる第２の半導体層と、前記第１の半導体層上に配設
された第１の導電型を有し且つ前記第１の半導体層より
も禁制帯幅の大なる第３の半導体層と、前記第１乃至第
３の半導体層の積層構造体の側面の一部に少なくとも前
記第２の半導体層に接して配設された第２の導電型を有
する第４の半導体層と、前記第１乃至第３の半導体層の
積層構造体の側面の一部に前記第４の半導体層から離隔
し且つ少なくとも前記第２の半導体層に接して配設され
た第５の半導体層とを備えてなることを特徴とする半導
体装置をもって達成される。
本発明は、ラテラルへテロ接合構造を有するバイポーラ
トランジスタのベース領域を、より大きな禁制帯幅を有
する半導体をもって上下方向から挟み、それらの界面に
エネルギー障壁を形成しておくことにより、ベース領域
に柱入された電子を水平方向すなわちエミッタ・コレク
タ方向のみに誘導しようとするものである。
トランジスタのベース領域を、より大きな禁制帯幅を有
する半導体をもって上下方向から挟み、それらの界面に
エネルギー障壁を形成しておくことにより、ベース領域
に柱入された電子を水平方向すなわちエミッタ・コレク
タ方向のみに誘導しようとするものである。
第２図参照
図は、本発明に係るラテラルへテロ接合構造を有するバ
イポーラトランジスタの概念的構成図である。図におい
て、８は禁制帯幅が小さくＰ型の第１の半導体例えばｐ
型のガリウムヒ素（ｐ −ＧａＡｓ）よりなる層であり
、９はその上面に形成された禁制帯幅が大きく同じくｐ
型の第２の半導体例えばｐ型のアルミニウムガリウムヒ
素（ｐ −ＡＩＧａＡｓ）よりなる層であり、ｌＯは層
８の下面に形成゛された禁制帯幅が大きく実質的に不純
物を含まない第３の半導体例えばアンドープのアルミニ
ウムガリウムヒ素（１−ＡＩＧａＡｓ）よりなる層であ
り、層９．８．１０の三重層積層構造体をもってベース
領域が構成される。１１はベース領域に横方向に隣接し
て形成された禁制帯幅が大きく反対導電型（ｎ型）の第
４の半導体例えばｎ５のアルミニウムガリウムヒ素（ｎ
−Ａ ＩＧａＡｓ）よりなる層をもって形成されたエミ
ッタ領域であり、１２はベース領域に横方向に隣接し上
記のエミッタ領域１１とは接触することなく形成された
反対導電型（ｎ型）の第５の半導体例えばｎ型のアルミ
ニウムガリウムヒ素（ｎ’−ＡＩＧａＡｓ）よりなる層
をもって形成されたコレクタ領域である。４．５．６．
７は、それぞれ、半絶縁性ガリウムヒ素（ＧａＡｓ）基
板、ベース電極、エミッタ電極、コレクタ電極である。
イポーラトランジスタの概念的構成図である。図におい
て、８は禁制帯幅が小さくＰ型の第１の半導体例えばｐ
型のガリウムヒ素（ｐ −ＧａＡｓ）よりなる層であり
、９はその上面に形成された禁制帯幅が大きく同じくｐ
型の第２の半導体例えばｐ型のアルミニウムガリウムヒ
素（ｐ −ＡＩＧａＡｓ）よりなる層であり、ｌＯは層
８の下面に形成゛された禁制帯幅が大きく実質的に不純
物を含まない第３の半導体例えばアンドープのアルミニ
ウムガリウムヒ素（１−ＡＩＧａＡｓ）よりなる層であ
り、層９．８．１０の三重層積層構造体をもってベース
領域が構成される。１１はベース領域に横方向に隣接し
て形成された禁制帯幅が大きく反対導電型（ｎ型）の第
４の半導体例えばｎ５のアルミニウムガリウムヒ素（ｎ
−Ａ ＩＧａＡｓ）よりなる層をもって形成されたエミ
ッタ領域であり、１２はベース領域に横方向に隣接し上
記のエミッタ領域１１とは接触することなく形成された
反対導電型（ｎ型）の第５の半導体例えばｎ型のアルミ
ニウムガリウムヒ素（ｎ’−ＡＩＧａＡｓ）よりなる層
をもって形成されたコレクタ領域である。４．５．６．
７は、それぞれ、半絶縁性ガリウムヒ素（ＧａＡｓ）基
板、ベース電極、エミッタ電極、コレクタ電極である。
かかる構造のラテラルへテロ接合構造を有するバイポー
ラトランジスタにおいては、ベース領域の上下面が、よ
り大きな禁制帯幅を有する半導体層によって覆われてお
り、その上下の界面にはエネルギー障壁が存在し電子は
容易にｐ型ガリウムヒ素層８から上下方向に脱出しえな
いから、高効率をもって水平方向にすなわちエミッタ・
コレクタ方向に誘導され、電流利得が向上し特に高周波
ゲインが改善される。
ラトランジスタにおいては、ベース領域の上下面が、よ
り大きな禁制帯幅を有する半導体層によって覆われてお
り、その上下の界面にはエネルギー障壁が存在し電子は
容易にｐ型ガリウムヒ素層８から上下方向に脱出しえな
いから、高効率をもって水平方向にすなわちエミッタ・
コレクタ方向に誘導され、電流利得が向上し特に高周波
ゲインが改善される。
（５）発明の実施例
以下図面を参照しつつ、本発明の一実施例に係るラテラ
ルへテロ接合構造を有するバイポーラトランジスタの製
造工程について説明し、本発明の構成を更に明らかにす
る。
ルへテロ接合構造を有するバイポーラトランジスタの製
造工程について説明し、本発明の構成を更に明らかにす
る。
第３図参照
約４００（ｐＬｍ）の厚さの反絶縁性ガリウムヒ素（Ｇ
ａＡｓ）基板４上に、ｅｓｏ （’Ｃ）程度において
なす分子線エピタキシー法を使用して、厚さがｅｏｏ。
ａＡｓ）基板４上に、ｅｓｏ （’Ｃ）程度において
なす分子線エピタキシー法を使用して、厚さがｅｏｏ。
〔λ〕程度であるアンドープのアルミニウムガリウムヒ
素（ＡＩ、 Ｇａ＋−ｙ Ａｓ）層１０とｐ型不純物（
例えばベリリウム（Ｂｅ） ）を１０１８（ｃｍ−”）
程度の高濃度に含み厚さが１ （ｊＬｍ）程度であるガ
リウムヒ素（ｐ−ＧａＡｓ）層８と同じくｐ型不純物（
例えばベリリウム（Ｂｅ））を１０”（ｃｍ−”）程度
の高濃度に含み厚さが１，０００ （″Ａ〕程度で漬
るアルミニウムガリウムヒ素（Ｐ −Ａ Ｉ Ｙ Ｇ
ａ ｔ −ｙ Ａ ｓ ）層９とをつづけて成長させる
。ここで、アルミニウム（ＡＩ）ｉ晶比Ｙは０．３であ
る。
素（ＡＩ、 Ｇａ＋−ｙ Ａｓ）層１０とｐ型不純物（
例えばベリリウム（Ｂｅ） ）を１０１８（ｃｍ−”）
程度の高濃度に含み厚さが１ （ｊＬｍ）程度であるガ
リウムヒ素（ｐ−ＧａＡｓ）層８と同じくｐ型不純物（
例えばベリリウム（Ｂｅ））を１０”（ｃｍ−”）程度
の高濃度に含み厚さが１，０００ （″Ａ〕程度で漬
るアルミニウムガリウムヒ素（Ｐ −Ａ Ｉ Ｙ Ｇ
ａ ｔ −ｙ Ａ ｓ ）層９とをつづけて成長させる
。ここで、アルミニウム（ＡＩ）ｉ晶比Ｙは０．３であ
る。
第４図参照
タングステンシリサイド（ＷＳｉ）、チタンタングステ
ン（ＴｉＷ）、または、チタン（Ｔｉ） 、白金（ｐｔ
） 、金（Ａｕ）の三重層等よりなり厚さが約４゜００
０ （Ａ）である金属層を、層９の上に、スパッタ法
等を使用して形成した後、フォトリソグラフィー法を使
用してベース領域上以外から除去してベース電極５を形
成する。つづいて、水素（Ｈ２）プラズマ等を使用して
なすドライエツチング法を、ベース電極５をマスクとし
て実行して、層９と層８とを図示せるようにエツチング
除去する。この時層１０は、深さく厚さ） １００〜１
，０００ （＾〕程オーバーエッチされて、図示され
るように、断面が凸状とされてもよい。
ン（ＴｉＷ）、または、チタン（Ｔｉ） 、白金（ｐｔ
） 、金（Ａｕ）の三重層等よりなり厚さが約４゜００
０ （Ａ）である金属層を、層９の上に、スパッタ法
等を使用して形成した後、フォトリソグラフィー法を使
用してベース領域上以外から除去してベース電極５を形
成する。つづいて、水素（Ｈ２）プラズマ等を使用して
なすドライエツチング法を、ベース電極５をマスクとし
て実行して、層９と層８とを図示せるようにエツチング
除去する。この時層１０は、深さく厚さ） １００〜１
，０００ （＾〕程オーバーエッチされて、図示され
るように、断面が凸状とされてもよい。
第５図参照
エツチング完了後、大気に曝すことなく、選択分子線エ
ピタキシー法を使用して、ｎ型のアルミニウムガリウム
ヒ素（ｎ−ＡｌＸＧａ１−ｘＡ５）層１１．１２をベー
ス領域に隣接して形成する。ここで、アルミニウム（Ａ
Ｉ）混晶比Ｘは０．３である。ただ、層９と層１０のア
ルミニウム（ＡＩ）ｉ晶比Ｙ （０，３）との一致は必
須ではない。換−言すれば、混晶比Ｙはベース中を移動
する電子の損失を防ぐに十分なエネルギー障壁を実現す
るに適する値に選択されればよく、一方、混晶比Ｘはエ
ミッタ電極を向上させ電流利得を高めるに適する値に選
択されればよい。ｎ型不純物（例えばシリコン（Ｓｉ）
）の濃度は５ Ｘ ）０１８（ｃｍ−３）程度が適当
である。厚さはベース領域と正確に一致させプレーナ型
とする必要はない。この厚さを、例えば、１．２ （
ｇｍ）程面にすると、更に損失電子が減少するから、電
流増幅率の向上に有効である。
ピタキシー法を使用して、ｎ型のアルミニウムガリウム
ヒ素（ｎ−ＡｌＸＧａ１−ｘＡ５）層１１．１２をベー
ス領域に隣接して形成する。ここで、アルミニウム（Ａ
Ｉ）混晶比Ｘは０．３である。ただ、層９と層１０のア
ルミニウム（ＡＩ）ｉ晶比Ｙ （０，３）との一致は必
須ではない。換−言すれば、混晶比Ｙはベース中を移動
する電子の損失を防ぐに十分なエネルギー障壁を実現す
るに適する値に選択されればよく、一方、混晶比Ｘはエ
ミッタ電極を向上させ電流利得を高めるに適する値に選
択されればよい。ｎ型不純物（例えばシリコン（Ｓｉ）
）の濃度は５ Ｘ ）０１８（ｃｍ−３）程度が適当
である。厚さはベース領域と正確に一致させプレーナ型
とする必要はない。この厚さを、例えば、１．２ （
ｇｍ）程面にすると、更に損失電子が減少するから、電
流増幅率の向上に有効である。
リフトオフ法等を使用して、エミッタ領域、コレクタ領
域に金ゲルマニウム（Ａｕ＊Ｇｅ）と金（Ａｕ）との二
重層を４，０００ （Ｘ）程度の厚さに形成してエミ
ッタ電極６とコレクタ電極７とを形成して、ラテラルへ
テロ接合構造を有するバイポーラトランジスタを形成す
る。
域に金ゲルマニウム（Ａｕ＊Ｇｅ）と金（Ａｕ）との二
重層を４，０００ （Ｘ）程度の厚さに形成してエミ
ッタ電極６とコレクタ電極７とを形成して、ラテラルへ
テロ接合構造を有するバイポーラトランジスタを形成す
る。
以上の工程をもって製造されたラテラルへテロ接合構造
を有するバイポーラトランジスタのベース領域において
は電子損失が極わめて少なく電流利得が向」ニされてお
り、特に高周波ゲインが大きくされることは構成の説明
に述べたとおりである。
を有するバイポーラトランジスタのベース領域において
は電子損失が極わめて少なく電流利得が向」ニされてお
り、特に高周波ゲインが大きくされることは構成の説明
に述べたとおりである。
本実施例においては、エミッタ領域を構成する第４の半
導体とコレクタ領域を構成する第５の半導体とが同一で
あるが、これは必須な要件ではない。工程上の便利さか
ら選択したものである。
導体とコレクタ領域を構成する第５の半導体とが同一で
あるが、これは必須な要件ではない。工程上の便利さか
ら選択したものである。
なお、本発明に係るラテラルへテロ接合構造を有するバ
イポーラトランジスタを構成しうる半導体が上記の実施
例に記載された半導体に限定されるものではなく、非常
に自由度が大きいものであることは言うまでもない。
イポーラトランジスタを構成しうる半導体が上記の実施
例に記載された半導体に限定されるものではなく、非常
に自由度が大きいものであることは言うまでもない。
（６）発明の詳細
な説明せるとおり、本発明によれば、電流利（ηが大き
く特に大きな高周波ゲインを有するラテラルへテロ接合
構造を有するバイポーラトランジスタを提供することが
できる。
く特に大きな高周波ゲインを有するラテラルへテロ接合
構造を有するバイポーラトランジスタを提供することが
できる。
第１図は従来技術におけるラテラルへテロ接合構造を有
するバイポーラトランジスタの概念的構成図である。第
２図は本発明に係るラテラルへテロ接合構造を有するバ
イポーラトランジスタの概念的構成図である。第３図、
第４図、第５図は本発明の一実施例に係るラテラルへテ
ロ接合構造を有するバイポーラトランジスタの主要製造
工程完了後の基板断面図である。
するバイポーラトランジスタの概念的構成図である。第
２図は本発明に係るラテラルへテロ接合構造を有するバ
イポーラトランジスタの概念的構成図である。第３図、
第４図、第５図は本発明の一実施例に係るラテラルへテ
ロ接合構造を有するバイポーラトランジスタの主要製造
工程完了後の基板断面図である。
Claims (1)
- 第１の半導体層と、前記第１の半導体層の下に配設され
た前記第１の半導体層よりも禁制帯幅の大なる第２の半
導体層と、前記第１の半導体層上に配設された第１の導
電型を有し且つ前記第１の半導体層よりも禁制帯幅の大
なる第３の半導体層と、前記第１乃至第３の半導体層の
積層構造体の側面の一部に少なくとも前記第２の半導体
層に接して配設された第２の導電型を有する第４の半導
体層と、前記第１乃至第３の半導体層の積層構造体の側
面の一部に前記第４の半導体層から離隔し且つ少なくと
も前記第２の半導体層に接して配設された第５の半導体
層とを備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5421783A JPS59181060A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5421783A JPS59181060A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181060A true JPS59181060A (ja) | 1984-10-15 |
Family
ID=12964371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5421783A Pending JPS59181060A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181060A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110774A (ja) * | 1986-10-29 | 1988-05-16 | Sony Corp | ヘテロ接合型バイポ−ラトランジスタ |
| US4829356A (en) * | 1986-05-30 | 1989-05-09 | Telefunken Electronic Gmbh | Lateral transistor with buried semiconductor zone |
| US5102812A (en) * | 1989-11-09 | 1992-04-07 | Bell Communications Research | Method of making a lateral bipolar heterojunction structure |
| US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| US5436192A (en) * | 1989-03-24 | 1995-07-25 | Xerox Corporation | Method of fabricating semiconductor structures via photo induced evaporation enhancement during in situ epitaxial growth |
-
1983
- 1983-03-30 JP JP5421783A patent/JPS59181060A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829356A (en) * | 1986-05-30 | 1989-05-09 | Telefunken Electronic Gmbh | Lateral transistor with buried semiconductor zone |
| JPS63110774A (ja) * | 1986-10-29 | 1988-05-16 | Sony Corp | ヘテロ接合型バイポ−ラトランジスタ |
| US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| US5436192A (en) * | 1989-03-24 | 1995-07-25 | Xerox Corporation | Method of fabricating semiconductor structures via photo induced evaporation enhancement during in situ epitaxial growth |
| US5102812A (en) * | 1989-11-09 | 1992-04-07 | Bell Communications Research | Method of making a lateral bipolar heterojunction structure |
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