JPS63110774A - ヘテロ接合型バイポ−ラトランジスタ - Google Patents
ヘテロ接合型バイポ−ラトランジスタInfo
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- JPS63110774A JPS63110774A JP61257293A JP25729386A JPS63110774A JP S63110774 A JPS63110774 A JP S63110774A JP 61257293 A JP61257293 A JP 61257293A JP 25729386 A JP25729386 A JP 25729386A JP S63110774 A JPS63110774 A JP S63110774A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合型バイポーラトランジスタに関す
る。
る。
本発明は、ヘテロ接合型バイポーラトランジスタにおい
て、真性ベース領域と外部ベース領域との境にヘテロ接
合を有することによって、ペリフェリ効果をな（して高
い電流増巾率を得るようにしたものである。
て、真性ベース領域と外部ベース領域との境にヘテロ接
合を有することによって、ペリフェリ効果をな（して高
い電流増巾率を得るようにしたものである。
ヘテロ接合型バイポーラトランジスタは、シリコンなど
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。叩ち、エ
ミッタ（Ｅ）にＡｊ２ＧａＡＳ１ベース（Ｂ）及びコレ
クタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型バイ
ポーラトランジスタを例にとると、ベース中の多数キャ
リアである正孔は、Ｅ−Ｂ間のバンドギャップ差（ΔＥ
ｇ）のエネルギー障壁のためエミッタ中に拡散すること
ができず、ベース電流は減少し、エミッタからベースへ
の電子の注入効率が増加する。従って、ベース濃度を大
きくし、エミッタ濃度を小さくしても増中度（β＝Ｉｃ
／Ｉｎ）を大きくすることができる。
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。叩ち、エ
ミッタ（Ｅ）にＡｊ２ＧａＡＳ１ベース（Ｂ）及びコレ
クタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型バイ
ポーラトランジスタを例にとると、ベース中の多数キャ
リアである正孔は、Ｅ−Ｂ間のバンドギャップ差（ΔＥ
ｇ）のエネルギー障壁のためエミッタ中に拡散すること
ができず、ベース電流は減少し、エミッタからベースへ
の電子の注入効率が増加する。従って、ベース濃度を大
きくし、エミッタ濃度を小さくしても増中度（β＝Ｉｃ
／Ｉｎ）を大きくすることができる。
これは高速性に関係するベース抵抗とＥ−Ｂ間接合容量
を小さくできることを８味し、シリコン・バイポーラト
ランジスタより高速であることが理論的にも実験的にも
示されている。
を小さくできることを８味し、シリコン・バイポーラト
ランジスタより高速であることが理論的にも実験的にも
示されている。
第３図は、イオン注入技術と金属埋込み技術を駆使した
ＭＩ ＧａＡｓ層 ＧａＡｓプレーナ型へテロ接合型バ
イポーラトランジスタの代表的な構造である。この構造
に係るトランジスタ（１３）の製法例を簡単に説明する
。
ＭＩ ＧａＡｓ層 ＧａＡｓプレーナ型へテロ接合型バ
イポーラトランジスタの代表的な構造である。この構造
に係るトランジスタ（１３）の製法例を簡単に説明する
。
半絶縁性ＧａＡｓ基板（１）上に順次コレクタ電極取出
層（２）となるｎ”−ＧａＡｓ層、コレクタ領域（３）
となるｎ −ＧａＡｓ層、ベース領域（即ち真性ベース
領域）（４）となるｐＧａＡｓ層、エミッタ領域（５）
となるＮ−ｕＧａＡｓｌｔｊ及びキャップ層（６）とな
るｎ −ＧａＡｓ１ｉ、ｎ”−ＧａＡｓ層をエピタキシ
ャル成長した後、先ずエミッタ領域を残すようにｎ”
−ＧａＡｓのキャップ層（６）をエツチング除去し、５
ｉ０２をマスクとしてＭｇをイオン注入した後、アニー
ルによって外部ベース領域（７）を形成する。次に、ポ
ロン又はＨ＋のイオン注入によって素子分離領域（８）
及びベース／コレクタ分離領域（９）を形成する。次に
、コレクタ電極形成領域の５ｉＱ２層（１０）の窓開け
、トレンチ（溝部） （１１）の形成、このトレンチ
（１１）への金泥（１２）の埋込み、によってトランジ
スタ（１３）を作製する。（１４）はベース電極、（１
５）はエミッタ電極、（１６）はコレクタ電極である。
層（２）となるｎ”−ＧａＡｓ層、コレクタ領域（３）
となるｎ −ＧａＡｓ層、ベース領域（即ち真性ベース
領域）（４）となるｐＧａＡｓ層、エミッタ領域（５）
となるＮ−ｕＧａＡｓｌｔｊ及びキャップ層（６）とな
るｎ −ＧａＡｓ１ｉ、ｎ”−ＧａＡｓ層をエピタキシ
ャル成長した後、先ずエミッタ領域を残すようにｎ”
−ＧａＡｓのキャップ層（６）をエツチング除去し、５
ｉ０２をマスクとしてＭｇをイオン注入した後、アニー
ルによって外部ベース領域（７）を形成する。次に、ポ
ロン又はＨ＋のイオン注入によって素子分離領域（８）
及びベース／コレクタ分離領域（９）を形成する。次に
、コレクタ電極形成領域の５ｉＱ２層（１０）の窓開け
、トレンチ（溝部） （１１）の形成、このトレンチ
（１１）への金泥（１２）の埋込み、によってトランジ
スタ（１３）を作製する。（１４）はベース電極、（１
５）はエミッタ電極、（１６）はコレクタ電極である。
一方、第４図に示すようにコレクタ領域を表面層側にし
た所謂コレクタ・トップ型のへテロ接合バイポーラトラ
ンジスタ（１７）も考えられている。
た所謂コレクタ・トップ型のへテロ接合バイポーラトラ
ンジスタ（１７）も考えられている。
このコレクタ・トップ型のへテロ接合バイポーラトラン
ジスタの作製の手順は、エピタキシーの順序が変るだけ
で、はとんど第３図のエミッタ・トップ型のへテロ接合
バイポーラトランジスタ（１３）と同じである。第４図
において、第３図と対応する部分に同一符号を付すも、
（１８）はエミッタ電極取出層となるｎ”−ＧａＡｓ層
、＜５）はエミッタ領域となるＮ −Ｍ ＧａＡｓ層、
（４）はベース領域となるｐ−ＧａＡｓ層、（３）はコ
レクタ領域となるｎ −ＧａＡｓ層、（１９）はコレク
タキャップ層となるｎ” −ＧａＡｓ１ｉ５、（７）は
外部ベース領域である。
ジスタの作製の手順は、エピタキシーの順序が変るだけ
で、はとんど第３図のエミッタ・トップ型のへテロ接合
バイポーラトランジスタ（１３）と同じである。第４図
において、第３図と対応する部分に同一符号を付すも、
（１８）はエミッタ電極取出層となるｎ”−ＧａＡｓ層
、＜５）はエミッタ領域となるＮ −Ｍ ＧａＡｓ層、
（４）はベース領域となるｐ−ＧａＡｓ層、（３）はコ
レクタ領域となるｎ −ＧａＡｓ層、（１９）はコレク
タキャップ層となるｎ” −ＧａＡｓ１ｉ５、（７）は
外部ベース領域である。
ヘテロ接合型バイポーラトランジスタのスイッチング時
間τＳは、 で与えられる。但し、Ｒｂ ：ベース抵抗、ＣＣ：ベー
スーコレクタ間容量、ＲＬ：ｆｉ、荷抵抗、Ｃし＝負荷
容量、τｂ二ベース通過時間である。従ってτ、の低減
化にはＲｂとＣｃの低減化が必要となる。一般的にはコ
レクタ・トップ型へテロ接合バイポーラトランジスタの
方が、エミッタ・トップ型へテロ接合バイポーラトラン
ジスタに比較してＣｃの低減化に有利であるため、高速
性は高いと考えられている。即ち、 （ｉ）コレクタ・
トップ型へテロ接合バイポーラトランジスタはコレクタ
面積が小さいのでコレクターベース間接合容量が小さく
なり、高速性に有利である。一方逆にエミッタ面積は大
きくなるのでエミッターベース間容量は大きくなる。こ
れは短所であるが、しかし、エミッターベース間はへテ
ロ接合であり、ホモ接合に比べて小さくなる。又エミッ
タ濃度は小さいので、本来エミッタ接合容量は小さくで
き大きな問題とはならない。コレクタ容量の減少による
長所の方がはるかに大きく、発表されているシミュレー
ションでもコレクタ・トップ型の方が速い。
間τＳは、 で与えられる。但し、Ｒｂ ：ベース抵抗、ＣＣ：ベー
スーコレクタ間容量、ＲＬ：ｆｉ、荷抵抗、Ｃし＝負荷
容量、τｂ二ベース通過時間である。従ってτ、の低減
化にはＲｂとＣｃの低減化が必要となる。一般的にはコ
レクタ・トップ型へテロ接合バイポーラトランジスタの
方が、エミッタ・トップ型へテロ接合バイポーラトラン
ジスタに比較してＣｃの低減化に有利であるため、高速
性は高いと考えられている。即ち、 （ｉ）コレクタ・
トップ型へテロ接合バイポーラトランジスタはコレクタ
面積が小さいのでコレクターベース間接合容量が小さく
なり、高速性に有利である。一方逆にエミッタ面積は大
きくなるのでエミッターベース間容量は大きくなる。こ
れは短所であるが、しかし、エミッターベース間はへテ
ロ接合であり、ホモ接合に比べて小さくなる。又エミッ
タ濃度は小さいので、本来エミッタ接合容量は小さくで
き大きな問題とはならない。コレクタ容量の減少による
長所の方がはるかに大きく、発表されているシミュレー
ションでもコレクタ・トップ型の方が速い。
（ｉｉ）回路的にみると、ＥＣＬ （エミッタ・カップ
ルド・ロジック）の場合、いくつかのトランジスタのエ
ミッタが共通に接続されてゲートを構成するので、ｎ＋
エミッタ層をアイソレーションなしで共通にすることで
素子面積の縮小化を計ることができる。
ルド・ロジック）の場合、いくつかのトランジスタのエ
ミッタが共通に接続されてゲートを構成するので、ｎ＋
エミッタ層をアイソレーションなしで共通にすることで
素子面積の縮小化を計ることができる。
ところで、第４図に示す構成のコレクタ・トップ型のへ
テロ接合バイポーラトランジスタにおいては、次のよう
な欠点を有している。
テロ接合バイポーラトランジスタにおいては、次のよう
な欠点を有している。
（ｉ）エミッタ領域（５）からベース領域（真性ベース
領域）（４）に注入された電子のうちペリフェリ（周辺
）における電子が拡散長（数μＩＩ＋）の長さだけ外部
ベース領域（７）に拡散して正孔と再結合し、無効ベー
ス電流となる所謂ペリフェリ効果により、素子を小さく
した場合に電流槽中率が下がる。
領域）（４）に注入された電子のうちペリフェリ（周辺
）における電子が拡散長（数μＩＩ＋）の長さだけ外部
ベース領域（７）に拡散して正孔と再結合し、無効ベー
ス電流となる所謂ペリフェリ効果により、素子を小さく
した場合に電流槽中率が下がる。
（ｉｉ）外部ベース領域（７）はコレクタ領域のｎ−Ｇ
ａＡｓ層（３）へのＭｇのイオン注入およびアニールに
よって形成される。コレクタ領域のｎ −ＧａＡｓ層（
３）は１０１６ ｃｍ−３台の低濃度であるので高濃度
のＭｇ注入（１０” ｃｍ−３）とアニール処理によっ
て横方向の拡散が生じコレクタ面積が不安定となる。は
なはだしくはコレクタ領域の消失もあり得る。したがっ
てプロセス・ルールとしてはコレクタ面積を大きくせざ
るを得ず、小さなコレクタ（１μｍ程度）を安定には作
ることができない。また、コレクターベース間容量も完
全にはとり切れない。
ａＡｓ層（３）へのＭｇのイオン注入およびアニールに
よって形成される。コレクタ領域のｎ −ＧａＡｓ層（
３）は１０１６ ｃｍ−３台の低濃度であるので高濃度
のＭｇ注入（１０” ｃｍ−３）とアニール処理によっ
て横方向の拡散が生じコレクタ面積が不安定となる。は
なはだしくはコレクタ領域の消失もあり得る。したがっ
てプロセス・ルールとしてはコレクタ面積を大きくせざ
るを得ず、小さなコレクタ（１μｍ程度）を安定には作
ることができない。また、コレクターベース間容量も完
全にはとり切れない。
（ｉｉｉ ）外部エミッター外部ベース・ワイドギャッ
プ接合もＭｇのイオン注入とアニール処理によって形成
するが、縦方向拡散が大きいとＮ−Ａｌ２ＧａＡｓのエ
ミッタ領域（５）をつき抜けることも考えられる。従っ
て濃度の薄いＮ−Ａ１２ＧａＡｓのエミッタ領域（５）
の厚みを厚くしなければならず、これはエミッタ抵抗の
増大につながり、高速性をおとすことになる。
プ接合もＭｇのイオン注入とアニール処理によって形成
するが、縦方向拡散が大きいとＮ−Ａｌ２ＧａＡｓのエ
ミッタ領域（５）をつき抜けることも考えられる。従っ
て濃度の薄いＮ−Ａ１２ＧａＡｓのエミッタ領域（５）
の厚みを厚くしなければならず、これはエミッタ抵抗の
増大につながり、高速性をおとすことになる。
本発明は、上述の点に鑑み、特にペリフェリ効果をなく
して高い電流項中率を有するヘテロ接合型バイポーラト
ランジスタを提供するものである。
して高い電流項中率を有するヘテロ接合型バイポーラト
ランジスタを提供するものである。
本発明は、化合物半導体基板上にエミ・ツタ領域、ベー
ス領域及びコレクタ領域を形成して成るヘテロ接合型バ
イポーラトランジスタにおいて、ベース領域の真性ベー
ス領域（４０）と外部ベース領域（３４）との境にヘテ
ロ接合を形成するようにして構成する。
ス領域及びコレクタ領域を形成して成るヘテロ接合型バ
イポーラトランジスタにおいて、ベース領域の真性ベー
ス領域（４０）と外部ベース領域（３４）との境にヘテ
ロ接合を形成するようにして構成する。
真性ベース領域（４０）と外部ベース領域（３４）との
境にヘテロ接合が形成されるために、エミッタ領域（３
３）から真性ベース領域（４０）に注入された電子はへ
テロ接合によって外部ベース領域に拡散されない。従っ
てペリフェリに於ける電子の損失がなく高い電流項中率
（β＝Ｉｃ／ｉｓ）が得られる。
境にヘテロ接合が形成されるために、エミッタ領域（３
３）から真性ベース領域（４０）に注入された電子はへ
テロ接合によって外部ベース領域に拡散されない。従っ
てペリフェリに於ける電子の損失がなく高い電流項中率
（β＝Ｉｃ／ｉｓ）が得られる。
以下、第１図を参照して本発明によるコレクタ・トップ
型のへテロ接合バイポーラトランジスタの実施例をその
製法と共に説明する。
型のへテロ接合バイポーラトランジスタの実施例をその
製法と共に説明する。
先ず、第１図Ａに示すように半絶縁性のＧａＡｓ基板（
３１）上にＭＯＣＶＤ （有機金属気相成長）法によっ
て、エミッタ電極取出１（３２）となる厚さ ０．５μ
ｍ、不純物濃度３ Ｘ １０１１０ｌ８’程度のｎ”−
ＧａＡｓ層、エミッタ領域（３３）となる厚さ０．２μ
ｍ、不純物濃度５ Ｘ １０１７ｃｍ−３程度のＮ−Ｍ
ｌｏ、３Ｇａ（１４ＡｓＦｉ、ブロッキング層（外部ベ
ース領域（３６）の一部を構成する”） （３４）と
なる厚さ０．１１Ｊｍ 、不純物濃度５ Ｘ １０１１
０ｌ８’程度のＰ ＡＱｏ、３Ｇａｏ、ｔ ＡＳ！及
び外部ベース領域（３６）の一部を構成する厚さ０．５
μｍ、不純物濃度Ｉ Ｘ １０１１０ｌ９’程度のｐ”
ＧａＡｓ層（３５）を順次成長させる。次にｐ ”
−ＧａＡｓｒｆＪ（３５）上にスパッタ法又はＣＶＤ
（化学気相成長）法によりＳｉ３Ｎ４層（３７）を被
着形成する。このＳ ｉ３Ｎ ４層（３７）に対してホ
トリングラフィ技術により爾後形成すべきコレクタ領域
に対応する部分の窓開けを行い、次いでこのＳ ｉ３Ｎ
４層（３７）をマスクとしてｐゝ−ＧａＡｓ層（３５
）を選択エツチングで除去し、凹部（３８）を形成する
。
３１）上にＭＯＣＶＤ （有機金属気相成長）法によっ
て、エミッタ電極取出１（３２）となる厚さ ０．５μ
ｍ、不純物濃度３ Ｘ １０１１０ｌ８’程度のｎ”−
ＧａＡｓ層、エミッタ領域（３３）となる厚さ０．２μ
ｍ、不純物濃度５ Ｘ １０１７ｃｍ−３程度のＮ−Ｍ
ｌｏ、３Ｇａ（１４ＡｓＦｉ、ブロッキング層（外部ベ
ース領域（３６）の一部を構成する”） （３４）と
なる厚さ０．１１Ｊｍ 、不純物濃度５ Ｘ １０１１
０ｌ８’程度のＰ ＡＱｏ、３Ｇａｏ、ｔ ＡＳ！及
び外部ベース領域（３６）の一部を構成する厚さ０．５
μｍ、不純物濃度Ｉ Ｘ １０１１０ｌ９’程度のｐ”
ＧａＡｓ層（３５）を順次成長させる。次にｐ ”
−ＧａＡｓｒｆＪ（３５）上にスパッタ法又はＣＶＤ
（化学気相成長）法によりＳｉ３Ｎ４層（３７）を被
着形成する。このＳ ｉ３Ｎ ４層（３７）に対してホ
トリングラフィ技術により爾後形成すべきコレクタ領域
に対応する部分の窓開けを行い、次いでこのＳ ｉ３Ｎ
４層（３７）をマスクとしてｐゝ−ＧａＡｓ層（３５
）を選択エツチングで除去し、凹部（３８）を形成する
。
次に、第１図Ｂに示すように凹部（３８）内のｐ ”
−ＧａＡｓＦｌ（３５）の側面にＳ ｉ３Ｎ４による側
壁（３９）を形成する。この側壁（３９）は凹部（３８
）を含む全面にＳ ｉ３Ｎ ４を形成して後異方性エツ
チング例えばＲＩＥ（反応性イオンエツチング）を行う
ことにより形成することができる。次いで、側壁（３９
）をマスクとして凹部（３８）の底面のＰ−Ａ１２Ｇａ
Ａｓ層（３４）を例えば湿式エツチングにより選択的に
除去する。
−ＧａＡｓＦｌ（３５）の側面にＳ ｉ３Ｎ４による側
壁（３９）を形成する。この側壁（３９）は凹部（３８
）を含む全面にＳ ｉ３Ｎ ４を形成して後異方性エツ
チング例えばＲＩＥ（反応性イオンエツチング）を行う
ことにより形成することができる。次いで、側壁（３９
）をマスクとして凹部（３８）の底面のＰ−Ａ１２Ｇａ
Ａｓ層（３４）を例えば湿式エツチングにより選択的に
除去する。
次に、第１図Ｃに示すように選択ＭＯＣＶＤ法により凹
部（３８）内に厚さ０．１μｍ、不純物濃度５×１０１
８ｃｍ”程度のｐ” ＧａＡｓよりなる真性ベース領
域（４０） 、厚さ０．６μｍ、不純物濃度５ Ｘ １
０１６ｃｍ−３程度のｎ −ＧａＡｓよりなるコレクタ
領域（４１）及び厚さ０．１μｍ、不純物濃度５ Ｘ
１０１８ｃｍ−３程度のｎ”−ＧａＡｓよりなるキャッ
プ層（４２）を成長させる。このとき５ｉｒＮ４層（３
７）上にはＧａＡｓは全（析出しない。その後、ボロン
又はＨ＋のイオン注入で絶縁化してエミッタ／ベース分
離領域（４３）及び素子間分離領域（４４）を形成する
。
部（３８）内に厚さ０．１μｍ、不純物濃度５×１０１
８ｃｍ”程度のｐ” ＧａＡｓよりなる真性ベース領
域（４０） 、厚さ０．６μｍ、不純物濃度５ Ｘ １
０１６ｃｍ−３程度のｎ −ＧａＡｓよりなるコレクタ
領域（４１）及び厚さ０．１μｍ、不純物濃度５ Ｘ
１０１８ｃｍ−３程度のｎ”−ＧａＡｓよりなるキャッ
プ層（４２）を成長させる。このとき５ｉｒＮ４層（３
７）上にはＧａＡｓは全（析出しない。その後、ボロン
又はＨ＋のイオン注入で絶縁化してエミッタ／ベース分
離領域（４３）及び素子間分離領域（４４）を形成する
。
次に、エミッタ電極形成領域のＳ ｉ３Ｎ ４層（３７
）を窓開けし、トレンチ（溝部）を形成して後例えばＡ
ｕ／Ｇｅの金属埋込みを行ってエミッタ電極（４５）を
形成する。又、ベース電極形成領域のＳ ｉ３Ｎ ４層
（３７）を窓開けして後、Ｔｉ／ Ｐｔ／ Ａｕ （ノ
ンアロイ）によるベース電極（４６）を形成する。さら
にキャップ層（４２）上にＡｕ／ Ｇｅ／ Ｎｉ （ア
ロイ）によるコレクタ電極（４７）を形成して第１図Ｅ
に示す如き目的のコレクタ・トップ型へテロ接合バイポ
ーラトランジスタ（４８）を得る。
）を窓開けし、トレンチ（溝部）を形成して後例えばＡ
ｕ／Ｇｅの金属埋込みを行ってエミッタ電極（４５）を
形成する。又、ベース電極形成領域のＳ ｉ３Ｎ ４層
（３７）を窓開けして後、Ｔｉ／ Ｐｔ／ Ａｕ （ノ
ンアロイ）によるベース電極（４６）を形成する。さら
にキャップ層（４２）上にＡｕ／ Ｇｅ／ Ｎｉ （ア
ロイ）によるコレクタ電極（４７）を形成して第１図Ｅ
に示す如き目的のコレクタ・トップ型へテロ接合バイポ
ーラトランジスタ（４８）を得る。
かかる構成のコレクタ・トップ型へテロ接合バイポーラ
トランジスタによれば、次のような利点を有する。
トランジスタによれば、次のような利点を有する。
外部ベース領域（３６）及びＰ ＭＩ ＧａＡｓ層
Ｎ −ＡＱＧａＡｓ接合（即ちｐ−ＡＱＧａＡｓのブロ
ック層（３４）とＮ ／ＩＱＧａＡｓのエミッタ領域
（３３）間の接合）の形成には従来の如きイオン注入と
アニールの処理法を用いていないので、素子構造及び特
性上の変動がなく、再現性がよい。特にコレクタ面積は
設計遺りに得られる。コレクタ領域（４１）の大きさは
りソグラフィで決められた大きさとなる。またコレクタ
領域（４１）は側壁（３９）を利用しているのでリソグ
ラフィ・ルールで決まる大きさより小さくすることがで
きる。
Ｎ −ＡＱＧａＡｓ接合（即ちｐ−ＡＱＧａＡｓのブロ
ック層（３４）とＮ ／ＩＱＧａＡｓのエミッタ領域
（３３）間の接合）の形成には従来の如きイオン注入と
アニールの処理法を用いていないので、素子構造及び特
性上の変動がなく、再現性がよい。特にコレクタ面積は
設計遺りに得られる。コレクタ領域（４１）の大きさは
りソグラフィで決められた大きさとなる。またコレクタ
領域（４１）は側壁（３９）を利用しているのでリソグ
ラフィ・ルールで決まる大きさより小さくすることがで
きる。
コレクタ領域（４１）と外部ベース領域となるｐＧａＡ
ｓ層（３５）とはＧａＡｓより誘電率の小さな絶縁層即
ちＳｉ３Ｎ＋の側壁（３９）で仕切られており、コレク
ターベース間の外部接合容量は真性領域のそれに比較し
て無視できる程小さくなる。
ｓ層（３５）とはＧａＡｓより誘電率の小さな絶縁層即
ちＳｉ３Ｎ＋の側壁（３９）で仕切られており、コレク
ターベース間の外部接合容量は真性領域のそれに比較し
て無視できる程小さくなる。
又、真性ベース領域（４０）と外部ベース領域即ちブロ
ック層（３４） との境がｐ −ＧａＡｓ層 Ｐ −Ｍ
ＧａＡｓのへテロ接合構造となっているため、エミッタ
領域（３３）から真性ベース領域（４０）に注入された
電子は外部ベース領域（３６）へ拡散できない。これは
ペリフェリに於ける電子の損失がなくなることでありＣ
Ｉ！１１ちペリフェリ効果がなくなり、）活性領域が数
μｍと小さくなっても、又低電流領域に於いても高い電
流項中率（β−Ｉｃ／Ｉｓ）が得られる。外部ベース領
域となるｐ −ＧａＡｓ層（３５）が不純物濃度が１０
” ｃｍ−３以上のｐ −ＧａＡｓで形成されるので、
外部ベース抵抗は非常に小さくなる。
ック層（３４） との境がｐ −ＧａＡｓ層 Ｐ −Ｍ
ＧａＡｓのへテロ接合構造となっているため、エミッタ
領域（３３）から真性ベース領域（４０）に注入された
電子は外部ベース領域（３６）へ拡散できない。これは
ペリフェリに於ける電子の損失がなくなることでありＣ
Ｉ！１１ちペリフェリ効果がなくなり、）活性領域が数
μｍと小さくなっても、又低電流領域に於いても高い電
流項中率（β−Ｉｃ／Ｉｓ）が得られる。外部ベース領
域となるｐ −ＧａＡｓ層（３５）が不純物濃度が１０
” ｃｍ−３以上のｐ −ＧａＡｓで形成されるので、
外部ベース抵抗は非常に小さくなる。
さらに、ＭＯＣＶＤ法によって外部ベース領域（３６）
が形成されるので、従来のイオン注入、アニール法の場
合の如き外部ベース領域がワイドギャップのエミッタ領
域をつき１友けることがなく、従って不純物濃度の薄い
Ｎ−Ａ＋２ＧａＡｓのエミッタ領域（３３）の厚さは従
来に比較して、薄くすることができエミッタ抵抗を低減
することができる。
が形成されるので、従来のイオン注入、アニール法の場
合の如き外部ベース領域がワイドギャップのエミッタ領
域をつき１友けることがなく、従って不純物濃度の薄い
Ｎ−Ａ＋２ＧａＡｓのエミッタ領域（３３）の厚さは従
来に比較して、薄くすることができエミッタ抵抗を低減
することができる。
このように、ベース−コレクタ間容量Ｃｃを極限まで小
さく、又ベース抵抗Ｒｈも非常に小さくすることができ
るので、より高速化が可能となり、且つペリフェリ効果
がないので１μｍ程度の素子においても高い電流項中率
が得られる。
さく、又ベース抵抗Ｒｈも非常に小さくすることができ
るので、より高速化が可能となり、且つペリフェリ効果
がないので１μｍ程度の素子においても高い電流項中率
が得られる。
第２図は本発明の他の実施例を示すもので、エミッタを
共通接続した複数のトランジスタから成る回路構成に通
用した場合である。製法は上述と同じである。又第１図
と対応する部分に同一符号を付して重複説明を省略する
。
共通接続した複数のトランジスタから成る回路構成に通
用した場合である。製法は上述と同じである。又第１図
と対応する部分に同一符号を付して重複説明を省略する
。
本発明によれば、ヘテロ接合型バイポーラトランジスタ
において、真性ベース領域と外部ベース領域との境にヘ
テロ接合を有する構成としたことにより、エミッタ領域
から真性ベース領域へ注入されたキャリアのペリフェリ
での再結合、所謂ペリフェリ効果がなくなる。従って小
さい素子においても電流増ｒｌｌ率の商いへテロ接合型
バイポーラトランジスタが得られる。
において、真性ベース領域と外部ベース領域との境にヘ
テロ接合を有する構成としたことにより、エミッタ領域
から真性ベース領域へ注入されたキャリアのペリフェリ
での再結合、所謂ペリフェリ効果がなくなる。従って小
さい素子においても電流増ｒｌｌ率の商いへテロ接合型
バイポーラトランジスタが得られる。
【図面の簡単な説明】
第１図Ａ−Ｅは本発明によるヘテロ接合型バイポーラト
ランジスタの一実施例を示す製造工程図、第２図は本発
明の他の実施例を示す断面図、第３図及び第４図は夫々
従来のヘテロ接合型バイポーラトランジスタの例を示す
断面図である。 （３１）は半絶縁性ＧａＡｓ基板、（３２）はエミッタ
電極取出層、（３３）はエミッタ領域、（３４）はＰ−
Ｍｌ、ＧａＡｓのブロック層、 （３５）はｐ” −Ｇ
ａＡｓ層、（３６）は外部ベース領域、（４０）はベー
ス領域、（４１）はコレクタ領域、（４２）はキャップ
層である。 同 松隈秀盛
ランジスタの一実施例を示す製造工程図、第２図は本発
明の他の実施例を示す断面図、第３図及び第４図は夫々
従来のヘテロ接合型バイポーラトランジスタの例を示す
断面図である。 （３１）は半絶縁性ＧａＡｓ基板、（３２）はエミッタ
電極取出層、（３３）はエミッタ領域、（３４）はＰ−
Ｍｌ、ＧａＡｓのブロック層、 （３５）はｐ” −Ｇ
ａＡｓ層、（３６）は外部ベース領域、（４０）はベー
ス領域、（４１）はコレクタ領域、（４２）はキャップ
層である。 同 松隈秀盛
Claims (1)
- 【特許請求の範囲】 化合物半導体基板上にエミッタ領域、ベース領域及びコ
レクタ領域が形成されて成るヘテロ接合型バイポーラト
ランジスタにおいて、 上記ベース領域の真性ベース領域と外部ベース領域との
境にヘテロ接合を有して成ることを特徴とするヘテロ接
合型バイポーラトランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257293A JP2590842B2 (ja) | 1986-10-29 | 1986-10-29 | ヘテロ接合型バイポーラトランジスタ |
| KR1019870010563A KR950014277B1 (ko) | 1986-10-29 | 1987-09-24 | 헤테로 접합형 바이폴러트랜지스터 |
| DE3736693A DE3736693C2 (de) | 1986-10-29 | 1987-10-29 | Bipolarer Transistor mit Heteroübergang |
| FR878715016A FR2606214B1 (fr) | 1986-10-29 | 1987-10-29 | Transistor bipolaire du type heterojonction |
| US07/376,904 US4903104A (en) | 1986-10-29 | 1989-07-05 | Heterojunctional collector-top type bi-polar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257293A JP2590842B2 (ja) | 1986-10-29 | 1986-10-29 | ヘテロ接合型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110774A true JPS63110774A (ja) | 1988-05-16 |
| JP2590842B2 JP2590842B2 (ja) | 1997-03-12 |
Family
ID=17304356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257293A Expired - Fee Related JP2590842B2 (ja) | 1986-10-29 | 1986-10-29 | ヘテロ接合型バイポーラトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4903104A (ja) |
| JP (1) | JP2590842B2 (ja) |
| KR (1) | KR950014277B1 (ja) |
| DE (1) | DE3736693C2 (ja) |
| FR (1) | FR2606214B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5154080A (en) * | 1986-10-29 | 1992-10-13 | Westinghouse Electric Corp. | Integrated check valve testing system |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| US5132765A (en) * | 1989-09-11 | 1992-07-21 | Blouse Jeffrey L | Narrow base transistor and method of fabricating same |
| JP3210657B2 (ja) * | 1989-11-27 | 2001-09-17 | 株式会社日立製作所 | ヘテロ接合バイポーラトランジスタ |
| US5027182A (en) * | 1990-10-11 | 1991-06-25 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | High-gain AlGaAs/GaAs double heterojunction Darlington phototransistors for optical neural networks |
| JPH0785476B2 (ja) * | 1991-06-14 | 1995-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | エミッタ埋め込み型バイポーラ・トランジスタ構造 |
| JPH0529332A (ja) * | 1991-07-22 | 1993-02-05 | Rohm Co Ltd | ヘテロ接合バイポーラトランジスタとその製造方法 |
| JPH06104273A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 半導体装置 |
| US5557131A (en) * | 1992-10-19 | 1996-09-17 | At&T Global Information Solutions Company | Elevated emitter for double poly BICMOS devices |
| US5365089A (en) * | 1992-12-23 | 1994-11-15 | International Business Machines Corporation | Double heterojunction bipolar transistor and the method of manufacture therefor |
| JPH10294491A (ja) * | 1997-04-22 | 1998-11-04 | Toshiba Corp | 半導体発光素子およびその製造方法ならびに発光装置 |
| US6936519B2 (en) * | 2002-08-19 | 2005-08-30 | Chartered Semiconductor Manufacturing, Ltd. | Double polysilicon bipolar transistor and method of manufacture therefor |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181060A (ja) * | 1983-03-30 | 1984-10-15 | Fujitsu Ltd | 半導体装置 |
| JPS6231165A (ja) * | 1985-08-02 | 1987-02-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合化合物半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208873A (ja) * | 1983-05-13 | 1984-11-27 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS60253267A (ja) * | 1984-05-29 | 1985-12-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPS6158268A (ja) * | 1984-08-30 | 1986-03-25 | Fujitsu Ltd | 高速半導体装置 |
| JPH0614536B2 (ja) * | 1985-09-17 | 1994-02-23 | 株式会社東芝 | バイポ−ラ集積回路 |
| JPH06119167A (ja) * | 1992-10-06 | 1994-04-28 | Nec Corp | ディジタル信号処理回路 |
-
1986
- 1986-10-29 JP JP61257293A patent/JP2590842B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-24 KR KR1019870010563A patent/KR950014277B1/ko not_active IP Right Cessation
- 1987-10-29 FR FR878715016A patent/FR2606214B1/fr not_active Expired
- 1987-10-29 DE DE3736693A patent/DE3736693C2/de not_active Expired - Fee Related
-
1989
- 1989-07-05 US US07/376,904 patent/US4903104A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181060A (ja) * | 1983-03-30 | 1984-10-15 | Fujitsu Ltd | 半導体装置 |
| JPS6231165A (ja) * | 1985-08-02 | 1987-02-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合化合物半導体装置 |
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|---|---|---|---|---|
| US5154080A (en) * | 1986-10-29 | 1992-10-13 | Westinghouse Electric Corp. | Integrated check valve testing system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3736693A1 (de) | 1988-05-11 |
| FR2606214A1 (fr) | 1988-05-06 |
| KR950014277B1 (ko) | 1995-11-24 |
| US4903104A (en) | 1990-02-20 |
| JP2590842B2 (ja) | 1997-03-12 |
| DE3736693C2 (de) | 2001-10-18 |
| KR880005688A (ko) | 1988-06-30 |
| FR2606214B1 (fr) | 1989-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |