JPH06119167A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH06119167A JPH06119167A JP26695392A JP26695392A JPH06119167A JP H06119167 A JPH06119167 A JP H06119167A JP 26695392 A JP26695392 A JP 26695392A JP 26695392 A JP26695392 A JP 26695392A JP H06119167 A JPH06119167 A JP H06119167A
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- JP
- Japan
- Prior art keywords
- coefficient
- offset
- memory
- adder
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】ディジタルフィルタ等のプログラムの係数デー
タの変更を短時間で且つ容易にすることにある。 【構成】係数メモリ９のオフセット値を格納するオフセ
ットレジスタ２〜５と、オフセットレジスタ２〜５の値
およびインストラクションメモリ１０が指定する係数ポ
インタ６の値を加算する加算器８とを有する。
タの変更を短時間で且つ容易にすることにある。 【構成】係数メモリ９のオフセット値を格納するオフセ
ットレジスタ２〜５と、オフセットレジスタ２〜５の値
およびインストラクションメモリ１０が指定する係数ポ
インタ６の値を加算する加算器８とを有する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理回路
に関する。
に関する。
【０００２】
【従来の技術】従来のディジタル信号処理回路は、ディ
ジタルフィルタ等の係数を決めるために用いられてい
る。しかも、マイコンからの指示によりアクセスされる
各種のメモリ等を用いて構成される。
ジタルフィルタ等の係数を決めるために用いられてい
る。しかも、マイコンからの指示によりアクセスされる
各種のメモリ等を用いて構成される。
【０００３】図５は従来の一例を示すディジタル信号処
理回路のブロック図である。図５に示すように、従来の
ディジタル信号処理回路は、マイコン１２からの指示を
端子ＳＩを介して受信するマイコン用のインターフェー
ス部１３と、インストラクションを格納し且つインター
フェース部１３からアクセスされるインストラクション
メモリ１０ａと、係数データを格納する係数メモリ９ａ
と、この係数メモリ９ａのアドレスを指す係数ポインタ
６と、バス７とを備えている。かかる処理回路におい
て、係数メモ９ａは０番地から（ｎ−１）番地にそれぞ
れ係数データａ0からａn-1 を格納している。この係数
メモリ９ａの特性を変更する時は、新たな係数データを
外部のマイコン１２からロードして係数メモリ９ａの０
〜（ｎ−１）番地に格納するか、又は、インストラクシ
ョンメモリ１０ａか指定する係数ポンインタ６の値を外
部マイコン１２からロードする必要がある。
理回路のブロック図である。図５に示すように、従来の
ディジタル信号処理回路は、マイコン１２からの指示を
端子ＳＩを介して受信するマイコン用のインターフェー
ス部１３と、インストラクションを格納し且つインター
フェース部１３からアクセスされるインストラクション
メモリ１０ａと、係数データを格納する係数メモリ９ａ
と、この係数メモリ９ａのアドレスを指す係数ポインタ
６と、バス７とを備えている。かかる処理回路におい
て、係数メモ９ａは０番地から（ｎ−１）番地にそれぞ
れ係数データａ0からａn-1 を格納している。この係数
メモリ９ａの特性を変更する時は、新たな係数データを
外部のマイコン１２からロードして係数メモリ９ａの０
〜（ｎ−１）番地に格納するか、又は、インストラクシ
ョンメモリ１０ａか指定する係数ポンインタ６の値を外
部マイコン１２からロードする必要がある。
【０００４】図６は図５における係数メモリのデータを
用いるディジタルフィルタの概略図である。図６に示す
ように、かかるディジタルフィルタは入力データを順次
遅延させる遅延素子１３と、これらの入力データおよび
遅延素子１３の出力データに前述した係数メモリ９ａの
係数データａ0 〜ａn-1 を乗算する乗算器１４と、これ
ら乗算器１４の出力を加算してフィルタ出力とする加算
器１５とを備えている。このようにディジタルフィルタ
は係数データを乗算に使用しており、演算特性を決定づ
けている。
用いるディジタルフィルタの概略図である。図６に示す
ように、かかるディジタルフィルタは入力データを順次
遅延させる遅延素子１３と、これらの入力データおよび
遅延素子１３の出力データに前述した係数メモリ９ａの
係数データａ0 〜ａn-1 を乗算する乗算器１４と、これ
ら乗算器１４の出力を加算してフィルタ出力とする加算
器１５とを備えている。このようにディジタルフィルタ
は係数データを乗算に使用しており、演算特性を決定づ
けている。
【０００５】
【発明が解決しようとする課題】上述した従来のディジ
タル信号処理回路は、ディジタルフィルタ等のプログラ
ムの特性を変更するにあたっては、インストラクション
メモリの指定する係数ポインタの値を変更するかあるい
は新たな係数データをロードする必要があるので、特性
変更を行うための時間を必要とするだけではなく、外部
マイコンの負担も大きくなるという欠点がある。また、
係数メモリをＲＯＭで構成した場合、係数データの変更
が不可能になるという欠点がある。
タル信号処理回路は、ディジタルフィルタ等のプログラ
ムの特性を変更するにあたっては、インストラクション
メモリの指定する係数ポインタの値を変更するかあるい
は新たな係数データをロードする必要があるので、特性
変更を行うための時間を必要とするだけではなく、外部
マイコンの負担も大きくなるという欠点がある。また、
係数メモリをＲＯＭで構成した場合、係数データの変更
が不可能になるという欠点がある。
【０００６】本発明の目的は、かかる特性変更を行うた
めのロード時間を短縮し、係数メモリをＲＯＭで構成し
た場合でも係数データの変更を容易にすることのできる
ディジタル信号処理回路を提供することにある。
めのロード時間を短縮し、係数メモリをＲＯＭで構成し
た場合でも係数データの変更を容易にすることのできる
ディジタル信号処理回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のディジタル信号
処理回路は、オフセット値設定信号に基づきオフセット
値を格納する複数のオフセットレジスタと、指定プログ
ロムを格納するインストラクションメモリと、前記イン
ストラクションメモリの指示により係数を指定される係
数ポインタと、前記オフセットレジスタの値および前記
係数ポインタの値を加算する加算器と、係数データをブ
ロックに分割して格納し前記加算器の出力によりアドレ
ス指定される係数メモリとを有して構成される。
処理回路は、オフセット値設定信号に基づきオフセット
値を格納する複数のオフセットレジスタと、指定プログ
ロムを格納するインストラクションメモリと、前記イン
ストラクションメモリの指示により係数を指定される係
数ポインタと、前記オフセットレジスタの値および前記
係数ポインタの値を加算する加算器と、係数データをブ
ロックに分割して格納し前記加算器の出力によりアドレ
ス指定される係数メモリとを有して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すディジタル
信号処理回路のブロック図である。図１に示すように、
本実施例はオフセット値設定信号Ｓ１，Ｓ２の相補信号
の論理積をとるＡＮＤ回路１と、そのＡＮＤ回路１の出
力によりイネーブルにされる複数のオフセットレジスタ
２〜５と、インストラクションを記憶しているインスト
ラクションメモリ１０と、バス７に接続された係数ポイ
ンタ６と、オフセットレジスタ２〜５の出力０，Ｎ１〜
Ｎ３と係数ポインタ６の出力を加算する加算器８と、係
数を記憶し加算器８の出力によりアクセスされる係数メ
モリ９とを有する。オフセットレジスタ２からオフセッ
トレジスタ５までのオフセット値は、前述したように、
それぞれ０，Ｎ１，Ｎ２，Ｎ３となっている。オフセッ
ト値設定信号Ｓ１，Ｓ２はオフセットレジスタ２〜５の
うちどれか１つを選択するための信号であり、Ｓ１＝Ｓ
２＝Ｌの時はオフセットレジスタ２を選択し、Ｓ１＝
Ｌ，Ｓ２＝Ｈの時はオフセットレジスタ３、Ｓ１＝Ｈ，
Ｓ２＝Ｌの時はオフセットレジスタ４、Ｓ１＝Ｓ２＝Ｈ
の時はオフセットレジスタ５をそれぞれ選択する。ま
た、インストラクションメモリ１０は係数ポインタ６を
指定するプログラムを格納している。
て説明する。図１は本発明の一実施例を示すディジタル
信号処理回路のブロック図である。図１に示すように、
本実施例はオフセット値設定信号Ｓ１，Ｓ２の相補信号
の論理積をとるＡＮＤ回路１と、そのＡＮＤ回路１の出
力によりイネーブルにされる複数のオフセットレジスタ
２〜５と、インストラクションを記憶しているインスト
ラクションメモリ１０と、バス７に接続された係数ポイ
ンタ６と、オフセットレジスタ２〜５の出力０，Ｎ１〜
Ｎ３と係数ポインタ６の出力を加算する加算器８と、係
数を記憶し加算器８の出力によりアクセスされる係数メ
モリ９とを有する。オフセットレジスタ２からオフセッ
トレジスタ５までのオフセット値は、前述したように、
それぞれ０，Ｎ１，Ｎ２，Ｎ３となっている。オフセッ
ト値設定信号Ｓ１，Ｓ２はオフセットレジスタ２〜５の
うちどれか１つを選択するための信号であり、Ｓ１＝Ｓ
２＝Ｌの時はオフセットレジスタ２を選択し、Ｓ１＝
Ｌ，Ｓ２＝Ｈの時はオフセットレジスタ３、Ｓ１＝Ｈ，
Ｓ２＝Ｌの時はオフセットレジスタ４、Ｓ１＝Ｓ２＝Ｈ
の時はオフセットレジスタ５をそれぞれ選択する。ま
た、インストラクションメモリ１０は係数ポインタ６を
指定するプログラムを格納している。
【０００９】図２は図１に示す係数メモリの構成図であ
る。図２に示すように、かかる係数メモリ９は０番地〜
（Ｎ１−１）番地の係数データとしてそれぞれａ0 〜ａ
N1-1を記憶しており、同様にＮ１番地〜（Ｎ２−１）番
地の係数データとしてそれぞれａN1〜ａN2-1を、Ｎ２番
地〜（Ｎ３−１）番地の係数データとしてそれぞれａN2
〜ａN3-1をＮ３番地〜（Ｎ４−１）番地の係数としてそ
れぞれａN3〜ａN4-1を記憶している。このように、係数
メモリ９は係数データをブロックに分割している。
る。図２に示すように、かかる係数メモリ９は０番地〜
（Ｎ１−１）番地の係数データとしてそれぞれａ0 〜ａ
N1-1を記憶しており、同様にＮ１番地〜（Ｎ２−１）番
地の係数データとしてそれぞれａN1〜ａN2-1を、Ｎ２番
地〜（Ｎ３−１）番地の係数データとしてそれぞれａN2
〜ａN3-1をＮ３番地〜（Ｎ４−１）番地の係数としてそ
れぞれａN3〜ａN4-1を記憶している。このように、係数
メモリ９は係数データをブロックに分割している。
【００１０】かかるディジタル信号処理回路の動作につ
いて説明する。まず、係数データａ0 〜ａN1-1のディジ
タルフィルタに使用する場合、オフセット値設定信号Ｓ
１，Ｓ２をＬにしてオフセットレジスタ２を選択し、加
算器８に対しオフセット値０を出力する。次に、インス
トラクションメモリ１０が指定する係数ポインタ６の出
力と前述したオフセット値０とを加算器８で加算し、係
数メモリ９のアドレス０〜（Ｎ１−１）番地を指定す
る。
いて説明する。まず、係数データａ0 〜ａN1-1のディジ
タルフィルタに使用する場合、オフセット値設定信号Ｓ
１，Ｓ２をＬにしてオフセットレジスタ２を選択し、加
算器８に対しオフセット値０を出力する。次に、インス
トラクションメモリ１０が指定する係数ポインタ６の出
力と前述したオフセット値０とを加算器８で加算し、係
数メモリ９のアドレス０〜（Ｎ１−１）番地を指定す
る。
【００１１】このようにしてディジタルフィルタ用の係
数データが出力されるが、ディジタルフィルタの係数デ
ータを変更する場合は、オフセット値設定信号Ｓ１，Ｓ
２の値を変更してオフセットレジスタ２〜５の選択を変
更する。これにより、オフセット値が変更されるので、
係数メモリ９のアドレスも変更される。すなわち、係数
メモリ９から読み出される係数データが変更される。
数データが出力されるが、ディジタルフィルタの係数デ
ータを変更する場合は、オフセット値設定信号Ｓ１，Ｓ
２の値を変更してオフセットレジスタ２〜５の選択を変
更する。これにより、オフセット値が変更されるので、
係数メモリ９のアドレスも変更される。すなわち、係数
メモリ９から読み出される係数データが変更される。
【００１２】図３は本発明の他の実施例を示すディジタ
ル信号処理回路のブロック図である。図３に示すよう
に、本実施例は前述した一実施例と比べてオフセットレ
ジスタ２〜５の選択をカウンタ１１を設けて行なう点が
相違し、その他は同様である。従って、本実施例では１
つのオフセット値設定信号Ｓ１のみを用いてオフセッオ
ト値を設定することができるという利点がある。
ル信号処理回路のブロック図である。図３に示すよう
に、本実施例は前述した一実施例と比べてオフセットレ
ジスタ２〜５の選択をカウンタ１１を設けて行なう点が
相違し、その他は同様である。従って、本実施例では１
つのオフセット値設定信号Ｓ１のみを用いてオフセッオ
ト値を設定することができるという利点がある。
【００１３】また、図４は図３に示すカウンタの構成図
である。図４に示すように、このカウンタ１１は複数の
フリップ・フロップ１２を縦属接続して構成される。
である。図４に示すように、このカウンタ１１は複数の
フリップ・フロップ１２を縦属接続して構成される。
【００１４】
【発明の効果】以上説明したように、本発明のディジタ
ル信号処理回路は、係数メモリのオフセット値を格納す
る複数のオフセットレジスタと、これらオフセットレジ
スタの値およびインストラクションメモリが指定する係
数ポインタの値を加算する加算器とを有することによ
り、ディジタルフィルタ等の特性の変更をオフセット値
の変更だけで可能とするので、マイコンから係数データ
をロードする時間若しくはインストラクションメモリが
指定する係数ポインタの値をロードする時間を削減でき
るという効果がある。また、本発明は係数メモリをＲＯ
Ｍで構成しても、係数データの変更が可能であるという
効果がある。
ル信号処理回路は、係数メモリのオフセット値を格納す
る複数のオフセットレジスタと、これらオフセットレジ
スタの値およびインストラクションメモリが指定する係
数ポインタの値を加算する加算器とを有することによ
り、ディジタルフィルタ等の特性の変更をオフセット値
の変更だけで可能とするので、マイコンから係数データ
をロードする時間若しくはインストラクションメモリが
指定する係数ポインタの値をロードする時間を削減でき
るという効果がある。また、本発明は係数メモリをＲＯ
Ｍで構成しても、係数データの変更が可能であるという
効果がある。
【図１】本発明の一実施例を示すディジタル信号処理回
路のブロック図である。
路のブロック図である。
【図２】図１に示す係数メモリの構成図である。
【図３】本発明の他の実施例を示すディジタル信号処理
回路のブロック図である。
回路のブロック図である。
【図４】図３に示すカウンタの構成図である。
【図５】従来の一例を示すディジタル信号処理回路のブ
ロック図である。
ロック図である。
【図６】図５における係数メモリのデータを用いるディ
ジタルフィルタの概略図である。
ジタルフィルタの概略図である。
１ ＡＮＤ回路 ２〜５ オフセットレジスタ ６ 係数ポインタ ８ 加算器 ９ 係数メモリ １０ インストラクションメモリ １１ カウンタ １２ フリップ・フロップ Ｓ１，Ｓ２ オフセット値設定信号
Claims (2)
- 【請求項１】 オフセット値設定信号に基づきオフセッ
ト値を格納する複数のオフセットレジスタと、指定プロ
グロムを格納するインストラクションメモリと、前記イ
ンストラクションメモリの指示により係数を指定される
係数ポインタと、前記オフセットレジスタの値および前
記係数ポインタの値を加算する加算器と、係数データを
ブロックに分割して格納し前記加算器の出力によりアド
レス指定される係数メモリとを有することを特徴とする
ディジラル信号処理回路。 - 【請求項２】 前記オフセットレジスタは、オフセット
値設定信号をカウンタによりイネーブルにされる請求項
１記載のディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695392A JPH06119167A (ja) | 1992-10-06 | 1992-10-06 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695392A JPH06119167A (ja) | 1992-10-06 | 1992-10-06 | ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119167A true JPH06119167A (ja) | 1994-04-28 |
Family
ID=17437989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26695392A Pending JPH06119167A (ja) | 1992-10-06 | 1992-10-06 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119167A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833517A (en) * | 1987-04-27 | 1989-05-23 | International Business Machines Corporation | Theta device with improved base contact |
| US4903104A (en) * | 1986-10-29 | 1990-02-20 | Sony Corporation | Heterojunctional collector-top type bi-polar transistor |
| US7133730B1 (en) | 1999-06-15 | 2006-11-07 | Yamaha Corporation | Audio apparatus, controller, audio system, and method of controlling audio apparatus |
-
1992
- 1992-10-06 JP JP26695392A patent/JPH06119167A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903104A (en) * | 1986-10-29 | 1990-02-20 | Sony Corporation | Heterojunctional collector-top type bi-polar transistor |
| US4833517A (en) * | 1987-04-27 | 1989-05-23 | International Business Machines Corporation | Theta device with improved base contact |
| US7133730B1 (en) | 1999-06-15 | 2006-11-07 | Yamaha Corporation | Audio apparatus, controller, audio system, and method of controlling audio apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |