JP2522239B2 - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
- Publication number
- JP2522239B2 JP2522239B2 JP59044242A JP4424284A JP2522239B2 JP 2522239 B2 JP2522239 B2 JP 2522239B2 JP 59044242 A JP59044242 A JP 59044242A JP 4424284 A JP4424284 A JP 4424284A JP 2522239 B2 JP2522239 B2 JP 2522239B2
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- signal processing
- bit
- arithmetic circuit
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えばディジタル化されたオーディオ信号
を処理する際に使用されるディジタル信号処理装置に関
する。
を処理する際に使用されるディジタル信号処理装置に関
する。
背景技術とその問題点 例えばオーディオ信号をディジタル化し、このディジ
タル信号を演算処理して各種フィルタ等の特性を得るこ
とができる。第１図はそのための基本的な構成例を示
し、図において入力短資（１）からのディジタル・オー
ディオ信号が乗算係数Ｋの乗算器（２）、加算器
（３），（４）を通じて出力端子（５）に出力される。
この加算器（３），（４）の間の信号が、それぞれ遅延
量Z-1の遅延回路（61），（62）・・・（6n）の縦続回
路に供給される。これらの遅延回路（61）〜（6n）の出
力がそれぞれ乗算係数a1,a2・・・anの乗算器（71），
（72）・・・（7n）を通じて前方の加算器（４）に供給
される。また遅延回路（61），（62）・・・（6n）の出
力がそれぞれ乗算係数b1,b2・・・bnの乗算器（81），
（82）・・・（8n）を通じて後方の加算器（３）に供給
される。
タル信号を演算処理して各種フィルタ等の特性を得るこ
とができる。第１図はそのための基本的な構成例を示
し、図において入力短資（１）からのディジタル・オー
ディオ信号が乗算係数Ｋの乗算器（２）、加算器
（３），（４）を通じて出力端子（５）に出力される。
この加算器（３），（４）の間の信号が、それぞれ遅延
量Z-1の遅延回路（61），（62）・・・（6n）の縦続回
路に供給される。これらの遅延回路（61）〜（6n）の出
力がそれぞれ乗算係数a1,a2・・・anの乗算器（71），
（72）・・・（7n）を通じて前方の加算器（４）に供給
される。また遅延回路（61），（62）・・・（6n）の出
力がそれぞれ乗算係数b1,b2・・・bnの乗算器（81），
（82）・・・（8n）を通じて後方の加算器（３）に供給
される。
この回路において、入力端子（１）から出力端子
（５）までの伝達関数は、 で表される。従って上述のK,a1〜an,b1〜bnの各係数を
変更することにより、任意の周波数特性のローパスフィ
ルタ、ハイパスフィルタ、バンドパスフィルタ等のフィ
ルタを得ることができる。
（５）までの伝達関数は、 で表される。従って上述のK,a1〜an,b1〜bnの各係数を
変更することにより、任意の周波数特性のローパスフィ
ルタ、ハイパスフィルタ、バンドパスフィルタ等のフィ
ルタを得ることができる。
そこで上述の回路を複数段（例えば８段）縦続に接続
し、それぞれの回路の特性を第２図に示すように、それ
ぞれ任意の周波数帯域f1〜f8で変化し他はフラットな特
性とすると共に、この変化点の増幅または減衰のレベル
をそれぞれ独立に調整できるようにすることで、いわゆ
るグラフィックイコライザを構成することができる。
し、それぞれの回路の特性を第２図に示すように、それ
ぞれ任意の周波数帯域f1〜f8で変化し他はフラットな特
性とすると共に、この変化点の増幅または減衰のレベル
をそれぞれ独立に調整できるようにすることで、いわゆ
るグラフィックイコライザを構成することができる。
これによれば、全ての処理をディジタルで行っている
ので、実用化されているPCMオーディオ信号等の処理を
行う場合に、従来のアナログ処理によって生じる音質劣
化等のおそれがなく、良好かつ正確な処理を容易に行う
ことができる。
ので、実用化されているPCMオーディオ信号等の処理を
行う場合に、従来のアナログ処理によって生じる音質劣
化等のおそれがなく、良好かつ正確な処理を容易に行う
ことができる。
ところで上述の回路を形成する場合に、現実には乗算
器、加算器、係数用のレジスタ等を内蔵するディジタル
信号処理ユニット（DSP）を用いる。
器、加算器、係数用のレジスタ等を内蔵するディジタル
信号処理ユニット（DSP）を用いる。
すなわち第３図において、入力端子（１）からのデー
タがDSP（10）に供給され、このDSP（10）から出力端子
（５）に出力される。このDSPB（10）にデータの記憶遅
延用のランダムアクセスメモリ（RAM）（11）が接続さ
れ、またこのRAM（11）を制御するメモリ制御ユニット
（MCU）（12）が設けられる。このMCU（12）には、DSP
（10）からの状態を示す信号と、ホストCPU（13）から
の制御信号が供給され、これらの信号に従ってRAM（1
1）のアドレスが制御される。さらに例えばイコライザ
特性の調整手段となるボリューム（141），（142）・・
・（148）からの調整位置を示す信号がCPU（13）に供給
される。そしてこれらのボリューム（141）〜（148）か
らの信号に応じて、その特性に必要な係数が係数テーブ
ルとなるリードオンリーメモリ（ROM）（15）を検索し
て取り出され、この係数及び制御信号がDSP（10）及びM
CU（12）に供給される。
タがDSP（10）に供給され、このDSP（10）から出力端子
（５）に出力される。このDSPB（10）にデータの記憶遅
延用のランダムアクセスメモリ（RAM）（11）が接続さ
れ、またこのRAM（11）を制御するメモリ制御ユニット
（MCU）（12）が設けられる。このMCU（12）には、DSP
（10）からの状態を示す信号と、ホストCPU（13）から
の制御信号が供給され、これらの信号に従ってRAM（1
1）のアドレスが制御される。さらに例えばイコライザ
特性の調整手段となるボリューム（141），（142）・・
・（148）からの調整位置を示す信号がCPU（13）に供給
される。そしてこれらのボリューム（141）〜（148）か
らの信号に応じて、その特性に必要な係数が係数テーブ
ルとなるリードオンリーメモリ（ROM）（15）を検索し
て取り出され、この係数及び制御信号がDSP（10）及びM
CU（12）に供給される。
これによって例えば上述のグラフィックイコライザの
動作が行われる。
動作が行われる。
さらにこの装置において、DSP（10）は具体的には以
下のように構成される。第４図において、データバス
（21）が設けられ、このデータバス（21）にデータ用の
RAM（11）及び係数テーブルから取り出された各帯域の
係数を記憶するRAM（22）が接続される。
下のように構成される。第４図において、データバス
（21）が設けられ、このデータバス（21）にデータ用の
RAM（11）及び係数テーブルから取り出された各帯域の
係数を記憶するRAM（22）が接続される。
そしてこの係数RAM（22）からの所望の係数がデータ
バス（21）を通じてレジスタ（23）に供給され、一時記
憶される。次にデータRAM（11）からのデータが、デー
タバス（21）を通じて乗算器（24a）（24b）に供給され
ると共にレジスタ（23）からの係数が乗算器（24a）（2
4b）に供給される。この乗算器（24a）（24b）の出力が
加算器（25）に供給され、所定の位取りで加算されて乗
算値が取り出される。
バス（21）を通じてレジスタ（23）に供給され、一時記
憶される。次にデータRAM（11）からのデータが、デー
タバス（21）を通じて乗算器（24a）（24b）に供給され
ると共にレジスタ（23）からの係数が乗算器（24a）（2
4b）に供給される。この乗算器（24a）（24b）の出力が
加算器（25）に供給され、所定の位取りで加算されて乗
算値が取り出される。
この乗算値がマルチプレクサ（26）に供給され、この
マルチプレクサ（26）からの信号がシフター（27）を通
じて加算器（28）の一方の入力に供給される。また加算
器（28）の他方の入力には後述するマルチプレクサ（2
9）からの信号が供給される。この加算器（28）からの
信号がデータバス（21）に供給されると共に、レジスタ
（30）及び（31）に供給される。このレジスタ（30）及
び（31）からの信号がマルチプレクサ（26）及び（29）
に供給される。またデータバス（21）からの信号がレジ
スタ（32）に供給され、このレジスタ（32）からの信号
がマルチプレクサ（26）に供給される。ここでマルチプ
レクサ（26）〜レジスタ（32）の破線で囲んだ部分は、
一般に１個のLSI（40）にパッケージされる。
マルチプレクサ（26）からの信号がシフター（27）を通
じて加算器（28）の一方の入力に供給される。また加算
器（28）の他方の入力には後述するマルチプレクサ（2
9）からの信号が供給される。この加算器（28）からの
信号がデータバス（21）に供給されると共に、レジスタ
（30）及び（31）に供給される。このレジスタ（30）及
び（31）からの信号がマルチプレクサ（26）及び（29）
に供給される。またデータバス（21）からの信号がレジ
スタ（32）に供給され、このレジスタ（32）からの信号
がマルチプレクサ（26）に供給される。ここでマルチプ
レクサ（26）〜レジスタ（32）の破線で囲んだ部分は、
一般に１個のLSI（40）にパッケージされる。
さらにこのLSI（40）の動作を制御するための命令メ
モリ（33）が設けられる。またCPU（13）からの制御信
号が供給され、MCU（12）への制御信号が出力される。
モリ（33）が設けられる。またCPU（13）からの制御信
号が供給され、MCU（12）への制御信号が出力される。
さらにデータバス（21）にIO回路（34）が接続され、
入力端子（１）及び出力端子（５）が導出される。
入力端子（１）及び出力端子（５）が導出される。
この回路において、各レジスタ及びマルチプレクサを
任意に制御することによって、例えば上述の式（１）の
演算を行うことができる。さらに係数を順次切換えて、
グラフィックイコライザの動作を得ることもできる。な
おシフター（27）にてデータを１ビット上位または下位
へシフトすることにより、データを２倍または1/2に変
化させることができる。また加算器（28）では、例えば
信号の０交叉を検出して演算内容を変更するなどのため
に、“0"検出が行われるようになっている。
任意に制御することによって、例えば上述の式（１）の
演算を行うことができる。さらに係数を順次切換えて、
グラフィックイコライザの動作を得ることもできる。な
おシフター（27）にてデータを１ビット上位または下位
へシフトすることにより、データを２倍または1/2に変
化させることができる。また加算器（28）では、例えば
信号の０交叉を検出して演算内容を変更するなどのため
に、“0"検出が行われるようになっている。
このようにして各種の演算処理が行われる。
ところで上述のPCMオーディオ信号において、データ
は通常24ビットで構成されている。従って上述の各回路
も各々24ビット構成とされる。すなわち、データRAM（1
1）は各アドレスに24ビットずつ設けられ、この信号が2
4ビットのデータバス（21）を通じて上記下位各12ビッ
トずつ乗算器（24a）（24b）に供給される。また係数は
12ビットであって、係数RAM（22）は各アドレスに12ビ
ットずつ設けられ、この信号がデータバス（21）を通じ
て12ビットのレジスタ（23）に供給され、このレジスタ
（23）からの信号が乗算器（24a）（24b）に共通に供給
される。そして乗算器（24a）（24b）ではそれぞれ12×
12ビットの乗算が行われ、それぞれ24ビットの乗算値が
形成される。さらに加算器（25）にて、上位側の乗算器
（24a）の乗算値に下位側の乗算器（24b）の乗算値の下
位12ビットを切捨てた12ビットが加算され、24ビットの
乗算値が取り出される。この信号が24ビットのマルチプ
レクサ（26）に供給され、それぞれ24ビットのレジスタ
（30），（31），（32）からの信号と選択され、シフタ
ー（27）を通じてマルチプレクサ（29）からの信号と共
に24ビットの加算器（28）で加算される。この加算値が
レジスタ（30），（31）を通じて帰還され、またデータ
バス（21）を通じてデータRAM（11）に供給されてデー
タの書換えが行われる。
は通常24ビットで構成されている。従って上述の各回路
も各々24ビット構成とされる。すなわち、データRAM（1
1）は各アドレスに24ビットずつ設けられ、この信号が2
4ビットのデータバス（21）を通じて上記下位各12ビッ
トずつ乗算器（24a）（24b）に供給される。また係数は
12ビットであって、係数RAM（22）は各アドレスに12ビ
ットずつ設けられ、この信号がデータバス（21）を通じ
て12ビットのレジスタ（23）に供給され、このレジスタ
（23）からの信号が乗算器（24a）（24b）に共通に供給
される。そして乗算器（24a）（24b）ではそれぞれ12×
12ビットの乗算が行われ、それぞれ24ビットの乗算値が
形成される。さらに加算器（25）にて、上位側の乗算器
（24a）の乗算値に下位側の乗算器（24b）の乗算値の下
位12ビットを切捨てた12ビットが加算され、24ビットの
乗算値が取り出される。この信号が24ビットのマルチプ
レクサ（26）に供給され、それぞれ24ビットのレジスタ
（30），（31），（32）からの信号と選択され、シフタ
ー（27）を通じてマルチプレクサ（29）からの信号と共
に24ビットの加算器（28）で加算される。この加算値が
レジスタ（30），（31）を通じて帰還され、またデータ
バス（21）を通じてデータRAM（11）に供給されてデー
タの書換えが行われる。
ところがこの場合に、上述のように乗算器（24b）の
下位12ビットの切捨てを行っていると、最下位の１ビッ
トに誤りが発生することがある。このような誤りは一般
的に上述の回路を一回のみ通している場合には問題はな
いが、専門家による音作りなどのために繰り返し回路を
通過させていると、誤りが累積して信号に歪を発生させ
るおそれがある。
下位12ビットの切捨てを行っていると、最下位の１ビッ
トに誤りが発生することがある。このような誤りは一般
的に上述の回路を一回のみ通している場合には問題はな
いが、専門家による音作りなどのために繰り返し回路を
通過させていると、誤りが累積して信号に歪を発生させ
るおそれがある。
そこで専門家用の装置においては、例えば36ビットで
回路を構成し、上述の誤りが生じないようにされる。
回路を構成し、上述の誤りが生じないようにされる。
しかしながら上述の回路において、LSI（40）はでき
るだけ汎用にすることが好ましい。これに対して全ての
LSI（40）を36ビット構成とすることは、一般需要の多
い24ビットの仕様において無駄が多くなり、またビット
数の多いLSIはコストが高くなる、などの問題があっ
た。
るだけ汎用にすることが好ましい。これに対して全ての
LSI（40）を36ビット構成とすることは、一般需要の多
い24ビットの仕様において無駄が多くなり、またビット
数の多いLSIはコストが高くなる、などの問題があっ
た。
発明の目的 本発明は、入力ディジタルデータを加算する演算回路
と、この加算結果を保持するレジスタと、このレジスタ
の内容を上記演算回路に帰還するループとを有するディ
ジタル信号処理ユニットを複数設け、少くとも一の上記
ディジタル信号処理ユニットの演算回路のキャリー出力
をキャリー制御ロジックを介して他の上記ディジタル信
号処理ユニットの演算回路に供給するループと、一の上
記ディジタル信号処理ユニットの演算回路からのゼロ検
出出力をゼロ制御ロジックを介して他の上記ディジタル
信号処理ユニットの演算回路に供給するループと、一の
上記ディジタル信号処理ユニットの演算回路の一方の入
力に設けられたシフターにて下位または上位にシフトを
行った際に、下位または上位にはみ出す１ビットをシフ
ト制御ロジックを介して他の上記ディジタル信号処理ユ
ニットの演算回路の一方の入力に設けられたシフターに
伝達するループとを設け、上記入力ディジタルデータの
ビット数に応じて上記キャリー、ゼロ、またはシフト制
御ロジックを制御するようにしたディジタル信号処理装
置であって、これによれば簡単な構成で演算ビット数の
拡張を行うことができる。
と、この加算結果を保持するレジスタと、このレジスタ
の内容を上記演算回路に帰還するループとを有するディ
ジタル信号処理ユニットを複数設け、少くとも一の上記
ディジタル信号処理ユニットの演算回路のキャリー出力
をキャリー制御ロジックを介して他の上記ディジタル信
号処理ユニットの演算回路に供給するループと、一の上
記ディジタル信号処理ユニットの演算回路からのゼロ検
出出力をゼロ制御ロジックを介して他の上記ディジタル
信号処理ユニットの演算回路に供給するループと、一の
上記ディジタル信号処理ユニットの演算回路の一方の入
力に設けられたシフターにて下位または上位にシフトを
行った際に、下位または上位にはみ出す１ビットをシフ
ト制御ロジックを介して他の上記ディジタル信号処理ユ
ニットの演算回路の一方の入力に設けられたシフターに
伝達するループとを設け、上記入力ディジタルデータの
ビット数に応じて上記キャリー、ゼロ、またはシフト制
御ロジックを制御するようにしたディジタル信号処理装
置であって、これによれば簡単な構成で演算ビット数の
拡張を行うことができる。
実施例 第５図は36ビットの構成とした場合を示す。図におい
て38ビットのRAM（11）及びデータバス（21）が設けら
れる。そしてRAM（11）からの信号がデータバス（21）
を通じて上位中位下位各12ビットずつ乗算器（24a）（2
4b）（24c）に供給される。また係数は上述と同様12ビ
ットのレジスタ（23）に記憶された信号が乗算器（24
a）〜（24c）に供給される。この乗算器（24a）〜（24
c）からのそれぞれ24ビットの信号が、加算器（25）に
て12ビットずつシフトして加算され、下位12ビットが切
捨てられて36ビットの乗算値が取り出される。
て38ビットのRAM（11）及びデータバス（21）が設けら
れる。そしてRAM（11）からの信号がデータバス（21）
を通じて上位中位下位各12ビットずつ乗算器（24a）（2
4b）（24c）に供給される。また係数は上述と同様12ビ
ットのレジスタ（23）に記憶された信号が乗算器（24
a）〜（24c）に供給される。この乗算器（24a）〜（24
c）からのそれぞれ24ビットの信号が、加算器（25）に
て12ビットずつシフトして加算され、下位12ビットが切
捨てられて36ビットの乗算値が取り出される。
さらに２個のLSI（40a）（40b）が設けられる。そし
て上述の36ビットの信号の内、上位の24ビットがLSI（4
0a）のマルチプレクサ（26a）に供給され、下位の12ビ
ットがLSI（40b）のマルチプレクサ（26b）に供給され
る。
て上述の36ビットの信号の内、上位の24ビットがLSI（4
0a）のマルチプレクサ（26a）に供給され、下位の12ビ
ットがLSI（40b）のマルチプレクサ（26b）に供給され
る。
このLSI（40a）（40b）において、マルチプレクサ（2
6a）（26b）〜レジスタ（32a）（32b）の構成は、abの
サフィックスは付すも第４図のLSI（40）のマルチプレ
クサ（26）〜レジスタ（32）と同等である。なお後述す
る理由により各回路は28ビット構成とされている。そし
てLSI（40a）の加算器（28a）からの24ビットの信号
と、LSI（40b）からの12ビットの信号とにより36ビット
の信号が形成され、この信号がデータバス（21）に供給
される。
6a）（26b）〜レジスタ（32a）（32b）の構成は、abの
サフィックスは付すも第４図のLSI（40）のマルチプレ
クサ（26）〜レジスタ（32）と同等である。なお後述す
る理由により各回路は28ビット構成とされている。そし
てLSI（40a）の加算器（28a）からの24ビットの信号
と、LSI（40b）からの12ビットの信号とにより36ビット
の信号が形成され、この信号がデータバス（21）に供給
される。
さらにLSI（40a）（40b）において、シフター（27a）
（27b）にて下位または上位にシフトを行った際に、下
位または上位にはみ出す１ビットを相互に伝達するシフ
ト制御ロジック（35a）（35b）が設けられる。また加算
器（28a）からのキャリー出力を加算器（28a）のキャリ
ー入力に伝達するキャリー制御ロジック（36a）（36b）
が設けられる。さらに加算器（28b）からの“0"検出出
力を加算器（28a）に供給する“0"制御ロジック（37a）
（37b）が設けられる。
（27b）にて下位または上位にシフトを行った際に、下
位または上位にはみ出す１ビットを相互に伝達するシフ
ト制御ロジック（35a）（35b）が設けられる。また加算
器（28a）からのキャリー出力を加算器（28a）のキャリ
ー入力に伝達するキャリー制御ロジック（36a）（36b）
が設けられる。さらに加算器（28b）からの“0"検出出
力を加算器（28a）に供給する“0"制御ロジック（37a）
（37b）が設けられる。
さらに36ビット構成の場合に、レジスタ（30a）〜（3
2a）にて下位の４ビットが強制的に“0"にされると共
に、加算器（28a）のキャリー入力が下位から５ビット
目に設定される。またレジスタ（30b）〜（32b）にて下
位の16ビットが強制的に“0"にされると共に、加算器
（28b）のキャリー入力が下位から17ビット目に設定さ
れる。
2a）にて下位の４ビットが強制的に“0"にされると共
に、加算器（28a）のキャリー入力が下位から５ビット
目に設定される。またレジスタ（30b）〜（32b）にて下
位の16ビットが強制的に“0"にされると共に、加算器
（28b）のキャリー入力が下位から17ビット目に設定さ
れる。
従ってこの回路において、36ビットの信号が上位24ビ
ットと下位12ビットとに分割されて、それぞれLSI（40
a）（40b）で演算される。そしてこの場合に、LSI（40
b）の加算器（28b）のキャリー出力をLSI（40a）の加算
器（28a）に供給する制御ロジック（36a）（36b）が設
けられているので、特別な構成を設けることなく、容易
に正確な演算を行うことができる。またシフト及び“0"
検出も容易に正確に行うことができる。
ットと下位12ビットとに分割されて、それぞれLSI（40
a）（40b）で演算される。そしてこの場合に、LSI（40
b）の加算器（28b）のキャリー出力をLSI（40a）の加算
器（28a）に供給する制御ロジック（36a）（36b）が設
けられているので、特別な構成を設けることなく、容易
に正確な演算を行うことができる。またシフト及び“0"
検出も容易に正確に行うことができる。
さらにこの回路において、制御ロジック（35a）（35
b），（36a）（36b），（37a）（37b）はそれぞれ双方
向性で、供給される２ビットのモード切替信号によって
その方向等が定められるものであって、回路構成として
は同等のものが使用できる。従って上述の回路におい
て、LSI（40a）（40b）は全く同一の構成のものが使用
できる。
b），（36a）（36b），（37a）（37b）はそれぞれ双方
向性で、供給される２ビットのモード切替信号によって
その方向等が定められるものであって、回路構成として
は同等のものが使用できる。従って上述の回路におい
て、LSI（40a）（40b）は全く同一の構成のものが使用
できる。
すなわちLSIを１個のみ用いて24ビットの演算を行う
ことができ、また同一のLSIを２個用いて36ビットの演
算に拡張することができる。
ことができ、また同一のLSIを２個用いて36ビットの演
算に拡張することができる。
なお所定の下位ビットを強制的に“0"にしたり、キャ
リー入力のビット位置を設定する制御は、CPU（13）か
らのソフトウエアによる制御で行われる。
リー入力のビット位置を設定する制御は、CPU（13）か
らのソフトウエアによる制御で行われる。
こうして演算処理が行われるわけであるが、この装置
によれば、LSIを１個のみ用いて、例えば第６図Ａに示
すように24ビットの演算を行うことができ、また一般用
の少し高級な装置として第６図Ｂに示すように回路の全
ビットを使った28ビットの演算を行うこともできる。ま
たLSIを２個用いて、第６図Ｃに示すように36ビットの
演算に拡張することができ、さらに２個のLSIの全ビッ
トを使えば第６図Ｄに示すように56ビットの演算にまで
拡張することも可能である。さらに各LSIの演算のビッ
ト数を少くすることにより、演算の処理速度を高速にす
ることもできる。
によれば、LSIを１個のみ用いて、例えば第６図Ａに示
すように24ビットの演算を行うことができ、また一般用
の少し高級な装置として第６図Ｂに示すように回路の全
ビットを使った28ビットの演算を行うこともできる。ま
たLSIを２個用いて、第６図Ｃに示すように36ビットの
演算に拡張することができ、さらに２個のLSIの全ビッ
トを使えば第６図Ｄに示すように56ビットの演算にまで
拡張することも可能である。さらに各LSIの演算のビッ
ト数を少くすることにより、演算の処理速度を高速にす
ることもできる。
発明の効果 本発明によれば、簡単な構成で演算ビット数の拡張を
行うことができるようになった。
行うことができるようになった。
第１図〜第４図は背景技術の説明のための図、第５図は
本発明の一例の構成図、第６図はその説明のための図で
ある。 （１）は入力端子、（５）は出力端子、（10）はディジ
タル信号処理ユニット、（13）はホストCPU、（26），
（29）はマルチプレクサ、（27）はシフター、（28）は
加算器、（30）〜（32）はレジスタ、（35a）（35b），
（36a）（36b），（37a）（37b）は制御ロジックであ
る。
本発明の一例の構成図、第６図はその説明のための図で
ある。 （１）は入力端子、（５）は出力端子、（10）はディジ
タル信号処理ユニット、（13）はホストCPU、（26），
（29）はマルチプレクサ、（27）はシフター、（28）は
加算器、（30）〜（32）はレジスタ、（35a）（35b），
（36a）（36b），（37a）（37b）は制御ロジックであ
る。
Claims (1)
- 【請求項１】入力ディジタルデータを加算する演算回路
と、この加算結果を保持するレジスタと、このレジスタ
の内容を上記演算回路に帰還するループとを有するディ
ジタル信号処理ユニットを複数設け、少くとも一の上記
ディジタル信号処理ユニットの演算回路のキャリー出力
をキャリー制御ロジックを介して他の上記ディジタル信
号処理ユニットの演算回路に供給するループと、一の上
記ディジタル信号処理ユニットの演算回路からのゼロ検
出出力をゼロ制御ロジックを介して他の上記ディジタル
信号処理ユニットの演算回路に供給するループと、一の
上記ディジタル信号処理ユニットの演算回路の一方の入
力に設けられたシフターにて下位または上位にシフトを
行った際に、下位または上位にはみ出す１ビットをシフ
ト制御ロジックを介して他の上記ディジタル信号処理ユ
ニットの演算回路の一方の入力に設けられたシフターに
伝達するループとを設け、上記入力ディジタルデータの
ビット数に応じて上記キャリー、ゼロ、またはシフト制
御ロジックを制御するようにしたディジタル信号処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044242A JP2522239B2 (ja) | 1984-03-08 | 1984-03-08 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044242A JP2522239B2 (ja) | 1984-03-08 | 1984-03-08 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189311A JPS60189311A (ja) | 1985-09-26 |
| JP2522239B2 true JP2522239B2 (ja) | 1996-08-07 |
Family
ID=12686062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044242A Expired - Lifetime JP2522239B2 (ja) | 1984-03-08 | 1984-03-08 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522239B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0833809B2 (ja) * | 1990-10-02 | 1996-03-29 | 富士通テン株式会社 | 浮動小数点表示データの演算方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
-
1984
- 1984-03-08 JP JP59044242A patent/JP2522239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189311A (ja) | 1985-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4754421A (en) | Multiple precision multiplication device | |
| US5210806A (en) | Digital audio signal processing apparatus | |
| US6131105A (en) | Calculation of a scalar product in a direct-type FIR filter | |
| CA1098971A (en) | Recursive-type digital filter | |
| JPH039471A (ja) | 移動平均処理装置 | |
| JPH0225987A (ja) | 画像処理集積回路装置 | |
| JPH0370411B2 (ja) | ||
| US4722067A (en) | Method and apparatus for implementing modulo arithmetic calculations | |
| EP0693236B1 (en) | Method and arrangement in a transposed digital fir filter for multiplying a binary input signal with tap coefficients and a method for designing a transposed digital filter | |
| US4785411A (en) | Cascade filter structure with time overlapped partial addition operations and programmable tap length | |
| JPH082014B2 (ja) | 多段デジタル・フィルタ | |
| EP0405915B1 (en) | Audio signal data processing system | |
| JP2522239B2 (ja) | ディジタル信号処理装置 | |
| US5029121A (en) | Digital filter processing device | |
| JP3081938B2 (ja) | ワードスライスされた信号処理方法およびデジタル信号プロセッサ | |
| JPH0744530A (ja) | 演算装置 | |
| US4931973A (en) | Method of generating updated transversal filter coefficients | |
| JP2517702B2 (ja) | イコライザ装置 | |
| JP3053637B2 (ja) | ディジタルフィルタの演算方法 | |
| JPH06119167A (ja) | ディジタル信号処理回路 | |
| JP3166781B2 (ja) | 加算回路 | |
| JPH0795671B2 (ja) | デイジタルフイルタ | |
| JPS645500B2 (ja) | ||
| US20020126858A1 (en) | Digital base booster using arithmetic processor | |
| JP2590291B2 (ja) | 切換型ｉｉｒフィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |