JPH0370411B2 - - Google Patents
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- JPH0370411B2 JPH0370411B2 JP57142527A JP14252782A JPH0370411B2 JP H0370411 B2 JPH0370411 B2 JP H0370411B2 JP 57142527 A JP57142527 A JP 57142527A JP 14252782 A JP14252782 A JP 14252782A JP H0370411 B2 JPH0370411 B2 JP H0370411B2
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- JP
- Japan
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- signal
- circuit
- delay
- output
- multiplier
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 230000001934 delay Effects 0.000 claims description 48
- 241001442055 Vipera berus Species 0.000 description 50
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000013598 vector Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/388—Skewing
Description
【発明の詳細な説明】
産業上の利用分野
本発明は新規なデイジタル信号処理回路及びデ
イジタルフイルタに関するものであり、特に、カ
ラーエンコーダ、マトリツクス回路、乗算器、加
算器等の各種デイジタル回路を構成することがで
きると共にデイジタルフイルタを構成するのに最
適な新規なデイジタル信号処理回路と、そしてそ
のデイジタル信号処理回路によつて構成された新
規なデイジタルフイルタとを提供しようとするも
のである。
イジタルフイルタに関するものであり、特に、カ
ラーエンコーダ、マトリツクス回路、乗算器、加
算器等の各種デイジタル回路を構成することがで
きると共にデイジタルフイルタを構成するのに最
適な新規なデイジタル信号処理回路と、そしてそ
のデイジタル信号処理回路によつて構成された新
規なデイジタルフイルタとを提供しようとするも
のである。
背景技術とその問題点
高度デイジタル技術を駆使した装置例えばデイ
ジタルカラービテオカメラ等には、デイジタルフ
イルタ、マトリツクス回路、エンコーダ回路、加
算器、乗算器等非常に多くの種類のデイジタル回
路が数多く使用され、そのなかでも特にデイジタ
ルフイルタが非常に数多く用いられ、種類も多
い。ところで、このような各種デイジタル回路、
特にデイジタルフイルタを個々に設計、製造する
ことは非常に装置の高価格化を招く。
ジタルカラービテオカメラ等には、デイジタルフ
イルタ、マトリツクス回路、エンコーダ回路、加
算器、乗算器等非常に多くの種類のデイジタル回
路が数多く使用され、そのなかでも特にデイジタ
ルフイルタが非常に数多く用いられ、種類も多
い。ところで、このような各種デイジタル回路、
特にデイジタルフイルタを個々に設計、製造する
ことは非常に装置の高価格化を招く。
発明の目的
しかして、本発明は、単独で、あるいは複数組
合わせることによつてデイジタルフイルタその他
の各種デイジタル回路を構成することのできる新
規なデイジタル信号処理回路と、そのデイジタル
信号処理回路によつて構成された新規なデイジタ
ルフイルタとを提供しようとするものである。
合わせることによつてデイジタルフイルタその他
の各種デイジタル回路を構成することのできる新
規なデイジタル信号処理回路と、そのデイジタル
信号処理回路によつて構成された新規なデイジタ
ルフイルタとを提供しようとするものである。
発明の概要
上記目的を達成するための本発明のデイジタル
信号処理回路の第１のものは、複数ビツトの被乗
数信号をその最下位ビツトから上位ビツトに行く
程単位遅延量ずつ遅延量が多くなるように遅延さ
せる（以後これを単に上位ビツト程単位遅延量ず
つ多くの遅延させると表現する）被乗数信号遅延
回路と、複数ビツトの乗数信号を上位ビツト程単
位遅延量ずつ多く遅延させる乗数信号遅延回路
と、上記各遅延回路から出力された被乗数信号と
乗数信号とを乗算する乗算部と、複数ビツトの被
加数信号の各ビツトの信号に対して単位遅延量の
遅延を与える被加数信号遅延回路と、該被加数信
号遅延回路から出力された被加数信号に前記乗算
部から出力された積信号を加算する加算部と、該
加算部から出力された和信号の各ビツトの信号に
対して単位遅延量の遅延を与える和信号遅延回路
とを１つの半導体チツプに形成してなることを特
徴とするものであり、第２のものは複数ビツトの
被乗数信号を上位ビツト程単位遅延量ずつ多く遅
延させる被乗数信号遅延回路と、複数ビツトの乗
数信号を上位ビツト程単位遅延量ずつ多くの遅延
させる乗数信号遅延回路と、上記各遅延回路から
出力された被乗数信号と乗数信号とを乗算する乗
算部と、前記被乗数信号及び乗数信号からなる一
つの信号を単位置延量の２倍分遅延させる遅延回
路と、該遅延回路の出力信号と前記乗算部の出力
信号とを受けそのうちからセレクタ信号により指
定された一つの出力信号を送出するセレクタと、
複数ビツトの被加数信号を単位遅延量遅延させる
遅延回路と、該遅延回路から出力された被加数信
号に前記セレクタの出力信号を加算する加算部
と、該加算部から出力された和信号を最上位ビツ
トから下位ビツトに行く程単位遅延量ずつ遅延量
が多くなるように遅延させる（以後これを単に下
位ビツト程単位遅延量ずつ多く遅延させると表現
する。）和信号遅延回路と、前記和信号の全ビツ
トの信号に対して単位遅延量遅延させる和信号遅
延回路と、上記２つの和信号遅延回路の出力信号
を受けそのうちからセレクト信号により指定され
た一つの出力信号を送出するセレクタと、を一つ
の半導体チツプに形成してなることを特徴とする
ものであり、そして、本発明デイジタルフイルタ
は、複数ビツトの被乗数信号を上位ビツト程単位
遅延量ずつ多く遅延させる被乗数信号遅延回路、
複数ビツトの乗数信号を上位ビツト程単位遅延量
ずつ多く遅延させる乗数信号遅延回路、上記各遅
延回路から出力された被乗数信号と乗数信号とを
乗算する乗算部、複数ビツトの被加数信号の各ビ
ツトの信号に対して単位遅延量の遅延を与える被
加数信号遅延回路、該被加数信号遅延回路から出
力された被加数信号に前記乗算部から出力された
積信号を加算する加算部及び該加算部から出力さ
れた和信号の各ビツトの信号に対して単位遅延量
の遅延を与える和信号遅延回路を１つの半導体チ
ツプに形成してなるデイジタル信号処理回路を出
力部を除く各段に用いた多段のデイジタルフイル
タであつて、その１段目を成すデイジタル信号処
理回路の出力信号を第３段目を成すデイジタル信
号処理回路に前記被加数信号として入力するよう
にして奇数段目を成すデイジタル信号処理回路を
順次縦続的に接続した奇数段縦続回路と、第２段
目を成すデイジタル信号処理回路の出力信号を第
４段目を成すデイジタル信号処理回路に前記被加
数信号として入力するようにして偶数段目を成す
デイジタル信号処理回路を順次縦続的に接続した
偶数段縦続回路と、該偶数段縦続回路の出力信号
及び前記奇数段縦続回路の出力信号を互いに遅延
を合わせて加算する加算部と、該加算部の出力信
号に対して下位ビツト程単位遅延量ずつ大きな遅
延量を与える出力回路と、からなることを特徴と
するものである。
信号処理回路の第１のものは、複数ビツトの被乗
数信号をその最下位ビツトから上位ビツトに行く
程単位遅延量ずつ遅延量が多くなるように遅延さ
せる（以後これを単に上位ビツト程単位遅延量ず
つ多くの遅延させると表現する）被乗数信号遅延
回路と、複数ビツトの乗数信号を上位ビツト程単
位遅延量ずつ多く遅延させる乗数信号遅延回路
と、上記各遅延回路から出力された被乗数信号と
乗数信号とを乗算する乗算部と、複数ビツトの被
加数信号の各ビツトの信号に対して単位遅延量の
遅延を与える被加数信号遅延回路と、該被加数信
号遅延回路から出力された被加数信号に前記乗算
部から出力された積信号を加算する加算部と、該
加算部から出力された和信号の各ビツトの信号に
対して単位遅延量の遅延を与える和信号遅延回路
とを１つの半導体チツプに形成してなることを特
徴とするものであり、第２のものは複数ビツトの
被乗数信号を上位ビツト程単位遅延量ずつ多く遅
延させる被乗数信号遅延回路と、複数ビツトの乗
数信号を上位ビツト程単位遅延量ずつ多くの遅延
させる乗数信号遅延回路と、上記各遅延回路から
出力された被乗数信号と乗数信号とを乗算する乗
算部と、前記被乗数信号及び乗数信号からなる一
つの信号を単位置延量の２倍分遅延させる遅延回
路と、該遅延回路の出力信号と前記乗算部の出力
信号とを受けそのうちからセレクタ信号により指
定された一つの出力信号を送出するセレクタと、
複数ビツトの被加数信号を単位遅延量遅延させる
遅延回路と、該遅延回路から出力された被加数信
号に前記セレクタの出力信号を加算する加算部
と、該加算部から出力された和信号を最上位ビツ
トから下位ビツトに行く程単位遅延量ずつ遅延量
が多くなるように遅延させる（以後これを単に下
位ビツト程単位遅延量ずつ多く遅延させると表現
する。）和信号遅延回路と、前記和信号の全ビツ
トの信号に対して単位遅延量遅延させる和信号遅
延回路と、上記２つの和信号遅延回路の出力信号
を受けそのうちからセレクト信号により指定され
た一つの出力信号を送出するセレクタと、を一つ
の半導体チツプに形成してなることを特徴とする
ものであり、そして、本発明デイジタルフイルタ
は、複数ビツトの被乗数信号を上位ビツト程単位
遅延量ずつ多く遅延させる被乗数信号遅延回路、
複数ビツトの乗数信号を上位ビツト程単位遅延量
ずつ多く遅延させる乗数信号遅延回路、上記各遅
延回路から出力された被乗数信号と乗数信号とを
乗算する乗算部、複数ビツトの被加数信号の各ビ
ツトの信号に対して単位遅延量の遅延を与える被
加数信号遅延回路、該被加数信号遅延回路から出
力された被加数信号に前記乗算部から出力された
積信号を加算する加算部及び該加算部から出力さ
れた和信号の各ビツトの信号に対して単位遅延量
の遅延を与える和信号遅延回路を１つの半導体チ
ツプに形成してなるデイジタル信号処理回路を出
力部を除く各段に用いた多段のデイジタルフイル
タであつて、その１段目を成すデイジタル信号処
理回路の出力信号を第３段目を成すデイジタル信
号処理回路に前記被加数信号として入力するよう
にして奇数段目を成すデイジタル信号処理回路を
順次縦続的に接続した奇数段縦続回路と、第２段
目を成すデイジタル信号処理回路の出力信号を第
４段目を成すデイジタル信号処理回路に前記被加
数信号として入力するようにして偶数段目を成す
デイジタル信号処理回路を順次縦続的に接続した
偶数段縦続回路と、該偶数段縦続回路の出力信号
及び前記奇数段縦続回路の出力信号を互いに遅延
を合わせて加算する加算部と、該加算部の出力信
号に対して下位ビツト程単位遅延量ずつ大きな遅
延量を与える出力回路と、からなることを特徴と
するものである。
実施例 １
以下に、本発明を添付図面に示した実施例に示
した実施例に従つて詳細に説明する。
した実施例に従つて詳細に説明する。
第１図は本発明デイジタル信号処理回路の実施
の一例１を示すものである。同図において、２，
３，４は互いに縦続的に接続され、それぞれｎビ
ツトの被乗数信号Ａを単位遅延量遅延させる遅延
回路、５は上記各遅延回路２，３，４の出力信号
を受け、その出力信号のうちのセレクト信号によ
つて指定された一つの出力信号を送出するセレク
タである。６，７，８は互いに縦続的に接続さ
れ、それぞれ２の補数コードで（以下同じ）ｎビ
ツトの乗数信号Ｂを単位遅延量遅延させる遅延回
路、９は上記遅延回路６，７，８の出力信号を受
け、その出力信号のうちのセレクト信号によつて
指定された一つの出力信号を送出するセレクタで
ある。しかして、入力された被乗数信号Ａ及び乗
数信号Ｂをセレクタ５及び９を制御するセレクト
信号によつて単位遅延量の１乃至３倍遅延させる
ことができる。１０は被乗数信号遅延回路、１１
は乗数信号遅延回路で、該遅延回路１０及び１１
は入力されたデイジタル信号を上位ビツト程単位
遅延量ずつ遅延量が大きくなるように遅延させる
働きをする。
の一例１を示すものである。同図において、２，
３，４は互いに縦続的に接続され、それぞれｎビ
ツトの被乗数信号Ａを単位遅延量遅延させる遅延
回路、５は上記各遅延回路２，３，４の出力信号
を受け、その出力信号のうちのセレクト信号によ
つて指定された一つの出力信号を送出するセレク
タである。６，７，８は互いに縦続的に接続さ
れ、それぞれ２の補数コードで（以下同じ）ｎビ
ツトの乗数信号Ｂを単位遅延量遅延させる遅延回
路、９は上記遅延回路６，７，８の出力信号を受
け、その出力信号のうちのセレクト信号によつて
指定された一つの出力信号を送出するセレクタで
ある。しかして、入力された被乗数信号Ａ及び乗
数信号Ｂをセレクタ５及び９を制御するセレクト
信号によつて単位遅延量の１乃至３倍遅延させる
ことができる。１０は被乗数信号遅延回路、１１
は乗数信号遅延回路で、該遅延回路１０及び１１
は入力されたデイジタル信号を上位ビツト程単位
遅延量ずつ遅延量が大きくなるように遅延させる
働きをする。
第２図ａは遅延回路１０，１１の一例を示す回
路図である。１２，１２，…は遅延回路１０，１
１を構成する遅延素子である。この遅延回路１
０，１１は、ビツト０の信号が０、ビツト１の信
号が単位遅延量、ビツト２の信号が単位遅延量の
２倍遅延するというように、上位ビツトの信号程
単位遅延量ずつ遅延量が大きくなるようにされて
いる。このように、多数ビツトのデイジタル信号
を上位ビツト程遅延させるのは後述する乗算部、
加算部を低速論理素子によつて形成することがで
きるようにするためである。
路図である。１２，１２，…は遅延回路１０，１
１を構成する遅延素子である。この遅延回路１
０，１１は、ビツト０の信号が０、ビツト１の信
号が単位遅延量、ビツト２の信号が単位遅延量の
２倍遅延するというように、上位ビツトの信号程
単位遅延量ずつ遅延量が大きくなるようにされて
いる。このように、多数ビツトのデイジタル信号
を上位ビツト程遅延させるのは後述する乗算部、
加算部を低速論理素子によつて形成することがで
きるようにするためである。
即ち、デイジタルカラービデオカメラ回路等に
おいては一般に複数ビツト、例えば８ビツトのデ
ータどうしの加算あるいは乗算等をする演算器に
は非常に高速の論理素子例えばTTLやECLを用
いる必要がある。というのは、複数ビツトの信号
どうしを演算する場合は、一般に、先ず最下位ビ
ツトどうしの演算をしキヤリーの有無が確定して
からそれより１つの上位のビツトどうしを演算と
するというように下位ビツトの演算が終了してか
ら上位ビツトの演算に移らなければならず、全ビ
ツトを同時に演算することはできない。勿論、キ
ヤリールツクアヘツド回路を有する演算器を使用
すれば全ビツトを同時に演算することができる
が、この場合にはキヤリールツクアヘツド回路を
設けなければならないので演算器は著しく大型化
してしまい、カラービデオカメラ回路の小型化が
著しく制約されてしまうので好ましくない。その
ため、下位ビツトから上位ビツトの順で演算を行
うような演算器を用いた場合には例えば８ビツト
のデータの演算処理をカラーサブキヤリア信号の
周波数の例えば４倍の周波数を有するクロツクパ
ルスの１周期内で行わなければならない。従つ
て、演算器はTTLやECL等の高速論理素子を用
いる必要があり、そのため演算器の高集積化、低
電力化が制約を受ける。そこで、本発明において
は遅延素子１２，１２，…を用いて上位ビツトほ
ど遅延量が大きくなるようにし、それによつて演
算器における演算をクロツクパルスの１周期あた
り１ビツトの処理速度で行うようにするのであ
る。従つて本デイジタル信号処理回路１はコンプ
リメンタリMOS等の低速論理素子により構成す
ることができる。
おいては一般に複数ビツト、例えば８ビツトのデ
ータどうしの加算あるいは乗算等をする演算器に
は非常に高速の論理素子例えばTTLやECLを用
いる必要がある。というのは、複数ビツトの信号
どうしを演算する場合は、一般に、先ず最下位ビ
ツトどうしの演算をしキヤリーの有無が確定して
からそれより１つの上位のビツトどうしを演算と
するというように下位ビツトの演算が終了してか
ら上位ビツトの演算に移らなければならず、全ビ
ツトを同時に演算することはできない。勿論、キ
ヤリールツクアヘツド回路を有する演算器を使用
すれば全ビツトを同時に演算することができる
が、この場合にはキヤリールツクアヘツド回路を
設けなければならないので演算器は著しく大型化
してしまい、カラービデオカメラ回路の小型化が
著しく制約されてしまうので好ましくない。その
ため、下位ビツトから上位ビツトの順で演算を行
うような演算器を用いた場合には例えば８ビツト
のデータの演算処理をカラーサブキヤリア信号の
周波数の例えば４倍の周波数を有するクロツクパ
ルスの１周期内で行わなければならない。従つ
て、演算器はTTLやECL等の高速論理素子を用
いる必要があり、そのため演算器の高集積化、低
電力化が制約を受ける。そこで、本発明において
は遅延素子１２，１２，…を用いて上位ビツトほ
ど遅延量が大きくなるようにし、それによつて演
算器における演算をクロツクパルスの１周期あた
り１ビツトの処理速度で行うようにするのであ
る。従つて本デイジタル信号処理回路１はコンプ
リメンタリMOS等の低速論理素子により構成す
ることができる。
１３も遅延回路で、乗数信号Ｂを下位側ビツト
の信号として、被乗数信号Ａを上位側ビツトの信
号として受け入れ、その被乗数信号Ａと乗数信号
Ｂとからなる2n−１ビツトの一つの信号を上位
ビツト程遅延量が大きくなるように遅延させる働
きをする。この遅延回路１３はビツト数が2n−
１である点でのみｎビツトの遅延回路１０，１１
と異なるにすぎない。
の信号として、被乗数信号Ａを上位側ビツトの信
号として受け入れ、その被乗数信号Ａと乗数信号
Ｂとからなる2n−１ビツトの一つの信号を上位
ビツト程遅延量が大きくなるように遅延させる働
きをする。この遅延回路１３はビツト数が2n−
１である点でのみｎビツトの遅延回路１０，１１
と異なるにすぎない。
１４は乗算部で、遅延回路１０及び１１から出
力された被乗数信号Ａ及び乗数信号Ｂを互いに乗
算する。この乗算部１４からは2n−１ビツトの
積信号Ａ・Ｂが最下位ビツトから上位ビツトの順
番に出力される。１５は積信号Ａ・Ｂの各ビツト
の信号をそれぞれ単位遅延量遅延させる遅延回
路、１６はセレクタで、遅延回路１５から出力さ
れた積信号Ａ・Ｂと、セレクタ５及び９から出力
された被乗数信号Ａ及び乗数信号Ｂからなる信号
と、遅延回路１３から出力された被乗数信号Ａ及
び乗数信号Ｂからなる信号とを受けて、これ等の
信号のうちからセレクト信号によつて指定された
一つの信号を送出する。
力された被乗数信号Ａ及び乗数信号Ｂを互いに乗
算する。この乗算部１４からは2n−１ビツトの
積信号Ａ・Ｂが最下位ビツトから上位ビツトの順
番に出力される。１５は積信号Ａ・Ｂの各ビツト
の信号をそれぞれ単位遅延量遅延させる遅延回
路、１６はセレクタで、遅延回路１５から出力さ
れた積信号Ａ・Ｂと、セレクタ５及び９から出力
された被乗数信号Ａ及び乗数信号Ｂからなる信号
と、遅延回路１３から出力された被乗数信号Ａ及
び乗数信号Ｂからなる信号とを受けて、これ等の
信号のうちからセレクト信号によつて指定された
一つの信号を送出する。
１７は2n−１ビツト（あるいは2n−１＋αビ
ツト）の被加数信号の各ビツトの信号を単位遅延
量遅延させる遅延回路、１８は被加数信号Ｃを上
位ビツト程単位遅延量ずつ遅延量が大きくなるよ
うに遅延させる遅延回路で、その構成は遅延回路
１３と全く同じである。１９はセレクタで、遅延
回路１７の出力信号と遅延回路１８の出力信号と
を受けこのうちからセレクト信号によつて指定さ
れた一つの出力信号を送出する。２０はセレクタ
１９から出力された被加数信号Ｃにセレクタ１６
から出力された信号を加算する加算部、２１は加
算部２０から出力された信号の各ビツトの信号を
等しく単位遅延量遅延させる遅延回路、２２は該
遅延回路２１から出力力された信号を下位ビツト
程単位遅延量ずつ遅延量が大きくなるように遅延
させる遅延回路である。この遅延回路２２は第２
図ｂに示すように加算部２０から単位遅延時間経
過する毎に下位ビツトから上位ビツトの順で出力
された信号に対して下位ビツト程大きく遅延させ
ることによつて全ビツトの信号が同時に出力され
るようにするものである。従つて、この遅延回路
２２はデイジタル回路の出力部を構成するように
使用される。２３は遅延回路２１及び遅延回路２
２の出力信号を受けてそのうちからセレクト信号
によつて指定された出力信号Ｄを送出する。
ツト）の被加数信号の各ビツトの信号を単位遅延
量遅延させる遅延回路、１８は被加数信号Ｃを上
位ビツト程単位遅延量ずつ遅延量が大きくなるよ
うに遅延させる遅延回路で、その構成は遅延回路
１３と全く同じである。１９はセレクタで、遅延
回路１７の出力信号と遅延回路１８の出力信号と
を受けこのうちからセレクト信号によつて指定さ
れた一つの出力信号を送出する。２０はセレクタ
１９から出力された被加数信号Ｃにセレクタ１６
から出力された信号を加算する加算部、２１は加
算部２０から出力された信号の各ビツトの信号を
等しく単位遅延量遅延させる遅延回路、２２は該
遅延回路２１から出力力された信号を下位ビツト
程単位遅延量ずつ遅延量が大きくなるように遅延
させる遅延回路である。この遅延回路２２は第２
図ｂに示すように加算部２０から単位遅延時間経
過する毎に下位ビツトから上位ビツトの順で出力
された信号に対して下位ビツト程大きく遅延させ
ることによつて全ビツトの信号が同時に出力され
るようにするものである。従つて、この遅延回路
２２はデイジタル回路の出力部を構成するように
使用される。２３は遅延回路２１及び遅延回路２
２の出力信号を受けてそのうちからセレクト信号
によつて指定された出力信号Ｄを送出する。
このような第１図に示したデイジタル信号処理
回路１はワンチツプのICとして構成されており、
各セレクタ５，９，１６，１９及び２３のセレク
ト信号による制御内容に応じてそのデイジタル信
号処理回路の発揮する機能を変化させることがで
きる。
回路１はワンチツプのICとして構成されており、
各セレクタ５，９，１６，１９及び２３のセレク
ト信号による制御内容に応じてそのデイジタル信
号処理回路の発揮する機能を変化させることがで
きる。
第３図ａ〜ｉはデイジタル信号処理回路１のセ
レクタ５，９，１６，１９及び２３のセレクト信
号を変えることによつて得ることのできる回路例
の一部を示すものであり、同図において1a〜1iは
デイジタル信号処理回路１の各状態における実質
的な回路を示す。第３図ａに示す１ａは積和回
路、同図ｂに示す１ｂは同じく加算回路であり、
第４図ａはその積和回路１ａ，１ａ…と加算回路
１ｂとによつて構成されたところの本発明デイジ
タルフイルタの実施の一例たる５タツプのFIRデ
イジタルフイルタを示すものであり、第４図ｂは
そのフイルタの等価回路図である。
レクタ５，９，１６，１９及び２３のセレクト信
号を変えることによつて得ることのできる回路例
の一部を示すものであり、同図において1a〜1iは
デイジタル信号処理回路１の各状態における実質
的な回路を示す。第３図ａに示す１ａは積和回
路、同図ｂに示す１ｂは同じく加算回路であり、
第４図ａはその積和回路１ａ，１ａ…と加算回路
１ｂとによつて構成されたところの本発明デイジ
タルフイルタの実施の一例たる５タツプのFIRデ
イジタルフイルタを示すものであり、第４図ｂは
そのフイルタの等価回路図である。
上記積和回路１ａはデイジタル信号処理回路１
を次の状態にすることによつて得ることができ
る。即ち、デイジタル信号処理回路１のセレクタ
５及び９をして遅延回路２及び６の出力信号を送
出せしめ、セレクタ１６をして遅延回路１５の出
力信号を送出せしめセレクタ１９をして遅延回路
１７の出力信号を送出せしめ、セレクタ２３をし
て遅延回路２１の出力信号を送出せしめるように
するとそのデイジタル信号処理回路１は実質的に
第３図ａに示す回路構成となる。
を次の状態にすることによつて得ることができ
る。即ち、デイジタル信号処理回路１のセレクタ
５及び９をして遅延回路２及び６の出力信号を送
出せしめ、セレクタ１６をして遅延回路１５の出
力信号を送出せしめセレクタ１９をして遅延回路
１７の出力信号を送出せしめ、セレクタ２３をし
て遅延回路２１の出力信号を送出せしめるように
するとそのデイジタル信号処理回路１は実質的に
第３図ａに示す回路構成となる。
又、上記加算回路１ｂは、デイジタル信号処理
回路１のセレクタ５及び９をして遅延回路３及び
７の出力信号を送出せしめ、セレクタ１６をして
セレクタ５及び９の出力信号を送出せしめ、セレ
クタ１９をして遅延回路１７の出力信号を送出せ
しめ、そして、セレクタ２３をして遅延回路２２
の出力信号を送出せしめるようにすることによつ
て得ることができる。
回路１のセレクタ５及び９をして遅延回路３及び
７の出力信号を送出せしめ、セレクタ１６をして
セレクタ５及び９の出力信号を送出せしめ、セレ
クタ１９をして遅延回路１７の出力信号を送出せ
しめ、そして、セレクタ２３をして遅延回路２２
の出力信号を送出せしめるようにすることによつ
て得ることができる。
そして、第４図ａに示すデイジタルフイルタは
上記積和回路１ａ，１ａ…及び加算回路１ｂを次
のように組合せてなる。即ち、５の個に積和回路
１a1，１a2，１a3，１a4，１a5…に被乗数信号Ａ
として共通に入力Ｘを印加し、乗数信号Ｂとして
各定数信号h1，h2，h3，h4，h5を印加するように
し、第１段を成す積和回路１a1、第３段を成す積
和回路１a3及び第５段を成す積和回路１a5によつ
て、即ち、奇数段目の積和回路によつて奇数段縦
続回路２４を形成する。又、第２段を成す積和回
路1a2及び第４段を成す積和回路１a4によつて、
即ち、偶数段目の積和回路によつて偶数段縦続回
路２５を形成する。そして、奇数段縦続回路２４
の出力信号と偶数段縦続回路２５の出力信号とを
加算回路１ｂによつて加算してなる。
上記積和回路１ａ，１ａ…及び加算回路１ｂを次
のように組合せてなる。即ち、５の個に積和回路
１a1，１a2，１a3，１a4，１a5…に被乗数信号Ａ
として共通に入力Ｘを印加し、乗数信号Ｂとして
各定数信号h1，h2，h3，h4，h5を印加するように
し、第１段を成す積和回路１a1、第３段を成す積
和回路１a3及び第５段を成す積和回路１a5によつ
て、即ち、奇数段目の積和回路によつて奇数段縦
続回路２４を形成する。又、第２段を成す積和回
路1a2及び第４段を成す積和回路１a4によつて、
即ち、偶数段目の積和回路によつて偶数段縦続回
路２５を形成する。そして、奇数段縦続回路２４
の出力信号と偶数段縦続回路２５の出力信号とを
加算回路１ｂによつて加算してなる。
奇数段縦続回路２４は具体的には、第１段目の
積和回路１a1の被加数信号ｃの入力側を接地し、
即ち、被加数信号Ｃを「０」にし、第１段目の出
力信号を第３段目の積和回路１a3に被加数信号Ｃ
として入力し、第３段目の積和回路１a3の出力信
号を第５段目の積和回路１a5に被加数信号Ｃとし
て入力するというようにして奇数段の積和回路１
ａを順次縦続的に接続することにより構成され
る。同様に偶数段縦続回路２５は第２段目の積和
回路１a2の被加数信号Ｃ入力側を接地し、即ち、
被加数信号ｃを「０」にし、その第１段目の積和
回路１a2の出力信号を第２段目の積和回路１a4に
被加数信号Ｃとして入力するというようにして偶
数段の積和回路１ａを順次縦続的に接続すること
により構成される。そして、５タツプFIRデイジ
タルフイルタの最終段の一つ前にあたる積和回路
１a4の出力信号の上位ビツト側を加算回路１ｂの
遅延回路２に（恰かも被乗数信号Ａのように）入
力し、下位ビツト側を加算回路１ｂの遅延回路６
に（恰かも被乗数信号Ｂのように）入力するよう
にし、一方、最終段にあたる積和回路１a5の出力
信号を加算回路１ｂに被加数信号Ｃとして入力す
るようにしてなる。
積和回路１a1の被加数信号ｃの入力側を接地し、
即ち、被加数信号Ｃを「０」にし、第１段目の出
力信号を第３段目の積和回路１a3に被加数信号Ｃ
として入力し、第３段目の積和回路１a3の出力信
号を第５段目の積和回路１a5に被加数信号Ｃとし
て入力するというようにして奇数段の積和回路１
ａを順次縦続的に接続することにより構成され
る。同様に偶数段縦続回路２５は第２段目の積和
回路１a2の被加数信号Ｃ入力側を接地し、即ち、
被加数信号ｃを「０」にし、その第１段目の積和
回路１a2の出力信号を第２段目の積和回路１a4に
被加数信号Ｃとして入力するというようにして偶
数段の積和回路１ａを順次縦続的に接続すること
により構成される。そして、５タツプFIRデイジ
タルフイルタの最終段の一つ前にあたる積和回路
１a4の出力信号の上位ビツト側を加算回路１ｂの
遅延回路２に（恰かも被乗数信号Ａのように）入
力し、下位ビツト側を加算回路１ｂの遅延回路６
に（恰かも被乗数信号Ｂのように）入力するよう
にし、一方、最終段にあたる積和回路１a5の出力
信号を加算回路１ｂに被加数信号Ｃとして入力す
るようにしてなる。
この第４図ａに示すデイジタルフイルタは、全
部の積和回路を第１段から最終段まで順次縦続的
に接続するのではなく、偶数段の積和回路１ａと
奇数段の積和回路１ａとに分け、奇数段の積和回
路を順次縦続的に接続して奇数段縦続回路２４を
形成し、偶数段の積和回路を順次縦続的に接続し
て偶数段縦続回路２５を形成し、その２つの縦続
回路２４と２５との出力信号どうしを加算回路１
ｂによつて加算するようにしたことを特徴として
いる。
部の積和回路を第１段から最終段まで順次縦続的
に接続するのではなく、偶数段の積和回路１ａと
奇数段の積和回路１ａとに分け、奇数段の積和回
路を順次縦続的に接続して奇数段縦続回路２４を
形成し、偶数段の積和回路を順次縦続的に接続し
て偶数段縦続回路２５を形成し、その２つの縦続
回路２４と２５との出力信号どうしを加算回路１
ｂによつて加算するようにしたことを特徴として
いる。
このよいにするのは、各積和回路１ａが加算部
２０の出力側に遅延回路２１を有し、又被加数信
号Ｃの入力側にも遅延回路１７を有しており、も
し全部の積和回路１a1〜１a5を縦続的に接続した
場合には各積和信号h1・Ｘ、h2・Ｘ、h3・Ｘ、
h4・Ｘ、h5・Ｘ、の遅延量が第４図ｂに示すフイ
ルタにおけるそれと比較して１つの積和回路１ｃ
を通過するごとに単位遅延量分余計に遅延せしめ
られてしまうことになり、所定のフイルタ特性が
得られなくなつてしまうからである。勿論、この
場合、デイジタル信号処理回路１として遅延回路
１７のないものを用いればそのようにする必要性
は全くないが、しかし、遅延回路１７をなくした
場合にはデイジタル信号処理回路１の動作速度が
半導体チツプ間の接続状況に依存するようにな
り、コンプリメンタリMOSの場合は接続容量に
高速動作が妨げられる。従つて、デイジタル信号
処理回路１には遅延回路１７を設けることとし、
デイジタルフイルタを得る場合には第４図ａのよ
うに構成することが好ましいのである。
２０の出力側に遅延回路２１を有し、又被加数信
号Ｃの入力側にも遅延回路１７を有しており、も
し全部の積和回路１a1〜１a5を縦続的に接続した
場合には各積和信号h1・Ｘ、h2・Ｘ、h3・Ｘ、
h4・Ｘ、h5・Ｘ、の遅延量が第４図ｂに示すフイ
ルタにおけるそれと比較して１つの積和回路１ｃ
を通過するごとに単位遅延量分余計に遅延せしめ
られてしまうことになり、所定のフイルタ特性が
得られなくなつてしまうからである。勿論、この
場合、デイジタル信号処理回路１として遅延回路
１７のないものを用いればそのようにする必要性
は全くないが、しかし、遅延回路１７をなくした
場合にはデイジタル信号処理回路１の動作速度が
半導体チツプ間の接続状況に依存するようにな
り、コンプリメンタリMOSの場合は接続容量に
高速動作が妨げられる。従つて、デイジタル信号
処理回路１には遅延回路１７を設けることとし、
デイジタルフイルタを得る場合には第４図ａのよ
うに構成することが好ましいのである。
尚、積和回路１ｂにおいては、一方では積和回
路１a5の出力信号を単位遅延量遅延させるのに対
して、他方では積和回路１a4の出力信号を単位遅
延量の２倍分遅延させるのは、積和回路１a4の出
力信号は積和回路１a5の出力信号よりも単位遅延
量分多く遅延させなければならないからである。
路１a5の出力信号を単位遅延量遅延させるのに対
して、他方では積和回路１a4の出力信号を単位遅
延量の２倍分遅延させるのは、積和回路１a4の出
力信号は積和回路１a5の出力信号よりも単位遅延
量分多く遅延させなければならないからである。
又、加算回路１ｂの加算部２０からは2n−１
ビツトのデイジタル信号が下位ビツトから順番に
出力されるので、第２図ｂに示すような遅延回路
２２によつて下位ビツトの信号程大きく遅延させ
ることにより、全ビツトの信号が同時に出力され
るようにする。
ビツトのデイジタル信号が下位ビツトから順番に
出力されるので、第２図ｂに示すような遅延回路
２２によつて下位ビツトの信号程大きく遅延させ
ることにより、全ビツトの信号が同時に出力され
るようにする。
第４図ａは５タツプのFIRデイジタルフイルタ
であつたが、タツプ数はそれに限定されず、本発
明によればｎタツプのデイジタルフイルタをｎ＋
１個のデイジタル信号処理回路１によつて構成す
ることができる。
であつたが、タツプ数はそれに限定されず、本発
明によればｎタツプのデイジタルフイルタをｎ＋
１個のデイジタル信号処理回路１によつて構成す
ることができる。
第３図ｃに示す１ｃはデイジタル信号処理回路
１を次の状態、即ち、セレレクタ５及び９が遅延
回路２及び６の出力を送出し、セレクタ１６が遅
延回路１５の出力を送出し、セレクタ１９が遅延
回路１８の出力を送出し、セレクタ２３が遅延回
路２２の出力を送出する状態にすることによつて
得られる積和回路で、Ａ・Ｂ＋Ｃの演算を行な
う。しかし、遅延回路１７の入力側を接地する等
して被加数信号Ｃを「０」にすればＡ・Ｂの乗算
を行なう乗算回路として機能する。
１を次の状態、即ち、セレレクタ５及び９が遅延
回路２及び６の出力を送出し、セレクタ１６が遅
延回路１５の出力を送出し、セレクタ１９が遅延
回路１８の出力を送出し、セレクタ２３が遅延回
路２２の出力を送出する状態にすることによつて
得られる積和回路で、Ａ・Ｂ＋Ｃの演算を行な
う。しかし、遅延回路１７の入力側を接地する等
して被加数信号Ｃを「０」にすればＡ・Ｂの乗算
を行なう乗算回路として機能する。
第３図ｄに示す１ｄはセレクタ５及び９が遅延
回路２及び６の出力を送出し、セレクタ１６が遅
延回路１３の出力を送出し、セレクタ１９が遅延
回路１８の出力を送出し、セレクタ２３が遅延回
路２２の出力を送出するようにすることによつて
得られる加算回路である。この加算回路１ａは上
位側ビツトがＡ、下位側ビツトがＢである信号
AB（ここでＡ×Ｂを意味しない。）にＣを加算す
る加算回路である。このように各セレクタ５，
９，１６，１９及び２３を各セレクト信号により
適宜制御してデイジタル信号処理回路１の実質的
回路構成を変化させることができるものである
が、以下の回路１ｅ〜１ｉの説明に当り各セレク
タ５，９，１６，１９及び２３における選択状態
の説明を便宜上省略する。
回路２及び６の出力を送出し、セレクタ１６が遅
延回路１３の出力を送出し、セレクタ１９が遅延
回路１８の出力を送出し、セレクタ２３が遅延回
路２２の出力を送出するようにすることによつて
得られる加算回路である。この加算回路１ａは上
位側ビツトがＡ、下位側ビツトがＢである信号
AB（ここでＡ×Ｂを意味しない。）にＣを加算す
る加算回路である。このように各セレクタ５，
９，１６，１９及び２３を各セレクト信号により
適宜制御してデイジタル信号処理回路１の実質的
回路構成を変化させることができるものである
が、以下の回路１ｅ〜１ｉの説明に当り各セレク
タ５，９，１６，１９及び２３における選択状態
の説明を便宜上省略する。
第３図ｅに示す１ｅは被乗数信号Ｂを単位遅延
量の３倍分遅延させて乗算部１４に入力するよう
にした積和回路、同図ｆに示す１ｆは上位ビツト
側の信号がＡ、下位ビツト側の信号がＢであ一つ
の信号と被加数信号Ｃとを互いに加算し、和信号
を遅延回路２２を介して取り出すようにした加算
回路である。そして、この積和回路１ｅ、加算回
路１ｆ及び積和回路１ａによつて第５図に示すよ
うな内積回路が構成される。
量の３倍分遅延させて乗算部１４に入力するよう
にした積和回路、同図ｆに示す１ｆは上位ビツト
側の信号がＡ、下位ビツト側の信号がＢであ一つ
の信号と被加数信号Ｃとを互いに加算し、和信号
を遅延回路２２を介して取り出すようにした加算
回路である。そして、この積和回路１ｅ、加算回
路１ｆ及び積和回路１ａによつて第５図に示すよ
うな内積回路が構成される。
この内積回路は、Xo・Yoを求める積和回路１
a1と、積和回路１a1の出力にX1の出力にX1・Y1
を加算する積和回路１e1と，X2・Y2を求める積
和回路１a2と、積和回路１a2の出力にX3・Y3を
加算する積和回路１e2と、積和回路１e1の出力と
積和回路１e2の出力とを加算する加算回路１ｆ
と、からなる。この内積回路によればXo・Yo＋
X1・Y1＋X2・Y2＋X3・Y3の演算を行うことが
でき、ビデオテープレコーダ等において例えば輝
度信号Ｙ、クロマ信号Ｉ、Ｑをカラー信号Ｒ，
Ｇ，Ｂ変換するための行列演算を行なうのに最適
である。この内積回路において、Xo，Yo及び
X2，Y2を受ける積和回路１a1，１a2よりもX1，
Y1及びX3，Y3を受ける積和回路１e1，１e2の方
が乗算部１４に入力されるベクトル信号Ｘ，Ｙの
遅延量を単位遅延量の２倍分大きくなるようにさ
れている。これは４個の積和回路をすべて第３図
ｅに示した積和回路１ｅによつて構成した場合に
はX0・Y0，X2・Y2が遅延回路２１，１７によつ
てX1・Y1、X3・Y3よりも単位遅延量の２倍分多
く遅延されてしまうためである。
a1と、積和回路１a1の出力にX1の出力にX1・Y1
を加算する積和回路１e1と，X2・Y2を求める積
和回路１a2と、積和回路１a2の出力にX3・Y3を
加算する積和回路１e2と、積和回路１e1の出力と
積和回路１e2の出力とを加算する加算回路１ｆ
と、からなる。この内積回路によればXo・Yo＋
X1・Y1＋X2・Y2＋X3・Y3の演算を行うことが
でき、ビデオテープレコーダ等において例えば輝
度信号Ｙ、クロマ信号Ｉ、Ｑをカラー信号Ｒ，
Ｇ，Ｂ変換するための行列演算を行なうのに最適
である。この内積回路において、Xo，Yo及び
X2，Y2を受ける積和回路１a1，１a2よりもX1，
Y1及びX3，Y3を受ける積和回路１e1，１e2の方
が乗算部１４に入力されるベクトル信号Ｘ，Ｙの
遅延量を単位遅延量の２倍分大きくなるようにさ
れている。これは４個の積和回路をすべて第３図
ｅに示した積和回路１ｅによつて構成した場合に
はX0・Y0，X2・Y2が遅延回路２１，１７によつ
てX1・Y1、X3・Y3よりも単位遅延量の２倍分多
く遅延されてしまうためである。
このように内積回路を構成した場合には、ｎ次
元ベクトルＸとＹとの内積演算を行うことのでき
る回路を約1.5n−0.5個のデイジタル信号信理回
路１によつて得ることができる。
元ベクトルＸとＹとの内積演算を行うことのでき
る回路を約1.5n−0.5個のデイジタル信号信理回
路１によつて得ることができる。
第３図ｇは前記積和回路１ｅの遅延回路２１に
加えて遅延回路２２を活かすようにした積和回路
１ｇを示すものであり、２次元ベクトルＸとＹと
の内積演算を行う内積回路に終段として用いるの
に適している。第６図はその遅延回路１ｇを用い
た内積回路を示すものである。この内積回路は積
和回路１ａの出力信号X0・Y0（Ｄ）を積和回路１
ｇに被加数信号Ｃとして入力し、その積和回路１
ｇの遅延回路２２からX0・Y0＋X1・Y1を得るよ
うにしてなる。
加えて遅延回路２２を活かすようにした積和回路
１ｇを示すものであり、２次元ベクトルＸとＹと
の内積演算を行う内積回路に終段として用いるの
に適している。第６図はその遅延回路１ｇを用い
た内積回路を示すものである。この内積回路は積
和回路１ａの出力信号X0・Y0（Ｄ）を積和回路１
ｇに被加数信号Ｃとして入力し、その積和回路１
ｇの遅延回路２２からX0・Y0＋X1・Y1を得るよ
うにしてなる。
このように積和回路１ａ及び１ｇを用いれば２
次元ベクトルＸをＹとの内積を求める内積回路を
僅か２つのデイジタル信号処理回路１によつて構
成することができる。このような２次元の内積回
路はビデオカメラ等に用いられる直交変調回路、
あるいはキーイング（Keying）回路に用いるこ
とができる。
次元ベクトルＸをＹとの内積を求める内積回路を
僅か２つのデイジタル信号処理回路１によつて構
成することができる。このような２次元の内積回
路はビデオカメラ等に用いられる直交変調回路、
あるいはキーイング（Keying）回路に用いるこ
とができる。
第３図ｈはアダートリー回路の入力段に適する
加算回路１ｈ、同図ｉは同じく中間段に適する加
算回路１ｉを示し、第７図はその加算回路１ｈ、
１ｉ及び前記加算回路１ｆを用いたアダートリー
回路を示す。
加算回路１ｈ、同図ｉは同じく中間段に適する加
算回路１ｉを示し、第７図はその加算回路１ｈ、
１ｉ及び前記加算回路１ｆを用いたアダートリー
回路を示す。
このアダートリー回路は入力信号X0〜X3とY0
〜Y3との対応するものどうしを互いに加算する
４個の加算回路１h1，１h2，１h3，１h4が入力段
として用いられており、又、加算回路１h1，１h2
の出力信号、即ちX0＋Y0＋X1＋Y1とを互いに加
算する加算回路１i1と、加算回路１h3，１h4の出
力信号、即ち、X2，Y2とX3＋Y3とを互いに加算
する加算回路１i2とが中間段として用いられてい
る。そして、出力段には加算回路１i1，１i2の出
力信号、即ち、X0＋Y0＋X1＋Y1＋X2＋Y2＋X3
＋Y3とを互いに加算する前述の加算回路１ｆが
用いられている。
〜Y3との対応するものどうしを互いに加算する
４個の加算回路１h1，１h2，１h3，１h4が入力段
として用いられており、又、加算回路１h1，１h2
の出力信号、即ちX0＋Y0＋X1＋Y1とを互いに加
算する加算回路１i1と、加算回路１h3，１h4の出
力信号、即ち、X2，Y2とX3＋Y3とを互いに加算
する加算回路１i2とが中間段として用いられてい
る。そして、出力段には加算回路１i1，１i2の出
力信号、即ち、X0＋Y0＋X1＋Y1＋X2＋Y2＋X3
＋Y3とを互いに加算する前述の加算回路１ｆが
用いられている。
このように、第１図に示したデイジタル信号処
理回路１はセレクタ５，９，１６，１９及び２３
がセレクト信号による指定に応じて送出する信号
の種類を適宜に選択することにより例えば第３図
ａ〜ｉに示すように実質的な回路構成を変えて異
なる機能を発揮することができる。従つて、デイ
ジタルフイルタ、カラーエンコーダ、マトリツク
ス、加算器、乗算器等非常に多くの種類のデイジ
タル回路を単独にデイジタル信号処理回路で、あ
るいはそれを複数組合わせることによつて構成す
ることができる。
理回路１はセレクタ５，９，１６，１９及び２３
がセレクト信号による指定に応じて送出する信号
の種類を適宜に選択することにより例えば第３図
ａ〜ｉに示すように実質的な回路構成を変えて異
なる機能を発揮することができる。従つて、デイ
ジタルフイルタ、カラーエンコーダ、マトリツク
ス、加算器、乗算器等非常に多くの種類のデイジ
タル回路を単独にデイジタル信号処理回路で、あ
るいはそれを複数組合わせることによつて構成す
ることができる。
尚、第１図に示したデイジタル信号処理回路は
あくまで本発明の一実施例にすぎず、又、第３図
ａ〜ｉに示した１ａ〜１ｉはそのデイジタル信号
処理回路１の各セレクタを適宜に制御することに
よつて得ることのできる回路例のあくまで一部に
すぎない。
あくまで本発明の一実施例にすぎず、又、第３図
ａ〜ｉに示した１ａ〜１ｉはそのデイジタル信号
処理回路１の各セレクタを適宜に制御することに
よつて得ることのできる回路例のあくまで一部に
すぎない。
効果
以上述べたように、本発明デイジタル信号処理
回路の第１のものは、複数ビツトの被乗数信号を
上位ビツト程単位遅延量ずつ多く遅延させる被乗
数信号遅延回路と、複数ビツトの乗数信号を上位
ビツト程単位遅延量ずつ多く遅延させる乗数信号
遅延回路と、上記各遅延回路から出力された被乗
数信号と乗数信号とを乗算する乗算部と、複数ビ
ツトの被加数信号の各ビツトの信号に対して単位
遅延量の遅延を与える被加数信号遅延回路と、該
被加数信号遅延回路から出力された被加数信号に
前記乗算部から出力された積信号を加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して単位遅延量の遅延を与える和信号
遅延回路とを１つの半導体チツプに形成してなる
ことを特徴とするものであり、第２のものは複数
ビツトの被乗数信号を上位ビツト程単位遅延量ず
つ遅延させる被乗数信号遅延回路と、複数ビツト
の乗数信号を上位ビツト程単位遅延量ずつ多く遅
延させる乗数信号遅延回路と、上記各遅延回路か
ら出力された被乗数信号と乗数信号とを乗算する
乗算部と、前記被乗算信号及び乗算信号からなる
一つの信号を単位遅延量の２倍分遅延させる遅延
回路と、該遅延回路の出力信号と前記乗算部の出
力信号とを受けそのうちからセレクト信号により
指定された一つの出力信号を送出するセレクタ
と、複数ビツトの被加数信号を単位遅延量遅延さ
せる遅延回路と該遅延回路から出力された被加数
信号に前記セレクタの出力信号を加算する加算部
と、該加算部から出力された和信号を下位ビツト
程単位遅延量ずつ多く遅延させる和信号遅延回路
と、前記和信号の全ビツトの信号に対して単位遅
延量遅延させる和信号遅延回路と、上記２つの和
信号遅延回路の出力信号を受けそのうちからセレ
クト信号により指定された一つの出力信号を送出
するセレクタと、を一つの半導体チツプに形成し
てなることを特徴とするものである。これらはそ
れぞれ単独である。あるいは適宜組合わせること
によつてカラービデオカメラ回路等に非常に多く
用いられるデイジタルフイルタその他の種々のデ
イジタル回路を構成することができる。
回路の第１のものは、複数ビツトの被乗数信号を
上位ビツト程単位遅延量ずつ多く遅延させる被乗
数信号遅延回路と、複数ビツトの乗数信号を上位
ビツト程単位遅延量ずつ多く遅延させる乗数信号
遅延回路と、上記各遅延回路から出力された被乗
数信号と乗数信号とを乗算する乗算部と、複数ビ
ツトの被加数信号の各ビツトの信号に対して単位
遅延量の遅延を与える被加数信号遅延回路と、該
被加数信号遅延回路から出力された被加数信号に
前記乗算部から出力された積信号を加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して単位遅延量の遅延を与える和信号
遅延回路とを１つの半導体チツプに形成してなる
ことを特徴とするものであり、第２のものは複数
ビツトの被乗数信号を上位ビツト程単位遅延量ず
つ遅延させる被乗数信号遅延回路と、複数ビツト
の乗数信号を上位ビツト程単位遅延量ずつ多く遅
延させる乗数信号遅延回路と、上記各遅延回路か
ら出力された被乗数信号と乗数信号とを乗算する
乗算部と、前記被乗算信号及び乗算信号からなる
一つの信号を単位遅延量の２倍分遅延させる遅延
回路と、該遅延回路の出力信号と前記乗算部の出
力信号とを受けそのうちからセレクト信号により
指定された一つの出力信号を送出するセレクタ
と、複数ビツトの被加数信号を単位遅延量遅延さ
せる遅延回路と該遅延回路から出力された被加数
信号に前記セレクタの出力信号を加算する加算部
と、該加算部から出力された和信号を下位ビツト
程単位遅延量ずつ多く遅延させる和信号遅延回路
と、前記和信号の全ビツトの信号に対して単位遅
延量遅延させる和信号遅延回路と、上記２つの和
信号遅延回路の出力信号を受けそのうちからセレ
クト信号により指定された一つの出力信号を送出
するセレクタと、を一つの半導体チツプに形成し
てなることを特徴とするものである。これらはそ
れぞれ単独である。あるいは適宜組合わせること
によつてカラービデオカメラ回路等に非常に多く
用いられるデイジタルフイルタその他の種々のデ
イジタル回路を構成することができる。
又、本発明デイジタルフイルタは、複数ビツト
の被乗数信号を上位ビツト程単位遅延量ずつ多く
遅延させる被乗数信号遅延回路、複数ビツトの乗
数信号を上位ビツト程単位遅延量ずつ多く遅延さ
せる乗数信号遅延回路、上記各遅延回路から出力
された被乗数信号と乗数信号とを乗算する乗算
部、複数ビツトの被加数信号の各ビツトの信号に
対して単位遅延量の遅延を与える被加数信号遅延
回路、該被加数信号遅延回路から出力された被加
数信号に前記乗算部から出力された積信号を加算
する加算部及び該加算部から出力された和信号の
各ビツトの信号に対して単位遅延量の遅延を与え
る和信号遅延回路を１つの半導体チツプに形成し
てなるデイジタル信号処理回路を出力部を除く各
段に用いた多段のデイジタルフイルタであつて、
その１段目を成すデイジタル信号処理回路の出力
信号を第３段目を成すデイジタル信号処理回路に
前記被加数信号として入力するようにして奇数段
目を成すデイジタル信号処理回路を順次縦続的に
接続した奇数段縦続回路と、第２段目を成すデイ
ジタル信号処理回路の出力信号を第４段目を成す
デイジタル信号処理回路に前記被加数信号として
入力するようにして偶数段目を成すデイジタル信
号処理回路を順次縦続的に接続した偶数段縦続回
路と、該偶数段縦続回路の出力信号及び前記奇数
段縦続回路の出力信号を互いに遅延を合わせて加
算する加算部と、該加算部の出力信号に対して下
位ビツトになる程単位遅延量ずつ大きな遅延量を
与える出力回路と、からなることを特徴とするも
のであり、このようなデイジタルフイルタは、デ
イジタルフイルタ以外の各種デイジタル回路に用
いることができるように汎用性を高めたデイジタ
ル信号処理回路によつて構成することができる。
の被乗数信号を上位ビツト程単位遅延量ずつ多く
遅延させる被乗数信号遅延回路、複数ビツトの乗
数信号を上位ビツト程単位遅延量ずつ多く遅延さ
せる乗数信号遅延回路、上記各遅延回路から出力
された被乗数信号と乗数信号とを乗算する乗算
部、複数ビツトの被加数信号の各ビツトの信号に
対して単位遅延量の遅延を与える被加数信号遅延
回路、該被加数信号遅延回路から出力された被加
数信号に前記乗算部から出力された積信号を加算
する加算部及び該加算部から出力された和信号の
各ビツトの信号に対して単位遅延量の遅延を与え
る和信号遅延回路を１つの半導体チツプに形成し
てなるデイジタル信号処理回路を出力部を除く各
段に用いた多段のデイジタルフイルタであつて、
その１段目を成すデイジタル信号処理回路の出力
信号を第３段目を成すデイジタル信号処理回路に
前記被加数信号として入力するようにして奇数段
目を成すデイジタル信号処理回路を順次縦続的に
接続した奇数段縦続回路と、第２段目を成すデイ
ジタル信号処理回路の出力信号を第４段目を成す
デイジタル信号処理回路に前記被加数信号として
入力するようにして偶数段目を成すデイジタル信
号処理回路を順次縦続的に接続した偶数段縦続回
路と、該偶数段縦続回路の出力信号及び前記奇数
段縦続回路の出力信号を互いに遅延を合わせて加
算する加算部と、該加算部の出力信号に対して下
位ビツトになる程単位遅延量ずつ大きな遅延量を
与える出力回路と、からなることを特徴とするも
のであり、このようなデイジタルフイルタは、デ
イジタルフイルタ以外の各種デイジタル回路に用
いることができるように汎用性を高めたデイジタ
ル信号処理回路によつて構成することができる。
実施例 ２
第８図は、本発明デイジタル信号処理回路の他
の実施例1′を示すものである。このデイジタル信
号処理回路１′は第１図に示したデイジタル信号
処理回路１をより簡易化したものである。具体的
には遅延回路２，３，４，６，７，８、及びセレ
クタ５，９に設けないで、回路１′に入力された
被乗数信号Ａ及び乗数信号Ｂを被乗数信号遅延回
路１０及び乗数信号遅延回路１１に対して直接印
加するようにし、更に乗算部１４とセレクタ１６
との間に介在された庭延回路１５も省くように
し、又、遅延回路１８及びセレクタ１９も省き被
加数信号Ｃが遅延回路１７を介して加算部２０に
印加されるようにする。そして、遅延回路１３に
代えて被乗数信号Ａ及び乗数信号Ｂからなるデイ
ジタル信号の全ビツトの信号を単位遅延量遅延さ
せる２つの遅延回路２６，２７を設け、デイジタ
ル信号処理回路１′に入力された被乗数信号Ａ及
び乗数信号Ｂを遅延回路１０，１１及び乗算部１
４を経由させることなく遅延回路２６，２７を通
してセレクタ１６にバイパスするようにしてな
る。尚、この第２の実施例の遅延回路１０，１１
及び２２は第２図ａ，ｂに示すものよりも各ビツ
トにおいて単位遅延量分遅延の多いものを用い
る。
の実施例1′を示すものである。このデイジタル信
号処理回路１′は第１図に示したデイジタル信号
処理回路１をより簡易化したものである。具体的
には遅延回路２，３，４，６，７，８、及びセレ
クタ５，９に設けないで、回路１′に入力された
被乗数信号Ａ及び乗数信号Ｂを被乗数信号遅延回
路１０及び乗数信号遅延回路１１に対して直接印
加するようにし、更に乗算部１４とセレクタ１６
との間に介在された庭延回路１５も省くように
し、又、遅延回路１８及びセレクタ１９も省き被
加数信号Ｃが遅延回路１７を介して加算部２０に
印加されるようにする。そして、遅延回路１３に
代えて被乗数信号Ａ及び乗数信号Ｂからなるデイ
ジタル信号の全ビツトの信号を単位遅延量遅延さ
せる２つの遅延回路２６，２７を設け、デイジタ
ル信号処理回路１′に入力された被乗数信号Ａ及
び乗数信号Ｂを遅延回路１０，１１及び乗算部１
４を経由させることなく遅延回路２６，２７を通
してセレクタ１６にバイパスするようにしてな
る。尚、この第２の実施例の遅延回路１０，１１
及び２２は第２図ａ，ｂに示すものよりも各ビツ
トにおいて単位遅延量分遅延の多いものを用い
る。
第９図ａは第８図に示したデイジタル信号処理
回路１′のセレクタ１６を乗算部１４の出力を送
出する状態にし、セレクタ２３を遅延回路２１の
出力を送出する状態にすることによつて得た積和
回路１a′を示す。同図ｂは同じくセレクタ１６を
セレクタ２７の出力を送出する状態にし、セレク
タ２３を遅延回路２２の出力を送出する状態にす
ることによつて得た加算回路１b′を示す。その積
和回路１a′は第４図ａに示したデイジタルフイル
タを構成する積和回路１ａに代えて用いることが
でき、同様に加算回路１b′は加算回路１ｂに代え
て用いることができる。
回路１′のセレクタ１６を乗算部１４の出力を送
出する状態にし、セレクタ２３を遅延回路２１の
出力を送出する状態にすることによつて得た積和
回路１a′を示す。同図ｂは同じくセレクタ１６を
セレクタ２７の出力を送出する状態にし、セレク
タ２３を遅延回路２２の出力を送出する状態にす
ることによつて得た加算回路１b′を示す。その積
和回路１a′は第４図ａに示したデイジタルフイル
タを構成する積和回路１ａに代えて用いることが
でき、同様に加算回路１b′は加算回路１ｂに代え
て用いることができる。
このデイジタル信号処理回路１′は第１図に示
したもの１よりも若干汎用性に劣るが、回路の構
成が非常に簡単にできるという点で非常に優れて
いる。
したもの１よりも若干汎用性に劣るが、回路の構
成が非常に簡単にできるという点で非常に優れて
いる。
第１図は本発明デイジタル信号処理回路の実施
の一例を示しブロツク図、第２図ａ及びｂはそれ
ぞれ遅延回路の構成を示すブロツク図、第３ａ〜
ｉはそれぞれデイジタル信号処理回路の各状態に
おける実質的な回路構成を示すブロツク図、第４
図ａは本発明デイジタルフイルタの実施の一例を
示すブロツク図、同図ｂはその等価回路図、第５
図乃至第７図はそれぞれ本発明デイジタル信号処
理回路を複数組合せることによつて構成したデイ
ジタルフイルタ以外の各別のデイジタル回路の例
を示すブロツク図、第８図は本発明デイジタル信
号処理回路の他の実施例を示すブロツク図、第９
図ａ及びｂは第８図に示したデイジタル信号処理
回路の２つの各別の状態における実質的な回路構
成を示すブロツク図である。 符号の説明，１１ａ〜１ｉ，１′１a′，１b′…
デイジタル信号処理回路、１０…被乗数信号遅延
回路、１１…乗数信号遅延回路、２〜４，６〜
８，１３，１７，１８，２６，２７…遅延量調整
手段、１４…乗算部、５，９，１６…セレクタ、
２０…加算部、２１，２２…和信号遅延回路、２
３…セレクタ。
の一例を示しブロツク図、第２図ａ及びｂはそれ
ぞれ遅延回路の構成を示すブロツク図、第３ａ〜
ｉはそれぞれデイジタル信号処理回路の各状態に
おける実質的な回路構成を示すブロツク図、第４
図ａは本発明デイジタルフイルタの実施の一例を
示すブロツク図、同図ｂはその等価回路図、第５
図乃至第７図はそれぞれ本発明デイジタル信号処
理回路を複数組合せることによつて構成したデイ
ジタルフイルタ以外の各別のデイジタル回路の例
を示すブロツク図、第８図は本発明デイジタル信
号処理回路の他の実施例を示すブロツク図、第９
図ａ及びｂは第８図に示したデイジタル信号処理
回路の２つの各別の状態における実質的な回路構
成を示すブロツク図である。 符号の説明，１１ａ〜１ｉ，１′１a′，１b′…
デイジタル信号処理回路、１０…被乗数信号遅延
回路、１１…乗数信号遅延回路、２〜４，６〜
８，１３，１７，１８，２６，２７…遅延量調整
手段、１４…乗算部、５，９，１６…セレクタ、
２０…加算部、２１，２２…和信号遅延回路、２
３…セレクタ。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツトの被乗数信号をその最下位ビツト
から上位ビツトに行く程単位遅延量ずつ遅延量が
多くなるように遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号をその最下位ビツトか
ら上位ビツトに行く程単位遅延量ずつ遅延量が多
くなるように遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、複数ビツトの被加数信
号の各ビツトの信号に対して単位遅延量の遅延を
与える被加数信号遅延回路と、該被加数信号遅延
回路から出力された被加数信号に前記乗算部から
出力された積信号を加算する加算部と、該加算部
から出力された和信号の各ビツトの信号に対して
単位遅延量の遅延を与える和信号遅延回路とを１
つの半導体チツプに形成してなることを特徴とす
るデイジタル信号処理回路。 ２ 複数ビツトの被乗数信号をその最下位ビツト
から上位ビツトに行く程単位遅延量ずつ遅延量が
多くなるように遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号をその最下位ビツトか
ら上位ビツトに行く程単位遅延量ずつ遅延量が多
くなるように遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と前記被乗数信号及び乗数
信号からなる一つの信号を単位遅延量の２倍分遅
延させる遅延回路と、該遅延回路部の出力信号と
前記乗算部の出力信号とを受けそのうちからセレ
クト信号により指定された一つの出力信号を送出
するセレクタと、複数ビツトの被加数信号を単位
遅延量遅延させる遅延回路と、該遅延回路から出
力された被加数信号に前記セレクタの出力信号を
加算する加算部と、該加算部から出力された和信
号を最上位ビツトから下位ビツトに行く程単位遅
延量ずつ遅延量が多くなるように遅延させる和信
号遅延回路と、前記和信号の全ビツトの信号に対
して単位遅延量遅延させる和信号遅延回路と、上
記２つの和信号遅延回路の出力信号を受けそのう
ちからセレクタ信号により指定された一つの出力
信号を送出するセレクタと、を一つの半導体チツ
プに形成してなることを特徴とするデイジタル信
号処理回路。 ３ 複数ビツトの被乗数信号をその最下位ビツト
から上位ビツトに行く程単位遅延量ずつ遅延量が
多くなるように遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号をその最下位ビツトか
ら上位ビツトに行く程単位遅延量ずつ遅延量が多
くなるように遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部、複数ビツトの被加数信号
の各ビツトの信号に対して単位遅延量の遅延を与
える被加数信号遅延回路、該被加数信号遅延回路
から出力された被加数信号に前記乗算部から出力
された積信号を加算する加算部及び該加算部から
出力された和信号の各ビツトの信号に対して単位
遅延量の遅延を与える和信号遅延回路を１つ半導
体チツプに形成してなるデイジタル信号処理回路
を出力部を除く各段に用いた多段のデイジタルフ
イルタであつて、その１段目を成すデイジタル信
号処理回路の出力信号を第３段目を成すデイジタ
ル信号処理回路に前記被加数信号として入力する
ようにして奇数段目を成すデイジタル信号処理回
路を順次縦続的に接続した奇数段縦続回路と、第
２段目を成すデイジタル信号処理回路の出力信号
を第４段目を成すデイジタル信号処理回路に前記
被加数信号として入力するようにして偶数段目を
成すデイジタル信号処理回路を順次縦続的に接続
した偶数段縦続回路と、該偶数段縦続回路の出力
信号及び前記奇数段縦続回路の出力信号を互いに
遅延を合わせて加算する加算部と、該加算部の出
力信号に対して下位ビツトになる程単位遅延量ず
つ大きな遅延量を与える出力回路と、からなるこ
とを特徴とするデイジタルフイルタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142527A JPS5932216A (ja) | 1982-08-17 | 1982-08-17 | ディジタル信号処理回路及びディジタルフィルタ |
| AT83304727T ATE30484T1 (de) | 1982-08-17 | 1983-08-15 | Digitale filter. |
| DE8383304727T DE3374236D1 (en) | 1982-08-17 | 1983-08-15 | Digital filters |
| EP83304727A EP0101318B1 (en) | 1982-08-17 | 1983-08-15 | Digital filters |
| CA000434737A CA1196105A (en) | 1982-08-17 | 1983-08-16 | Variable digital signal processing circuit |
| US06/524,079 US4611305A (en) | 1982-07-18 | 1983-08-17 | Digital signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142527A JPS5932216A (ja) | 1982-08-17 | 1982-08-17 | ディジタル信号処理回路及びディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5932216A JPS5932216A (ja) | 1984-02-21 |
| JPH0370411B2 true JPH0370411B2 (ja) | 1991-11-07 |
Family
ID=15317426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142527A Granted JPS5932216A (ja) | 1982-07-18 | 1982-08-17 | ディジタル信号処理回路及びディジタルフィルタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4611305A (ja) |
| EP (1) | EP0101318B1 (ja) |
| JP (1) | JPS5932216A (ja) |
| AT (1) | ATE30484T1 (ja) |
| CA (1) | CA1196105A (ja) |
| DE (1) | DE3374236D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4544945A (en) * | 1983-06-07 | 1985-10-01 | Rca Corporation | Logarithmic color matrix for a digital television receiver |
| US4760540A (en) * | 1984-11-29 | 1988-07-26 | Rca Corporation | Adaptive interference cancelling system and method |
| US4694416A (en) * | 1985-02-25 | 1987-09-15 | General Electric Company | VLSI programmable digital signal processor |
| US4809209A (en) * | 1985-08-26 | 1989-02-28 | Rockwell International Corporation | Mybrid charge-transfer-device filter structure |
| JPS62220231A (ja) * | 1986-03-20 | 1987-09-28 | Aisin Seiki Co Ltd | ポリｖプ−リ・フランジ先端部成形方法 |
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| GB8612453D0 (en) * | 1986-05-22 | 1986-07-02 | Inmos Ltd | Multistage digital signal multiplication & addition |
| US4791600A (en) * | 1986-07-28 | 1988-12-13 | Tektronix, Inc. | Digital pipelined heterodyne circuit |
| US5077677A (en) * | 1989-06-12 | 1991-12-31 | Westinghouse Electric Corp. | Probabilistic inference gate |
| DE4036455C1 (ja) * | 1990-11-15 | 1992-04-02 | Siemens Ag, 8000 Muenchen, De | |
| JPH04245535A (ja) * | 1991-01-31 | 1992-09-02 | Sony Corp | 演算回路 |
| US5627776A (en) * | 1991-01-31 | 1997-05-06 | Sony Corporation | Data processing circuit |
| US5349676A (en) * | 1991-02-11 | 1994-09-20 | General Electric Company | Data acquisition systems with programmable bit-serial digital signal processors |
| US5367691A (en) * | 1991-04-15 | 1994-11-22 | Motorola, Inc. | Pipe-staggered apparatus and method utilizing carry look-ahead signal processing |
| KR0142803B1 (ko) * | 1993-09-02 | 1998-07-15 | 모리시다 요이치 | 신호처리장치 |
| US6205459B1 (en) * | 1996-12-18 | 2001-03-20 | Yamaha Corporation | Digital signal processor and digital signal processing system incorporating same |
| US6298369B1 (en) | 1998-09-30 | 2001-10-02 | Stmicroelectronics, Inc. | High speed multiplier |
| US6427159B1 (en) | 1999-08-03 | 2002-07-30 | Koninklijke Philips Electronics N.V. | Arithmetic unit, digital signal processor, method of scheduling multiplication in an arithmetic unit, method of selectively delaying adding and method of selectively adding during a first or second clock cycle |
| JP3414336B2 (ja) * | 1999-11-04 | 2003-06-09 | 日本電気株式会社 | Ｆｉｒフィルタ、ランプアップ・ランプダウン回路 |
| US8772707B2 (en) * | 2010-08-06 | 2014-07-08 | Shimadzu Corporation | Quadrupole mass spectrometer |
| US11422803B2 (en) * | 2020-01-07 | 2022-08-23 | SK Hynix Inc. | Processing-in-memory (PIM) device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141510A (en) * | 1981-02-26 | 1982-09-01 | Mazda Motor Corp | Display device for car |
| JPS57142054A (en) * | 1981-02-27 | 1982-09-02 | Nec Corp | Dispatching telephone system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805037A (en) * | 1972-02-22 | 1974-04-16 | J Ellison | N{40 th power galois linear gate |
| US4344148A (en) * | 1977-06-17 | 1982-08-10 | Texas Instruments Incorporated | System using digital filter for waveform or speech synthesis |
| FR2441214A1 (fr) * | 1978-11-13 | 1980-06-06 | Labo Cent Telecommunicat | Additionneur numerique |
| FR2447646A1 (fr) * | 1979-01-29 | 1980-08-22 | Materiel Telephonique | Filtre numerique transversal pour traitement en temps partage sur plusieurs canaux |
| JPS56147260A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Lsi for digital signal processing |
| NL8005506A (nl) * | 1980-10-06 | 1982-05-03 | Philips Nv | Inrichting voor het uitvoeren van een matnematische operatie en enkele toepassingen van deze inrichting. |
| US4443859A (en) * | 1981-07-06 | 1984-04-17 | Texas Instruments Incorporated | Speech analysis circuits using an inverse lattice network |
| US4449194A (en) * | 1981-09-25 | 1984-05-15 | Motorola Inc. | Multiple point, discrete cosine processor |
-
1982
- 1982-08-17 JP JP57142527A patent/JPS5932216A/ja active Granted
-
1983
- 1983-08-15 DE DE8383304727T patent/DE3374236D1/de not_active Expired
- 1983-08-15 AT AT83304727T patent/ATE30484T1/de not_active IP Right Cessation
- 1983-08-15 EP EP83304727A patent/EP0101318B1/en not_active Expired
- 1983-08-16 CA CA000434737A patent/CA1196105A/en not_active Expired
- 1983-08-17 US US06/524,079 patent/US4611305A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141510A (en) * | 1981-02-26 | 1982-09-01 | Mazda Motor Corp | Display device for car |
| JPS57142054A (en) * | 1981-02-27 | 1982-09-02 | Nec Corp | Dispatching telephone system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4611305A (en) | 1986-09-09 |
| JPS5932216A (ja) | 1984-02-21 |
| EP0101318A3 (en) | 1984-12-27 |
| DE3374236D1 (en) | 1987-12-03 |
| EP0101318B1 (en) | 1987-10-28 |
| CA1196105A (en) | 1985-10-29 |
| ATE30484T1 (de) | 1987-11-15 |
| EP0101318A2 (en) | 1984-02-22 |
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