JPH0370410B2 - - Google Patents
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- JPH0370410B2 JPH0370410B2 JP57142054A JP14205482A JPH0370410B2 JP H0370410 B2 JPH0370410 B2 JP H0370410B2 JP 57142054 A JP57142054 A JP 57142054A JP 14205482 A JP14205482 A JP 14205482A JP H0370410 B2 JPH0370410 B2 JP H0370410B2
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- 230000001934 delay Effects 0.000 claims description 29
- 230000003111 delayed effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は新規なデイジタル信号処理回路及びそ
のデイジタル信号処理回路を用いた多段積和回路
に関するものであり、特にデイジタルフイルタに
用いるようにつくられた回路を多数組合せること
によつて多段積和回路を構成することのできるよ
うにすることのできる新規なデイジタル信号処理
回路を提供し、更にはデイジタルフイルタに用い
るにも多段積和回路に用いるにも適した新規なデ
イジタル信号処理回路を提供しようとするもので
あり、又、その新規なデイジタル信号処理回路を
用いた新規な多段積和回路を提供しようとするも
のである。
のデイジタル信号処理回路を用いた多段積和回路
に関するものであり、特にデイジタルフイルタに
用いるようにつくられた回路を多数組合せること
によつて多段積和回路を構成することのできるよ
うにすることのできる新規なデイジタル信号処理
回路を提供し、更にはデイジタルフイルタに用い
るにも多段積和回路に用いるにも適した新規なデ
イジタル信号処理回路を提供しようとするもので
あり、又、その新規なデイジタル信号処理回路を
用いた新規な多段積和回路を提供しようとするも
のである。
背景技術とその問題点
高度なデイジタル技術を駆使した装置例えばデ
イジタルカラービデオカメラ等にはデイジタルフ
イルタが非常に数多く用いられるが、又、多段積
和回路、即ち、複数対の数X0とY0とを、X1とY1
とを、X2とY2とを、……互いに乗算し、その各
積X0・Y0、X1・Y1、X2・Y2、……を互いに加
算してX0・Y0＋X1・Y1＋X2・Y2＋……を求め
る回路もカラーエンコーダ、マトリツクス等広い
範囲にわたつて利用され、非常に多く用いられ
る。ところで、そのデイジタルフイルタ及び多段
積和回路を個々に設計、製造することは非常に装
置の高価格化を招く。
イジタルカラービデオカメラ等にはデイジタルフ
イルタが非常に数多く用いられるが、又、多段積
和回路、即ち、複数対の数X0とY0とを、X1とY1
とを、X2とY2とを、……互いに乗算し、その各
積X0・Y0、X1・Y1、X2・Y2、……を互いに加
算してX0・Y0＋X1・Y1＋X2・Y2＋……を求め
る回路もカラーエンコーダ、マトリツクス等広い
範囲にわたつて利用され、非常に多く用いられ
る。ところで、そのデイジタルフイルタ及び多段
積和回路を個々に設計、製造することは非常に装
置の高価格化を招く。
発明の目的
しかして、本発明は、デイジタルフイルタに用
いるようにつくられた回路を多数組合せることに
よつて多段積和回路を構成することのできるよう
にすることのできる新規なデイジタル信号処理回
路を提供し、更にはデイジタルフイルタに用いる
にも多段積和回路に用いるにも適した新規なデイ
ジタル信号処理回路を提供しようとするものであ
り、又、その新規なデイジタル信号処理回路を用
いた新規な多段積和回路を提供しようとするもの
である。
いるようにつくられた回路を多数組合せることに
よつて多段積和回路を構成することのできるよう
にすることのできる新規なデイジタル信号処理回
路を提供し、更にはデイジタルフイルタに用いる
にも多段積和回路に用いるにも適した新規なデイ
ジタル信号処理回路を提供しようとするものであ
り、又、その新規なデイジタル信号処理回路を用
いた新規な多段積和回路を提供しようとするもの
である。
発明の構成
上記目的を達成するための本発明デイジタル信
号処理回路の複数ビツトの被乗数信号をその最下
位ビツトから上位ビツトに行く程単位遅延量ずつ
遅延量が多くなるように遅延させる（以下これを
単に「上位ビツト程単位遅延量ずつ多く遅延させ
る」と表現する）被乗数信号遅延回路と、複数ビ
ツトの乗数信号を上位ビツト程単位遅延量ずつ多
く遅延させる乗数信号遅延回路と、上記各遅延回
路から出力された被乗数信号と乗数信号とを乗算
する乗算部と、該乗算部から出力された積信号を
単位遅延量遅延させる遅延回路と、上記乗算部か
ら出力された積信号と上記遅延回路によつて遅延
された積信号とを受け、そのうちからセレクト信
号によつて指定された方の積信号を送出するセレ
クタと、該セレクタから出力された信号を別の複
数ビツトの被加数信号に加算する加算部と、該加
算部から出力された和信号の各ビツトの信号に対
して等しく単位遅延量の遅延を与える和信号遅延
回路とを１つの半導体チツプに形成してなること
を特徴とするものである。又、本発明多段積和回
路は、複数ビツトの被乗数信号を上位ビツト程単
位遅延量ずつ多く遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号を上位ビツト程単位遅
延量ずつ多く遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、該乗算部から出力され
た積信号を単位遅延量遅延させる遅延回路と、上
記乗算部から出力された積信号と上記遅延回路に
よつて遅延された積信号とを受け、そのうちから
セレクト信号によつて指定された方の積信号を送
出するセレクタと、該セレクタから出力された信
号を別の複数ビツトの被加数信号に加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して等しく単位遅延量の遅延を与える
和信号遅延回路と、からなるデイジタル信号処理
回路を複数対備えた多段積和回路であつて、上記
各対のデイジタル信号処理回路の一方は前記セレ
クタが前記乗算部から直接に受けた積信号を送出
する状態にされ、他方は前記セレクタが前記乗算
部から前記遅延回路を介して受けた積信号を送出
する状態にされ、上記一方のデイジタル信号処理
回路の和信号遅延回路から出力された和信号が上
記他方のデイジタル信号処理回路に前記被加数信
号として入力されるようにされ、更に、上記各対
のデイジタル信号処理回路のうちの前記他方のデ
イジタル信号処理回路の出力信号どうしを加算す
る加算手段と、該加算手段の出力信号に対して下
位ビツト程単位遅延量ずつ多く遅延させる遅延回
路とを備えたことを特徴とするものである。
号処理回路の複数ビツトの被乗数信号をその最下
位ビツトから上位ビツトに行く程単位遅延量ずつ
遅延量が多くなるように遅延させる（以下これを
単に「上位ビツト程単位遅延量ずつ多く遅延させ
る」と表現する）被乗数信号遅延回路と、複数ビ
ツトの乗数信号を上位ビツト程単位遅延量ずつ多
く遅延させる乗数信号遅延回路と、上記各遅延回
路から出力された被乗数信号と乗数信号とを乗算
する乗算部と、該乗算部から出力された積信号を
単位遅延量遅延させる遅延回路と、上記乗算部か
ら出力された積信号と上記遅延回路によつて遅延
された積信号とを受け、そのうちからセレクト信
号によつて指定された方の積信号を送出するセレ
クタと、該セレクタから出力された信号を別の複
数ビツトの被加数信号に加算する加算部と、該加
算部から出力された和信号の各ビツトの信号に対
して等しく単位遅延量の遅延を与える和信号遅延
回路とを１つの半導体チツプに形成してなること
を特徴とするものである。又、本発明多段積和回
路は、複数ビツトの被乗数信号を上位ビツト程単
位遅延量ずつ多く遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号を上位ビツト程単位遅
延量ずつ多く遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、該乗算部から出力され
た積信号を単位遅延量遅延させる遅延回路と、上
記乗算部から出力された積信号と上記遅延回路に
よつて遅延された積信号とを受け、そのうちから
セレクト信号によつて指定された方の積信号を送
出するセレクタと、該セレクタから出力された信
号を別の複数ビツトの被加数信号に加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して等しく単位遅延量の遅延を与える
和信号遅延回路と、からなるデイジタル信号処理
回路を複数対備えた多段積和回路であつて、上記
各対のデイジタル信号処理回路の一方は前記セレ
クタが前記乗算部から直接に受けた積信号を送出
する状態にされ、他方は前記セレクタが前記乗算
部から前記遅延回路を介して受けた積信号を送出
する状態にされ、上記一方のデイジタル信号処理
回路の和信号遅延回路から出力された和信号が上
記他方のデイジタル信号処理回路に前記被加数信
号として入力されるようにされ、更に、上記各対
のデイジタル信号処理回路のうちの前記他方のデ
イジタル信号処理回路の出力信号どうしを加算す
る加算手段と、該加算手段の出力信号に対して下
位ビツト程単位遅延量ずつ多く遅延させる遅延回
路とを備えたことを特徴とするものである。
実施例
以下に、本発明を添付図面に示した実施例に従
つて詳細に説明する。
つて詳細に説明する。
第１図は本発明デイジタル信号処理回路の実施
の一例１を示すものであり、同図において、２は
被乗数信号遅延回路、３は乗数信号遅延回路で、
該遅延回路２及び３は入力された被乗数信号及び
乗数信号を上位ビツト程単位遅延量ずつ遅延量が
大きくなるように遅延させる働きをする。
の一例１を示すものであり、同図において、２は
被乗数信号遅延回路、３は乗数信号遅延回路で、
該遅延回路２及び３は入力された被乗数信号及び
乗数信号を上位ビツト程単位遅延量ずつ遅延量が
大きくなるように遅延させる働きをする。
第２図ａは遅延回路２，３の一例を示す回路図
である。４，４……は遅延回路２，３を構成する
遅延素子である。この遅延回路２，３は、ビツト
０の信号が０、ビツト１の信号が単位遅延量、ビ
ツト２の信号が単位遅延量の２倍遅延するという
ように、上位ビツトの信号程単位遅延量ずつ遅延
量が大きくなるようにされている。このように、
多数ビツトのデイジタル信号を上位ビツト程遅延
させるのは後述する乗算部、加算部を低速論理素
子によつて形成することができるようにするため
である。
である。４，４……は遅延回路２，３を構成する
遅延素子である。この遅延回路２，３は、ビツト
０の信号が０、ビツト１の信号が単位遅延量、ビ
ツト２の信号が単位遅延量の２倍遅延するという
ように、上位ビツトの信号程単位遅延量ずつ遅延
量が大きくなるようにされている。このように、
多数ビツトのデイジタル信号を上位ビツト程遅延
させるのは後述する乗算部、加算部を低速論理素
子によつて形成することができるようにするため
である。
即ち、デイジタルカラービデオカメラ回路等に
おいては一般に複数ビツト、例えば８ビツトのデ
ータどうしの加算あるいは乗算等をする演算器に
は非常に高速の論理素子例えばTTLやECLを用
いる必要がある。というのは、複数ビツトの信号
どうしを演算する場合は、一般に、先ず最下位ビ
ツトどうしの演算をし、キヤリーの有無が確定し
てからそれより１つ上位のビツトどうしを演算を
するというように下位ビツトの演算が終了してか
ら上位ビツトの演算に移らなければならず、全ビ
ツトを同時に演算することはできない。勿論、キ
ヤリールツクアヘツド回路を有する演算器を使用
すれば全ビツトを同時に演算することができる
が、この場合にはキヤリールツクアヘツド回路を
設けなければならないので演算器は大型化してし
まい、カラービデオカメラ回路の小型化が制約さ
れてしまうので好ましくない。そのため、下位ビ
ツトから上位ビツトの順で演算を行うような演算
器を用いた場合には例えば８ビツトのデータの演
算処理をカラーサブキヤリア信号の周波数の例え
ば４倍の周波数を有するクロツクパルスの１周期
内で行わなければならない。従つて、演算器は
TTLやECL等の高速素子を用いる必要があり、
そのため演算器の高集積化、低電力化が制約を受
ける。そこで、本発明においては、遅延素子４，
４，……を用いて上位ビツトほど遅延量が大きく
なるようにし、それによつて演算器における演算
をクロツクパルスの１周期あたり１ビツトの処理
速度で行うようにするのである。従つて、本デイ
ジタル信号処理回路１はコンプリメンタリMOS
等の低速論理素子により構成することができる。
おいては一般に複数ビツト、例えば８ビツトのデ
ータどうしの加算あるいは乗算等をする演算器に
は非常に高速の論理素子例えばTTLやECLを用
いる必要がある。というのは、複数ビツトの信号
どうしを演算する場合は、一般に、先ず最下位ビ
ツトどうしの演算をし、キヤリーの有無が確定し
てからそれより１つ上位のビツトどうしを演算を
するというように下位ビツトの演算が終了してか
ら上位ビツトの演算に移らなければならず、全ビ
ツトを同時に演算することはできない。勿論、キ
ヤリールツクアヘツド回路を有する演算器を使用
すれば全ビツトを同時に演算することができる
が、この場合にはキヤリールツクアヘツド回路を
設けなければならないので演算器は大型化してし
まい、カラービデオカメラ回路の小型化が制約さ
れてしまうので好ましくない。そのため、下位ビ
ツトから上位ビツトの順で演算を行うような演算
器を用いた場合には例えば８ビツトのデータの演
算処理をカラーサブキヤリア信号の周波数の例え
ば４倍の周波数を有するクロツクパルスの１周期
内で行わなければならない。従つて、演算器は
TTLやECL等の高速素子を用いる必要があり、
そのため演算器の高集積化、低電力化が制約を受
ける。そこで、本発明においては、遅延素子４，
４，……を用いて上位ビツトほど遅延量が大きく
なるようにし、それによつて演算器における演算
をクロツクパルスの１周期あたり１ビツトの処理
速度で行うようにするのである。従つて、本デイ
ジタル信号処理回路１はコンプリメンタリMOS
等の低速論理素子により構成することができる。
５は乗算部で、遅延回路２及び３から出力され
た被乗数信号Ａ及び乗数信号Ｂを互いに乗算す
る。この乗算部５からは２の補数コードで2n−
１ビツトの積信号Ａ・Ｂが最下位ビツトから上位
ビツトの順に出力される。６は遅延回路で、積信
号Ａ・Ｂの各ビツトの信号に対して等しく単位遅
延量の遅延を与える。７はセレクタで、積信号
Ａ・Ｂを乗算部５から直接受けると共に遅延回路
６によつて遅延された積信号Ａ・Ｂも受け、その
２つの積信号Ａ・Ｂのうちからセレクト信号によ
つて指定された積信号Ａ・Ｂの方を送出する。８
は被加数信号Ｃに対してセレクタ７から出力され
た積信号Ａ・Ｂを加算する加算部、９は該加算部
８から出力された和信号の各ビツト信号に対して
等しく単位遅延量の遅延を与える和信号遅延回路
である。Ｄは和信号遅延回路９の出力信号であ
る。これ等各回路２〜９は１つの半導体チツプに
形成されている。
た被乗数信号Ａ及び乗数信号Ｂを互いに乗算す
る。この乗算部５からは２の補数コードで2n−
１ビツトの積信号Ａ・Ｂが最下位ビツトから上位
ビツトの順に出力される。６は遅延回路で、積信
号Ａ・Ｂの各ビツトの信号に対して等しく単位遅
延量の遅延を与える。７はセレクタで、積信号
Ａ・Ｂを乗算部５から直接受けると共に遅延回路
６によつて遅延された積信号Ａ・Ｂも受け、その
２つの積信号Ａ・Ｂのうちからセレクト信号によ
つて指定された積信号Ａ・Ｂの方を送出する。８
は被加数信号Ｃに対してセレクタ７から出力され
た積信号Ａ・Ｂを加算する加算部、９は該加算部
８から出力された和信号の各ビツト信号に対して
等しく単位遅延量の遅延を与える和信号遅延回路
である。Ｄは和信号遅延回路９の出力信号であ
る。これ等各回路２〜９は１つの半導体チツプに
形成されている。
第３図ａ，ｂは第１図に示したデイジタル信号
処理回路１の２つの状態における実質的回路の回
路構成を示すものである。同図ａはデイジタル信
号処理回路１のセレクタ７を乗算部５から直接取
り込んだ積信号Ａ・Ｂを送出する状態にすること
によつて得られた積和回路１ａを示し、同図ｂは
同じくセレクタ７を遅延回路６によつて遅延され
た積信号Ａ・Ｂを送出する状態にすることによつ
て得られた積和回路１ｂを示す。
処理回路１の２つの状態における実質的回路の回
路構成を示すものである。同図ａはデイジタル信
号処理回路１のセレクタ７を乗算部５から直接取
り込んだ積信号Ａ・Ｂを送出する状態にすること
によつて得られた積和回路１ａを示し、同図ｂは
同じくセレクタ７を遅延回路６によつて遅延され
た積信号Ａ・Ｂを送出する状態にすることによつ
て得られた積和回路１ｂを示す。
第４図は実質的回路構成を積和回路１ａのよう
に構成した５つのデイジタル信号処理回路１d0，
１d1……を用いた５タツプのFIR型デイジタルフ
イルタを示すものである。デイジタルフイルタを
構成する積和回路１a0〜１a4はそれぞれ共通して
入力信号Ｘを被乗数信号Ａとして受け、そして定
数信号h0〜h4を乗数信号Ｂとして受ける。そし
て、第１段目の積和回路１a0は加算部８の被加数
信号Ｃ入力側が接地され、即ち、被加数信号Ｃが
「０」にされている。そして、１a0の出力信号Ｄ
が第２段目の積和回路１a1に被加数信号Ｃとして
入力され、その積和回路１a1の出力信号が第３段
目の積和回路１a2に被加数信号Ｃとして入力され
るというようにして積和回路１a0〜１a4が縦続的
に接続されており、Ｙはこのデイジタルフイルタ
の出力信号である。
に構成した５つのデイジタル信号処理回路１d0，
１d1……を用いた５タツプのFIR型デイジタルフ
イルタを示すものである。デイジタルフイルタを
構成する積和回路１a0〜１a4はそれぞれ共通して
入力信号Ｘを被乗数信号Ａとして受け、そして定
数信号h0〜h4を乗数信号Ｂとして受ける。そし
て、第１段目の積和回路１a0は加算部８の被加数
信号Ｃ入力側が接地され、即ち、被加数信号Ｃが
「０」にされている。そして、１a0の出力信号Ｄ
が第２段目の積和回路１a1に被加数信号Ｃとして
入力され、その積和回路１a1の出力信号が第３段
目の積和回路１a2に被加数信号Ｃとして入力され
るというようにして積和回路１a0〜１a4が縦続的
に接続されており、Ｙはこのデイジタルフイルタ
の出力信号である。
第５図は積和回路１a0，１a1，１a2，１a3と積
和回路１b0，１b1，１b2，１b3とを一部として用
いた多段積和回路を示したものである。この多段
積和回路は４対の積和回路１a0と１b0，１a1と１
b1，１a2と１b2，１a3と１b3及び、加算回路１０
a1，１０a2と、加算回路１０ｂとからなり、各積
和回路１a0，１b0，１a1，１b1，１a2，１b2，１
a3，１b3に対して被乗数信号として信号X0、X1、
X2、X3、X4、X5、X6、X7が入力され、乗数信
号としてY0、Y1、Y2、Y3、Y4、Y5、Y6、Y7が
入力されるようになつている。各積和回路１a0，
１a1，１a2，１a3の各加算部８の被加数信号Ｃ入
力側が接地され、即ち、被加数信号Ｃが「０」に
なるようにされ、和信号遅延回路９の出力信号が
該積和回路１a0，１a1，１a2，１a3と対を成す積
和回路１b0，１b1，１b2，１b3へ被入力信号Ｃと
して入力されるようにされている。
和回路１b0，１b1，１b2，１b3とを一部として用
いた多段積和回路を示したものである。この多段
積和回路は４対の積和回路１a0と１b0，１a1と１
b1，１a2と１b2，１a3と１b3及び、加算回路１０
a1，１０a2と、加算回路１０ｂとからなり、各積
和回路１a0，１b0，１a1，１b1，１a2，１b2，１
a3，１b3に対して被乗数信号として信号X0、X1、
X2、X3、X4、X5、X6、X7が入力され、乗数信
号としてY0、Y1、Y2、Y3、Y4、Y5、Y6、Y7が
入力されるようになつている。各積和回路１a0，
１a1，１a2，１a3の各加算部８の被加数信号Ｃ入
力側が接地され、即ち、被加数信号Ｃが「０」に
なるようにされ、和信号遅延回路９の出力信号が
該積和回路１a0，１a1，１a2，１a3と対を成す積
和回路１b0，１b1，１b2，１b3へ被入力信号Ｃと
して入力されるようにされている。
積和回路１b0の出力信号と積和回路１b1の出力
信号とは加算回路１０a1にて互いに加算され、
又、積和回路１b2の出力信号と積和回路１b3の出
力信号とは加算回路１０a2にて互いに加算される
ようになつており、更に加算回路１０a1の出力信
号と加算回路１０a2の出力信号とは加算回路１０
ｂにおいて互いに加算されるようになつている。
信号とは加算回路１０a1にて互いに加算され、
又、積和回路１b2の出力信号と積和回路１b3の出
力信号とは加算回路１０a2にて互いに加算される
ようになつており、更に加算回路１０a1の出力信
号と加算回路１０a2の出力信号とは加算回路１０
ｂにおいて互いに加算されるようになつている。
加算回路１０a1及び１０a2は、それぞれ被加数
信号の各ビツトの信号に対して等しく単位遅延量
の遅延を与える被加数信号遅延回路１１と、加数
信号の各ビツトの信号に対して等しく単位遅延量
の遅延を与える加数信号遅延回路１２と、該２つ
の遅延回路１１，１２の出力信号どうしを互いに
加算する加算部１３と、該加算部１３の出力信号
の各ビツトの信号に対して等しく単位遅延量の遅
延を与える遅延回路２３と、からなる。該加算回
路１０a1の出力信号と加算回路１０a2の出力信号
とは加算回路１０ｂにおいて互いに加算される。
信号の各ビツトの信号に対して等しく単位遅延量
の遅延を与える被加数信号遅延回路１１と、加数
信号の各ビツトの信号に対して等しく単位遅延量
の遅延を与える加数信号遅延回路１２と、該２つ
の遅延回路１１，１２の出力信号どうしを互いに
加算する加算部１３と、該加算部１３の出力信号
の各ビツトの信号に対して等しく単位遅延量の遅
延を与える遅延回路２３と、からなる。該加算回
路１０a1の出力信号と加算回路１０a2の出力信号
とは加算回路１０ｂにおいて互いに加算される。
該加算回路１０ｂは被加数信号の各ビツトの信
号に対して等しく単位遅延量の遅延を与える被加
数信号遅延回路１４と、加数信号の各ビツトの信
号に対して等しく単位遅延量の遅延を与える加数
信号遅延回路１５と、該２つの遅延回路１４及び
１５の出力信号どうしを加算する加算部１６と、
該加算部１６から出力された信号に対して最上位
ビツト下位ビツトから下位ビツトに行く程単位遅
延量ずつ遅延量が大きくなるような遅延を与える
遅延回路１７と、からなる。該遅延回路１７は第
２図ｂに示すように構成された加算部１６から単
位遅延時間経過する毎に下位ビツトから上位ビツ
トの順で出力された信号に対して下位ビツト程大
きく遅延させることによつて全ビツトの信号が同
時に出力されるようにするものである。
号に対して等しく単位遅延量の遅延を与える被加
数信号遅延回路１４と、加数信号の各ビツトの信
号に対して等しく単位遅延量の遅延を与える加数
信号遅延回路１５と、該２つの遅延回路１４及び
１５の出力信号どうしを加算する加算部１６と、
該加算部１６から出力された信号に対して最上位
ビツト下位ビツトから下位ビツトに行く程単位遅
延量ずつ遅延量が大きくなるような遅延を与える
遅延回路１７と、からなる。該遅延回路１７は第
２図ｂに示すように構成された加算部１６から単
位遅延時間経過する毎に下位ビツトから上位ビツ
トの順で出力された信号に対して下位ビツト程大
きく遅延させることによつて全ビツトの信号が同
時に出力されるようにするものである。
このような第５図に示した多段積和回路によれ
ばX0・Y0＋X1・Y1＋X2・Y2＋X3・Y3＋X4・Y4
＋X5・Y5＋X6・Y6＋X7・Y7を求めることがで
きる。
ばX0・Y0＋X1・Y1＋X2・Y2＋X3・Y3＋X4・Y4
＋X5・Y5＋X6・Y6＋X7・Y7を求めることがで
きる。
このように、乗算部５から出力された積信号を
直接加算部８に入力するようにした積和回路１ａ
と、その積信号を単位遅延量遅延させる遅延回路
６を介して加算部８に入力するようにした積和回
路１ｂとを縦続的に接続するようにするのは次の
理由による。即ち、X1、Y1、X3、Y3、X5、Y5、
X7、Y7、を受ける積和回路（１b0，１b1，１b2，
１b3がそれに対応するが、ここで想定している積
和回路は１b0，１b1，１b2，１b3から遅延回路６
を除いたものである。）の加算部８への積信号
X1・Y1、X3・Y3、X5・Y5、X7・Y7の到達タイ
ミングと、加算部８への積信号X0・Y0、X2・
Y2、X4・Y4、X6・Y6の到達タイミングとを同じ
ビツトどうしについて比較すると、前者、即ち積
信号X1・Y1，X3・Y3、X5・Y5、X7・Y7の方が
単位遅延量分早くなつてしまうことになり、正し
い加算処理ができなくなる。そこで、遅延回路６
によつて乗算部５からの積信号X1・Y1、X3・
Y3、X5・Y5、X7・Y7の各ビツトの信号を等しく
単位遅延量遅延させるようにして、積信号X0・
Y0、X2・Y2、X4・Y4、X6・Y6と積信号X1・
Y1、X3・Y3、X5・Y5、X7・Y7との遅延量を同
じにするのである。
直接加算部８に入力するようにした積和回路１ａ
と、その積信号を単位遅延量遅延させる遅延回路
６を介して加算部８に入力するようにした積和回
路１ｂとを縦続的に接続するようにするのは次の
理由による。即ち、X1、Y1、X3、Y3、X5、Y5、
X7、Y7、を受ける積和回路（１b0，１b1，１b2，
１b3がそれに対応するが、ここで想定している積
和回路は１b0，１b1，１b2，１b3から遅延回路６
を除いたものである。）の加算部８への積信号
X1・Y1、X3・Y3、X5・Y5、X7・Y7の到達タイ
ミングと、加算部８への積信号X0・Y0、X2・
Y2、X4・Y4、X6・Y6の到達タイミングとを同じ
ビツトどうしについて比較すると、前者、即ち積
信号X1・Y1，X3・Y3、X5・Y5、X7・Y7の方が
単位遅延量分早くなつてしまうことになり、正し
い加算処理ができなくなる。そこで、遅延回路６
によつて乗算部５からの積信号X1・Y1、X3・
Y3、X5・Y5、X7・Y7の各ビツトの信号を等しく
単位遅延量遅延させるようにして、積信号X0・
Y0、X2・Y2、X4・Y4、X6・Y6と積信号X1・
Y1、X3・Y3、X5・Y5、X7・Y7との遅延量を同
じにするのである。
第５図に示すように多段積和回路を構成した場
合には、ｎ段の積和回路1.5n−１個のデイジタル
信号処理回路１及び１０によつて構成することが
でき、使用するICの数を比較的少なくすること
ができる。
合には、ｎ段の積和回路1.5n−１個のデイジタル
信号処理回路１及び１０によつて構成することが
でき、使用するICの数を比較的少なくすること
ができる。
尚、多段積和回路を構成するのに第１図に示し
たデイジタル信号処理回路１を用いた場合にはそ
れとは別に加算回路１０a1，１０a2と加算回路１
０ｂとを必要とする。
たデイジタル信号処理回路１を用いた場合にはそ
れとは別に加算回路１０a1，１０a2と加算回路１
０ｂとを必要とする。
しかして、第６図は１種類で多段積和回路を構
成することのできるようにした本発明デイジタル
信号処理回路の別の実施例１′を示すものである。
この実施例1′においては被乗数信号Ａ及び乗数信
号Ｂを遅延回路２′，３′乗算部５′及び遅延回路
６′を経由させることなく遅延回路１８を介して
セレクタ７′に入力するようにされている。この
遅延回路１８は被乗数信号Ａを上位側ビツトの信
号Ｕとして、乗数信号Ｂを下位側ビツトの信号Ｌ
として受け入れ、そしてその被乗数信号Ａと乗数
信号Ｂとからなる１つの信号の各ビツトの信号に
対して等しく単位遅延量の遅延を与える働きをす
る。又、加算部８′の被加数信号Ｃ入力側には被
加数信号Ｃの各ビツトの信号に対して等しく単位
遅延量の遅延を与える被加数信号遅延回路１９
と、セレクタ２０と設けられている。該セレクタ
２０は被加数信号遅延回路１９によつて遅延され
た被加数信号Ｃと、被加数信号遅延回路１９を経
由しない、従つて遅延されない被加数信号Ｃとを
受けてそのうちからセレクト信号によつて指定さ
れた方の信号を加算部８′へ送出する働きをする。
更に又、加算部８′の出力側には加算部８′から出
力された和信号の各ビツトの信号に対して等しく
単位遅延量の遅延を与える和信号遅延回路９′の
ほか、その和信号に対して下位ビツト程単位遅延
量ずつ大きく遅延するような遅延を与える和信号
遅延回路２１及びセレクタ２２が設けられてい
る。該セレクタ２２はその２つの和信号遅延回路
９′と２１との２つの出力信号を受け、そのうち
からセレクト信号によつて指定された出力信号を
送出する。
成することのできるようにした本発明デイジタル
信号処理回路の別の実施例１′を示すものである。
この実施例1′においては被乗数信号Ａ及び乗数信
号Ｂを遅延回路２′，３′乗算部５′及び遅延回路
６′を経由させることなく遅延回路１８を介して
セレクタ７′に入力するようにされている。この
遅延回路１８は被乗数信号Ａを上位側ビツトの信
号Ｕとして、乗数信号Ｂを下位側ビツトの信号Ｌ
として受け入れ、そしてその被乗数信号Ａと乗数
信号Ｂとからなる１つの信号の各ビツトの信号に
対して等しく単位遅延量の遅延を与える働きをす
る。又、加算部８′の被加数信号Ｃ入力側には被
加数信号Ｃの各ビツトの信号に対して等しく単位
遅延量の遅延を与える被加数信号遅延回路１９
と、セレクタ２０と設けられている。該セレクタ
２０は被加数信号遅延回路１９によつて遅延され
た被加数信号Ｃと、被加数信号遅延回路１９を経
由しない、従つて遅延されない被加数信号Ｃとを
受けてそのうちからセレクト信号によつて指定さ
れた方の信号を加算部８′へ送出する働きをする。
更に又、加算部８′の出力側には加算部８′から出
力された和信号の各ビツトの信号に対して等しく
単位遅延量の遅延を与える和信号遅延回路９′の
ほか、その和信号に対して下位ビツト程単位遅延
量ずつ大きく遅延するような遅延を与える和信号
遅延回路２１及びセレクタ２２が設けられてい
る。該セレクタ２２はその２つの和信号遅延回路
９′と２１との２つの出力信号を受け、そのうち
からセレクト信号によつて指定された出力信号を
送出する。
このデイジタル信号処理回路１′は、セレクタ
７′を乗算部５′から直接受けたところの遅延回路
６′を経由しない積信号Ａ・Ｂを送出する状態に
し、セレクタ２０を遅延回路１９による遅延のな
い被加数信号Ｃを送出する状態にし、セレクタ２
２を和信号遅延回路９′を送出する状態にすると、
第３図ａに示すような積和回路１ａとなる。又、
上記状態からセレクタ７′を遅延回路６′の出力信
号を送出する状態に切換えれば第３図ｂに示すよ
うな積和回路１ｂとなる。更にセレクタ７′を遅
延回路１８の出力信号を送出する状態にし、更に
セレクタ２０を被加数信号遅延回路１９の出力信
号を送出する状態に切換えれば、第５図の加算回
路１０a1，１０a2と同じ回路となり、更に又、セ
レクタ２２を和信号遅延回路２１の出力信号を送
出する状態にすると、第５図の加算回路１０ｂと
同じ回路になる。従つて、１種類のデイジタル信
号処理回路１′によつて多段積和回路を構成する
ことができる。
７′を乗算部５′から直接受けたところの遅延回路
６′を経由しない積信号Ａ・Ｂを送出する状態に
し、セレクタ２０を遅延回路１９による遅延のな
い被加数信号Ｃを送出する状態にし、セレクタ２
２を和信号遅延回路９′を送出する状態にすると、
第３図ａに示すような積和回路１ａとなる。又、
上記状態からセレクタ７′を遅延回路６′の出力信
号を送出する状態に切換えれば第３図ｂに示すよ
うな積和回路１ｂとなる。更にセレクタ７′を遅
延回路１８の出力信号を送出する状態にし、更に
セレクタ２０を被加数信号遅延回路１９の出力信
号を送出する状態に切換えれば、第５図の加算回
路１０a1，１０a2と同じ回路となり、更に又、セ
レクタ２２を和信号遅延回路２１の出力信号を送
出する状態にすると、第５図の加算回路１０ｂと
同じ回路になる。従つて、１種類のデイジタル信
号処理回路１′によつて多段積和回路を構成する
ことができる。
以上に述べたデイジタル信号処理回路１，１′
及び多段積和回路は本発明デイジタル信号処理回
路及び本発明多段積和回路のあくまで実施例にす
ぎず、本発明は種々の態様で実施することがで
き、本発明は上述したものに限定されない。
及び多段積和回路は本発明デイジタル信号処理回
路及び本発明多段積和回路のあくまで実施例にす
ぎず、本発明は種々の態様で実施することがで
き、本発明は上述したものに限定されない。
以上に述べたように、本発明デイジタル信号処
理回路のは、複数ビツトの被乗数信号を上位ビツ
ト程単位遅延量ずつ多く遅延させる被乗数信号遅
延回路と、複数ビツトの乗数信号を上位ビツト程
単位遅延量ずつ遅延させる乗数信号遅延回路と、
上記各遅延回路から出力された被乗数信号と乗数
信号とを乗算する乗算部と、該乗算部から出力さ
れた積信号を単位遅延量遅延させる遅延回路と、
上記乗算部から出力された積信号と上記遅延回路
によつて遅延された積信号とを受け、そのうちか
らセレクト信号によつて指定された方の信号を送
出するセレクタと、該セレクタから出力された信
号を別の複数ビツトの被加数信号に加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して等しく単位遅延量の遅延を与える
和信号遅延回路とを１つの半導体チツプに形成し
てなることを特徴とするものであり、このような
デイジタル信号処理回路はセレクト信号を適宜に
変えることによつて例えば第３図ａに示す積和回
路１ａのようにすることも、同図ｂに示す積和回
路１ｂのようにすることもでき、デイジタルフイ
ルタにも多段積和回路にも適用することができ
る。
理回路のは、複数ビツトの被乗数信号を上位ビツ
ト程単位遅延量ずつ多く遅延させる被乗数信号遅
延回路と、複数ビツトの乗数信号を上位ビツト程
単位遅延量ずつ遅延させる乗数信号遅延回路と、
上記各遅延回路から出力された被乗数信号と乗数
信号とを乗算する乗算部と、該乗算部から出力さ
れた積信号を単位遅延量遅延させる遅延回路と、
上記乗算部から出力された積信号と上記遅延回路
によつて遅延された積信号とを受け、そのうちか
らセレクト信号によつて指定された方の信号を送
出するセレクタと、該セレクタから出力された信
号を別の複数ビツトの被加数信号に加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して等しく単位遅延量の遅延を与える
和信号遅延回路とを１つの半導体チツプに形成し
てなることを特徴とするものであり、このような
デイジタル信号処理回路はセレクト信号を適宜に
変えることによつて例えば第３図ａに示す積和回
路１ａのようにすることも、同図ｂに示す積和回
路１ｂのようにすることもでき、デイジタルフイ
ルタにも多段積和回路にも適用することができ
る。
又、本発明多段積和回路は、複数ビツトの被乗
数信号を上位ビツト程単位遅延量ずつ多く遅延さ
せる被乗数信号遅延回路と、複数ビツトの乗数信
号を上位ビツト程単位遅延量ずつ多く遅延させる
乗数信号遅延回路と、上記各遅延回路から出力さ
れた被乗数信号と乗数信号とを乗算する乗算部
と、該乗算部から出力された積信号を単位遅延量
遅延させる遅延回路と、上記乗算部から出力され
た積信号と上記遅延回路によつて遅延された積信
号とを受け、そのうちからセレクト信号によつて
指定された方の積信号を送出するセレクタと、該
セレクタから出力された信号を別の複数ビツトの
被加数信号に加算する加算部と、該加算部から出
力された和信号の各ビツトの信号に対して等しく
単位遅延量の遅延を与える和信号遅延回路と、か
らなるデイジタル信号処理回路を複数対備えた多
段積和回路であつて、上記各対のデイジタル信号
処理回路の一方は前記セレクタが前記乗算部から
直接に受けた積信号を送出する状態にされ、他方
は前記セレクタが前記乗算部から前記遅延回路を
介して受けた積信号を送出する状態にされ、上記
一方のデイジタル信号処理回路の和信号遅延回路
から出力された和信号が上記他方のデイジタル信
号処理回路に前記被加数信号として入力されるよ
うにされ、さらに、上記各対のデイジタル信号処
理回路のうちの前記他方のデイジタル信号処理回
路の出力信号どうしを加算する加算手段と、該加
算手段の出力信号に対して下位ビツト程単位遅延
量ずつ多く遅延させる遅延回路とを備えたことを
特徴とするものであり、これによれば本発明デイ
ジタル信号処理回路を利用して多段積和回路を簡
単に構成することができ、又、構成するICの数
も少なくすることができる。
数信号を上位ビツト程単位遅延量ずつ多く遅延さ
せる被乗数信号遅延回路と、複数ビツトの乗数信
号を上位ビツト程単位遅延量ずつ多く遅延させる
乗数信号遅延回路と、上記各遅延回路から出力さ
れた被乗数信号と乗数信号とを乗算する乗算部
と、該乗算部から出力された積信号を単位遅延量
遅延させる遅延回路と、上記乗算部から出力され
た積信号と上記遅延回路によつて遅延された積信
号とを受け、そのうちからセレクト信号によつて
指定された方の積信号を送出するセレクタと、該
セレクタから出力された信号を別の複数ビツトの
被加数信号に加算する加算部と、該加算部から出
力された和信号の各ビツトの信号に対して等しく
単位遅延量の遅延を与える和信号遅延回路と、か
らなるデイジタル信号処理回路を複数対備えた多
段積和回路であつて、上記各対のデイジタル信号
処理回路の一方は前記セレクタが前記乗算部から
直接に受けた積信号を送出する状態にされ、他方
は前記セレクタが前記乗算部から前記遅延回路を
介して受けた積信号を送出する状態にされ、上記
一方のデイジタル信号処理回路の和信号遅延回路
から出力された和信号が上記他方のデイジタル信
号処理回路に前記被加数信号として入力されるよ
うにされ、さらに、上記各対のデイジタル信号処
理回路のうちの前記他方のデイジタル信号処理回
路の出力信号どうしを加算する加算手段と、該加
算手段の出力信号に対して下位ビツト程単位遅延
量ずつ多く遅延させる遅延回路とを備えたことを
特徴とするものであり、これによれば本発明デイ
ジタル信号処理回路を利用して多段積和回路を簡
単に構成することができ、又、構成するICの数
も少なくすることができる。
第１図は本発明デイジタル信号処理回路の実施
例の一例を示すブロツク図、第２図ａ及びｂはそ
れぞれ遅延回路を示すブロツク図、第３図ａ，ｂ
は第１図に示したデイジタル信号処理回路の２つ
の状態における実質的回路構成を示すブロツク
図、第４図は本発明デイジタル信号処理回路を用
いたデイジタルフイルタの一例を示すブロツク
図、第５図は本発明デイジタル信号処理回路を用
いた多段積和回路の一例を示すブロツク図、第６
図は本発明デイジタル信号処理回路の他の実施例
を示すブロツク図である。 符号の説明、１，１′……デイジタル信号処理
回路、２，２′……被乗数信号遅延回路、３，
３′……乗数信号遅延回路、５，５′……乗算部、
６，６′……遅延回路、７，７′……セレクタ、
８，８′……加算部、９，９′……和信号遅延回
路、１０a1，１０a2，１０ｂ……加算手段。
例の一例を示すブロツク図、第２図ａ及びｂはそ
れぞれ遅延回路を示すブロツク図、第３図ａ，ｂ
は第１図に示したデイジタル信号処理回路の２つ
の状態における実質的回路構成を示すブロツク
図、第４図は本発明デイジタル信号処理回路を用
いたデイジタルフイルタの一例を示すブロツク
図、第５図は本発明デイジタル信号処理回路を用
いた多段積和回路の一例を示すブロツク図、第６
図は本発明デイジタル信号処理回路の他の実施例
を示すブロツク図である。 符号の説明、１，１′……デイジタル信号処理
回路、２，２′……被乗数信号遅延回路、３，
３′……乗数信号遅延回路、５，５′……乗算部、
６，６′……遅延回路、７，７′……セレクタ、
８，８′……加算部、９，９′……和信号遅延回
路、１０a1，１０a2，１０ｂ……加算手段。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツトの被乗数信号をその最下位ビツト
から上位ビツトに行く程単位遅延量ずつ遅延量が
多くなるように遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号をその最下位ビツトか
ら上位ビツトに行く程単位遅延量ずつ遅延量が多
くなるように遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、該乗算部から出力され
た積信号を単位遅延量遅延させる遅延回路と、上
記乗算部から出力された積信号と上記遅延回路に
よつて遅延された積信号とを受け、そのうちから
セレクト信号によつて指定された方の信号を送出
するセレクタと、該セレクタから出力された信号
を別の複数ビツトの被加数信号に加算する加算部
と、該加算部から出力された和信号の各ビツトの
信号に対して等しく単位遅延量の遅延を与える和
信号遅延回路とを１つの半導体チツプに形成して
なることを特徴とするデイジタル信号処理回路。 ２ 複数ビツトの被乗数信号をその最下位ビツト
から上位ビツトに行く程単位遅延量ずつ遅延量が
多くなるように遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号をその最下位ビツトか
ら上位ビツトに行く程単位遅延量ずつ遅延量が多
くなるように遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、該乗算部から出力され
た積信号を単位遅延量遅延させる遅延回路と、上
記乗算部から出力された積信号と上記遅延回路に
よつて遅延された積信号とを受け、そのうちから
セレクト信号によつて指定された方の積信号を送
出するセレクタと、該セレクタから出力された信
号を別の複数ビツトの被加数信号に加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して等しく単位遅延量の遅延を与える
和信号遅延回路と、からなるデイジタル信号処理
回路を複数対備えた多段積和回路であつて、上記
各対のデイジタル信号処理回路の一方は前記セレ
クタが前記乗算部から直接に受けた積信号を送出
する状態にされ、他方は前記セレクタが前記乗算
部から前記遅延回路を介して受けた積信号を送出
する状態にされ、上記一方のデイジタル信号処理
回路の和信号遅延回路から出力された和信号が上
記他方のデイジタル信号処理回路に前記被加数信
号として入力されるようにされ、さらに、上記各
対のデイジタル信号処理回路のうちの前記他方の
デイジタル信号処理回路の出力信号どうしを加算
する加算手段と、該加算手段の出力信号をその最
上位ビツトから下位ビツトに行く程単位遅延量ず
つ遅延量が多くなるように遅延させる遅延回路と
を備えたことを特徴とする多段積和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14205482A JPS5932215A (ja) | 1982-08-18 | 1982-08-18 | デイジタル信号処理回路及び多段積和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14205482A JPS5932215A (ja) | 1982-08-18 | 1982-08-18 | デイジタル信号処理回路及び多段積和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5932215A JPS5932215A (ja) | 1984-02-21 |
| JPH0370410B2 true JPH0370410B2 (ja) | 1991-11-07 |
Family
ID=15306335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14205482A Granted JPS5932215A (ja) | 1982-08-18 | 1982-08-18 | デイジタル信号処理回路及び多段積和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932215A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647001U (ja) * | 1987-07-03 | 1989-01-17 | ||
| JPH0767065B2 (ja) * | 1989-08-04 | 1995-07-19 | ヤマハ株式会社 | 信号処理集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141510A (en) * | 1981-02-26 | 1982-09-01 | Mazda Motor Corp | Display device for car |
-
1982
- 1982-08-18 JP JP14205482A patent/JPS5932215A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141510A (en) * | 1981-02-26 | 1982-09-01 | Mazda Motor Corp | Display device for car |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5932215A (ja) | 1984-02-21 |
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