JPS5932215A - デイジタル信号処理回路及び多段積和回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なディジタル（ｉｎｎ無処理回路びそのデ
ィジクル信号処理回路を用いた多段積和回路に関するも
のであり、特にディジタルフィルタに用いるようにつく
られた回路をそれに組合せることによって多段積和回路
を構成することのできるようにすることのできる新規６
なディジタル信号処理回路を提供し、更にはディジタル
フィルタに用いるにも多段積和回路に用いるにもめした
新規なディジクル信号処理回路を提供しようと子るもの
であり、又、その新規なディジタル信号処理装置を用い
た新規な多段積和回路を提（Ｊ（ｌ−ようとするもので
ある。

背以技術とその問題点 、１．“１度なディジクル技術を駆使した装置例えばデ
ィシタル力う−ビテオカメラ等にはディジタルフィルタ
が非常に数多く用いられるが、又、多段積和回路、即ち
、複数対の数ＸｏとＹＯとを、ＸｌとＹｌとを、Ｘｌと
Ｙ２とを、・・・ｑ、いに乗３′Ｉシ、ソ（７）各Ｊｈ
　Ｘ　ｏ　・Ｙ　ｏ　、　Ｘ　１　・Ｙ　１．　Ｘ　２
　＊Ｙ　２　、　−　串−を−１Ｌいに加算してｘＯ−
、ｙｏ＋ｘ。

・ＹＩ＋Ｘ２・Ｙ２＋・・−を求める回路もカラーエン
コーダ、′２トリンクスど９広い範囲にわたって利用さ
れ、非常に多く用いられる。ところで、そのディジタル
フィルタ及び多段ＪＪ’ｃ和回路を個々に１没１ｉ−１
，製造することはＪＦ列に装置の高価格化を招く。

発１刀の目的 しかして、本発明は、ディジタルフィルタに用いるよう
につくられた回路をそれに組合せることによって多段積
和回路を構成することのできるようにすることのできる
新規なディンタルイ８吋処理回路を提供し、更１こはデ
ィジタルフィルタに用いるにも多段積和回路に用いるに
も適した新規なディジタル（Ｉｊ１号処理回路を提供し
ようとするものであり、又、その新規なディジタル４，
１号処理″／ｖ、ｌｌ’１を用いた新規な多段積和回路
をＪｉｌ、ｊ供しようとするものである。

発明の構成 ト記目的を達成するだめの本発明ディジタルイ１゜号処
理回路の第１のものは、複数ビ・ントの被乗数に号を」
三位ピント程中位遅延部ずつ多く遅延きせる被乗数信号
遅延回路と、複数ピントの乗４々イ１１号を上位ビット
程中位遅延堡ずつ多く遅延、させる乗数信号遅延回路と
、上記各遅延回路から出力された被乗数（ｉ’ｒ号と重
数信号とを乗１９する乗ＴＪ部と、該乗算部から出力さ
れた積イハ吋を別のネ（数ヒントの被加数信号に加痩す
る加’４１ｉ？Ｒと、該加ｊン部に入力される」二記積
信号の各ヒントの４１１吋を９しく中位遅延量遅延させ
る遅延回路と、に記加算部から出力された和信号の各ビ
ットのイ、ｊ−５に対して等しく中位遅延量の遅延を与
える和信号遅延回路とを１つの半導体チップに形成して
なることを特徴とするものであり、第２のものは、複数
ヒツトの被乗数信号を」−位ヒット程単位遅延Ｉ−″ず
つ多く遅延させる被乗数信号遅延回路と、複数ビットの
乗数イ、）号を」−位ヒットイ”１部中位遅延祉すつ多
く遅延させる乗数イ、１号遅延回路と、］二記記者延回
路から出力された被乗数信号と乗数信号とを采９する乗
算部と、該乗３′Ｊ部から出力された植イ、ｊ号を中位
遅延７．ｊ遅延させる遅延回路と、上記乗算部から出力
された積信号と」１記遅延回路によって遅延された植イ
、−号とを受け、そのうちからセレクト＜４号によって
指定された方の積信号を送出するセレクタと、該セレク
タから出力された信号を別の枚数ピントの被加数信号に
加′！、Ｖする加算部と、該加狼部から出力された和信
号の各ピントのイ、１号に対しで等しく中１１７遅延量
の遅延を与える和信号遅延回路とを１つの半導体チンプ
に形成してなることを特徴とするものである。又１本発
明多段積和回路は、複数ビットの被乗数信号を上位ピン
ト程中位Ａｓ延￥ずつ多く遅延させる被乗数信号遅延回
路と、複数ビットの乗数信号を上位ビ・ン〜１・程中位
遅延早ずつ多く遅延させる乗数信号遅延回路と、上記各
８延回路から出力された被乗数信号と乗数イ１）号とを
乗算する乗ｑ部と、該乗ｑ８部から出力されたＪｌｊ　
（ハリを単位遅延琶遅延させる遅延回路と、１−記乗３
９部から出力されたＪ／（（ｉｊ号と−に記遅延回路に
よって遅延された積信号とを受け、そのうちからセレク
ト信号によって指定された方の積信号を送出するセレク
タと、該セレクタから□出力された信号を別の複数ビッ
トの被加９　（、”ｉ号に加賀する力１１ｑ部と、該加
算部から出力された和信号の各ビ・ントの４＋”１号（
こ幻して等しく中位遅延量の遅延をＩｊえる和イ４１号
遅延回路と、からなるディジタル（ｒ３号無処理路を複
数対備えた多段稙和回路であって、１．記者対のディジ
タル信号処理回路の一方は前記セレクタか前記乗算部か
ら直接に受けた積信号を送出する状態にされ、他方は前
記セレクタが前記乗３’７部から１１ｊ記遅延回路を介
して受けた積信号を送出する状態にされ、」−記一方の
ディジタル信号処理回路の和信号遅延回路から出力され
た和４ａ号か−１−記他方のディジクル信号処理回路に
前記被加数信号として入力されるようにされ、更に、上
記各対のディジタル信号処理回路のうちの前記他力のデ
ィジクル信号処理回路の出力信号どうしを加ａする加９
ｆ段と、該加算手段の出カイ５号に対してトイＱと・ン
ト４．’＋：　”ｌ’位遅延昂ずつ多く遅延させる遅延
回路とを備えたことを特徴とするものである。

実施例 以ドに、本発明を雄伺図面に示した実施例に従って訂ａ
に説明する。

５ｒＳ１図は本発明ディジクル信号処理回路の実施の−
・例１を示すものであり、同図において、２は被乗数信
号遅延回路、３は乗数信号遅延回路で、該遅延回路２及
び３は入力された被乗数信号及び乗数信号を−に位ピン
ト程中位遅延埴ずつ遅延が、が人きくなるように遅延さ
せるｆ動きをする。

第２図（ａ）は遅延回路２（３）の−例を示す回路図で
ある。４．４．・・・は遅延回路２（３）を構成する遅
延素子である。この遅延回路２（３）は、ビットＯの信
号が０．ビ・ント１の４ｊ号が単位遅延量、ピント２の
４３号か単位遅延量の２倍遅延するというように、Ｌ位
ヒ・ントの４　！’　””７程単位遅延量ずつ遅延量が
大きくなるようにされている。このように、多数ビ・ン
トのテイジタル信弓を」−位ビット程遅延させるのは後
述する乗）７部。

加算部を低速論理素子によって形成することかできるよ
うにするためである。

即ち、ティジクル力う−ビテオカメラ回路稼１こおいて
は一般に枚数ピッ］・、例えば８ヒ〉・１のデータどう
しの加算あるいは乗３９τをするｔｉｉ肖′Ｊ器（＝は
非Ｘ偽に高速の論理素子例えばＴＴＬやＥＣＬを用いる
必要がある６というのは、枚数ヒントの信号どうしを演
算する場合は、＝　４９．に、先ず最下位ピントどうし
の演算をし、キャリーの有無か確定してからそれより１
つ」−位のピントどうしを演算をするというよりにド位
ビ・、トのかＩ９か終了してから一ヒ位ビ・ントの演算
に移らなければならず、全ビットを同時に演算すること
はできない。勿論。

キャリールックアヘッド回路を有する油η器を使用すれ
ば全ピントを同時に演算することができるが、この場合
にはキャリールックアへ、ド回路を１、炊けなければな
らないので演算器は訊しく大型化してしまい、カラービ
デオカメラ回路の小型化が返しく　１ｌｄｌ約されてし
まうので好ましくない。そのため、下位ヒントから］１
位ピントの順でｔｉ　′Ｒを行うような演ｑ器を用いた
場合には例えは８ヒントのデータの演（Ｑ処理をカラー
サブキャリア信号の周波数の例えば４倍の周波Ｖを４１
するクロックパルスの１周期内で行わなければならない
。従って、油ｐｇ器は丁ＴＬやＥＣＬ笠の高速−）Ｊ子
を用いる必要があり、そのため演儂器の高Ｓ植化、低電
力化が制約を受ける。そこで、本発明においては遅延素
子１２．１２、・・・を用いて上位ビットはど遅延量が
大きくなるようにし、それによって演算器における演η
をグロ・ンクパルスの１周期あたり１ビツトの処理速爪
で行うようにするのである。従って、木ディジタル信号
処理回路ｌはコンプリメンタリＭＯ３等の低速論理素子
により構成することができる。

５は乗算部で、ど延回路２及び３から出力された被乗数
信号Ａ及び乗数信号Ｂを力、いに乗舅する。この乗鍵部
５からは２ｎ−１ヒントのＪＪ’ｌ　４＋’！号Ａ−Ｂ
が最ド位ビットから上位ビ・７１・のｊ賄に出力される
。６は遅延回路で、積信号Ａ−Ｈの各ビットのイハリに
対して等しく牛イ１“ｌ遅延量−の遅延を５２える。７
はセレクタで、Ｊｌｔ信ｉ１＋　Ａ　ｅ　Ｂを乗り部５
から直接受けると共に遅延回路６によって遅延された積
信号Ａ−Ｂも受け、その２つの積Ｃ’＋　”’ｉ　Ａ　
”　Ｂのうちからセレクト信号によって指定されｌ”　
４’ｒ　４’ｒ号Ａ−Ｈの力を送出する。８は被加数４
１−）号Ｃに対してセレクタ７から出力された積イ１１
号Δ・Ｂを加算する加ρ８部、９は該加算部８から出力
された和１、）号の各ビットの信号に対して等しく中イ
台遅延皐の遅延を与えする和信号遅延回路である。Ｄは
和信号遅延回路９の出力信号である。これ等各回路２〜
９は１つの半導体チップに形成されている。

第３図（ａ）、（ｂ）は第１図に示したディジタル信号
処理回路ｌの２つの状態における実質的回路の回路構成
を示すものである。同図（ａ）はディジクル信号処理回
路ｌのセレクタ７を３ＪＥ　、）９部５から直接取り込
んた積信号Ａ−Ｂを送出する状！ハ、にすることによっ
て得られた積和回路１ａを示し、同図（ｂ）は同しくセ
レクタ７を〃延回路６番こよって遅延された積信号Ａ−
Ｂを送出する状ｊ八：にすることによって得られた積和
回路１ｂをボす。

第４図は実質的回路構成を積和回路１ａのように構成し
た５つのディジタルイ１１″ｉ＋処理回路ｌ。

■、・・・を用いた５り、プのＦＩＲ型ディジタル・フ
ィルタを示すものである。ディンタルフィルタを構成す
るＪＪＩｉ和回路１ａ□〜ｌａ４はそれぞれ共通１．て
人カイ、−１すＸを被乗数４−ｆ号ＡとＩ−で受け、そ
して定数Ｃ１’　”、：”　Ｏ〜）１４な乗茗シイ１１
号−Ｂとして受ける。そして、第１段１」の積和回路１
ａＯは加ｑｉ“ｉｌｌ　８の被加数４ＡＶ＋Ｃ入力端が
接地され、即ち、被加数１４号Ｃが「０」にされている
。そして、１ａＯの出力信号りが第２段１」の積和回路
１ａｌに福′加数信号Ｃとして入力され、その積和回路
１ａ１の出力信号が第３段目の積和回路１ａ２に被加数
信号Ｃとして入力されるというようにしてＪＪ’ｌ和回
路１ａ□−１ａ４が縦続的に接続されており、Ｙはこの
ディジタルフィルタの出力信号である。

第５図は積和回路１ａ□、ｌａＩ、ｌａ２．１ａ３と積
和回路１ｂｏ、ｌｂ、、１ｂ２、ｌ　ｂ　３とを一部と
して用いた多段Ｍ和回路を示ずｔ）のである。この多段
積和回路は４対のＪＩＩ和回路１ａ（）、ｌｂＯ，ｌａ
ｌ、ｌｂｌ、ｌａ２，１ｂ２．１ａ３．ｌｂ３と、加算
回路１０ａ＋、１０ａ２と、７１１１　ｓｖ回路１０　
ｂ　トからなり、各ノｒ’ｒ　４１１回路回路　ａＯ１
ｌｂ□、ｌａｌ、ｌｂ、、ｌａ２．ｌｂ２、ｌａ３．ｌ
ｂ３に対して被乗数４７１号としＶ、’　＋＋’＋　’
３Ｘｏ、Ｘ１、Ｘ２、Ｘ３．Ｘ４、Ｘ５、Ｘ６、Ｘ７が
入力され、乗数信号としてＹＯｌＹｌ、Ｙ２、Ｙ３、Ｙ
４、Ｙ５、Ｙ６、Ｙ７が人力されるようになっている。

各積和回路１ａ□、ｌａｄ、ｌａ２、ｌａ３の各加３１
部８の被加数４１ｊ号Ｃ入力側が接地され、即ち、被加
数信号Ｃが「０」になるようにされ、和信号遅延回路９
の出力信号が、核積和回路１　ａ□、ｌ　ａ　１．１ａ
２、ｌａ３と対を成す積和回路１ｂｏ、ｌｂｌ、ｔｂ２
、ｔｂ、へ抜入カイ、１号Ｃとして入力されるようにさ
れている。

積和回路１ｂＯの出力信号と積和回路ｌｂ１の出カイ昌
号とは加算回路１Ｏａ１にてηいに加繞され、又、積和
回路ｉｂ２の出カイ、１号とＪ１１１和回路ｌｂ３の出
力信号とは加賀回路１０ａ２にてＬｌ−いに加算される
ようになっており、更に加賀回路１Ｏａ１の出力信号と
加算回路１０ａ２の出力信号とは加ａ１回路１０ｂにお
いて互いに加ｑされるようになっている。

加９回路１０ａｌ及び１０ａ２は、それぞれ被加数信号
の各ビットの信号に対して等しく中位遅延ψの遅延を与
える被加数信号ｊＭ延回路１１と、加数信号の各ビット
の信号に対して′：’ｓ’　Ｌ　＜　１．　（；ン遅延
早の遅延をり、える加数イ８号遅延回路１２と、該２つ
の遅延回路１１、工２の出力（ｉｊ号どうし’ｒ　’Ｉ
ｔ：いに加算する加算部１３と、からなる。該加ｌＬン
回路１０ａ１の出カイハリと加賀回路１０ａ２の出力１
．１号とは加算回路１０ｂにおいて互いに加勇される。

該加算回路ｆｏｂは被加数信号の各ヒントの信号に対し
て等しく単位遅延量の遅延を与える被加数信号遅延回路
１４と、加数信号の各ピントのイ、）号に対して等しく
　ｑ＋位遅延吊の遅延をり−える加数イ８号遅延回路１
５と、該２つの遅延回路１４及び１５の出力信号とうし
を加算する加算ｔ“ｒＢ　ｔ　６と、該加算部１６から
出力されたイ昌号に対してド（ｊ’／ビット′稈φ位〃
延量ずつ大きな遅延を１ノーえる８延回路１７と、から
なる。該遅延回路１７は第２図（ｂ）に示すように構成
され加３３部１６から中位遅延時間経過する４σに下位
ビットから］イ１シビントの順で出力された（ｔｊ号に
対してド（＼“ｆヒツト程大きく遅延させることによっ
て全ヒツトの４１１号が同時に出力されるようにするも
のである。

このような第５図に示した多段積和回路によればＸＯ・
Ｙｏ＋Ｘ１・Ｙ１＋Ｘ２φＹ２＋Ｘ３・ｙ　３　＋Ｘ４
・Ｙ４　＋Ｘ５　＊　Ｙ　５　＋Ｘ６・Ｙ６＋Ｘ７′・
Ｙｌを求めることができる。

このように、乗算部５から出力された積信号を直接加算
部８に入力するようにした積和回路１ａと、その積信号
を単位遅延量遅延させる遅延回路６を介して加（部８に
入力するようにした積和回路ｉｂとを縦続的に接続する
ようにするのは次の理由ニヨル。即ち、Ｘｌ、Ｙ　ｌ、
Ｘ３．Ｙ３．Ｘ５、Ｙ５．Ｘｌ、Ｙｌ、を受ける積和回
路（ｌｂＯｌｌｂｉ、ｔｂ２、ｔｂ３がそれに対厄する
が、ここで想定しＣいる積和回路はｌｂｏ、ｌｂｌ、ｔ
ｂ２、ｔｂ３から遅延回路６を除いたものである。）の
加α７７３　（３への積イ、ｊ号Ｘ１・Ｙ、、Ｘ３−Ｙ
３、Ｘ５°φＹ５．Ｘｌ・Ｙｌの到達タイミングと４加
９部８への稙イ１）号ＸＯ・ＹＯ１ｘ２・Ｙｌ、Ｘ４・
Ｙ斗、Ｘ６・ＹＯの到達タイミングとを同じヒントとう
しについて比較すると、前者、即ち積信号Ｘ１争Ｙ１、
Ｘ３・Ｙ３．ｘ５・Ｙ５、ｘ７・Ｙｌの力が中−位起延
品分１％　（なってしまうことになり、ｉＪＥしい加慎
処理ができなくなる。そこで、遅延回路６によって乗算
部５かもの植イハ号ＸＩ＃Ｙ、、Ｘ３−Ｙ３、Ｘ５ｓＹ
６、Ｘｌ・Ｙｌの各ビットの信号を等しく中位遅延量遅
延させるようにして、１責信号ＸＯ・ＹＯ，Ｘ２・Ｙｌ
、Ｘ４・Ｙ４、Ｘ６・ＹＯと４Ａイ昌号Ｘ１・Ｙｌ、Ｘ
３・Ｙ３、Ｘ５・Ｙ５、Ｘｌ・Ｙｌとの遅延量を回しに
するのである。

第５図に示すように多段積和回路を構成した場合には、
ｎ段の積和回路を１．５ｎ−１個の子イジタル信号処理
回路（■及び１０）によって構成することができ、使用
するｉＣの薮を几帳的少なくすることができる。

尚、多段積和回路を構成するのに第１図に、１＜シたデ
ィジタル信号処理回路１を用いた場合にはそれとは別に
加す回路１０ａｌ、１Ｏａ２と加′Ｂ′１１「１１路ｆ
ｏｂとをａ・要とする。

しかして、第６図は１種類で多段積和回路を横線するこ
とのできるようにした本発明ディジタル信号処理回路の
別の実施例１′を小才ものである。この実施例１′にお
いては被乗数４　’１号Ａ及び乗数信号Ｂを遅延回路２
′、３′乗算ｆ＋Ｒ５Ｈ及び遅延回路６′を経由させる
ことなく遅延回路１８を介してセレクタ７′に入力する
ようにされている。この遅延回路１８は被乗数イ、−１
号Ａをに位倒ピントのイ１）号（Ｕ）として、乗Ｈ’ｉ
信号ＢをＦ位側ヒンｉ・のイ１−１号（Ｌ）として受を
士入れ、そしてその被乗数信号Ａと乗数Ｇｉ号Ｂとから
なる１つの信号の各ヒツトの信号に対して等しく中位遅
延厳の遅にを与える働きをする。又、加ρ部８′の被加
数イＦＳ号Ｃ入力端には被加数信号Ｃの各ピントの４１
４号に対して等しく中位遅延−量の遅延を！Ｊ−える被
加数信号遅延回路１９と、セレクタ２０と設けられてい
る。該セレクタ２０は被加ゲタ信号遅延回路１９によっ
て遅延された被加数信号Ｃと、被加数イ１１号遅延回路
１９を経由しない、従って遅延されない被加ｆｉ　（ｅ
４号Ｃとを受けてそのうちからセレクト信号によって指
定された方の信号を加′！、９部８′へ送出する１動き
をする。更に又、加１２部８′の出力側には加３９部８
′から出力された和イ、ｊ号の各ヒントの信号に対して
等しく中位遅延最の遅延を１７える和信号遅延回路９′
のほか、その和信号に対して一ト位ビット程中位遅延量
ずつ大きく遅延するような遅延を与える和信号遅延回路
２１及びセレクタ２２が設けられている。該セレクタ２
２はその２つの和信号遅延回路９′と２２との２つの出
カイ１１号及び遅延回路９′、２１を経由しない和信号
−を受け、そのうちからセレクト信号によって指定され
た出力信号を送出する。

このディジタル信号処理回路１′は、セレクタ７′、を
乗α部５′から直接受けたところの遅延回路６′を経由
しない植イー号Ａ−Ｂを送出する状態にし、セレクタ２
０を遅延回路１９による遅延のない被加数信号Ｃを送出
する状態にし、セレクタ２２を和信号遅延回路９′を送
出する１）、！バにすると、第３図（ａ）に示すような
積和回路１ａ″となる。又、ｊ−記状態からセレクタ７
′を遅延回路６′の出力（Ａ号を送出する状態に切換え
れば第３図（ｂ）に示すような積和回路１ｂとなる。更
にセレクタ７′を遅延回路１８の出カイ１１号を送出す
る状態にし、更にセレクタ２０を被加数イ、−１号遅延
回路１９の１１１力イト１号を送出する状！ご、にジノ
換えれば、第５図の加算回路１０ａ１．１０ａ２と同じ
回路となり、更に又、セレクタ２２を和信号遅延回路２
１の出力（ｉ４号を送出する状態にすると、第５図の加
算回路ｌＯｂと同じ回路になる。従って、１種類のディ
ジタル信号処理回路１′によって多段積和回路を構成す
ることができる。

以］二に述べたディジタル信号処理回路ｌ、■及び多段
積和回路は本発明ディジタル信号処理回路及び本発明多
段積和回路のあくまで実施例にすぎず、本発明は種々の
７ｆ、様で実施することができ、本発明は」二連したも
のに限）ｊ！されない。

以−１＝に述べたように、本発明ティジタルイ１１号処
理回路の第１のものは、複数ヒツトの被乗数イ菖号を上
位ビット稈中位遅延量ずつ多く遅延させる被乗数イ１）
号遅延回路と、複数ピントの乗数（ＩＢ弓を１゜位ピン
ト程中０シ遅延！ｔずつ多く遅延させる乗数イ、。

号遅延回路と、Ｊ−記者遅延回路から出方された被乗数
信号と乗数信号とを乗算する乗１１部と、該乗算ｆｌｉ
＋から出力された積イ８号を別の複数ヒン１の被加数信
号に加算する加箕部と、該加３！１１部に入力される］
二記私信号の各ピッ）・の信号を）シ〈中位遅延量遅延
させる遅延回路と、に記加賀部から出方された和信号の
各ヒツトの信号にＸＪして’、’＋ｊ　Ｌ、　＜　ｒｕ
位遅延量の遅延を！ｆえる和信号遅延回路とを１つの半
導体チンプに形成してなることを＃”ｒ　（”ｉｊとす
るものであり、このようなテイジタルイ、１号処理回路
はディジタルフィルタを構成するために設けられた例え
ば第３図の（ａ）に示す積和回路１ａ□のような回路と
絹合わせ゛ることによって多段積和回路を構成すること
かできる。

又、本発明ティンタルイ１１弓処理回路の第２のものは
、複数ピントの被乗数４４号をｌ−６ｔヒント程中位遅
延ｊ４すつ多く遅延させる被乗数イ１ｒ　”’ｒ遅延回
路と、ネ（数ヒントの乗数イ１）号をトイ）ンヒンＩ・
稈中位遅延星ずつ多く遅延させる來数信５遅延回路と、
１・記者遅延回路からイ１３力された波乗オシイ１１号
と乗数信号とを乗算する乗算部と、該乗賃部から出力さ
れた積信号を中位遅延Ｉｉ−遅延ごせる遅延回路と、−
１−記乗′Ｊ９部から出力された桔イ１１号とに記遅延
回路によって遅延された積信号とを受け、そのうちから
セレクト信号によって指定された方の信−）を送出する
セレクタと、該セレクタから出力されたイ、）号を別の
複数ビア１・の被加数信号に加１９する加ｒｔ　部と、
該加舒部から出力された和イ、″１号の各ピントの信号
に対して等しく中位遅延量の遅延をり−える和１、Ｘ号
遅延回路とを１つの半導体チンプに形成しでなることを
特奎とするものであり、このようなディジタシイ１ｊ号
処岬回路はセレン）・１６号を適宜に変えることによっ
て例えば第３図（ａ）に示す積和回路１ａのようにする
ことも、同図（ｂ）に示すＪＪ−和回路１ｂのようにす
ることもて、き、ディジタルフィルタにも多段積和回路
にも適用することができる。

又、本発明多段植和回路は、複数ビットの被乗数信号を
に位ビット程中位遅延１−ずつ多く遅延させる炒°乗数
信号遅延回路と、複数ビットの乗数信号を」；位ビット
程中位遅延量ずつ多く遅延させる乗数信号遅延回路と、
上記各遅延回路から出力された被乗数信号と乗数信号・
とを平算する乗ｊ３４部と、該乗ｎ部から出力された積
イｉ）号を単イ）７遅延量遅延させる遅延回路と、」二
記乗鍵部から出力された稙イハ号と上記遅延回路によっ
て遅延された積信号とを受け、そのうちからセレクトイ
、ｊ号によって指定された方の積信号を送出するセレク
タと、該セレクタから出力された信号を別の複数ビット
の被加数信号に加算する加算部と、該加ｑ部から出力さ
れた和信号の各ビットの信号に刻して”９・シく中位遅
延かの遅延を与える和信号遅延回路と、からなるディジ
タル信号処理回路を祖数対備えた多段積和回路であって
、上記各対のディジタル信号処理回路の一方は前記セレ
クタが前記乗算部から直接に受けた積信号を送出する状
ｔｍにされ、他方は前記セレクタが前記乗算部から前記
遅延回路を介して受けた積信号を送出する状態にされ、
１−記一方のディジタル信号処理回路の和信号遅延回路
から出力された和信号が上記他力のディジタル信号処理
回路に前記゛被加数信号として入力されるようにされ、
さら゛に、−上記各対のディジタル信号処理回路のうち
の前記他力のディジタルイ、−１号処理回路の出力信号
どうしを加算する加部手段と、該加、算手段の出力信号
に対して下位ピッＩ・稈？ｒ位遅延屋ずつ多く遅延させ
る遅延回路とを備えたこ′とを特徴とするものであり、
これによれば本発明ディジタル信号処理回路の第１のも
のあるいは第２のものを利用して多段積和回路を筒中に
構成することかでき、又、構成するＩＣの数も少なくす
るこ゛とができる

【図面の簡単な説明】

第１図は本発明ディジタル信号処理回路の実施の一例を
示すプロ、り図、第２図（ａ）及び（ｂ）はそれぞれ遅
延回路を示すブロック図、第３図（ａ）、（ｂ）は第１
図に示したディジタルイ、１号処理回路の２つの状ｆｆ
、における芙質的回路構成を示すブロック図、第４図は
本発明ディジクルイ１１号処理回路を用いたディジタル
フィルタの一例を示すブロック図、第５図は本発明ディ
ジタル信号処理回路を用いた多段積和回路の一例を示す
フロック図、第６図は本発明ディジタルク４号処理回路
の他の実施例をノ１＼すブロック図である。 ネ、コ号の説明 １．１’−・・ディジタシイ１ｉ号処理回路、２．２′
・・・被乗数信号遅延回路、３，３′・・・乗数信号遅
延回路、５．５′・・・東′ｆｉ部。 ６．６′・・・遅延回路、７．７′・・拳セレクタ、８
．８′・φΦ加算部、９．９′・・・和信号遅延回路、
１Ｏａｌ、１ｏａ２．１０ｂ・・・加算手段 第１図 第２図＜ａ＞ ＜ｂ＞ 第ニー （σ） Ｃｂ） −毛　冷光　７山　正　Ｖ曙　（自発）昭和５８年　６
月ｌＯ日 特８↑庁長官　　若　　杉　　和　　夫　　殿１、事ヂ
ｌの表示 昭和５７年特　訂　願第１４２（１５４号２、発明の名
称 ディジタル信号処理ＩＱ回路及び多段積和回路３、補止
をする渚 事件との関係　特許出願人 住所　東京部品用区北品用６　’ｌ’　＋７７番３５号
名称　（２＋８）　　　ソ　ニ　−　株　式　会　社４
、代　理　入 住所　東京都中央区入船３丁目１ｉ１０外１名 ５．７１１ｉ正の対象 ６・補正の内容 （１）特許請求の範囲を別紙のとおり訂１１する。 （２）明細書ｔｉＳ４頁１０行１］「それに」を「多数
」に訂正する。 （３）明細書第６頁３行目「′！Ａ買」を「回路」に訂
正する。 （４）明細内第５頁ドから４７１［１「ぞＪＩに」を「
多数」に訂止する。 （５）明細書第６頁３行「ｌ　ｒが置１な「回路」に訂
止する。 （６）明細書ｕｓ　６頁下がら５行ｊｌｒ、ｊ４加３′
Ｊ部」から［から３行Ｉｔ　ｒν延回路ど、」」（を削
ｌ’ｔ　４る。 （７）明細１）第１１ｊ：ｊの１゛記のＧ箇］す１にｔ
）る「：ｔ’；しく」を削除する。 ａ、第３行目 す、第５行［１ （８）明細（書第１１頁１４行ｒｌ　ｒ　１２．１２、
−１を「４．４、」に訂１［する。 （９）明細書第１５頁３行目「からは」と「２ｎ−１」
との間に、「２の補数コードで」を挿入する。 （１０）明細書第１５頁９行目から１０行目にかけての
「１．１．Ｊをｒｌ、ａ□、１ａ＋、Ｊに訂正する。 （１１）明細書第１５頁７行目「積和回路１ａＪから９
行口「１ｂ３と、」までを「積和回路１ａＯと１ｂＯ１
ｌａｌとｌｂ、、１ａ２と１ｂ２．１ａ３と１ｂ３及び
、」に訂正する。 （１２）明細書第１５頁下から４行口「加算部１３と、
Ｊ　「からなる」との間に［該加算部１３の出力信号の
各ビン）の信号に対して等しく栄位に延酢の遅延をケえ
る遅延回路２３と、Ｊを挿ヌする。 （１３）明細書第２０頁第１行目「２２」を「２１」に
訂正する。 （１４）明細書第２０頁２行ＩＩＩ　ｒ及び遅延回路９
．２１を経由しない和信号」を削除する。 （１５）明細書第２１頁丁から４行［１「該加算部」か
ら下から２行口「遅延回路と、」まで１削除する。 （１６）明１１１ＴＩ書第２２　Ｆｑ、’　６行「１「
回路と組合わせる」を［回路を多数組合わせる１に訂１
１噌る。 （１７）添開図面第１図、第３図（ｂ）、ｒｊ４５図及
びｌｉＢ図ｔｉ：　別？＋ｎ　訂＋Ｅ　ＩＭ　面第１１
４、第：３図（ｂ）、第５図及Ｕ　ｂｌ　６図のとおり
訂（１−する。 ７、添Ｆｆｔ　Ｓ類の［］録 （１）訂正図面［第１図、第３図（ｂ）、第５図及び第
６図］　　　　　　　　　　　　　１通特許請求の範囲 （１）複数ピントの被乗数信号を一１ｘ　（１′７ヒン
］・稈単位ｌ！！！延品、ずつ多く遅延させる被乗数＋
ｌｉ　ｌ−Ｊ遅延回路と、複数ビン）の乗数信号を１−
位ビッ；稈Ｑ１位遅延ωずつ多く遅延させる乗数信号遅
延回路と、Ｌ記名８延回路から出力された被乗数信号と
乗数信号とを乗算する乗算部と、該乗算部から出力され
た積信号を別の複数ピントの被加数信号に加算する加３
９部と１該加算部から出力された和信号の各ヒツトの信
号に対して等しく中位遅延ｈ１の遅延をｑえる和信号遅
延回路とを１つの゛ｒ−導体チンプに形成してなること
を特徴とするディジタル信号処理回路 （２）複数ヒ、、１の被乗数信号をＪ、：　（：ｔビ、
１・郡単位遅延量ずつ多く遅延させる被乗額信りど迂回
路と、複数ヒントの乗数信号を一１位ピッ１程栄位遅延
礒ずつ多く遅延させる乗数信号遅延回路と、［；記名に
迂回路から出力された被乗数信号と乗数信号とを乗ｑす
る乗η部と、該乗算部から出力された積信号を単位遅延
量遅延させる遅延回路と、１−記乗算部から出力された
積侶すとｌ記νｒ延回路によって遅延されたＪ／ｉ信５
３とを受け、そのうちからセレクト信号によっで指定さ
才また力の信号を送出するセレクタと、該セレクタから
出力された４７　’；を別の複数ヒントの被加数（ｉ’
ｔ　ＵＪに加ηする加１′Ａ部と、該加’ｆｉ　部から
１１１力された和イ、；すの名ヒｙｌの信号に対して等
しく栄位に延１，１の；ｙ延をり尺る和信号遅延回路、
！：　ヲ１　ツ（７）　Ｉ’　；９体１２ブニＩＩ！ｌ
ｊｃ：　１．　ｔなることを特徴とするディジクル信Ｉ
Ｊ処理回路（３）複数ビン１の被乗薮信すを１：　（Ｓ
ｒヒ、Ｉ稈中位遅延聞−ずつ多く遅延させる被乗数信５
：遅延回路と、複数ピン１の乗数信１）を１０“／　１
−７１犯：、　？ｌＩイ１”ｌジど延′星ずつ多く遅延
させる乗数（＋ｉ　’、：起延回路と、）記名遅延回路
から出力されｔ−被子２々イ１ｊす）：　’！’　２ｕ
　＋、ｊ号とを乗算する乗η部と、該、１℃１γｆ１；
から出力、ヒまた積信号を中（１’ｔ、　ｉ’Ｍ延ｆｉ
ｌ遅延さゼる；ｔ・（迂回路さ　］記乗算部から出力さ
れたＪｉ〜イ１Ｘ弓、１：１記ｌ・Ｙにｌ、Ｂ　７Ｆ、
じよって遅延された積イ、１すとを受ζＩ　そグＪ　’
＞　ｔ）か；）セレクｉ・信号によって指定された力の
枯化ＩＪをｊ４出するセレクタと、該１＝　１．−フタ
か１う出ノＪされム信号を別の複数ヒツトの被加数信号
に加算する加算部と、該加算部から出力された和信号の
各ピントの信号に対して等しく中位遅延Ｍのｌ延をグー
える和信１′ｆ遅延回路と、からなるディジタル信号処
理回路を複数対備えた多段積和回路であっ゛Ｃ１１，記
各対のディジタル信号処理回路の一方は前記セレクタが
前記乗算部から直接に受けた積信号を送出する状態にさ
れ、他方は前記セレクタが前記乗嘗部から前記遅延回路
を捨して受けた積信号を送出する状態にされ、−１，記
一方のディジタル信号処理回路の和信号ν延回路から出
力された和信号が上記他方のディジタル信号処理回路に
＋１１」記波加数信号として入力されるようにされ、さ
らに、１−記者対のディジタル信号処理回路のうちの１
１ｆｊ記他力のディジタル信号処理回路の出力信号どう
しを加算する加算１段と、該加算手段の１１１力信ＩＪ
に対して下位ビン）・程単位遅延量ずつ多く遅延させる
遅延回路とを備えたことを４￥−徴とする多段積和回路
才１図 ９４− 才３図 （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）複数ビットの被乗数信号をに位ビン（・稈Ｃ（位
   遅延量ずつ多く遅延させる被乗数信号遅延回路と、複数
   ビットの乗数信号を」−位ヒット程単荀遅延量ずつ多く
   遅延させる乗数信号ど延回路と、−１−記名遅延回路か
   ら出力された被乗数信号と乗数イ、１号とを乗３〕する
   乗算部と、該乗算部から出力されたＪ／ｒ信号を別の複
   数ヒｙ　Ｉ□の被加紗Ｗ　！’３−に加化する加３９部
   と、該加ｑ部に入力される１−配積信号の各ビットの信
   号を等しく単位遅延＠′遅延させる遅延回路と、」二記
   加算部から出力された和１．−７号の各ビットの信号に
   対して等しく：　ｊｌｊ荀遅延屡の遅延をＪノ、える和
   信号遅延回路とを１つのＴ′導導体チント形成してなる
   ことを特徴とするティンタル信号処理回路
2. （２）複数ビットの被乗数信号を］−位ビット程巾位遅
   延量ずつ多く遅延させる被乗数信”ｉ　’Ｉｆ延回路と
   、複数ビットの乗数信号を上位ビア＋・程中位イ延量ず
   つ多く遅延させる乗数信号遅延回路と、Ｉ。 記名遅延回路から出力された被乗数信号と乗数信号とを
   乗算する乗ａ１部と、該乗化部から出力された１Δ信号
   を中位遅延−皐遅延させる遅延回路と、ト記乗算部から
   出力された積信号と」；記遅延回路によって遅延された
   積信号とを受け、そのうちからセレクトイ菖号によって
   指定された力の信ぢを送出するセレクタと、該セレクタ
   から出力されたイ菖号を別の枚数ビ・ントの被加数信号
   に加１７する加９部と、該加算部から出力された和イ１
   ）号の各ヒツトの信号に対して等しく中位遅延量の遅延
   をり−える和信号遅延回路とを１つの半導体チップに形
   成してなることを特徴とするティジタルイ１１号処理回
   路（３）枚数ビットの被乗数４４号をに位ヒツト程中位
   遅延量ずつ多く遅延させる被乗数４ｊ’５号遅延回路と
   、複数ピントの乗数信ゝ号を上位ビ・ント程中位遅延量
   ずつ多く遅延させる乗数信号遅延回路と、ｊ二記各遅延
   回路から出力された被乗数イ占号と乗数４Ａ号とを乗算
   する乗’Ｌ′１部と、該乗算部から出力されたＪＪＩＬ
   信号を中位遅延量遅延させる遅延回路と、」−記乗算部
   から出力された積信号と」二記遅延回路によって遅延さ
   れた４１　ｋ号とを受け、そのうちからセレクト信号に
   よって指定された方の積（Ｍ号を送出するセレクタと、
   該セレクタから出力された信号を別の複数ビットの被加
   数信号に加Ｕする加算部と、該加算部から出力された和
   信号の各ピントの信号に対して等しく　７１ｉ位遅延￥
   の遅延を与える和信号遅延回路と、からなるディジタル
   ４ｒ’ｒ号処理回路を複数対備えた多段積和回路であっ
   て、１−記者対のディジタル信号処理回路の電力は前記
   セレクタが前記乗算部から直接に受けた積信号を送出す
   る状態にされ、他方は前記セレクタか前記乗１１部から
   前記遅延回路を介して受けた積イ４号を送出する状態に
   され、」；記−力のディジタル信号処理回路の和信号遅
   延回路から出力さ、れた和イ１）すが１−記他方のディ
   ジクル信号処理回路に前記被加数信号として入力される
   ようにされ、さらに、Ｌ記者り・ｊのディジタル信号処
   理回路のうちのｎＱ記他力のディジタル信号処理回路の
   出力信号どうしを加化する加算手段と、該加算手段の出
   力信号に対して下位ビット程単位遅延都すつ多く遅延さ
   せる遅延回路とを備えたことを特徴とする多段積和回路