JPH04330828A - 離散コサイン変換回路及び離散コサイン変換の逆変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、例えばディジタル画像
処理等に用いて好適な離散コサイン変換回路及び離散コ
サイン変換の逆変換回路に関するものである。 【０００２】 【従来の技術】従来より、例えばディジタル画像処理等
を行う場合のデータ圧縮処理の一手法としては、例えば
、離散コサイン変換（ＤＣＴ）処理が知られている。 このＤＣＴは帯域圧縮に適し、演算処理も比較的簡単な
行列演算により実現可能となっている。 【０００３】ここで、上記離散コサイン変換（ＤＣＴ）
及びこの離散コサイン変換の逆変換（ＩＤＣＴ）は、例
えばＮ次の行列の場合、第１行の全てが１／（２１／２
　）で、第２行以下は、 　　　　ｃｏｓ＝｛（２ｘ＋１）ｋπ／２Ｎ｝　　　　
　　　　　　　　　　（ｘ＝０，１，・・・，Ｎ−１；
ｋ＝１，・・・，Ｎ−１）の要素からなる行列を用いて
定義されるものである。例えば、２次元の場合は、次の
式１及び式２の様に表される。 〔Ｙ〕＝〔Ｎ〕・〔Ｘ〕・　ｔ〔Ｎ〕　　　　　　　　
　　　　　　　（１）〔Ｘ〕＝　ｔ〔Ｎ〕・〔Ｙ〕・〔
Ｎ〕　　　　　　　　　　　　　　　（２）【０００４
】なお、行列の規模が２Ｎ　行２Ｎ　列の時、上記式１
には、１／２Ｎ＋１　の係数が掛かるが、これはＮ＋１
ビットのデータシフトと等価であるため、この係数の記
載については省略する。また、式１及び式２にそれぞれ
１／２Ｎ−１　の係数が掛かると定義すれば、上記ＤＣ
ＴとＩＤＣＴとが対称的になる。 【０００５】ところで、行列の規模が例えば８行８列の
場合、上記式１及び式２の定数行列〔Ｎ〕は、次の図１
１のように表される。ここで、この図１１の定数行列〔
Ｎ〕の各要素ａ〜ｎは、図１２に示すように、角度π／
１６を単位とする所定角の余弦である。 【０００６】また、上記ＤＣＴ及びＩＤＣＴを定義する
上記式１及び式２から明らかなように、行列〔Ｙ〕の要
素ｙｉｊは行列〔Ｘ〕の要素ｘｉｊの１次式で表現され
るものである。 【０００７】したがって、図１３及び図１４に示すよう
に、８行８列の要素ｘ１１〜ｘ８８が列順に入力されて
６４次のベクトルとなる行列〔Ｘｃ〕と、８行８列の要
素ｙ１１〜ｙ８８が列順に出力されて６４次のベクトル
となる行列〔Ｙｃ〕との間には、次の式３で表される関
係が成立する。 〔Ｙｃ〕＝〔Ｍ〕・〔Ｘｃ〕　　　　　　　　　　　　
　　　　（３）ここで、式３の〔Ｍ〕は６４行６４列の
定数行列である。 【０００８】このような式３の行列データの乗算演算を
行って入力データの離散コサイン変換を実現する装置と
して、例えば、本件出願人は、特願平１−３２５２８９
号の明細書及び図面に記載されるような内積演算回路と
並べ替え回路とからなる行列データ乗算回路の構成を提
案している。 【０００９】すなわち、この行列データ乗算回路は、図
１５に示すように、行列の内積を演算する演算回路と、
行列のデータ成分を所定の順序に並べ替える並べ替え回
路とを備える行列データ乗算回路であって、係数が＋１
及び−１で４次の第１の内積演算回路４２と、係数が０
，＋１及び−１で１６次の第２の内積演算回路４４と、
定数行列のデータ成分が格納されたメモリを含む４次の
第３の内積演算回路４５とを設け、８行８列の入力デー
タを第１の並べ替え回路（コーナターナ）４１を介して
第１の内積演算回路４２に供給し、当該第１の内積演算
回路４２の出力を第２の並べ替え回路（コーナターナ）
４３を介して第２の内積演算回路４４に供給し、当該第
２の内積演算回路４４の出力を直接第３の内積演算回路
４５に供給すると共に、当該第３の内積演算回路４５の
出力を第３の並べ替え回路（コーナターナ）４６を介し
て導出するようにしたものである。 【００１０】以下、この行列データ乗算回路について説
明する。先ず、図１５においては、入力端子ＩＮから８
行８列のデータが、前記図１３の行列〔Ｘｃ〕に示すよ
うに列順で入力され、上記第１の並べ替え回路である６
４ワードの第１のコーナターナ４１を介して、４次の第
１の内積演算回路４２に供給される。この内積演算回路
４２の出力は、上記第２の並べ替え回路である６４ワー
ドの第２のコーナターナ４３を介して、１６次の第２の
内積演算回路４４に供給される。また、上記内積演算回
路４４の出力は、４次の第３の内積演算回路４５に供給
され、当該内積演算回路４５の出力が上記第３の並べ替
え回路である６４ワードの第３のコーナターナ４６を介
して、出力端子ＯＵＴに導出される。 【００１１】ここで、後述のように、上記第１の内積演
算回路４２の係数は＋１及び−１のみであり、第２の内
積演算回路４４の係数は０，＋１，−１のみとなってい
る。また、上記第３の内積演算回路４５の係数はＤＣＴ
に特有の値となる。 【００１２】なお、上記各コーナターナは、例えば図１
６に示すような構成で実現されるものである。すなわち
、当該図１６に示すコーナターナは、例えば一対のＲＡ
Ｍ８１及び８２と、入力端子８０側及び出力端子８５側
の切換スイッチ８３及び８４とで構成されるものである
。両切換スイッチ８３，８４は１対のＲＡＭ８１及び８
２の一方にデータが書き込まれる期間に他方からデータ
が読み出されるように連動して切り換えられる。また、
ＲＡＭ８１及び８２の容量は、例えば上記８行８列の規
模の行列に対応してそれぞれ６４ワードとされる。 【００１３】次に、図１７〜図３９を参照しながら図１
５の行列データ乗算回路の動作について説明する。すな
わちこの図１５の行列データ乗算回路においては、上記
ＤＣＴのための６４行６４列の定数行列〔Ｍ〕を次の式
４に示すような６個の行列に分解している。 　　〔Ｍ〕＝〔Ｗ〕・〔Ｖ〕・〔ＴＳ〕・〔Ｒ〕・〔Ｌ
〕・〔Ｑ〕／８　　　　　（４）　　【００１４】この
式４の行列〔Ｑ〕，〔Ｒ〕及び〔Ｗ〕が上記第１，第２
，第３のコーナターナ４１，４３，４６にそれぞれ対応
すると共に、行列〔Ｌ〕，〔ＴＳ〕，〔Ｖ〕が上記第１
，第２，第３の内積演算回路４２，４４，４５にそれぞ
れ対応する。各行列〔Ｑ〕〜〔Ｗ〕は何れも６４行６４
列であり、図１７〜図３９に示されるように、それぞれ
多数の０要素を含む疎行列（ＳｐａｒｓｅＭａｔｒｉｘ
）　である。 【００１５】なお、上記図１７〜図３９において、図中
の＋及び−はそれぞれ＋１及び−１を表しており、他の
行列を示す各図においても同様としている。 【００１６】上記図１７〜図１９において、図１７の図
中Ｑ１　及びＱ２　の部分には、図１８に示す行列〔Ｑ
１　〕及び図１９に示す行列〔Ｑ２　〕のような各要素
が入り、また、この図１７の行列〔Ｑ〕の残りの部分に
は全て０要素が入るようになっている。すなわち、当該
図１７に示される行列〔Ｑ〕は、各行各列とも１か所だ
けが＋１で残りの６３個の各要素が全て０の疎行列とな
っている。 【００１７】上記コーナターナ４１では、この図１７〜
図１９に示されるような行列〔Ｑ〕を用いて上記６４ワ
ードの入力データＸの並べ替えを行う。上記コーナター
ナ４１で並べ替えられたデータＱＸは、上記内積演算回
路４２に送られる。 【００１８】当該内積演算回路４２においては、上記並
べ替えられたデータＱＸが、図２０及び図２１の行列〔
Ｌ〕で表されるような演算処理を受ける。ここで、この
図２０，図２１において、図２０の図中Ｌ１１，Ｌ２２
，Ｌ３３，Ｌ４４の部分には、図２１に示すような＋１
及び−１の要素のみで同形の４行４列の小行列が対角線
上に４個並び、他の部分が全て０の要素の行列〔Ｌ１１
〕，〔Ｌ２２〕，〔Ｌ３３〕，〔Ｌ４４〕が入る。した
がって、この図２０の行列〔Ｌ〕は、当該４行４列の小
行列が対角線上に１６個並び、残りの部分が全て０要素
の疎行列となっている。 【００１９】この内積演算回路４２から出力された６４
ワードのデータＬＱＸは、第２のコーナターナ４３にお
いて、図２２及び図２３〜図２６に示す行列〔Ｒ〕で表
されるように並べ替えられる。ここで、この図２２及び
図２３〜図２６において、図２２の図中Ｒ１１，Ｒ２２
，Ｒ３３，Ｒ４４の部分には、図２３〜図２６に示すよ
うな０，＋１及び−１の要素のみで構成される行列〔Ｒ
１１〕，〔Ｒ２２〕，〔Ｒ３３〕，〔Ｒ４４〕が入る。 この第２のコーナターナ４３で並べ替えられたデータＲ
ＬＱＸが、第２の内積演算回路４４に送られる。 【００２０】上記並べ替えられたデータＲＬＱＸは、当
該第２の内積演算回路４４において、図２７〜図３０の
行列〔ＴＳ〕で表されるような演算処理を受ける。ここ
で、この図２７〜図３０において、図２７の図中ＴＳ１
１，ＴＳ２２，ＴＳ３３，ＴＳ４４には図２８〜図３０
に示すようなそれぞれ１６行１６列で＋１，−１及び０
の要素のみの小行列〔ＴＳ１１〕，〔ＴＳ２２〕，〔Ｔ
Ｓ３３〕，〔ＴＳ４４〕が入り、また、この図２７の残
りの部分には全て０が入るようになっている。すなわち
、当該図２７の行列〔ＴＳ〕は、それぞれ１６行１６列
で＋１，−１及び０の要素のみの小行列が対角線上に４
個並び、他の部分が全て０要素の疎行列となっている。 【００２１】上記内積演算回路４４から出力された６４
ワードのデータＴＳＲＬＱＸは、更に、第３の内積演算
回路４５において、図３１〜図３４の行列〔Ｖ〕で表さ
れるような演算処理を受ける。ここで、この図３１〜図
３４において、図３１の図中Ｖ１１，Ｖ２２，Ｖ３３，
Ｖ４４の部分には、図３２〜図３４に示すようなそれぞ
れ４行４列の小行列が対角線上に４個並び、他の部分が
全て０要素の行列〔Ｖ１１〕，〔Ｖ２２〕，〔Ｖ３３〕
，〔Ｖ４４〕が入る。したがって、この図３１の行列〔
Ｖ〕は、当該４行４列の小行列が対角線上に１６個並び
、残りの部分には全て０要素が入る疎行列となっている
。 【００２２】この内積演算回路４５から出力された６４
ワードのデータＶＴＳＲＬＱＸは、上記第３のコーナタ
ーナ４６において、図３５及び図３６〜図３９に示す行
列〔Ｗ〕で表されるように並べ替えられて、所望の出力
データＷＶＴＳＲＬＱが得られる。ここで、この図３５
及び図３６〜図３９において、図３５の図中Ｗ１１，Ｗ
２２，Ｗ３３，Ｗ４４には、図３６〜図３９に示すよう
な０，＋１及び−１の要素のみで構成される行列〔Ｗ１
１〕，〔Ｗ２２〕，〔Ｗ３３〕，〔Ｗ４４〕が入る。こ
の第３のコーナターナ４６で並べ替えられたデータＷＶ
ＴＳＲＬＱＸが、出力端子ＯＵＴから導出される。 【００２３】上述したような図１５の行列データ乗算回
路においては、各内積演算回路４２，４４，４５の演算
処理を表す行列〔Ｌ〕，〔ＴＳ〕，〔Ｖ〕が何れも疎行
列であるため、乗算回数を少なくして、上記各内積演算
回路を小規模にすることができる。また、上記内積演算
回路４２及び４４については、行列〔Ｌ〕及び〔ＴＳ〕
の係数が０と＋１，−１のみであるため、例えば、簡単
な乗算器の構成によって演算処理を行うことができると
共に、内積演算時に丸め誤差が発生することがない。 【００２４】更に、行列〔Ｌ〕，〔ＴＳ〕及び〔Ｖ〕は
、それらを形成する小行列が何れも対角線上に配列され
ており、各転置行列も同様の形になるため、逆変換の場
合にも、前述の図１５の行列データ乗算回路と同様の構
成で対応すること可能となっている。 【００２５】また、上記行列データ乗算回路は、図４０
に示すように、係数が＋１及び−１で４次の第１の内積
演算回路４２と、係数が＋１及び−１で２次の第２の内
積演算回路４７と、係数が０，＋１及び−１で８次の第
３の内積演算回路４８と、定数行列のデータ成分が格納
されたメモリを含む４次の第３の内積演算回路４５とを
設け、８行８列の入力データを第１のコーナターナ４１
を介して第１の内積演算回路４２に供給し、当該第１の
内積演算回路４２の出力を第２のコーナターナ４３を介
して第２の内積演算回路４７に供給し、当該第２の内積
演算回路４７の出力を直接第３の内積演算回路４８に供
給し、当該第３の内積演算回路４８の出力を直接第４の
内積演算回路４５に供給すると共に、当該第４の内積演
算回路４５の出力を第３のコーナターナ４６を介して導
出するようにもしている。 【００２６】なお、この図４０において、前記図１５と
対応する部分には同一の指示符号を付して重複説明を省
略する。 【００２７】すなわち、図４０において、入力端子ＩＮ
から８行８列のデータが、前記図１３の行列〔Ｘｃ〕に
示すように、列順で入力され、６４ワードの第１のコー
ナターナ４１を介して、４次の第１の内積演算回路４２
に供給される。この内積演算回路４２の出力は、６４ワ
ードの第２のコーナターナ４３を介して、２次の第２の
内積演算回路４７に供給され、当該内積演算回路４７の
出力が、実質的に８次の第３の内積演算回路４８に供給
される。この内積演算回路４８の出力が４次の第４の内
積演算回路４５に供給され、内積演算回路４５の出力は
６４ワードの第３のコーナターナ４６を介して、出力端
子ＯＵＴに導出される。 【００２８】また、後述のように、第２の内積演算回路
４７の係数は、＋１及び−１だけである。また、第３の
内積演算回路４８の係数は、＋１，−１及び０だけであ
り、同一演算サイクル内で、＋１又は−１の１が２個並
ぶことがない。 【００２９】ここで、図４１〜図４６を参照しながら、
図４０の行列データ乗算回路の動作について説明する。 【００３０】図４０の行列データ乗算回路においては、
ＤＣＴのための６４行６４列の定数行列〔Ｍ〕を次の式
５に示すような７個の疎行列に分解している。 〔Ｍ〕＝〔Ｗ〕・〔Ｖ〕・〔Ｔ〕・〔Ｓ〕・〔Ｒ〕　　
　　　　　　・〔Ｌ〕・〔Ｑ〕／８　　　　　　　　　
　　　　　　　　　　　　　　（５）【００３１】この
式５の行列〔Ｓ〕及び〔Ｔ〕が第２及び第３の内積演算
回路４７及び４８にそれぞれ対応する。上記行列〔Ｓ〕
及び〔Ｔ〕は何れも６４行６４列であり、これを図４１
〜図４６に示す。 【００３２】先ず、上記第２のコーナターナ４３におい
て並べ替えられたデータＲＬＱＸが、第２の内積演算回
路４７において、図４１及び図４２の行列〔Ｓ〕で表さ
れるような演算処理を受ける。ここで、この図４１及び
図４２において、図４１の図中Ｓ１１，Ｓ２２，Ｓ３３
，Ｓ４４の部分には、図４２に示すような＋１及び−１
の要素のみで同形の２行２列の小行列が対角線上に８個
並び、他の部分が全て０要素の行列〔Ｓ１１〕，〔Ｓ２
２〕，〔Ｓ３３〕，〔Ｓ４４〕が入る。したがって、こ
の図４１の行列〔Ｓ〕は、当該２行２列の小行列が対角
線上に３２個並び、残りの部分には全て０要素が入る疎
行列となっている。 【００３３】次に、内積演算回路４７から出力された６
４ワードのデータＳＲＬＱＸは、更に、第３の内積演算
回路４８において、図４３〜図４６の行列〔Ｔ〕で表さ
れるような演算処理を受ける。ここで、この図４３〜図
４６において、図４３の図中Ｔ１１，Ｔ２２，Ｔ３３，
Ｔ４４の部分には、図４４〜図４６に示すように、それ
ぞれ０，＋１及び−１の要素のみで各行に＋１又は−１
の要素が２個並ぶことがないような１６行１６列の行列
〔Ｔ１１〕，〔Ｔ２２〕，〔Ｔ３３〕，〔Ｔ４４〕が入
る。また、この図４３の行列〔Ｔ〕の残りの部分には全
て０が入るようになっている。すなわち、当該図４３の
行列〔Ｔ〕は、それぞれ上記１６行１６列の小行列が対
角線上に４個並び、他の部分が全て０要素の疎行列とな
る。 【００３４】その他の動作は、図１５の行列データ乗算
回路と同様である。 【００３５】この図４０の行列データ乗算回路において
は、各内積演算回路４２，４５，４７，４８の演算処理
を表す〔Ｌ〕，〔Ｖ〕，〔Ｓ〕，〔Ｔ〕が何れも疎行列
であるため、乗算回路を少なくして、各内積演算回路を
小規模にすることができる。また内積演算回路４８につ
いては、行列の係数が＋１，−１と０のみだけであり、
各行に＋１又は−１の係数が２個並ぶとこがないため、
例えば簡単な乗算器の構成によって演算処理ができ、内
積演算時に丸め誤差が発生することがない。 【００３６】なお、図４０の行列データ乗算回路におい
ては、行列〔Ｔ〕の転置行列が、各行で＋１又は−１の
係数が２個並ばない形になるため、逆変換の場合には、
図４０と同様の構成で対応することができない。 【００３７】 【発明が解決しようとする課題】ところで、近年は、上
記離散コサイン変換及び離散コサイン変換の逆変換にお
いて、より高速にデータの処理を行うことが望まれてい
る。このため、上記行列データ乗算回路のような離散コ
サイン変換や離散コサイン変換の逆変換処理を行う回路
においても、より高速演算を行うことが望まれる。 【００３８】そこで、本発明は、上述の実情に鑑みて提
案されるものであって、離散コサイン変換及び離散コサ
イン変換の逆変換の演算処理を、より高速で実現するこ
とが可能な離散コサイン変換回路及び離散コサイン変換
の逆変換回路を提供することを目的とするものである。 【００３９】 【課題を解決するための手段】本発明の離散コサイン変
換回路は、上述の目的を達成するために提案されたもの
であり、行列のデータ成分を所定の順序に並べ替える並
べ替え手段と、行列の内積を演算する内積演算手段とを
備えてなる離散コサイン変換回路であって、シリアルに
供給される行列データを４ｍ個毎に並列化する並列化手
段と、係数が＋１及び−１で４次の第１の内積演算手段
と、係数が０，＋１及び−１で１６次の第２の内積演算
手段と、定数行列のデータ成分が格納されたメモリを含
む４次の第３の内積演算手段とを有すると共に、上記第
１，第２及び第３の内積演算手段をそれぞれ４ｍ個並列
に配し、８行８列の入力データを第１の並べ替え手段を
介して上記並列化手段に供給し、上記並列化手段から出
力された並列データの各データを上記４ｍ個のそれぞれ
の第１の内積演算手段に供給し、上記各第１の内積演算
手段の出力データを上記４ｍ個のうちの対応する上記第
２の内積演算手段に直接供給し、上記各第２の内積演算
手段の出力を上記４ｍ個のうちの対応する上記第３の内
積演算手段に直接供給し、上記４ｍ個の第３の内積演算
手段からの出力をシリアルデータに変換した後第２の並
べ替え手段を介して導出するようにしたものである。 【００４０】更に、本発明の離散コサイン変換回路は、
シリアルに供給された行列データを４ｍ個毎に並列化す
る並列化手段と、係数が＋１及び−１で４次の第１の内
積演算手段と、係数が＋１及び−１で２次の第２の内積
演算手段と、係数が０，＋１及び−１で８次の第２の内
積演算手段と、定数行列のデータ成分が格納されたメモ
リを含む４次の第４の内積演算手段とを有し、上記第１
，第２，第３，第４の内積演算手段をそれぞれ４ｍ個並
列に配し、８行８列の入力データを第１の並べ替え手段
を介して上記並列化手段に供給し、上記並列化手段から
出力された並列データの各データを上記４ｍ個のそれぞ
れの第１の内積演算手段に供給し、上記各第１の内積演
算手段の出力データを上記４ｍ個のうちの対応する上記
第２の内積演算手段に直接供給し、上記第２の内積演算
手段の出力を上記４ｍ個のうちの対応する上記第３の内
積演算手段に直接供給し、上記第３の内積演算手段の出
力を上記４ｍ個のうちの対応する上記第４の内積演算手
段に直接供給し、上記４ｍ個の第４の内積演算手段から
の出力をシリアルデータに変換した後第２の並べ替え手
段を介して導出するようにしたものでもある。 【００４１】また、本発明の離散コサイン変換の逆変換
回路は、行列のデータ成分を所定の順序に並べ替える並
べ替え手段と、行列の内積を演算する内積演算手段とを
備えてなる離散コサイン変換の逆変換回路であって、シ
リアルに供給される行列データを４ｍ個毎に並列化する
並列化手段と、定数行列のデータ成分が格納されたメモ
リを含む４次の第１の内積演算手段と、係数が０，＋１
及び−１で１６次の第２の内積演算手段と、係数が＋１
及び−１で４次の第３の内積演算手段とを有すると共に
、上記第１，第２及び第３の内積演算手段をそれぞれ４
ｍ個並列に配し、８行８列の入力データを第１の並べ替
え手段を介して上記並列化手段に供給し、上記並列化手
段から出力された並列データの各データを上記４ｍ個の
うちの対応する第１の内積演算手段に供給し、上記各第
１の内積演算手段の出力データを上記４ｍ個のうちの対
応する上記第２の内積演算手段に直接供給し、上記４ｍ
個の第２の内積演算手段からの各出力データを上記４ｍ
個のそれぞれの上記第３の内積演算手段に直接供給し、
上記４ｍ個の第３の内積演算手段からの出力をシリアル
データに変換した後第２の並べ替え手段を介して導出す
るようにしたものである。 【００４２】 【作用】本発明の離散コサイン変換回路及び離散コサイ
ン変換の逆変換回路によれば、第１，第２，第３（及び
第４）の内積演算手段をそれぞれ４ｍ個並列に配してい
るため、演算処理速度が４ｍ倍となる。また、供給され
た行列データを４ｍ個毎に並列化する並列化手段の出力
を、これら４ｍ個並列化された第１の内積演算回路へ供
給するようにしているため、この第１の内積演算回路の
出力を更に並べ替えてから第２の内積演算回路に送る必
要がなく直接供給することができる。 【００４３】 【実施例】以下、本発明の離散コサイン変換回路及び離
散コサイン変換の逆変換回路の実施例を、図面を参照し
ながら説明する。 【００４４】図１には、本発明の離散コサイン変換回路
の第１の実施例の構成を示す。この図１に示す第１の実
施例の離散コサイン変換回路は、シリアルに供給された
行列データを４ｍ個毎に並列化する並列化手段としての
シリアル／パラレル（Ｓ／Ｐ）変換回路２と、係数が＋
１及び−１で４次の第１の内積演算回路３１　〜３４　
と、係数が０，＋１及び−１で１６次の第２の内積演算
回路４１　〜４４　と、定数行列のデータ成分が格納さ
れたメモリを含む４次の第３の内積演算回路５１　〜５
４　とを有するものである。すなわち、この離散コサイ
ン変換回路においては、上記第１，第２及び第３の内積
演算回路がそれぞれ４ｍ個並列に配されており、入力端
子ＩＮを介した８行８列の入力データを第１の並べ替え
手段である第１のコーナターナ１を介して上記Ｓ／Ｐ変
換回路２に供給し、上記Ｓ／Ｐ変換回路２から出力され
た並列データの各データを上記４ｍ個のそれぞれの第１
の内積演算回路３１　〜３４　に供給し、これら各第１
の内積演算回路３１〜３４　の出力データを上記４ｍ個
のうちの対応する上記第２の内積演算回路４１　〜４４
　に直接供給し、上記第２の内積演算回路４１　〜４４
　の出力を上記４ｍ個のうちの対応する上記第３の内積
演算回路５１　〜５４　に直接供給し、上記４ｍ個の第
３の内積演算回路５１　〜５４　からの出力をシリアル
データに変換した後第２の並べ替え手段である第２のコ
ーナターナ７を介して出力端子ＯＵＴから導出するよう
にしたものである。また、上記４ｍ個の第３の内積演算
回路５１　〜５４　の出力をシリアルデータに変換する
処理は、パラレル／シリアル（Ｐ／Ｓ）変換回路６によ
り行われる。 【００４５】なお、図１に示す本実施例の回路において
は、上記４ｍ個のｍ＝１の場合の例（ｍは２以上でもよ
い）を示しており、したがって、上記並列に配される各
内積演算回路は、それぞれ４個となっている。また、以
下に示す本発明実施例の説明は、前述した図１７〜図３
９を用いて説明する。 【００４６】この図１において、入力端子ＩＮから８行
８列のデータが、前記図１３の行列〔Ｘｃ〕に示すよう
に列順で入力され、６４ワードの第１のコーナターナ１
に供給される。当該第１のコーナターナ１では、前述し
た図１７〜図１９に示す行列〔Ｑ〕で入力データＸの並
べ替えを行う。 【００４７】ところで、前述した図１５に示示した行列
データ乗算回路においては、前記コーナターナ４１の出
力は、コーナターナ４３に送られる。このコーナターナ
４３での行列〔Ｒ〕の演算は単なる並べ替え処理である
が、このコーナターナ４３における並べ替え処理は、該
コーナターナ４３の前段の各回路により得られる行列〔
Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の６４個のデータを４つの組に
分けることにより、該コーナターナ４３の後段の内積演
算回路４４で前記図２７〜図３０に示した行列〔ＴＳ〕
の４つの小行列〔ＴＳ１１〕，〔ＴＳ２２〕，〔ＴＳ３
３〕，〔ＴＳ４４〕の演算を可能とさせるために行われ
るものである。このため、上記コーナターナ４３では、
上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の６４個のデータを
、当該行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第１行目，第５
行目，第９行目，・・・，第６１行目の１６個のデータ
と、上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第２行目，第
６行目，第１０行目，・・・，第６２行目の１６個のデ
ータと、上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第３行目
，第７行目，第１１行目，・・・，第６３行目の１６個
のデータと、上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第４
行目，第８行目，第１２行目，・・・，第６４行目の１
６個のデータとの、４つの組にわける処理が行われてい
る。 【００４８】これに対し、本実施例においては、上記第
１のコーナターナ１の出力データＱＸが上記Ｓ／Ｐ変換
回路２に供給される。当該Ｓ／Ｐ変換回路２は、上記コ
ーナターナ１から供給されてくるシリアルのデータの４
つを１組としてパラレル化する処理を行う。このパラレ
ル化された各データは、それぞれ上記４個の第１の内積
演算回路３１　〜３４　に供給される。 【００４９】ここで、上記第１の内積演算回路３１　で
の係数は＋１のみであり、内積演算回路３２　〜３４　
での係数は＋１及び−１のみとなっている。すなわち、
上記第１の内積演算回路３１　での係数は前述の図２０
及び図２１に示した４行４列の小行列が対角線上に１６
個並んだ行列〔Ｌ〕の第１行目，第５行目，第９行目，
・・・，第６１行目の上記各４行４列の小行列における
係数と対応しており、上記内積演算回路３２　の係数は
上記行列〔Ｌ〕の第２行目，第６行目，第１０行目，・
・・，第６２行目の上記各４行４列の小行列における係
数と対応し、上記内積演算回路３３の係数は上記行列〔
Ｌ〕の第３行目，第７行目，第１１行目，・・・，第６
３行目の上記各４行４列の小行列における係数と対応し
、上記内積演算回路３４　の係数は上記行列〔Ｌ〕の第
４行目，第８行目，第１２行目，・・・，第６４行目の
上記各４行４列の小行列における係数と対応している。 このため、上記第１の内積演算回路３１　では上記行列
〔Ｌ〕の第１行目，第５行目，第９行目，・・・，第６
１行目の演算が行われ、上記内積演算回路３２　では上
記行列〔Ｌ〕の第２行目，第６行目，第１０行目，・・
・，第６２行目の演算が、上記内積演算回路３３　では
上記行列〔Ｌ〕の第３行目，第７行目，第１１行目，・
・・，第６３行目の演算が、上記内積演算回路３４　で
は上記行列〔Ｌ〕の第４行目，第８行目，第１２行目，
・・・，第６４行目の演算が行われるようになる。これ
ら各回路３２　〜３４　からは、それぞれの演算結果が
出力される。 【００５０】すなわち、本実施例においては、第１の内
積演算回路３１　からは前述した行列データ乗算回路に
おける行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第１行目，第５
行目，第９行目，・・・，第６１行目のデータが出力さ
れ、上記内積演算回路３２　からは前記行列〔Ｌ〕・〔
Ｑ〕・〔Ｘｃ〕の第２行目，第６行目，第１０行目，・
・・，第６２行目のデータが、上記内積演算回路３３　
からは行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第３行目，第７
行目，第１１行目，・・・，第６３行目のデータが、上
記内積演算回路３４　からは上記行列〔Ｌ〕・〔Ｑ〕・
〔Ｘｃ〕の第４行目，第８行目，第１２行目，・・・，
第６４行目のデータが出力されるようになっている。 【００５１】したがって、本発明実施例によれば、前述
した行列データ乗算回路において行列〔Ｒ〕の演算を行
う並べ替え回路（コーナターナ４３）が必要なく、本実
施例の第１の内積演算回路３２　〜３４　の出力を、そ
れぞれ対応する上記第２の内積演算回路４２　〜４４　
に直接入力させればよいことがわかる。 【００５２】このようなことから、本実施例においては
、これら第１の内積演算回路３１　〜３４　の各出力デ
ータを、それぞれ対応する上記第２の内積演算回路４１
　〜４４　に直接送るようにしている。このため、上記
内積演算回路４１　では上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘ
ｃ〕の第１行目，第５行目，第９行目，・・・，第６１
行目のデータを使用して前述した図２７〜図３０に示し
た行列〔ＴＳ〕の４つの小行列〔ＴＳ１１〕，〔ＴＳ２
２〕，〔ＴＳ３３〕，〔ＴＳ４４〕のうちの小行列〔Ｔ
Ｓ１１〕の演算が行われ、上記内積演算回路３２　では
上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第２行目，第６行
目，第１０行目，・・・，第６２行目のデータを使用し
て小行列〔ＴＳ２２〕の演算が行われ、上記内積演算回
路３３　では行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第３行目
，第７行目，第１１行目，・・・，第６３行目のデータ
を使用して〔ＴＳ３３〕の演算が行われ、上記内積演算
回路３４　では上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第
４行目，第８行目，第１２行目，・・・，第６４行目の
データを使用して〔ＴＳ４４〕の演算が行われることに
なる。 【００５３】更に、これら第２の内積演算回路４１　〜
４４　の各出力データは、それぞれ対応する上記第３の
内積演算回路５１　〜５４　に直接送られる。これら第
３の内積演算回路５１　〜５４　の係数はＤＣＴに特有
の値となっている。これら各内積演算回路回路でも上述
同様に、上記内積演算回路５１　では、前述した図３１
〜図３４に示した行列〔Ｖ〕の４つの小行列〔Ｖ１１〕
，〔Ｖ２２〕，〔Ｖ３３〕，〔Ｖ４４〕のうちの上記小
行列〔Ｖ１１〕の演算が行われ、上記内積演算回路５２
　では上記小行列〔Ｖ２２〕の演算が、上記内積演算回
路５３　では上記小行列〔Ｖ３３〕の演算が、上記内積
演算回路５４　では上記小行列〔Ｖ４４〕の演算が行わ
れることになる。 【００５４】上述のようなことから、上記４つの第３の
内積演算回路５１　〜５４　からの４つの出力端子から
は、行列〔Ｖ〕・〔ＴＳ〕・〔Ｒ〕・〔Ｌ〕・〔Ｑ〕・
〔Ｘｃ〕のデータが出力されるようになる。 【００５５】これら４つの第３の内積演算回路５１　〜
５４　の出力は、上記Ｐ／Ｓ変換回路６に送られ、当該
Ｐ／Ｓ変換回路６でシリアルデータに変換される。すな
わち、当該、Ｐ／Ｓ変換回路６から出力されるシリアル
データは、行列〔Ｖ〕・〔ＴＳ〕・〔Ｒ〕・〔Ｌ〕・〔
Ｑ〕・〔Ｘｃ〕のデータとなる。このデータが上記第２
のコーナターナ７に送られる。当該コーナターナ７では
、前述の図３５〜図３９に示した行列〔Ｗ〕により供給
されたデータの並べ替えを行う。これにより、出力端子
ＯＵＴからは、前述の図１４に示したような行列〔Ｙｃ
〕のデータが出力されるようになる。 【００５６】なお、上記行列〔Ｙｃ〕は、式６に示すよ
うに、 　　〔Ｙｃ〕＝〔Ｍ〕・〔Ｘｃ〕 　　　　　　　　　　＝〔Ｗ〕・〔Ｖ〕・〔ＴＳ〕　　
　　　　　　　　　　・〔Ｒ〕・〔Ｌ〕・〔Ｑ〕・〔Ｘ
ｃ〕／８　　　　　　　　（６）　であるため、上記出
力端子ＯＵＴの出力結果を８で割る必要があるが、実際
には３ビットずらせばよく、回路的には付加構成が不要
であるため、図１では省略している。 【００５７】図２に上記第１の内積演算回路３１　〜３
４　の具体的構成を示す。この図２の内積演算回路は、
図１の各内積演算回路３１〜３４　に相当し、４個の２
の補数回路５４１　〜５４４　と、切換スイッチ５３１
　〜５３４　と、加算器５５とを有してなるものであり
、例えば４つの各入力端子ＩＮ１　〜ＩＮ４　に供給さ
れたデータに＋１又は−１の何れかの係数を乗算したデ
ータの加算を行う加算回路として動作するものである。 すなわち、入力端子ＩＮ１　〜ＩＮ４　を介して供給さ
れた前記Ｓ／Ｐ変換回路２からの並列データの各データ
は、それぞれ対応する上記スイッチ５３１　〜５３４　
の＋側の被切換端子に供給されると共に、対応する２の
補数回路５４１　〜５４４　を介して当該各スイッチ５
３１　〜５３４　の−側の被切換端子にそれぞれ供給さ
れる。スイッチ５３１　〜５３４　の各出力が加算器５
５に供給され、当該加算器５５で総和がとられて出力端
子ＯＵＴから出力される。 【００５８】上記各スイッチ５３１　〜５３４　は、各
補数回路５４１　〜５４４　と共に係数が＋１，−１の
みの乗算器を構成し、システム制御回路５６によって互
いに独立に切り換えられるものである。また、上記２の
補数回路５４１　〜５４４　は、周知のものであって、
否定回路と加算回路とで構成されるものである。 【００５９】ここで、上記内積演算回路３１　において
は、前述したように図２０及び図２１に示した行列〔Ｌ
〕の第１行目，第５行目，第９行目，・・・，第６１行
目の前記４行４列の小行列における要素と対応している
ため、その係数は＋１のみとなっている。このため、該
内積演算回路３１　の上記４個のスイッチ５３１　〜５
３４　では、＋側の被切換端子のみが選ばれ、したがっ
て、当該内積演算回路３１　では、各入力端子ＩＮ１　
〜ＩＮ４　に供給された各データが加算器５５で加算さ
れて、出力端子ＯＵＴから出力される。 【００６０】また、上記内積演算回路３２　においては
、前述の図２０及び図２１に示した行列〔Ｌ〕の第２行
目，第６行目，第１０行目，・・・，第６２行目の前記
４行４列の小行列における要素と対応しており、その係
数は＋１又は−１となる。例えば、該内積演算回路３２
　の上記スイッチ５３１　では＋側の被切換端子が選ば
れ、スイッチ５３２　では−側の被切換端子が、スイッ
チ５３３　では＋側の被切換端子が、スイッチ５３４　
では−側の被切換端子が選ばれる。したがって、該内積
演算回路３２　では、各スイッチの切り換えに応じて選
ばれた＋１又は−１の係数が乗算されたデータが加算器
５５で加算されて、出力端子ＯＵＴから出力される。 【００６１】以下同じように、上記内積演算回路３３　
においては、前述の図２０及び図２１に示した行列〔Ｌ
〕の第３行目，第７行目，第１１行目，・・・，第６３
行目の前記４行４列の小行列の要素と対応しており、そ
の係数は＋１又は−１となる。例えば、該内積演算回路
３３　の上記スイッチ５３１　では＋側の被切換端子が
選ばれ、スイッチ５３２　では＋側の被切換端子が、ス
イッチ５３３　では−側の被切換端子が、スイッチ５３
４　では−側の被切換端子が選ばれる。また更に、上記
内積演算回路３４　においては、前述の図２０及び図２
１に示した行列〔Ｌ〕の第４行目，第８行目，第１２行
目，・・・，第６４行目の前記４行４列の小行列の要素
と対応しており、その係数は＋１又は−１となる。例え
ば、該内積演算回路３４　の上記スイッチ５３１　では
＋側の被切換端子が選ばれ、スイッチ５３２　では−側
の被切換端子が、スイッチ５３３では−側の被切換端子
が、スイッチ５３４　では＋側の被切換端子が選ばれる
。これら内積演算回路３３　，３４　では、それぞれ各
スイッチの切り換えに応じた＋１又は−１の係数の乗算
されたデータが加算器５５で加算されて、出力端子ＯＵ
Ｔから出力される。 【００６２】なお、各係数は、上記システム制御回路５
６で制御されるものとせず、固定のものとすることも可
能である。これにより更に構成が簡略化される。 【００６３】図３に上記１６次の内積演算回路４１　〜
４４　の具体的構成を示す。この図３の１６次の内積演
算回路は図１の各内積演算回路４１　〜４４　に相当し
、１５個の単位遅延器６１１　，６１２　〜６１１５が
逆順に縦続接続されて、その出力端，両接続中点及び入
力端に１６個のラッチ回路６２１　，６２２　〜６２１
６がそれぞれ接続される。これらラッチ回路６２１　〜
６２１６の出力は、それぞれ３つの被切換端子を有する
スイッチ６３１　，６３２　〜６３１６の＋側の被切換
端子に供給されると共に、２の補数回路６４１　，６４
２　〜６４１６を介してスイッチ６３１　〜６３１６の
−側の被切換端子にそれぞれ供給される。また、上記ス
イッチ６３１　〜６３１６の３つ目の被切換端子には、
係数０がそれぞれ供給されるようになっており、当該ス
イッチ６３１　〜６３１６の各出力が加算器６５に供給
される。 【００６４】上記各スイッチ６３１　〜６３１６は、上
記各２の補数回路６４１　〜６４１６と共に係数が０，
＋１，−１のみの乗算器を構成し、システム制御回路６
６によって互いに独立に切り換えられるようになってい
る。 【００６５】図３において、入力端子ＩＮにはそれぞれ
対応する上記内積演算回路３１　〜３４　からの６４ワ
ード単位のデータが供給され、上記入力端子ＩＮ或いは
対応する単位遅延器６１１　〜６１１５を介したそれぞ
れ１６個の６４ワード単位のデータが上記１６個のラッ
チ回路６２１　〜６２１６に取り込まれ、１６Ｔ時間に
わたって保持される。すなわち、当該１６次の内積演算
回路６０においては、上記入力端子ＩＮを介して供給さ
れた６４ワード単位の行列データが直接に、或いは、当
該６４ワード単位でデータの遅延を行うと共に縦続接続
された各単位遅延器６１１〜６１１５を介して、対応す
る上記各ラッチ回路６２１　〜６２１６に送られる。こ
の状態で、各ラッチ回路６２１　〜６２１６には共通の
イネーブルパルスが供給され、これにより、上記各ラッ
チ回路６２１　〜６２１６に供給された行列データが取
り込まれ、１６Ｔ時間にわたって保持される。 【００６６】また、上記内積演算回路４１　〜４４　の
それぞれの上記１６個のスイッチ６３１　〜６３１６は
、前述した行列〔ＴＳ〕の１６行１６列の小行列〔ＴＳ
１１〕，〔ＴＳ２２〕，〔ＴＳ３３〕，〔ＴＳ４４〕の
要素が０，＋１，−１の何れかであるかによって、０側
，＋側，−側の被切換端子に切り換えられる。これによ
り、各ラッチ回路６２１　〜６２１６に保持されたデー
タに０，＋１又は−１の係数が乗算されることになる。 各スイッチ６３１　〜６３１６の出力は、加算器６５で
加算されて、出力端子ＯＵＴから出力されることになる
。 【００６７】更に、上記内積演算回路５１　〜５４　は
、具体的には図４に示すような４次の内積演算回路１０
の構成により実現できる。この図４に示す内積演算回路
は、図１の各内積演算回路５１　〜５４　に相当し、３
個の単位遅延器１１１　，１１２　，１１３　と、４個
のラッチ回路１２１　〜１２４　と、乗算器１３１　〜
１３４　と、係数ＲＯＭ１４１　〜１４４　と、乗算器
１３１　〜１３４　及び加算器１５とを有してなるもの
である。ここで、この内積演算回路においては、上記３
個の単位遅延器１１１　，１１２　，１１３　が逆順に
縦続接続されて、その出力端，両接続中点及び入力端に
４個のラッチ回路１２１　〜１２４　がそれぞれ接続さ
れ、各ラッチ回路１２１　〜１２４　にそれぞれ接続す
る乗算器１３１　〜１３４　に係数ＲＯＭ１４１　〜１
４４　がそれぞれ接続されると共に、各乗算器１３１　
〜１３４　の出力が加算器１５に接続されて、有限イン
パルス応答（ＦＩＲ）型のトランスバーサルフィルタ構
成となっている。 【００６８】この図４において、入力端子ＩＮにはそれ
ぞれ対応する上記内積演算回路４１　〜４４　からの６
４ワード単位のデータが供給され、上記入力端子ＩＮ及
び単位遅延器１１１　〜１１３　を介したそれぞれ４個
の６４ワード単位のデータが上記４個のラッチ回路１２
１〜１２４　に取り込まれ、４Ｔ時間にわたって保持さ
れる。すなわち、当該４次の内積演算回路においては、
上記入力端子ＩＮを介して供給された６４ワード単位の
行列データが直接に、或いは、当該６４ワード単位でデ
ータの遅延を行うと共に縦続接続された上記単位遅延器
１１１　〜１１３等を介して対応する上記各ラッチ回路
１２１　〜１２４　に送られる。この状態で、各ラッチ
回路１２１　〜１２４　には共通のイネーブルパルスが
供給され、これにより、各ラッチ回路１２１　〜１２４
　に供給された行列データが取り込まれ、４Ｔ時間にわ
たって保持される。この各ラッチ回路１２１　〜１２４
　の各出力は、対応する乗算器１３１　〜１３４　に送
られる。 【００６９】また、上記ＲＯＭ１４１　〜１４４　から
は、前述のＤＣＴに特有の値で前述の図３１〜図３４に
示した行列〔Ｖ〕の４つの小行列〔Ｖ１１〕，〔Ｖ２２
〕，〔Ｖ３３〕，〔Ｖ４４〕の要素に応じた係数データ
が出力され、それぞれ対応する乗算器１３１　〜１３４
　に送られる。したがって、各乗算器１３１　〜１３４
　では、上記ラッチ回路１２１　〜１２４　からのデー
タに上記ＲＯＭ１４１　〜１４４　の係数データが乗算
される。この各乗算器１３１　〜１３４　の出力が加算
器１５で加算されて、出力端子ＯＵＴから出力される。 【００７０】なお、本実施例においては、行列〔ＴＳ〕
及び〔Ｖ〕を合体して行列〔ＶＴＳ〕を形成した場合、
それぞれ１６次及び４次の内積演算回路に代えて、単一
の通常の１６次内積演算回路を用いることができる。 【００７１】本発明の離散コサイン変換回路は、図５に
示すような第２の実施例のような構成とすることもでき
る。この図５に示すに、シリアルに供給された行列デー
タを４ｍ個毎に並列化する並列化手段としてのシリアル
／パラレル（Ｓ／Ｐ）変換回路２と、係数が＋１及び−
１で４次の第１の内積演算回路３１　〜３４　と、係数
が＋１及び−１で２次の第２の内積演算回路２３１　〜
２３４　と、係数が０，＋１及び−１で８次の第２の内
積演算回路２５１　〜２５４　と、定数行列のデータ成
分が格納されたメモリを含む４次の第３の内積演算回路
５１　〜５４　とを有するものである。すなわち、この
離散コサイン変換回路においては、上記第１，第２，第
３及び第４の内積演算回路がそれぞれ４ｍ個並列に配さ
れており、８行８列の入力データを第１の並べ替え手段
である第１のコーナターナ１を介して上記Ｓ／Ｐ変換回
路２に供給し、上記Ｓ／Ｐ変換回路２から出力された並
列データの各データを上記４ｍ個のそれぞれの第１の内
積演算回路３１　〜３４　に供給し、これら各第１の内
積演算回路３１　〜３４　の出力データを上記４ｍ個の
うちの対応する上記第２の内積演算回路２４１　〜２４
４　に直接供給し、上記各第２の内積演算回路２４１　
〜２４４　の出力を上記４ｍ個のうちの対応する上記第
３の内積演算回路２５１　〜２５４　に直接供給し、上
記各第３の内積演算回路２５１　〜２５４　の出力を上
記４ｍ個のうちの対応する上記第４の内積演算回路５１
　〜５４　に直接供給し、上記４ｍ個の第４の内積演算
回路５１　〜５４　からの出力をシリアルデータに変換
した後第２の並べ替え手段である第２のコーナターナ７
を介して出力端子ＯＵＴから導出するようにしたもので
ある。また、上記４ｍ個の第３の内積演算回路５１　〜
５４　の出力を直列データに変換する処理は、パラレル
／シリアル（Ｐ／Ｓ）変換回路６により行われる。 【００７２】なお、この図５の構成において、上記図１
に対応する部分には同一の指示符号を付けて重複説明を
省略する。また、この第２の実施例回路においても、上
記４ｍ個のｍ＝１の場合の例（ｍは２以上でもよい）を
示しており、したがって、上記並列に配される各内積演
算回路は、それぞれ４個となっている。更に以下に示す
第２の実施例の説明は、前述の図４０の行列データ乗算
回路及び図４１〜図４６を用いて説明する。 【００７３】この図５においては、前記内積演算回路３
１　〜３４からの出力データがそれぞれ対応する上記第
２の内積演算回路２４１　〜２４４　に直接送られ、ま
たこの第２の内積演算回路２４１〜２４４　からの出力
データがそれぞれ対応する上記第３の内積演算回路２５
１　〜２５４　に直接送られる。上記第２の内積演算回
路２４１　〜２４４　の係数は＋１，−１のみとなって
いる。また上記第３の内積演算回路２５１　〜２５４　
の係数は０，＋１，−１のみとなっており、同一演算サ
イクル内で、＋１又は−１の１が２個並ぶことがないも
のとなっている。 【００７４】すなわち、この図５においては、前述の図
１と同様に、第１の内積演算回路３１　からは前述した
行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第１行目，第５行目，
第９行目，・・・，第６１行目のデータが出力され、上
記内積演算回路３２　からは前記行列〔Ｌ〕・〔Ｑ〕・
〔Ｘｃ〕の第２行目，第６行目，第１０行目，・・・，
第６２行目のデータが、上記内積演算回路３３　からは
行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第３行目，第７行目，
第１１行目，・・・，第６３行目のデータが、上記内積
演算回路３４　からは上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ
〕の第４行目，第８行目，第１２行目，・・・，第６４
行目のデータが出力される。 【００７５】したがって、この第２の実施例においても
、前述した図４０に示したような行列データ乗算回路に
おいて行列〔Ｒ〕の演算を行う並べ替え回路４３が必要
なく、本実施例の第１の内積演算回路３２　〜３４　の
出力を、それぞれ対応する上記第２の内積演算回路２４
２　〜２４４　に入力させればよいことがわかる。 【００７６】このようなことから、本実施例においては
、これら第１の内積演算回路３１　〜３４　の各出力デ
ータを、それぞれ対応する上記第２の内積演算回路２４
１　〜２４４　に直接送るようにしている。したがって
、上記内積演算回路２４１　では上記行列〔Ｌ〕・〔Ｑ
〕・〔Ｘｃ〕の第１行目，第５行目，第９行目，・・・
，第６１行目のデータを使用して前述した図４１〜図４
２に示した行列〔Ｓ〕の４つの小行列〔Ｓ１１〕，〔Ｓ
２２〕，〔Ｓ３３〕，〔Ｓ４４〕のうちの小行列〔Ｓ１
１〕の演算が行われ、上記内積演算回路２４２では上記
行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第２行目，第６行目，
第１０行目，・・・，第６２行目のデータを使用して小
行列〔Ｓ２２〕の演算が行われ、上記内積演算回路２４
３　では行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第３行目，第
７行目，第１１行目，・・・，第６３行目のデータを使
用して〔Ｓ３３〕の演算が行われ、上記内積演算回路２
４４　では上記行列〔Ｌ〕・〔Ｑ〕・〔Ｘｃ〕の第４行
目，第８行目，第１２行目，・・・，第６４行目のデー
タを使用して〔Ｓ４４〕の演算が行われることになる。 【００７７】更に、これら第２の内積演算回路２４１　
〜２４４　の各出力データは、それぞれ対応する上記第
３の内積演算回路２５１　〜２５４　に直接送られる。 これら第３の内積演算回路２５１　〜２５４　でも上述
同様に、上記内積演算回路２５１　では、前述した図４
３〜図４６に示した行列〔Ｔ〕の４つの小行列〔Ｔ１１
〕，〔Ｔ２２〕，〔Ｔ３３〕，〔Ｔ４４〕のうちの上記
小行列〔Ｔ１１〕の演算が行われ、上記内積演算回路２
５２　では上記小行列〔Ｔ２２〕の演算が、上記内積演
算回路２５３　では上記小行列〔Ｔ３３〕の演算が、上
記内積演算回路２５４　では上記小行列〔Ｔ４４〕の演
算が行われることになる。 【００７８】上述のようなことから、上記４つの第３の
内積演算回路２５１〜２５４　からの４つの出力は、行
列〔Ｖ〕・〔Ｔ〕・〔Ｓ〕・〔Ｒ〕・〔Ｌ〕・〔Ｑ〕・
〔Ｘｃ〕のデータが出力されるようになる。 【００７９】これら４つの第３の内積演算回路２５１　
〜２５４　の出力はそれぞれ対応する第４の内積演算回
路５１　〜５４　に送られ、該第４のの内積演算回路５
１　〜５４　の出力は、上記Ｐ／Ｓ変換回路６に送られ
る。以下は、前述の図１と同様である。 【００８０】図６に上記２次の内積演算回路２４１　〜
２４４　の具体的構成を示す。この図６において、２次
の内積演算回路は図５の各内積演算回路２４１　〜２４
４　に相当し、１個の単位遅延器９１の入力端及び出力
端に２個のラッチ回路９２１　，９２２　がそれぞれ接
続される。これらラッチ回路９２１　，９２２　の出力
は、それぞれ２つの被切換端子を有するスイッチ９３１
　，９３２　の＋側の被切換端子に供給されると共に、
２の補数回路９４１　，９４２　を介してスイッチ９３
１　，９３２　の−側の被切換端子にそれぞれ供給され
る。当該スイッチ９３１　〜９３２　の各出力が加算器
９５に供給される。 【００８１】上記各スイッチ９３１　，９３２　は、上
記各２の補数回路９４１　，９４２　と共に係数が＋１
，−１のみの乗算器を構成し、システム制御回路９６に
よって互いに独立に切り換えられるようになっている。 【００８２】図６において、入力端子ＩＮにはそれぞれ
対応する上記内積演算回路３１　〜３４　からの６４ワ
ード単位のデータが供給され、上記入力端子ＩＮ或いは
対応する単位遅延器９１を介したそれぞれ２個の６４ワ
ード単位のデータが上記２個のラッチ回路９２１　，９
２２　に取り込まれ、２Ｔ時間にわたって保持される。 すなわち、当該２次の内積演算回路においては、上記入
力端子ＩＮを介して供給された６４ワード単位の行列デ
ータが直接に、或いは、当該６４ワード単位でデータの
遅延を行う単位遅延器９１を介して、対応する上記各ラ
ッチ回路９２１　，９２２　に送られる。この状態で、
各ラッチ回路９２１　，９２２　には共通のイネーブル
パルスが供給され、これにより、上記各ラッチ回路９２
１，９２２　に供給された行列データが取り込まれ、２
Ｔ時間にわたって保持される。 【００８３】また、上記内積演算回路２４１　〜２４４
　のそれぞれの上記２個のスイッチ９３１　，９３２　
は、前述した行列〔Ｓ〕の小行列〔Ｓ１１〕，〔Ｓ２２
〕，〔Ｓ３３〕，〔Ｓ４４〕の要素が＋１，−１の何れ
かであるかによって＋側，−側の被切換端子に切り換え
られる。 これにより、各ラッチ回路９２１　，９２２　に保持さ
れたデータに＋１又は−１の係数が乗算されることにな
る。 各スイッチ９３１　，９３２　の出力は、加算器９５で
加算されて、出力端子ＯＵＴから出力されることになる
。 【００８４】図７に上記第３の内積演算回路２５１　〜
２５４　の具体的構成を示す。この図７において、８次
の内積演算回路は図５の各内積演算回路２５１　〜２５
４　に相当し、１５個の単位遅延器７１１　，７１２　
〜７１１５が逆順に縦続接続されて、その出力端，各接
続中点及び入力端に１６個のラッチ回路７２１　，７２
２　〜７２１６がそれぞれ接続され、各１対のラッチ回
路７２１　と７２２　，７２３　と７２４　，・・・，
７２１５と７２１６の出力が８個の切換スイッチ７３１
　，７３２　〜７３８　の各一対の被切換端子に供給さ
れる。当該スイッチ７３１　〜７３８　の各出力が、８
個の切換スイッチ７４１　，７４２　〜７４８　の各＋
側の被切換端子に供給されると共に、８個の２の補数回
路７５１　，７５２　〜７５８　を介して、スイッチ７
４１　〜７４８　の各−側の被切換端子に供給される。 このスイッチ７４１　〜７４８　の各出力が加算器７６
に供給される。 【００８５】切換スイッチ７４１　〜７４８　は、上記
２の補数回路７５１　〜７５８　と共に、係数が＋１，
−１だけの乗算器をそれぞれ構成し、スイッチ７３１　
〜７３８　と共に、システム制御回路７７により互いに
独立に切り換えられる。 【００８６】この図７において、入力端子ＩＮから、６
４ワード単位のデータが供給され、それぞれ１６個のデ
ータが上記１６個のラッチ回路７２１　〜７２１６に取
り込まれ、１６Ｔ時間にわたって保持される。 【００８７】上記内積演算回路２５１　〜２５４　の８
個のスイッチ７３１　〜７３８　は、前記行列〔Ｔ〕の
１６行１６列の小行列〔Ｔ１１〕，〔Ｔ２２〕，〔Ｔ３
３〕，〔Ｔ４４〕の要素が０であるか否かにより、０で
ない側に切り換えられて、各ラッチ回路７２１　〜７２
１６に保持されたデータ中、＋１又は−１の要素に対応
するデータが取り込まれる。また、８個のスイッチ７４
１　〜７４１６は、前記行列〔Ｔ〕の１６行１６列の小
行列〔Ｔ１１〕，〔Ｔ２２〕，〔Ｔ３３〕，〔Ｔ４４〕
の要素が＋１であるか−１により、＋側又は−側の被切
換端子に切り換えられて、各ラッチ回路７２１　〜７２
１６に保持されていたデータに＋１又は−１の係数が乗
算され、加算器７６で加算されて、出力端子ＯＵＴから
出力される。 【００８８】以下の動作は前述した第１の実施例と同様
である。 【００８９】上述したように、本発明実施例の離散コサ
イン変換回路によれば、各内積演算回路を４ｍ個並列に
配しているため、前記行列データ乗算回路に比べて例え
ば４ｍ倍以上の速度で離散コサイン変換の処理を行うこ
とが可能となっていると共に、前述の図１５及び図４０
に示したような行列〔Ｒ〕を用いて供給されたデータの
並べ替えを行うコーナターナ４３が不要となり、構成の
簡略化が図れるようになっている。 【００９０】更に、図８には、本発明の離散コサイン変
換の逆変換回路の実施例の構成を示す。 【００９１】すなわち、この図８に示す離散コサイン変
換の逆変換回路は、入力端子ＩＮを介して供給されたシ
リアルの行列データを４ｍ個毎に並列化する並列化手段
としてのシリアル／パラレル（Ｓ／Ｐ）変換回路３６と
、定数行列のデータ成分が格納されたメモリを含む４次
の第１の内積演算回路３５１　〜３５４　と、係数が０
，＋１及び−１で１６次の第２の内積演算回路３４１　
〜３４４　と、係数が＋１及び−１で４次の第３の内積
演算回路３３１　〜３３４　とを有すると共に、上記第
１，第２及び第３の内積演算回路をそれぞれ４ｍ個並列
に配し、８行８列の入力データを第１のコーナターナ３
７を介して上記Ｓ／Ｐ変換回路３６に供給し、上記Ｓ／
Ｐ変換回路３６からシリアルされた並列データの各デー
タを上記４ｍ個のうちの対応する第１の内積演算回路３
５１　〜３５４　に供給し、上記各第１の内積演算回路
３５１　〜３５４　の出力データを上記４ｍ個のうちの
対応する上記第２の内積演算回路３４１　〜３４４　に
直接供給し、上記４ｍ個の第２の内積演算回路３４１　
〜３４４　からの各出力データを上記４ｍ個のそれぞれ
の上記第３の内積演算回路３３１　〜３３４　に直接供
給し、上記４ｍ個の第３の内積演算回路３３１　〜３３
４　からの出力をシリアルデータに変換した後第２のコ
ーナターナ３１を介して出力端子ＯＵＴから導出するよ
うにしたものである。また、上記４ｍ個の第３の内積演
算回路３３１　〜３３４　の出力を直列データに変換す
る処理は、パラレル／シリアル（Ｐ／Ｓ）変換回路３２
により行われる。 【００９２】なお、図８に示す実施例の回路においても
、上記４ｍ個のｍ＝１の場合の例を示しており、したが
って、上記並列に配される各内積演算回路は、それぞれ
４個となっている。 【００９３】ここで、離散コサイン変換は、前記式６に
示したようになるが、離散コサイン変換の逆変換（ＩＤ
ＣＴ）は、式７に示すようになる。ただしこの式７では
８で割る処理を省略して示している。 　　〔Ｘｃ〕＝　ｔ〔Ｑ〕・　ｔ〔Ｌ〕・　ｔ〔Ｒ〕・
　ｔ〔ＴＳ〕　　　　　　　　　　　　・　ｔ〔Ｖ〕・
　ｔ〔Ｗ〕・〔Ｙｃ〕　　　　　　　　　　　　（７）
　【００９４】また、本実施例の離散コサイン変換の逆
変換回路における内積演算回路３５１　〜３５４　では
、図９に示すような行列　ｔ〔Ｖ〕が用いられる。この
図９の　ｔ〔Ｖ〕及び図中　ｔ〔Ｖ１１〕，　ｔ〔Ｖ２
２〕，　ｔ〔Ｖ３３〕，　ｔ〔Ｖ４４〕は、前述した図
３１〜図３４の行列〔Ｖ〕及び各小行列〔Ｖ１１〕，〔
Ｖ２２〕，〔Ｖ３３〕，〔Ｖ４４〕の転置行列である。 更に、内積演算回路３４１　〜３４４　では図１０に示
すような行列　ｔ〔ＴＳ〕が用いられる。この図１０の
行列〔ＴＳ〕及び図中　ｔ〔ＴＳ１１〕，　ｔ〔ＴＳ２
２〕，　ｔ〔ＴＳ３３〕，　ｔ〔ＴＳ４４〕は、前述し
た図２７〜図３０の行列〔ＴＳ〕及び各小行列〔ＴＳ１
１〕，〔ＴＳ２２〕，〔ＴＳ３３〕，〔ＴＳ４４〕の転
置行列である。 【００９５】上記図８において、入力端子ＩＮから８行
８列のデータが、前記図１４の行列〔Ｙｃ〕に示すよう
に列順で入力され、６４ワードの第１のコーナターナ３
７に供給される。当該第１のコーナターナ３７では、前
述した図３５及び図３６〜図３９に示した行列〔Ｗ〕及
び各小行列〔Ｗ１１〕，〔Ｗ２２〕，〔Ｗ３３〕，〔Ｗ
４４〕の転置行列　ｔ〔Ｗ〕及び　ｔ〔Ｗ１１〕，　ｔ
〔Ｗ２２〕，　ｔ〔Ｗ３３〕，　ｔ〔Ｗ４４〕で上記行
列〔Ｙｃ〕の並べ替えを行う。この第１のコーナターナ
３７の出力データが上記Ｓ／Ｐ変換回路３６に供給され
る。当該Ｐ／Ｓ変換回路３６は、上記コーナターナ３７
から供給されてくるシリアルのデータの４つを１組とし
てパラレル化する処理を行う。このパラレル化されたデ
ータは、それぞれ対応する上記４個の第１の内積演算回
路３５１　〜３５４　に供給される。 【００９６】上記内積演算回路３５１　では上記図９の
小行列　ｔ〔Ｖ１１〕の演算が行われ、上記内積演算回
路３５２　では上記図９の小行列　ｔ〔Ｖ２２〕の演算
が行われ、上記内積演算回路３５３　では上記図９の小
行列　ｔ〔Ｖ３３〕の演算が行われ、上記内積演算回路
３５４　では上記図９の小行列　ｔ〔Ｖ４４〕の演算が
行われる。 【００９７】更に、これら内積演算回路３５１　〜３５
４　の各出力データは、それぞれ対応する上記４個の第
２の内積演算回路３４１　〜３４４　に直接送られる。 上記内積演算回路３４１　では上記図１０の小行列　ｔ
〔ＴＳ１１〕の演算が行われ、上記内積演算回路３４２
　では上記図１０の小行列　ｔ〔ＴＳ２２〕の演算が行
われ、上記内積演算回路３４３　では上記図１０の小行
列　ｔ〔ＴＳ３３〕の演算が行われ、上記内積演算回路
３４４　では上記図１０の小行列　ｔ〔ＴＳ４４〕の演
算が行われる。 【００９８】これら第２の内積演算回路３４１　〜３４
４　の各出力データは、それぞれ上記第３の内積演算回
路３３１　〜３３４　に送られる。これら第３の内積演
算回路３３１　〜３３４での係数は、＋１，−１のみと
なっている　　ここで、上記第１の内積演算回路３３１
　の係数は＋１のみであり、内積演算回路３３２　〜３
３４　の係数は＋１及び−１のみとなっている。これら
内積演算回路３３１　〜３３４　は、前述した第１の実
施例の内積演算回路３１　〜３４　同様に４入力加算回
路として動作するものである。すなわち、上記内積演算
回路３３１　では上記転置行列　ｔ〔Ｌ〕の第１行目，
第５行目，第９行目，・・・，第６１行目の演算が行わ
れ、上記内積演算回路３３２　では上記転置行列　ｔ〔
Ｌ〕の第２行目，第６行目，第１０行目，・・・，第６
２行目の演算が、上記内積演算回路３３３　では上記転
置行列　ｔ〔Ｌ〕の第３行目，第７行目，第１１行目，
・・・，第６３行目の演算が、上記内積演算回路３３４
　では上記転置行列　ｔ〔Ｌ〕第４行目，第８行目，第
１２行目，・・・，第６４行目の演算が行われる。 【００９９】これら４つの第３の内積演算回路３３１　
〜３３４　の出力は、上記Ｐ／Ｓ変換回路３２に送られ
、当該Ｐ／Ｓ変換回路３２でシリアルデータに変換され
た後、上記第２のコーナターナ３１に送られる。当該コ
ーナターナ３１では、前述の図３５〜図３９に示した行
列〔Ｗ〕の転置行列　ｔ〔Ｗ〕で供給されたデータの並
べ替えを行う。これにより、出力端子ＯＵＴからは、行
列〔Ｘｃ〕のデータが出力されるようになる。 【０１００】換言すれば、本発明の第３の実施例によれ
ば、前述した図１の離散コサイン変換回路とは逆の処理
を行うことが可能となる。この離散コサイン変換の逆変
換回路においても、４ｍ倍以上の速度で処理が可能とな
ると共に、構成も簡略化されることになる。 【０１０１】 【発明の効果】上述のように、本発明の離散コサイン変
換回路においては、供給された行列データを４ｍ個毎に
並列化し、この並列化されたデータを、４ｍ個並列に配
した係数が＋１及び−１で４次の内積演算手段と係数が
０，＋１及び−１で１６次（或いは２次と８次）の内積
演算手段と定数行列のデータ成分が格納された４次の内
積演算手段とに順次直接供給するようにしたことにより
、構成を簡略化すると共に離散コサイン変換の処理速度
を４ｍ倍以上とすることが可能となる。また、離散コサ
イン変換の逆変換回路においても同様に構成の簡略化と
処理速度の向上とを図ることができるようになる。

【図面の簡単な説明】

【図１】第１の実施例の離散コサイン変換回路の概略構
成を示すブロック図である。

【図２】第１の実施例の第１の内積演算回路の具体的構
成を示すブロック図である。

【図３】第１の実施例の第２の内積演算回路の具体的構
成を示すブロック図である。

【図４】第１の実施例の第３の内積演算回路の具体的構
成を示すブロック図である。

【図５】第２の実施例の離散コサイン変換回路の概略構
成を示すブロック図である。

【図６】第２の実施例の第２の内積演算回路の具体的構
成を示すブロック図である。

【図７】第２の実施例の第３の内積演算回路の具体的構
成を示すブロック図である。

【図８】第３の実施例の離散コサイン変換の逆変換回路
の概略構成を示すブロック図である。

【図９】逆変換回路の第１の内積演算回路における行列
を示す図である。

【図１０】逆変換回路の第２の内積演算回路における行
列を示す図である。

【図１１】定数行列の各要素を示す図である。

【図１２】定数行列の各要素と余弦の角度との関係を示
す図である。

【図１３】行列〔Ｘｃ〕を説明するための図である。

【図１４】行列〔Ｙｃ〕を説明するための図である。

【図１５】行列データ乗算回路の概略構成を示すブロッ
ク図である。

【図１６】コーナターナの具体的構成を示すブロック図
である。

【図１７】行列〔Ｑ〕を説明するための図である。

【図１８】行列〔Ｑ〕の小行列〔Ｑ１　〕を示す図であ
る。

【図１９】行列〔Ｑ〕の小行列〔Ｑ２　〕を示す図であ
る。

【図２０】行列〔Ｌ〕を説明するための図である。

【図２１】行列〔Ｌ〕の小行列〔Ｌ１１〕，〔Ｌ２２〕
，〔Ｌ３３〕，〔Ｌ４４〕を説明するための図である。

【図２２】行列〔Ｒ〕を説明するための図である。

【図２３】行列〔Ｒ〕の小行列〔Ｒ１１〕を示す図であ
る。

【図２４】行列〔Ｒ〕の小行列〔Ｒ２２〕を示す図であ
る。

【図２５】行列〔Ｒ〕の小行列〔Ｒ３３〕を示す図であ
る。

【図２６】行列〔Ｒ〕の小行列〔Ｒ４４〕を示す図であ
る。

【図２７】行列〔ＴＳ〕を説明するための図である。

【図２８】行列〔ＴＳ〕の小行列〔ＴＳ１１〕を示す図
である。

【図２９】行列〔ＴＳ〕の小行列〔ＴＳ２２〕，〔ＴＳ
２２〕を示す図である。

【図３０】行列〔ＴＳ〕の小行列〔ＴＳ３３〕を示す図
である。

【図３１】行列〔Ｖ〕を説明するための図である。

【図３２】行列〔Ｖ〕の小行列〔Ｖ１１〕を示す図であ
る。

【図３３】行列〔Ｖ〕の小行列〔Ｖ２２〕，〔Ｖ２２〕
を示す図である。

【図３４】行列〔Ｖ〕の小行列〔Ｖ３３〕を示す図であ
る。

【図３５】行列〔Ｗ〕を説明するための図である。

【図３６】行列〔Ｗ〕の小行列〔Ｗ１１〕を示す図であ
る。

【図３７】行列〔Ｗ〕の小行列〔Ｗ２２〕を示す図であ
る。

【図３８】行列〔Ｗ〕の小行列〔Ｗ３３〕を示す図であ
る。

【図３９】行列〔Ｗ〕の小行列〔Ｗ４４〕を示す図であ
る。

【図４０】行列データ乗算回路の他の構成を示すブロッ
ク図である。

【図４１】行列〔Ｓ〕を説明するための図である。

【図４２】行列〔Ｓ〕の小行列〔Ｓ１１〕，〔Ｓ２２〕
，〔Ｓ３３〕，〔Ｓ４４〕を説明するための図である。

【図４３】行列〔Ｔ〕を説明するための図である。

【図４４】行列〔Ｔ〕の小行列〔Ｔ１１〕を示す図であ
る。

【図４５】行列〔Ｔ〕の小行列〔Ｔ２２〕，〔Ｔ２２〕
を示す図である。

【図４６】行列〔Ｔ〕の小行列〔Ｔ３３〕を示す図であ
る。

【符号の説明】

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　行列のデータ成分を所定の順序に並べ
   替える並べ替え手段と、行列の内積を演算する内積演算
   手段とを備えてなる離散コサイン変換回路において、シ
   リアルに供給される行列データを４ｍ個毎に並列化する
   並列化手段と、係数が＋１及び−１で４次の第１の内積
   演算手段と、係数が０，＋１及び−１で１６次の第２の
   内積演算手段と、定数行列のデータ成分が格納されたメ
   モリを含む４次の第３の内積演算手段とを有すると共に
   、上記第１，第２及び第３の内積演算手段をそれぞれ４
   ｍ個並列に配し、８行８列の入力データを第１の並べ替
   え手段を介して上記並列化手段に供給し、上記並列化手
   段から出力された並列データの各データを上記４ｍ個の
   それぞれの第１の内積演算手段に供給し、上記各第１の
   内積演算手段の出力データを上記４ｍ個のうちの対応す
   る上記第２の内積演算手段に直接供給し、上記各第２の
   内積演算手段の出力を上記４ｍ個のうちの対応する上記
   第３の内積演算手段に直接供給し、上記４ｍ個の第３の
   内積演算手段からの出力をシリアルデータに変換した後
   第２の並べ替え手段を介して導出することを特徴とする
   離散コサイン変換回路。
2. 【請求項２】　　行列のデータ成分を所定の順序に並べ
   替える並べ替え手段と、行列の内積を演算する内積演算
   手段とを備えてなる離散コサイン変換回路において、シ
   リアルに供給される行列データを４ｍ個毎に並列化する
   並列化手段と、係数が＋１及び−１で４次の第１の内積
   演算手段と、係数が＋１及び−１で２次の第２の内積演
   算手段と、係数が０，＋１及び−１で８次の第２の内積
   演算手段と、定数行列のデータ成分が格納されたメモリ
   を含む４次の第４の内積演算手段とを有し、上記第１，
   第２，第３，第４の内積演算手段をそれぞれ４ｍ個並列
   に配し、８行８列の入力データを第１の並べ替え手段を
   介して上記並列化手段に供給し、上記並列化手段から出
   力された並列データの各データを上記４ｍ個のそれぞれ
   の第１の内積演算手段に供給し、上記各第１の内積演算
   手段の出力データを上記４ｍ個のうちの対応する上記第
   ２の内積演算手段に直接供給し、上記各第２の内積演算
   手段の出力を上記４ｍ個のうちの対応する上記第３の内
   積演算手段に直接供給し、上記各第３の内積演算手段の
   出力を上記４ｍ個のうちの対応する上記第４の内積演算
   手段に直接供給し、上記４ｍ個の第４の内積演算手段か
   らの出力をシリアルデータに変換した後第２の並べ替え
   手段を介して導出することを特徴とする離散コサイン変
   換回路。
3. 【請求項３】　　行列のデータ成分を所定の順序に並べ
   替える並べ替え手段と、行列の内積を演算する内積演算
   手段とを備えてなる離散コサイン変換の逆変換回路にお
   いて、シリアルに供給される行列データを４ｍ個毎に並
   列化する並列化手段と、定数行列のデータ成分が格納さ
   れたメモリを含む４次の第１の内積演算手段と、係数が
   ０，＋１及び−１で１６次の第２の内積演算手段と、係
   数が＋１及び−１で４次の第３の内積演算手段とを有す
   ると共に、上記第１，第２及び第３の内積演算手段をそ
   れぞれ４ｍ個並列に配し、８行８列の入力データを第１
   の並べ替え手段を介して上記並列化手段に供給し、上記
   並列化手段から出力された並列データの各データを上記
   ４ｍ個のうちの対応する第１の内積演算手段に供給し、
   上記各第１の内積演算手段の出力データを上記４ｍ個の
   うちの対応する上記第２の内積演算手段に直接供給し、
   上記４ｍ個の第２の内積演算手段からの各出力データを
   上記４ｍ個のそれぞれの上記第３の内積演算手段に直接
   供給し、上記４ｍ個の第３の内積演算手段からの出力を
   シリアルデータに変換した後第２の並べ替え手段を介し
   て導出することを特徴とする離散コサイン変換の逆変換
   回路。