JPH08235159A

JPH08235159A - 逆コサイン変換装置

Info

Publication number: JPH08235159A
Application number: JP27894795A
Authority: JP
Inventors: Hideyuki Okose; 秀之大古瀬; Takatoshi Nada; 孝稔名田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-12-06
Filing date: 1995-10-26
Publication date: 1996-09-13
Also published as: DE69527930T2; EP0720104A2; EP0720104B1; DE69527930D1; EP0720104A3; US5724278A

Abstract

(57)【要約】【課題】画像信号の帯域圧縮処理に使用される逆コサ
イン変換装置において、演算精度を保ったまま演算後の
データのビット数を減少させ、ハード構成時の回路規模
を小さくすることを目的とする。【解決手段】並び換え、加減算、乗算などの基本演算
マトリクスを複数個組み合わせて直交変換処理を行う逆
コサイン変換装置であって、入力信号から出力信号を生
成する基本演算マトリクスは、Ｃ_nを、Ｃ_n＝cos （ｎ
π／16）（ただし、ｎは整数）として、（数１）のよう
に表わされ、【数１】各乗算マトリクスの演算の前にそれぞれ必ず加減算マト
リクスの演算を行うように構成してあることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術】本発明は、ビデオＣＤなどにおい
て、コサイン変換により圧縮されたデータをデコード処
理する通信系および蓄積メディア系（ディスク、テープ
等）の復号装置、すなわち、画像信号の帯域圧縮処理に
使用する逆コサイン変換装置に関するものである。

【０００２】

【従来の技術】ＤＣＴ(Discrete Cosine Transform：離
散コサイン変換）、逆ＤＣＴは、圧縮率の最も優れた特
性を持つカルーネン・レーブ変換と同程度の性能を有
し、また、近年、ＬＳＩ化が可能となってきた。そこ
で、画像信号の帯域圧縮処理に適し、ＭＰＥＧ（Moving
Picture Image Coding Experts Group ）に用いられて
いる。

【０００３】従来のコサイン変換装置、逆コサイン変換
装置は、例えば、Ephraim FeigおよびShmuel Winograd
著の論文「Fast Algorithms for the Discrete Cosine
Transform 」（IEEE Transaction on Signal Processin
g,September 1992）に示されている。

【０００４】以下に、従来のコサイン変換装置、逆コサ
イン変換装置について説明する。

【０００５】まず、従来のコサイン変換装置について
は、Ｃ_nをＣ_n＝cos （ｎπ／16）（ただし、ｎは整数）として（数３）なる演算を行うことで、１次元コサイン
変換装置が得られる。

【０００６】

【数３】

【０００７】ところで、ユニタリ性（直交性）について
簡単に述べると、ある正方行列Ａ、Ｂ（Ａ、Ｂとも同じ
行列数）があり、それぞれがユニタリ性を有すとき、Ａ
の逆行列は、Ａの転置行列を求めることで得られる。ま
た、Ｂの逆行列も同様に求められる。また、［ＡＢ］の
逆行列は、Ｂの転置行列とＡの転置行列の積を求めるこ
とで得られる。これらを（数４）にまとめる。

【０００８】

【数４】

【０００９】ところで、ＤＣＴ（離散コサイン変換）は
ユニタリ性（直交性）を有すため、上記（数３）の第１
番目から第７番目の８行８列行列を転置する（逆行列を
とる）ことで、逆コサイン変換装置が得られる。ここ
で、Ｃ_nをＣ_n＝cos （ｎπ／16）（ただし、ｎは整数）として（数５）に逆コサイン変換装置の行列式を示す。

【００１０】

【数５】

【００１１】ここで、テンソル積について簡単に述べる
と、ｉ行ｊ列の行列Ａがあり、その要素をそれぞれａ_ij
とする。この行列Ａのテンソル積をとると、（ｉ＊ｉ）
行（ｊ＊ｊ）列の行列Ｂとなる。この行列Ｂのそれぞれ
の要素は、ａ_ij＊Ａの各要素に相当し、これを（数６）
に示す。

【００１２】

【数６】

【００１３】（数３）、（数５）より２次元コサイン変
換装置および２次元逆コサイン変換装置を得るには、各
基本演算マトリクスのそれぞれについてテンソル積をと
る。

【００１４】このとき、各基本演算マトリクスは、６４
行６４列の行列になる。これに合わせて、８行８列の２
次元入出力信号を、図５のように、６４行１列入出力信
号に置き換えることで、２次元コサイン変換装置および
２次元逆コサイン変換装置が得られる。

【００１５】図１１に信号の流れを示す従来の逆コサイ
ン変換装置の構成図を示す。図中の＋は加算器、−１は
符号反転器、Ｃ₄等は乗算器の乗数を示す。２次元逆コ
サイン変換装置に関しては、（数５）の各基本演算マト
リクスのテンソル積をとることで同様にして得られる。
（数５）の中で、行列Ｍ₁₄の右下にある２行２列の行列
演算は、図１２（ａ）のような演算を行うことになる。
このまま行うと乗算が４回、加算が２回必要であるが、
図１２（ｂ）のような構成にすれば、乗算が３回、加算
も３回で演算を行うことが可能となる。

【００１６】画像圧縮の規格として、例えば、ＣＣＩＴ
Ｔ勧告Ｈ．２６１がある。この規格の逆ＤＣＴ処理部
の演算精度を満たす上記の２次元逆コサイン変換装置を
考える。従来の２次元逆コサイン変換装置を図１３に示
す。この中で、ｍ．ｎ（ｍ、ｎは共に整数）という表示
があるが、これは各基本演算マトリクスの演算後の出力
データが何ビット必要かを表わしている。例えば、乗算
処理１３０２の出力データ（１２．７）の場合は、ｍ＝
１２、ｎ＝７で、合計１９ビット必要になる。

【００１７】（数５）に示す行列との対応を見ると、行
列Ｍ₁₇は並び換え１３０１、行列Ｍ₁₆は乗算処理１３０
２、行列Ｍ₁₅は加算処理１３０３、行列Ｍ₁₄は乗算処理
１３０４、行列Ｍ₁₃は加算処理１３０５、行列Ｍ₁₂は加
算処理１３０６、行列Ｍ₁₁は加算処理１３０７に相当す
る。

【００１８】また、図１４にこの詳細図を示す。図中の
ｍ．ｎ（ｍ、ｎは整数）の表示は、上記のビット数の表
示と同じである。まず、入力信号１４０１はデマルチプ
レクサ１４０２によって、行列Ｍ₁₇の演算をする並び換
え処理が行われる。次に行われる乗算処理１３０２は、
１２．０ビットの入力データを、逆ＤＣＴ係数１４０５
の２．１７ビットのデータと乗算器１４０６で演算する
ものと、図１２に示した演算をするように、加算器１４
０３で加算して、その後に乗算器１４０６で乗算し、加
算器１４０８で加算するものとにデマルチプレクサ１４
０２、１４０７で分け、マルチプレクサ１４０９で１ク
ロック毎に１２．７ビットのデータ１出力を得る。加算
処理１３０３、１３０５、１３０６、１３０７は、扱う
データのビット数は違うが、構成自体はほぼ同じで、次
にまとめて述べる。まず、デマルチプレクサ１４１０、
１４１５、１４１８、１４２１で入力データをラッチし
あるいはメモリ（ここでは図示を省略）等に分配してデ
ータを保持し、マルチプレクサ１４１１、１４１６、１
４１９、１４２２で、どのデータを演算するかを選択
し、加算器１４１２、１４１７、１４２０、１４２３で
加算をする。もう１つの乗算処理１３０４は、逆ＤＣＴ
係数１４１３の２．１４ビットのデータと、１３．７ビ
ットの入力データを乗算器１４１４で順番に乗算するも
のである。全ての演算が終了した後、１クロック毎に
９．０ビットの１つの出力信号１４２４が得られる。

【００１９】上記に示した従来の構成を用いたときに、
各行列演算後の出力データの必要ビット数は、入力信号１２．０ビット、第７番目の行列Ｍ₁₇の演算後１２．０ビット、第６番目の行列Ｍ₁₆の演算後１２．７ビット、第５番目の行列Ｍ₁₅の演算後１３．７ビット、第４番目の行列Ｍ₁₄の演算後１２．７ビット、第３番目の行列Ｍ₁₃の演算後１２．７ビット、第２番目の行列Ｍ₁₂の演算後１３．７ビット、第１番目の行列Ｍ₁₁の演算後９．０ビットとなる。整数部分の合計ビット数は９５、小数部分の合
計ビット数は３５で、総ビット数は１３０となる。これ
では、回路規模が大きくなる。なお、（表１）にこのと
きの評価結果を示す。Ｈ．２６１の規格は満たされてい
る。各行列演算後のデータビット数をこれ以上減らす
と、８×８＝６４の各項の誤差の最大が１を超えてしま
い、Ｈ．２６１の規格を満たさなくなる。

【００２０】

【表１】

【００２１】また、一般的に行われている方法で、図１
５に示すような２個の１次元逆コサイン変換装置１５０
１、１５０３と、２個の行- 列転置用のメモリ１５０
２、１５０４を組み合わせた行- 列変換方法についても
考える。これは、８行８列の２次元入力信号において、
行方向の８入力を１次元逆コサイン変換して、行方向の
８出力を得て、それらを転置用のメモリに入れる動作を
８列分、つまり、８回行う。転置用のメモリは、８行８
列のデータの行と列を置き換える動作をする。これらを
それぞれ行方向と、列方向の２回行うことで、２次元逆
コサイン変換を行う。

【００２２】前述の、テンソル積を用いた２次元逆コサ
イン変換装置と同様に、図１１のように構成された１次
元逆コサイン変換装置を用いて、行- 列変換方法で２次
元逆コサイン変換装置を構成したものを考える。従来例
の構成は、図１６に示すようになる。この中で、ｍ．ｎ
（ｍ、ｎは共に整数）という表示があるが、これは前述
したとおり、各基本演算マトリクスの演算後の出力デー
タが何ビット必要かを表わしている。

【００２３】ここで、ハードウェアで実現することを考
えると、８行８列の６４個の入力がクロック同期で入力
される、つまり、クロック毎に１つのデータが入力され
るとき、８クロックで行あるいは列方向の１組の８入力
が揃う。このとき、８入力の１次元逆コサイン変換装置
は、８段のパイプラインを形成することになる。つま
り、加算処理、乗算処理がクロック同期で行われると、
１つの加算器、乗算器は８回演算できる。従来の１次元
逆コサイン変換装置では、加算が２９回、乗算が１３回
行われるため、これらの演算を８クロックで行うには、
加算器が４個、乗算器が２個必要となる。これより、行
- 列変換方法を用いて２次元逆コサイン変換装置を構成
するには、１次元逆コサイン変換装置が２組必要なので
加算器が８個、乗算器が４個必要となる。１６０２、１
６０４、１６０５、１６０６および１６０９、１６１
１、１６１２、１６１３は加算処理、１６０１、１６０
３および１６０８、１６１０は乗算処理であり、１６０
７および１６１４は転置用のメモリである。ここで、そ
れぞれのモジュールの演算器が必要とするビット数を考
えると、加算処理を行うモジュールについては、１３．
８ビット入力どうしの加算を行うものが４個と、１１．
８ビット入力どうしの加算を行うものが４個必要なの
で、２１ビットと、１９ビットの加算器がそれぞれ４個
ずつ必要となる。また、乗算器は、１２．０ビットの入
力と２．１７ビットの係数の乗算から１３．８ビットの
出力を得る乗算器が１個、１３．８ビットの入力と２．
１４ビットの係数の乗算から１３．８ビットの出力を得
る乗算器が１個、１３．８ビットの入力と２．１４ビッ
トの係数の乗算から１１．８ビットの出力を得る乗算器
が１個、１１．８ビットの入力と２．１４ビットの係数
の乗算から１１．８ビットの出力を得る乗算器が１個必
要である。

【００２４】また、図１７に示すように、各演算モジュ
ールは複数の入力から１個の入力を選択するセレクタ１
７０１、１７０２と、加算器あるいは乗算器である演算
器１７０３と、演算結果を保持する保持装置１７０４と
から成り立つ。なお、（表２）にこのときの評価結果を
示す。Ｈ．２６１の規格は満たされている。各行列演算
後のデータビット数をこれ以上減らすと、８×８＝６４
の各項の誤差の最大が１を超えてしまい、Ｈ．２６１の
規格を満たさなくなる。

【００２５】

【表２】

【００２６】

【発明が解決しようとする課題】従来の構成では、加減
算、乗算等の演算の回数を減らすことを狙いとしてい
る。ここで、乗算のマトリクスは全てコサインの係数で
あるため、乗算マトリクスの演算後の出力データの精度
を保つためには、マトリクスの係数のビット数を増や
し、演算後のビット数を多くしなければならない。とこ
ろで、上記の構成では入力信号に対し、乗算マトリクス
を先に演算し、その後に加減算マトリクスを演算するた
め、乗算マトリクスの演算で発生する誤差が、その後に
演算される加減算マトリクスの演算結果に影響を及ぼ
す。乗算マトリクスの演算後の加減算マトリクスの演算
の回数が多くなるにつれて誤差が蓄積され増大してい
く。そこで、最終出力信号の精度を保つには、乗算後の
演算のビット数を多くして精度を保たなければならな
い。しかし、そうすると、必然的に回路規模がさらに大
きなものになってしまうという問題がある。

【００２７】本発明は上記従来の問題点を解決するもの
で、各基本演算マトリクスの演算後のデータのビット数
を減らし、かつ、最終出力信号の精度を保つことが可能
な逆コサイン変換装置を提供することを目的とする。

【００２８】また、従来の行- 列変換方法を改良したも
ので、上記の目的を満たし、かつ、演算器の個数を減ら
した２次元の逆コサイン変換装置を提供することを目的
とする。

【００２９】

【課題を解決するための手段】この目的を達成するため
に本発明に係る請求項１の逆コサイン変換装置は、並び
換え、加減算、乗算などの基本演算マトリクスを複数個
組み合わせて直交変換処理を行う逆コサイン変換装置で
あって、第１から第８までの入力信号から第１から第８
までの出力信号を生成する上記第１の基本演算マトリク
スは、Ｃ_nをＣ_n＝cos （ｎπ／16）（ただし、ｎは整数）として、（数１）のように表わされ、

【００３０】

【数１】

【００３１】各乗算マトリクスの演算の前にそれぞれ必
ず加減算マトリクスの演算を行うように構成してあるこ
とを特徴としており、これにより、乗算マトリクスの演
算後の加減算マトリクスの演算回数を少なくしたもので
ある。

【００３２】また、本発明に係る請求項２の２次元の逆
コサイン変換装置は、請求項１に示す上記の基本演算マ
トリクスにおいてそれぞれテンソル積をとることにより
得られる第２の基本演算マトリクスを行列演算すること
で、８行８列の２次元入力信号から８行８列の２次元出
力信号を生成するように構成したものである。

【００３３】また、本発明に係る請求項３の２次元の逆
コサイン変換装置は、１次元逆コサイン変換装置を構成
する複数個の基本演算マトリクスのうちの１個以上の基
本演算マトリクスのテンソル積をとって２次元で構成
し、残りの部分は、１次元−行- 列転置−１次元の行-
列変換方法を用いることで、８行８列の２次元入力信号
から８行８列の２次元出力信号を生成するように構成し
たものである。

【００３４】また、本発明に係る請求項４の逆コサイン
変換装置は、請求項３の２次元逆コサイン変換装置を実
現するために、請求項１に示す１次元逆コサイン変換装
置を変形したもので、第１から第８までの入力信号から
第１から第８までの出力信号を生成する基本演算マトリ
クスは、Ｃ_nをＣ_n＝cos （ｎπ／16）（ただし、ｎは整数）として、（数２）のように表わされ、

【００３５】

【数２】

【００３６】乗算マトリクスの部分が全て対角行列にな
るように構成したものである。

【００３７】また、本発明に係る請求項５の２次元の逆
コサイン変換装置は、請求項３の２次元逆コサイン変換
装置を実現する際に、行- 列変換方法で構成する部分
を、１次元で構成した１組の回路を行方向と列方向の２
回の演算を行うことで２次元を構成することを特徴とし
たものである。

【００３８】本発明では上記した構成により、乗算マト
リクスの演算後の加減算マトリクスの演算回数が少ない
ため、乗算マトリクスの演算後に生じる誤差の蓄積が減
少する。これによって、演算精度を保ったまま各基本演
算マトリクスの演算後のデータのビット数を減少させる
ことが可能となる。

【００３９】

【発明の実施の形態】以下、本発明に係る逆コサイン変
換装置の実施例について、図面を参照しながら説明す
る。

【００４０】（実施の形態１）逆ＤＣＴには、第Ｉ種か
ら第IV種までの４種類がある。ここで、本実施例の８点
逆ＤＣＴは、（数７）のように表わされる。

【００４１】

【数７】

【００４２】この（数７）を展開することで、上記した
（数５）が得られる。この（数５）において、第３番目
から第６番目の行列式を演算し、まとめると（数８）の
ようになる。

【００４３】

【数８】

【００４４】ここで、２行２列の行列Ｇ₁、Ｇ₂と、４
行４列の行列Ｇ₃を変形し、その結果を（数９）に示
す。

【００４５】

【数９】

【００４６】（数９）の３式を組み合わせ、（数５）の
第３番目から第６番目の行列式と置き換えると、（数１
０）のように表わせる。

【００４７】

【数１０】

【００４８】（数１０）は特許請求の範囲に記載の（数
１）と同じものである。

【００４９】（数１０）において、Ｍ₂₁は（数５）のＭ
₁₁と同じであり、Ｍ₂₂はＭ₁₂と同じであり、Ｍ₂₅はＭ₁₄
と同じであり、Ｍ₂₇はＭ₁₇と同じである。

【００５０】（数１０）においては、各乗算マトリクス
の演算の前にそれぞれ必ず加減算マトリクスの演算が行
われるようになっている。ここで、「前」とは、式中で
の場所的なものではなく、演算処理順序の時間的なもの
である（式中では後ろになる）。すなわち、乗算マトリ
クスＭ₂₅の前に加減算マトリクスＭ₂₆が演算され、ま
た、乗算マトリクスＭ₂₃の前に加減算マトリクスＭ₂₄が
演算されるようになっている。

【００５１】図１に信号の流れで示した（数１０）に対
応した逆コサイン変換装置の構成を示す。図中の＋は加
算器、−１は符号反転器、Ｃ₄等は乗算器の乗数を示
す。図１に示すように、第１から第８の入力信号ｘ₀〜
ｘ₇から第１から第８の出力信号ｙ₀〜ｙ₇を生成する
逆コサイン変換装置が構成されている。

【００５２】２次元逆コサイン変換装置に関しては、
（数１０）の各基本演算マトリクスのテンソル積をとる
ことで同様にして得られた６４行６４列の第２の基本演
算マトリクスと、８行８列から６４行１列信号に置き換
えた入力信号を行列演算することにより、６４行１列の
出力信号が得られ、それらを８行８列に置き換え直した
２次元出力信号を生成する２次元逆コサイン変換装置を
構成することができる。

【００５３】ここで、ＣＣＩＴＴ勧告Ｈ．２６１の逆
ＤＣＴ部の演算精度を満たす上記の２次元逆コサイン変
換装置を構成する。

【００５４】図２は上記の２次元逆コサイン変換装置の
ブロック図を示す。この中で、ｍ．ｎ（ｍ、ｎは共に整
数）という表示があるが、これは前述のものと同様、各
基本演算マトリクスの演算後の出力データがそれぞれ何
ビット必要かを表わしている。例えば、乗算処理２０３
の出力データ（１４．６）の場合は、ｍ＝１４、ｎ＝６
で、合計２０ビット必要である。

【００５５】図２においては、各乗算処理の前にそれぞ
れ必ず加算処理が行われるようになっている。ここで、
「前」とは、演算順序の時間的なものである。すなわち
乗算処理２０３の前に加算処理２０２が行われ、乗算処
理２０５の前に加算処理２０４が行われるようになって
いる。その結果として、乗算処理２０５の後で行われる
加算処理２０６、２０７の数が２と、従来例に比べて減
少している（従来例では１３０５、１３０６、１３０７
と３回の加算処理が行われている）。

【００５６】（数１０）に示す行列との対応を見ると、
行列Ｍ₂₇は並び換え２０１、行列Ｍ₂₆は加算処理２０
２、行列Ｍ₂₅は乗算処理２０３、行列Ｍ₂₄は加算処理２
０４、行列Ｍ₂₃は乗算処理２０５、行列Ｍ₂₂は加算処理
２０６、行列Ｍ₂₁は加算処理２０７に相当する。また、
各行列演算後の出力データの必要ビット数は、入力信号１２．０ビット、第７番目の行列Ｍ₂₇の演算後１２．０ビット、第６番目の行列Ｍ₂₆の演算後１３．０ビット、第５番目の行列Ｍ₂₅の演算後１４．６ビット、第４番目の行列Ｍ₂₄の演算後１４．４ビット、第３番目の行列Ｍ₂₃の演算後１０．６ビット、第２番目の行列Ｍ₂₂の演算後１０．６ビット、第１番目の行列Ｍ₂₁の演算後９．０ビットとなる。整数部分の合計ビット数は９４、小数部分の合
計ビット数は２２で、総ビット数は１１６となる。した
がって、総ビット数が１３０であった従来例に比べて、
本実施例の２次元逆コサイン変換装置は回路規模が小さ
くなる。ここでは、回路規模の大小を総ビット数で比較
したが、これが少ないということは、演算後のラッチや
ＲＡＭ等の保持回路が占める面積が小さくなる。さら
に、各加算器、乗算器の演算ビット数が少なくなるとい
うことが類推できる。本実施例の場合の評価結果を（表
３）に示す。

【００５７】

【表３】

【００５８】（表３）から、本実施例はＨ．２６１の規
格を満たしていることが分かる。

【００５９】図３は、図２の２次元逆コサイン変換装置
の詳細を示したものである。図中のｍ．ｎ（ｍ、ｎは整
数）の表示は上記のものと同じである。まず、デマルチ
プレクサ３０２で入力信号３０１をラッチしあるいはメ
モリ（図示は省略）等に分配してデータを保持し、マル
チプレクサ３０３でどのデータを演算するかを選択し、
加算器３０４で加算をする。ここでは、並び換え２０１
と加算処理２０２を併せて演算している。次に乗算処理
２０３を行うが、加算処理後の１３．０ビットの出力デ
ータを、逆ＤＣＴ係数３０８の２．１７ビットのデータ
と乗算器３０９で演算するものと、加算器３０６で加算
し、その後に乗算器３０９で乗算し、加算器３１１で加
算するものとにデマルチプレクサ３０５、３１０で分
け、マルチプレクサ３１２で１クロック毎に１４．６ビ
ットのデータ１出力を得る。残りの加算処理２０４、２
０６、２０７は、扱うデータのビット数は違うが、構成
自体はほぼ同じであり、次にまとめて述べる。まず、デ
マルチプレクサ３１３、３１８、３２１で入力データを
ラッチしあるいはメモリ（図示は省略）等に分配してデ
ータを保持し、マルチプレクサ３１４、３１９、３２２
で演算データの選択を行い、加算器３１５、３２０、３
２３で加算をする。もう１つの乗算処理２０５は、逆Ｄ
ＣＴ係数３１６の２．１２ビットのデータと、１４．４
ビットの入力データを乗算器３１７で順番に乗算するも
のである。全ての演算が終了した後、１クロック毎に１
つの出力信号３２４が得られる。

【００６０】以上のように、本実施例によれば、各乗算
マトリクスの演算の前にそれぞれ必ず加減算マトリクス
の演算を行うように構成してあることにより、乗算マト
リクスの演算後に行う加減算マトリクスの演算回数を減
らすことで、演算精度を保ったまま各演算マトリクスの
演算後のデータのビット数を減少させることが可能とな
り、ハード構成時において回路規模の縮小が可能とな
る。

【００６１】（実施の形態２）次に、本発明に係る第２
の実施例について、図面を参照しながら説明する。

【００６２】ここで、行- 列変換方法と、部分的にテン
ソル積をとって２次元化した２次元逆コサイン変換装置
について簡単に述べる。

【００６３】

【数１１】

【００６４】例えば（数１１）のように、８行８列の基
本演算マトリクスをそれぞれＡ、Ｂ、Ｃ、Ｄとして、ま
た、それぞれ転置したものをＡ^T、Ｂ^T、Ｃ^T、Ｄ^Tと
して、８行８列入力Ｘから８行８列出力Ｙを生成すると
き、Ｃの部分だけテンソル積をとり、その他の部分に行
- 列変換方法を適用すると、２次元逆コサイン変換装置
は図４のような構成となる。図４において、Ｃ’は、Ｃ
のテンソル積で、６４行６４列の行列である。Ａ、Ｂ、
Ｄの部分の演算は、８行８列の入力に対して行われる。
これは、行方向あるいは列方向の８個の入力に対して、
８回演算を行うことで８行８列の出力を得ることを意味
している。また、Ｃ’は、図５のように、８行８列の入
力を６４行１列の入力に置き換えて演算し、出力結果を
６４行１列の出力から８行８列の出力に置き換える。特
に、この置き換えには、テンソル積をとった行列が対角
行列であれば、ラッチやメモリ等の保持装置を必要とし
ない。

【００６５】次に、（数２）に示す逆コサイン変換装置
について考える。

【００６６】

【数２】

【００６７】（数５）の第２番目から第６番目の行列式
を演算し、まとめた（数１２）の２つの４行４列の行列
Ｌ₁、Ｌ₂を変形すると、（数１３）のように表わせ
る。そして、（数１３）の２式を組み合わせ、（数５）
の第２番目から第６番目までの行列式と置き換えると、
（数１４）のように表わせる。

【００６８】

【数１２】

【００６９】

【数１３】

【００７０】

【数１４】

【００７１】（数１４）は特許請求の範囲に記載の（数
２）と同じものである。（数１４）において、Ｍ₃₂、Ｍ
₃₃、Ｍ₃₅、Ｍ₃₇の各乗算マトリクスはそれぞれ対角行列
になっていることが分かる。ここで、Ｍ₃₂とＭ₃₃は１つ
の対角行列にまとめることが可能であるが、説明上、２
つの対角行列に分けておく。（数１４）において、各乗
算マトリクスの演算の前にそれぞれ必ず加減算マトリク
スの演算が行われているようになっている。ここで、
「前」とは、式中での場所的なものではなく、演算処理
順序の時間的なものである（式中では後ろになる）。す
なわち、乗算マトリクスＭ₃₂、Ｍ₃₃の前に加減算マトリ
クスＭ₃₄が演算され、乗算マトリクスＭ₃₅の前に加減算
マトリクスＭ₃₆が演算され、さらに、乗算マトリクスＭ
₃₇の前に加減算マトリクスＭ₃₈が演算されるようになっ
ている。

【００７２】図６に、信号の流れで示した（数１４）に
対応した逆コサイン変換装置の構成を示す。図中の＋は
加算器、−１は符号反転器、Ｃ₄等は乗算器の乗数を示
す。

【００７３】図６に示すように、第１から第８の入力信
号ｘ₀〜ｘ₇から第１から第８の出力信号ｙ₀〜ｙ₇を
生成する逆コサイン変換装置が構成されている。図６に
おいて、点線で区切られたＭ₃₁〜Ｍ₃₉は、（数１４）の
各基本演算マトリクスに対応している。

【００７４】図６の逆コサイン変換装置の一部をテンソ
ル積をとった２次元で構成し、残りの部分を行- 列変換
方法で構成した２次元逆コサイン変換装置について考え
る。

【００７５】このときのブロック図を図７に簡単に示
す。図７において、行- 列変換方法を行うＡの部分は図
６のＭ₃₄〜Ｍ₃₉の部分に相当し、テンソル積をとって２
次元で構成するＢの部分は図６のＭ₃₁〜Ｍ₃₃までの部分
に相当する。

【００７６】（数１４）におけるＭ₃₁〜Ｍ₃₃までの部分
について、それぞれテンソル積をとって２次元でハード
ウェアを実現することを考える。まず、Ｍ₃₃において、
対角の各要素は、全てＣ₄（＝cos （π／４））なの
で、Ｍ₃₃のテンソル積は６４行６４列の対角行列で、対
角の各要素は１／２になる。これは、実際には、右に１
ビットシフトするだけのことなので、乗算器を必要とし
ない。また、６４行１列の入力全てを１／２するので、
どの演算過程において行ってもよい。

【００７７】次に、Ｍ₃₂の部分は、テンソル積をとると
Ｍ₃₃と同様に、６４行６４列の対角行列になる。これを
ハードウェアで構成するには、６４行１列の入力を順番
に乗算すればよいので、１個の乗算器で構成できる。ま
た、Ｍ₃₁のテンソル積をとると、６４行６４列の行列と
なるが、ハードウェアで構成するときには、図８のよう
に、２個の加減算器８０２、８０４およびラッチやＲＡ
Ｍ等の２個の保持装置８０１、８０３を必要とする。

【００７８】次に、１次元で行う部分に関して、ハード
ウェアで実現することを考える。このとき、従来例と同
様、１次元で構成する部分は８段のパイプラインを形成
することになる。まず、図６より、Ｍ₃₅とＭ₃₇の乗算に
関して、乗算回数は合計で７回となる。このときの乗算
の係数は、２Ｃ₄、１／２Ｃ₂、１／２Ｃ₆の３種類が
ある。この中で、Ｍ₃₇の演算に相当する２Ｃ₄との乗算
は、１次元では８クロックの間に３回行うので、２次元
ではその倍の６回行うことになる。演算のパイプライン
数は８なので、８クロックで６回の乗算を行うには１個
の乗算器で十分である。また、係数が常に同じなので、
加算器とシフトのみを用いた回路規模の小さな乗算器で
構成できる。同様に、Ｍ₃₅の演算に相当する残りの２つ
の係数１／２Ｃ₂、１／２Ｃ₆についても、１次元で４
回、つまり、２次元では８回乗算が行われるので、マル
チプレクサと加算器とシフトのみを用いた回路規模の小
さな１個の乗算器で構成できる。

【００７９】次に、加算処理については、図６のＭ₃₄と
Ｍ₃₆は、セレクタ、２つの入力の加算・減算結果を出力
する加減算器、マルチプレクサ、演算結果を保持するラ
ッチで構成できる。残りのＭ₃₈は、セレクタ、１つの加
算器、演算結果を保持するラッチで構成できる。

【００８０】全体の加算器、乗算器の個数を見ると、加
算器は８個、乗算器は３個必要である。ただし、乗算器
は、特定の係数との乗算をするものが２つ含まれてい
る。従来のものと比べて、乗算器の個数が１個減り、さ
らに、専用の乗算器を用いるため、従来例よりも回路規
模を削減できる。

【００８１】次に、各基本演算マトリクスの演算にどれ
だけのビット精度が必要かを図９に示す。この中で、
ｍ．ｎ（ｍ、ｎは共に整数）という表示があるが、これ
は前述したとおり、各基本演算マトリクスの演算後の出
力データが何ビット必要かを表わしている。また、Ｍ₃₅
とＭ₃₇の乗算において係数のビット数が示してあるが、
加算器とシフトのみで構成した専用の乗算器ではなく、
これらのモジュールを通常の乗算器を用いて構成したと
きに必要なビット数である。また、Ｍ₃₁、Ｍ₃₂とＭ₃₃の
それぞれにダッシュ「’」がついているが、これは、そ
れぞれテンソル積をとったものである。図９より、それ
ぞれのモジュールの演算器が必要とするビット数を考え
る。

【００８２】まず、加減算器については、１次元で行う
部分は、１３ビット（１３．０）が１個（９０２）、１
７ビット（１３．４）が２個（９０４、９０６）、１８
ビット（１４．４）が２個（９０９、９１１）、１９ビ
ット（１５．４）が１個（９１３）それぞれ必要で、２
次元で行う部分は１８ビットが２個必要である。これら
は、２１ビットと１９ビットの加減算器がそれぞれ４個
必要であった従来のもの（図１６参照）と比べて全体的
にビット数が減っていることが分かる。

【００８３】次に、乗算器について考える。１次元で行
う部分のＭ₃₅、Ｍ₃₇の乗算については、１４．４ビット
の入力から１４．４ビットの出力を得るように加算器、
シフト、丸め回路で構成する（９１０、９１２）。ま
た、２次元で行う部分の乗算器は、１５．４ビットの入
力と２．１１ビットの係数の乗算から１１．７ビットの
出力を得る乗算器（９１４）が１個必要である。なお、
（表４）にこのときの評価結果を示す。Ｈ．２６１の規
格は満たされている。各行列演算後のデータビット数を
これ以上減らすと、８×８＝６４の各項の誤差の最大が
１を超えてしまい、Ｈ．２６１の規格を満たさなくな
る。

【００８４】

【表４】

【００８５】以上のように本実施例は、行- 列変換方法
と、部分的にテンソル積をとる２次元化を組み合わせる
ことで、乗算器の数を減らし、演算精度を保ったまま各
基本演算マトリクスの演算後のデータのビット数を減少
させることが可能となり、回路規模の縮小が可能とな
る。

【００８６】（実施の形態３）次に、本発明による第３
の実施例について、図面を参照しながら説明する。

【００８７】逆コサイン変換装置の一部をテンソル積を
とった２次元で、残りの部分を行-列変換方法で構成し
た２次元逆コサイン変換装置について、行- 列変換方法
を用いる部分を１個の回路で構成したものを図１０に示
す。図１０において、８行８列の入力をＡ（１０１２）
に転送して演算を行い、その結果をマルチプレクサ１０
１３によって転置用ＲＡＭ１０１４に転送する。転置用
ＲＡＭ１０１４に８行８列分のデータが入ると、行と列
を入れ換えて出力し、セレクタ１０１１によってＲＡＭ
１０１４からのデータをＡ（１０１２）に転送して演算
を行う。その結果をマルチプレクサ１０１３により、２
次元で演算するＢ（１０１５）に転送して演算を行う。
このとき、外部からの入力とＲＡＭ１０１４からの入力
を切り換えるセレクタ１０１１と、１次元の演算を行う
Ａ（１０１２）と、転置用ＲＡＭのどちらに出力するか
を切り換えるマルチプレクサ１０１３は、タイミング制
御装置１０１０によって選択される。

【００８８】以上のように本実施例は、行- 列変換方法
を用いる部分は、１次元の演算装置を１個で行方向と列
方向との２回演算することで２次元の演算が行うことが
可能となり、１次元の部分の回路規模の縮小が可能とな
る。

【００８９】

【発明の効果】以上のように本発明によれば、各乗算マ
トリクスの演算の前にそれぞれ必ず加減算マトリクスの
演算を行うようにしたので、乗算マトリクスの演算後の
加減算マトリクスの演算回数が少ないため、乗算マトリ
クスの演算後に生じる誤差の蓄積が減少することにな
り、これによって、演算精度を保ったまま各基本演算マ
トリクスの演算後のデータのビット数を減少させること
が可能となり、回路規模の縮小が可能となる。

【００９０】また、１次元逆コサイン変換装置を構成す
る複数個の基本演算マトリクスのある部分だけテンソル
積をとって、その部分を２次元で構成し、残りの部分
は、１次元−行- 列転置−１次元の行- 列変換方法で構
成する場合には、乗算器の数を減らし、演算精度を保っ
たまま各基本演算マトリクスの演算後のデータのビット
数を減少させることが可能となり、回路規模の縮小が可
能となる。

【００９１】また、テンソル積をとった乗算マトリクス
を全て対角行列にすると、ラッチやメモリ等の保持装置
を省略でき、さらに回路規模の縮小が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における逆コサイン変換
装置の信号の流れを示す装置の構成図である。

【図２】本発明の第１の実施例における２次元逆コサイ
ン変換装置のブロック図である。

【図３】本発明の第１の実施例における２次元逆コサイ
ン変換装置の詳細を示したブロック図である。

【図４】本発明の第２の実施例における２次元逆コサイ
ン変換装置の説明図である。

【図５】本発明の第２の実施例における行列の置き換え
の説明図である。

【図６】本発明の第２の実施例における逆コサイン変換
装置の信号の流れを示す装置の構成図である。

【図７】本発明の第２の実施例における２次元逆コサイ
ン変換装置のブロック図である。

【図８】本発明の第２の実施例における２次元加算処理
の説明図である。

【図９】本発明の第２の実施例における２次元逆コサイ
ン変換装置の詳細を示したブロック図である。

【図１０】本発明の第３の実施例における２次元逆コサ
イン変換装置の説明図である。

【図１１】従来の逆コサイン変換装置の信号の流れを示
す装置の構成図である。

【図１２】２行２列の行列演算の乗算回数を減らす装置
の構成図である。

【図１３】従来の２次元逆コサイン変換装置のブロック
図である。

【図１４】従来の２次元逆コサイン変換装置の詳細を示
したブロック図である。

【図１５】従来の２次元逆コサイン変換装置のブロック
図である。

【図１６】従来の２次元逆コサイン変換装置の詳細を示
したブロック図である。

【図１７】演算モジュールの構成を示したブロック図で
ある。

【符号の説明】

２０１……並び換え２０２、２０４、２０６、２０７……加算処理２０３、２０５……乗算処理３０２、３０５、３１０、３１３、３１８、３２１……
デマルチプレクサ３０３、３０７、３１２、３１４、３１９、３２２……
マルチプレクサ３０４、３０６、３１１、３１５、３２０、３２３……
加算器３０８、３１６……逆ＤＣＴ係数３０９、３１７……乗算器

Claims

【特許請求の範囲】

【請求項１】並び換え、加減算、乗算などの基本演算
マトリクスを複数個組み合わせて直交変換処理を行う逆
コサイン変換装置であって、第１から第８の入力信号か
ら第１から第８の出力信号を生成する上記第１の基本演
算マトリクスは、Ｃ_nをＣ_n＝cos （ｎπ／16）（ただし、ｎは整数）として、（数１）のように表わされ、【数１】各乗算マトリクスの演算の前にそれぞれ必ず加減算マト
リクスの演算を行うように構成してあることを特徴とす
る逆コサイン変換装置。
【請求項２】請求項１に示す基本演算マトリクスにお
いてそれぞれテンソル積をとることにより得られる第２
の基本演算マトリクスを行列演算することで、８行８列
の２次元入力信号から８行８列の２次元出力信号を生成
するように構成してあることを特徴とする２次元の逆コ
サイン変換装置。
【請求項３】請求項２に示す２次元逆コサイン変換装
置の構成において、１次元逆コサイン変換装置を構成す
る複数個の基本演算マトリクスのある部分だけテンソル
積をとって、その部分を２次元で構成し、残りの部分
は、１次元−行-列転置−１次元の行- 列変換方法で構
成することを特徴とする２次元の逆コサイン変換装置。
【請求項４】請求項１に示す１次元逆コサイン変換装
置の変形で、（数２）のように、【数２】乗算マトリクスを全て対角行列にすることを特徴とする
１次元の逆コサイン変換装置。
【請求項５】請求項３に示す２次元逆コサイン変換装
置の構成において、行- 列変換方法で構成する部分を、
１次元で構成した１組の回路を行方向と列方向の２回の
演算を行うことで２次元を構成することを特徴とする２
次元の逆コサイン変換装置。