JP2001102934A - 離散コサイン変換処理装置、逆離散コサイン変換処理装置及び直交変換処理装置 - Google Patents
離散コサイン変換処理装置、逆離散コサイン変換処理装置及び直交変換処理装置Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/007—Transform coding, e.g. discrete cosine transform
Abstract
(57)【要約】
【課題】 ブロックデータを所定間隔で入力できない場
合においても動作効率の低下が少なく、２次元の直交変
換処理を小規模な回路で実現可能にする 【解決手段】 単一の８点直交変換処理回路により、１
次元目と２次元目の処理を８点単位で交互に切り換え
て、８×８点の直交変換処理を行なう事により、８点直
交変換処理回路の規模増大を抑え、転置用ＲＡＭ等の回
路規模の半減を可能にすると共に、高い動作効率を維持
する。
合においても動作効率の低下が少なく、２次元の直交変
換処理を小規模な回路で実現可能にする 【解決手段】 単一の８点直交変換処理回路により、１
次元目と２次元目の処理を８点単位で交互に切り換え
て、８×８点の直交変換処理を行なう事により、８点直
交変換処理回路の規模増大を抑え、転置用ＲＡＭ等の回
路規模の半減を可能にすると共に、高い動作効率を維持
する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データの圧縮
や伸張でよく使われる離散コサイン変換（ＤＣＴ）装置
及び逆離散コサイン変換（ＩＤＣＴ）装置に関し、特に
１次元分の変換処理回路で２次元の変換処理を行なう離
散コサイン変換処理装置や逆離散コサイン変換装置に関
する。
や伸張でよく使われる離散コサイン変換（ＤＣＴ）装置
及び逆離散コサイン変換（ＩＤＣＴ）装置に関し、特に
１次元分の変換処理回路で２次元の変換処理を行なう離
散コサイン変換処理装置や逆離散コサイン変換装置に関
する。
【０００２】
【従来の技術】デジタルＴＶ放送等の画像圧縮では離散
コサイン変換（ＤＣＴ）が使用される。従来は、高い動
作クロック周波数の使用が困難であったが、ＬＳＩの動
作クロックの高周波数化が進み、ハイビジョンの画像圧
縮伸張においても、１次元分のＤＣＴやＩＤＣＴ演算の
単一回路を２回使用して２次元変換処理が可能になって
きた。この様な回路構成で回路規模を削減する事で、Ｌ
ＳＩの小型化による低価格化が可能になる。
コサイン変換（ＤＣＴ）が使用される。従来は、高い動
作クロック周波数の使用が困難であったが、ＬＳＩの動
作クロックの高周波数化が進み、ハイビジョンの画像圧
縮伸張においても、１次元分のＤＣＴやＩＤＣＴ演算の
単一回路を２回使用して２次元変換処理が可能になって
きた。この様な回路構成で回路規模を削減する事で、Ｌ
ＳＩの小型化による低価格化が可能になる。
【０００３】しかし、１点（画素または係数）単位や２
点単位等の様に８点未満のデータ入力毎に、１次元目の
処理と２次元目の処理を切り換えると、１次元目と２次
元目の両方の途中演算結果を保持するレジスタが１次元
分の変換処理回路の中に必要となり、必要なレジスタの
規模は２次元分の変換回路を持つ場合と大差無く、回路
規模の削減効果が小さい。
点単位等の様に８点未満のデータ入力毎に、１次元目の
処理と２次元目の処理を切り換えると、１次元目と２次
元目の両方の途中演算結果を保持するレジスタが１次元
分の変換処理回路の中に必要となり、必要なレジスタの
規模は２次元分の変換回路を持つ場合と大差無く、回路
規模の削減効果が小さい。
【０００４】また、図１８は、１クロック毎に２データ
ずつ入力され、８点変換処理したデータを１クロック毎
に２データずつ出力する８点変換処理回路を用いて、１
ブロック単位で１次元目の処理と２次元目の処理を切り
換える例であるが、演算による出力遅延として７クロッ
ク程度必要であり、転置出力が可能になるのは１次元目
のデータ入力が完了して４クロック程度後になる。即
ち、１ブロックの変換処理を行なう度に４クロックの無
効動作期間が生じる。また、転置用メモリの書き込み
（１次元変換出力）と読み出し動作（２次元変換入力）
が４クロック程度同時に発生する為に、転置用メモリと
して２ポートのＲＡＭ（ランダムアクセスメモリ）を使
用する必要があり、転置メモリの面積が小さくならな
い。また、この場合の入出力は１ブロック単位で間欠的
になるが、入出力が１クロック毎に１データとなる様に
平滑化する為には、入出力にそれぞれ３２係数分のメモ
リが必要である。
ずつ入力され、８点変換処理したデータを１クロック毎
に２データずつ出力する８点変換処理回路を用いて、１
ブロック単位で１次元目の処理と２次元目の処理を切り
換える例であるが、演算による出力遅延として７クロッ
ク程度必要であり、転置出力が可能になるのは１次元目
のデータ入力が完了して４クロック程度後になる。即
ち、１ブロックの変換処理を行なう度に４クロックの無
効動作期間が生じる。また、転置用メモリの書き込み
（１次元変換出力）と読み出し動作（２次元変換入力）
が４クロック程度同時に発生する為に、転置用メモリと
して２ポートのＲＡＭ（ランダムアクセスメモリ）を使
用する必要があり、転置メモリの面積が小さくならな
い。また、この場合の入出力は１ブロック単位で間欠的
になるが、入出力が１クロック毎に１データとなる様に
平滑化する為には、入出力にそれぞれ３２係数分のメモ
リが必要である。
【０００５】図１９は、１ブロック単位で１次元目の処
理と２次元目の処理を切り換えて、転置メモリとして１
ポートのＲＡＭの使用を可能にしてＲＡＭ面積を半減す
る例である。ここでは転置メモリの書き込みと読み出し
が同時に発生しない様に、転置メモリの読み出し開始を
図１８の例に比べてさらに４クロック遅らせており、１
ブロック毎に必要な無効動作期間が８クロックになり、
動作効率の低下を生じる。また、図１８の例と同様に、
入出力が１ブロック単位で間欠的になるが、入出力が１
クロック毎に１データとなる様に平滑化する為には、入
出力にそれぞれ３２係数分のメモリが必要である。
理と２次元目の処理を切り換えて、転置メモリとして１
ポートのＲＡＭの使用を可能にしてＲＡＭ面積を半減す
る例である。ここでは転置メモリの書き込みと読み出し
が同時に発生しない様に、転置メモリの読み出し開始を
図１８の例に比べてさらに４クロック遅らせており、１
ブロック毎に必要な無効動作期間が８クロックになり、
動作効率の低下を生じる。また、図１８の例と同様に、
入出力が１ブロック単位で間欠的になるが、入出力が１
クロック毎に１データとなる様に平滑化する為には、入
出力にそれぞれ３２係数分のメモリが必要である。
【０００６】図２０は、２ブロック単位で１次元目の処
理と２次元目の処理を切り換えて、１ブロックの処理毎
に生じる無効動作期間を無くす例である。しかしこの場
合は、２ブロック毎に１次元目と２次元目の処理を切り
換える為に転置メモリとして２ブロック分のデータ容量
が必要であると共に、図１８の例と同様に読み出し動作
と書き込み動作が同時に発生する為に転置メモリとして
２ポートのＲＡＭを使用する必要があり、転置メモリ面
積が図１９の例の４倍程度になる。この場合、入出力が
２ブロック単位で間欠的になるが、入出力が１クロック
毎に１データとなる様に平滑化する為には、入出力にそ
れぞれ６４係数分のメモリが必要である。
理と２次元目の処理を切り換えて、１ブロックの処理毎
に生じる無効動作期間を無くす例である。しかしこの場
合は、２ブロック毎に１次元目と２次元目の処理を切り
換える為に転置メモリとして２ブロック分のデータ容量
が必要であると共に、図１８の例と同様に読み出し動作
と書き込み動作が同時に発生する為に転置メモリとして
２ポートのＲＡＭを使用する必要があり、転置メモリ面
積が図１９の例の４倍程度になる。この場合、入出力が
２ブロック単位で間欠的になるが、入出力が１クロック
毎に１データとなる様に平滑化する為には、入出力にそ
れぞれ６４係数分のメモリが必要である。
【０００７】この様に１ブロック単位や２ブロック単位
で１次元目の処理と２次元目の処理を切り換える場合に
は、書き込みと読み出しを同時に行なう為に転置ＲＡＭ
の面積が削減できなかったり、動作効率が低下したり、
入出力が定常的に間欠的にならない様にする為に入出力
に多くのデータメモリが必要であった。即ち、１次元分
の変換処理回路は大きくならないが、転置用ＲＡＭ等の
規模が増大したり、動作効率が低下すると言う問題があ
った。
で１次元目の処理と２次元目の処理を切り換える場合に
は、書き込みと読み出しを同時に行なう為に転置ＲＡＭ
の面積が削減できなかったり、動作効率が低下したり、
入出力が定常的に間欠的にならない様にする為に入出力
に多くのデータメモリが必要であった。即ち、１次元分
の変換処理回路は大きくならないが、転置用ＲＡＭ等の
規模が増大したり、動作効率が低下すると言う問題があ
った。
【０００８】
【発明が解決しようとする課題】本発明は、離散コサイ
ン変換処理装置または逆離散コサイン変換処理装置等の
直交変換処理装置において、ブロックデータを所定間隔
で入力できない場合においても動作効率の低下が少な
く、２次元の直交変換処理を小規模な回路で実現可能に
する事を目的とする。
ン変換処理装置または逆離散コサイン変換処理装置等の
直交変換処理装置において、ブロックデータを所定間隔
で入力できない場合においても動作効率の低下が少な
く、２次元の直交変換処理を小規模な回路で実現可能に
する事を目的とする。
【０００９】
【課題を解決するための手段】本発明は、単一の８点変
換処理回路により、１次元目と２次元目の処理を８点単
位で交互に切り換えて、８×８点の離散コサイン変換処
理または逆離散コサイン変換処理を行なう事により、単
一の変換処理回路の規模増大を抑え、転置用ＲＡＭ等の
回路規模の半減も可能にする。
換処理回路により、１次元目と２次元目の処理を８点単
位で交互に切り換えて、８×８点の離散コサイン変換処
理または逆離散コサイン変換処理を行なう事により、単
一の変換処理回路の規模増大を抑え、転置用ＲＡＭ等の
回路規模の半減も可能にする。
【００１０】
【発明の実施の形態】以下に本発明を詳細に説明する。
【００１１】図１は、本発明の一実施形態を示すブロッ
ク図で、８×８点ＤＣＴ処理と８×８点ＩＤＣＴ処理を
同一の８点変換処理回路で実現する２次元直交変換処理
装置である。また、図２は、この制御方法による動作の
概要を示すものである。
ク図で、８×８点ＤＣＴ処理と８×８点ＩＤＣＴ処理を
同一の８点変換処理回路で実現する２次元直交変換処理
装置である。また、図２は、この制御方法による動作の
概要を示すものである。
【表１】
【表２】 表１は、 ＤＣＴ処理時にこの装置に入力される８×８
点の画素配列の入力順序を示す表であり、｛ｘ０， ｘ
１，・・・， ｘ６， ｘ７｝は水平方向の画素位置を
示し、｛ｙ０， ｙ１，・・・， ｙ６， ｙ７｝は垂
直方向の画素位置を示し、表２は、この装置によりＤＣ
Ｔ処理して出力される変換結果（８×８点のＤＣＴ係
数）の出力順序を示す表であり、｛ｆ０， ｆ１，・・
・， ｆ６，ｆ７｝は水平方向の周波数成分を示し、
｛ｇ０， ｇ１，・・・， ｇ６，ｇ７｝は垂直方向の
周波数成分を示す。尚、ｆ０成分及びｇ０成分は水平及
び垂直方向のＤＣ成分を意味し、ｆ７成分及びｇ７成分
は水平及び垂直方向の８点ＤＣＴの最高周波数成分を意
味する。また、表３は、 ＩＤＣＴ処理時にこの装置に
入力される８×８点のＤＣＴ係数の入力順序を示す表で
あり、表４は、この装置によりＩＤＣＴ処理して出力さ
れる変換結果（８×８点の画素配列）の出力順序を示す
表である。
点の画素配列の入力順序を示す表であり、｛ｘ０， ｘ
１，・・・， ｘ６， ｘ７｝は水平方向の画素位置を
示し、｛ｙ０， ｙ１，・・・， ｙ６， ｙ７｝は垂
直方向の画素位置を示し、表２は、この装置によりＤＣ
Ｔ処理して出力される変換結果（８×８点のＤＣＴ係
数）の出力順序を示す表であり、｛ｆ０， ｆ１，・・
・， ｆ６，ｆ７｝は水平方向の周波数成分を示し、
｛ｇ０， ｇ１，・・・， ｇ６，ｇ７｝は垂直方向の
周波数成分を示す。尚、ｆ０成分及びｇ０成分は水平及
び垂直方向のＤＣ成分を意味し、ｆ７成分及びｇ７成分
は水平及び垂直方向の８点ＤＣＴの最高周波数成分を意
味する。また、表３は、 ＩＤＣＴ処理時にこの装置に
入力される８×８点のＤＣＴ係数の入力順序を示す表で
あり、表４は、この装置によりＩＤＣＴ処理して出力さ
れる変換結果（８×８点の画素配列）の出力順序を示す
表である。
【表３】
【表４】 この２次元直交変換処理装置の入力端子１００には、Ｄ
ＣＴ処理の場合には画素配列が表１に示す様な順序で１
クロック毎に１データずつ入力され、ＩＤＣＴ処理の場
合にはＤＣＴ係数が表３に示す順序で１クロック毎に１
データずつ入力される。入力処理部１は、図２に示す様
に入力端子１００から１データずつ入力されるデータｄ
ｔｉ［１１：０］を１クロック毎に２データずつ（ｉｄ
ｏ［３１：０］として）４クロック期間連続して出力
し、次の４クロック期間は転置処理部４から１クロック
毎に２データずつ（ｒｄｏ［３１：０］として）出力さ
れるデータを選択してｉｄｏ［３１：０］として出力す
る。
ＣＴ処理の場合には画素配列が表１に示す様な順序で１
クロック毎に１データずつ入力され、ＩＤＣＴ処理の場
合にはＤＣＴ係数が表３に示す順序で１クロック毎に１
データずつ入力される。入力処理部１は、図２に示す様
に入力端子１００から１データずつ入力されるデータｄ
ｔｉ［１１：０］を１クロック毎に２データずつ（ｉｄ
ｏ［３１：０］として）４クロック期間連続して出力
し、次の４クロック期間は転置処理部４から１クロック
毎に２データずつ（ｒｄｏ［３１：０］として）出力さ
れるデータを選択してｉｄｏ［３１：０］として出力す
る。
【００１２】この例の８点変換処理回路２は、１クロッ
ク毎に２データずつ入力されると、８点変換処理したデ
ータを１クロック毎に２データずつ出力するもので、図
２の例ではこの部分での入出力遅延（ｉｄｏとｏｄｉの
入出力遅延差）を７クロックとしている。
ク毎に２データずつ入力されると、８点変換処理したデ
ータを１クロック毎に２データずつ出力するもので、図
２の例ではこの部分での入出力遅延（ｉｄｏとｏｄｉの
入出力遅延差）を７クロックとしている。
【００１３】出力処理部３は、８点変換処理回路２から
１クロック毎に２データずつ連続して入力される１次元
変換処理後のデータ（ｏｄｉ［３１：０］）を、転置処
理部４に対して１クロック毎に２データずつ（ｒｄｉ
［３１：０］として）４クロック期間毎に連続出力する
と共に、次の４クロック期間に連続して２データずつ８
点変換処理回路２から入力される２次元処理後の８デー
タに対して四捨五入処理し、出力端子３０５から１クロ
ック毎に１データずつ（ｄｔｏ［１１：０］として）８
クロック期間で出力する。
１クロック毎に２データずつ連続して入力される１次元
変換処理後のデータ（ｏｄｉ［３１：０］）を、転置処
理部４に対して１クロック毎に２データずつ（ｒｄｉ
［３１：０］として）４クロック期間毎に連続出力する
と共に、次の４クロック期間に連続して２データずつ８
点変換処理回路２から入力される２次元処理後の８デー
タに対して四捨五入処理し、出力端子３０５から１クロ
ック毎に１データずつ（ｄｔｏ［１１：０］として）８
クロック期間で出力する。
【００１４】転置処理部４は、１クロック毎に２データ
ずつ（ｒｄｉ［３１：０］として）４クロック期間毎に
連続して書き込まれた６４個のデータを転置処理して、
１クロック毎に２データずつ４クロック期間毎に連続し
て読み出す。図２の例では、ここで使用される転置用メ
モリの読み出しデータは読み出し制御信号に対して１ク
ロック遅延するものであり、メモリ制御としてｒｄｉ
［３１：０］の書き込み動作とｒｄｏ［３１：０］の読
み出し動作は同時に発生していない。
ずつ（ｒｄｉ［３１：０］として）４クロック期間毎に
連続して書き込まれた６４個のデータを転置処理して、
１クロック毎に２データずつ４クロック期間毎に連続し
て読み出す。図２の例では、ここで使用される転置用メ
モリの読み出しデータは読み出し制御信号に対して１ク
ロック遅延するものであり、メモリ制御としてｒｄｉ
［３１：０］の書き込み動作とｒｄｏ［３１：０］の読
み出し動作は同時に発生していない。
【００１５】制御処理部５は、入力処理部１，８点直交
変換処理部２，出力処理部３，転置処理部４の制御を行
うと共に、この２次元直交変換処理装置の入出力インタ
フェース制御信号を生成する。この入出力インタフェー
ス制御信号には、８点直交変換処理部に１次元変換処理
された全てのデータが入力完了した時に入力端子１００
に入力されるデータの取り込み開始タイミングに制限を
つけず、８点直交変換処理部に１次元変換処理された全
てのデータが入力完了していない時に入力端子１００に
入力されるデータの取り込み開始タイミングを８クロッ
ク単位で制限する為の信号ｄｔａｃｋ（出力端子５０
１）と、出力ブロックデータの先頭を示す信号ｄｔｏｓ
ｙｎｃ（出力端子５０２）が含まれる。
変換処理部２，出力処理部３，転置処理部４の制御を行
うと共に、この２次元直交変換処理装置の入出力インタ
フェース制御信号を生成する。この入出力インタフェー
ス制御信号には、８点直交変換処理部に１次元変換処理
された全てのデータが入力完了した時に入力端子１００
に入力されるデータの取り込み開始タイミングに制限を
つけず、８点直交変換処理部に１次元変換処理された全
てのデータが入力完了していない時に入力端子１００に
入力されるデータの取り込み開始タイミングを８クロッ
ク単位で制限する為の信号ｄｔａｃｋ（出力端子５０
１）と、出力ブロックデータの先頭を示す信号ｄｔｏｓ
ｙｎｃ（出力端子５０２）が含まれる。
【００１６】上述の様にこの実施形態では、転置処理部
４における転置メモリの書き込みと読み出しは同時に発
生しない為に、転置処理用メモリとして、６４データの
記憶容量の１ポートＲＡＭ（ランダムアクセスメモリ）
を使用して構成でき、メモリ回路規模が半減する。ま
た、ブロックデータを連続的に入力できる場合は８点直
交変換処理部２において無効動作期間を生じない。ブロ
ックデータを連続的に入力できず、ブロックデータ間に
６４クロック未満の空きを生じる場合は、入力開始タイ
ミングが８クロック単位に制限を生じるが、その場合に
生じる無効動作期間の増加は８クロック未満である事
と、通常の画像圧縮伸張においては６ブロック程度の単
位で連続処理が普通である事から、実質的な性能低下は
無い。
４における転置メモリの書き込みと読み出しは同時に発
生しない為に、転置処理用メモリとして、６４データの
記憶容量の１ポートＲＡＭ（ランダムアクセスメモリ）
を使用して構成でき、メモリ回路規模が半減する。ま
た、ブロックデータを連続的に入力できる場合は８点直
交変換処理部２において無効動作期間を生じない。ブロ
ックデータを連続的に入力できず、ブロックデータ間に
６４クロック未満の空きを生じる場合は、入力開始タイ
ミングが８クロック単位に制限を生じるが、その場合に
生じる無効動作期間の増加は８クロック未満である事
と、通常の画像圧縮伸張においては６ブロック程度の単
位で連続処理が普通である事から、実質的な性能低下は
無い。
【００１７】次に各処理部の構成例について説明する。
【００１８】図３は入力処理部１の構成例を示すブロッ
ク図であり、図４は入力処理部１のＤＣＴ処理時の動作
タイミング例を示す図で、図５は入力処理部１のＩＤＣ
Ｔ処理時の動作タイミング例を示す図である。図３にお
いて、入力レジスタ１１（ｄｆａ）は、入力端子１００
から入力されるデータｄｔｉ［１１：０］を１クロック
毎に取り込むレジスタで、シフタ１２（ｓｆｔ）は、入
力端子１０１から入力される制御信号（ｄｃｔ）によ
り、ＤＣＴ処理の場合は入力データの下位９ｂｉｔのみ
有効である為に、レジスタ１１の出力を３ビット左シフ
ト（下位３ビットは零）して出力し、ＩＤＣＴ処理の場
合にはレジスタ１１の出力をビットシフトせずにそのま
ま出力するセレクタである。レジスタ群１３ａ， １３
ｂ， １３ｃ， １３ｄは、入力端子１０２から入力さ
れる制御信号（ｉｄｆｅｎａ）により、１クロック毎に
それぞれのレジスタ出力を更新したり、５クロック期間
データを保持したりするレジスタ（図４及び図５のｄｆ
ｂ，ｄｆｃ，ｄｆｄ，ｄｆｅ）であり、セレクタ１４
（ｓｅｌａ）は、入力端子１０３から入力される制御信
号（ｉｓｅｌａ）により、レジスタ群１３ａ， １３
ｂ， １３ｃ， １３ｄに保持されたデータを入力順序
と逆順で出力するセレクタ（図４及び図５のｓｅｌａ）
である。
ク図であり、図４は入力処理部１のＤＣＴ処理時の動作
タイミング例を示す図で、図５は入力処理部１のＩＤＣ
Ｔ処理時の動作タイミング例を示す図である。図３にお
いて、入力レジスタ１１（ｄｆａ）は、入力端子１００
から入力されるデータｄｔｉ［１１：０］を１クロック
毎に取り込むレジスタで、シフタ１２（ｓｆｔ）は、入
力端子１０１から入力される制御信号（ｄｃｔ）によ
り、ＤＣＴ処理の場合は入力データの下位９ｂｉｔのみ
有効である為に、レジスタ１１の出力を３ビット左シフ
ト（下位３ビットは零）して出力し、ＩＤＣＴ処理の場
合にはレジスタ１１の出力をビットシフトせずにそのま
ま出力するセレクタである。レジスタ群１３ａ， １３
ｂ， １３ｃ， １３ｄは、入力端子１０２から入力さ
れる制御信号（ｉｄｆｅｎａ）により、１クロック毎に
それぞれのレジスタ出力を更新したり、５クロック期間
データを保持したりするレジスタ（図４及び図５のｄｆ
ｂ，ｄｆｃ，ｄｆｄ，ｄｆｅ）であり、セレクタ１４
（ｓｅｌａ）は、入力端子１０３から入力される制御信
号（ｉｓｅｌａ）により、レジスタ群１３ａ， １３
ｂ， １３ｃ， １３ｄに保持されたデータを入力順序
と逆順で出力するセレクタ（図４及び図５のｓｅｌａ）
である。
【００１９】セレクタ１５ａ及び１５ｂは、入力端子１
０２から入力される制御信号（ｉｄｆｅｎａ）により、
前述のシフタ１２の出力とセレクタ１４の出力を４クロ
ック毎に選択する事で、入力端子１００から１クロック
毎に１データずつ入力された８データを４クロック期間
で連続して１クロック毎に２データずつ出力し、次の４
クロック期間は、入力端子１０４ａ及び１０４ｂから入
力される転置処理部出力データ（ｒｄｏ［３１：０］）
を１クロック毎に２データずつ出力する（図４及び図５
のｓｅｌｂ［３１：１６］とｓｅｌｂ［１５：０］）。
尚、これらのセレクタ１５ ａ及び１５ｂは、前述のシ
フタ１２の出力とセレクタ１４の出力を選択する場合
に、それらの出力をそれぞれ３ビット左シフト（下位３
ビットは零）し、１ビット符号拡張して、それぞれ１６
ビットのデータとして出力する。セレクタ１６ａ及び１
６ｂは、入力端子１０５から入力される制御信号（ｉｓ
ｅｌｃ）により、８点直交変換処理回路の演算処理に適
した入力順序となる様に、セレクタ１６ａ及び１６ｂの
出力を入れ替えてｉｄｏ［３１：０］として出力する為
のもので、図４及び図５や表５及び表６に示す様に、転
置処理部からの入力を選択出力する時の制御は、ＤＣＴ
処理とＩＤＣＴ処理で同じであるが、入力端子１００か
らの入力を選択出力する時の制御は、ＤＣＴ処理とＩＤ
ＣＴ処理で異なる。
０２から入力される制御信号（ｉｄｆｅｎａ）により、
前述のシフタ１２の出力とセレクタ１４の出力を４クロ
ック毎に選択する事で、入力端子１００から１クロック
毎に１データずつ入力された８データを４クロック期間
で連続して１クロック毎に２データずつ出力し、次の４
クロック期間は、入力端子１０４ａ及び１０４ｂから入
力される転置処理部出力データ（ｒｄｏ［３１：０］）
を１クロック毎に２データずつ出力する（図４及び図５
のｓｅｌｂ［３１：１６］とｓｅｌｂ［１５：０］）。
尚、これらのセレクタ１５ ａ及び１５ｂは、前述のシ
フタ１２の出力とセレクタ１４の出力を選択する場合
に、それらの出力をそれぞれ３ビット左シフト（下位３
ビットは零）し、１ビット符号拡張して、それぞれ１６
ビットのデータとして出力する。セレクタ１６ａ及び１
６ｂは、入力端子１０５から入力される制御信号（ｉｓ
ｅｌｃ）により、８点直交変換処理回路の演算処理に適
した入力順序となる様に、セレクタ１６ａ及び１６ｂの
出力を入れ替えてｉｄｏ［３１：０］として出力する為
のもので、図４及び図５や表５及び表６に示す様に、転
置処理部からの入力を選択出力する時の制御は、ＤＣＴ
処理とＩＤＣＴ処理で同じであるが、入力端子１００か
らの入力を選択出力する時の制御は、ＤＣＴ処理とＩＤ
ＣＴ処理で異なる。
【表５】
【表６】 図６は、８点直交変換処理部２の構成例を示すブロック
図であり、ＤＣＴ用加減算処理部２１と固定乗算（１６
ビット入力， ２１ビット出力）結果の積和処理部２２
とＩＤＣＴ用加減算処理部２３により構成される。ここ
で使用される固定乗算器は、表７に示すような６種類で
あるが、ＤＣＴ処理とＩＤＣＴ処理の機能を持たせる為
に、ｃ２及びｃ６の乗算器を２個ずつ使用し、合計８個
となっている。また、図７〜図１３は８×８点のＤＣＴ
処理及びＩＤＣＴ処理をブロック単位で切り換えて処理
させる場合の動作の概要を示す図である。
図であり、ＤＣＴ用加減算処理部２１と固定乗算（１６
ビット入力， ２１ビット出力）結果の積和処理部２２
とＩＤＣＴ用加減算処理部２３により構成される。ここ
で使用される固定乗算器は、表７に示すような６種類で
あるが、ＤＣＴ処理とＩＤＣＴ処理の機能を持たせる為
に、ｃ２及びｃ６の乗算器を２個ずつ使用し、合計８個
となっている。また、図７〜図１３は８×８点のＤＣＴ
処理及びＩＤＣＴ処理をブロック単位で切り換えて処理
させる場合の動作の概要を示す図である。
【表７】
【表８】
【表９】
【表１０】 ＤＣＴ用加減算部２１は、ＤＣＴ処理の場合には入力端
子２００ａ及び２００ｂから入力される画素データｘ
（０），ｘ（１），…ｘ（７）に対して表８に示す演算
式に従ったＤＣＴ中間信号ｚ（０），ｚ（１），…，ｚ
（７）を生成し、表９に示す様な順序で出力するが、Ｉ
ＤＣＴ処理の場合には加算器の一方の入力を零に制御し
て、入力端子２００ ａ及び２００ｂから入力されるＤ
ＣＴ係数ｆ（０），ｆ（１），…ｆ（７）をそのまま表
１０に示す様な順序で出力する。図７は、このＤＣＴ用
加減算部２１の動作タイミング例を示す図である。
子２００ａ及び２００ｂから入力される画素データｘ
（０），ｘ（１），…ｘ（７）に対して表８に示す演算
式に従ったＤＣＴ中間信号ｚ（０），ｚ（１），…，ｚ
（７）を生成し、表９に示す様な順序で出力するが、Ｉ
ＤＣＴ処理の場合には加算器の一方の入力を零に制御し
て、入力端子２００ ａ及び２００ｂから入力されるＤ
ＣＴ係数ｆ（０），ｆ（１），…ｆ（７）をそのまま表
１０に示す様な順序で出力する。図７は、このＤＣＴ用
加減算部２１の動作タイミング例を示す図である。
【表１１】
【表１２】
【表１３】
【表１４】 ＤＣＴ処理時の積和処理部２２は、入力されるＤＣＴ中
間信号ｚ（０），ｚ（１），…，ｚ（７）に対して表１
１に示す積和処理を行なう事で変換処理結果ｆ（０），
ｆ（１），…ｆ（７）を出力するのであるが、この構成
例では各乗算器における乗算係数が固定されている為
に、入力されるＤＣＴ中間結果を表１２に示す様に対応
する乗算器に入力する事で変換結果を出力する。表１３
は、この時のレジスタ選択制御例である。ＩＤＣＴ処理
時の積和処理部２２は、入力されるＤＣＴ係数ｆ
（０），ｆ（１），…ｆ（７）に対して表１４ に示す
積和処理を行なう事で変換処理中間信号ｚ（０），ｚ
（１），…，ｚ（７）を出力するのであるが、この構成
例では各乗算器における乗算係数が固定されている為
に、入力されるＤＣＴ係数ｆ（０），ｆ（１），…ｆ
（７）を表１５に示す様に対応する乗算器に入力する事
で変換処理中間信号を出力する。
間信号ｚ（０），ｚ（１），…，ｚ（７）に対して表１
１に示す積和処理を行なう事で変換処理結果ｆ（０），
ｆ（１），…ｆ（７）を出力するのであるが、この構成
例では各乗算器における乗算係数が固定されている為
に、入力されるＤＣＴ中間結果を表１２に示す様に対応
する乗算器に入力する事で変換結果を出力する。表１３
は、この時のレジスタ選択制御例である。ＩＤＣＴ処理
時の積和処理部２２は、入力されるＤＣＴ係数ｆ
（０），ｆ（１），…ｆ（７）に対して表１４ に示す
積和処理を行なう事で変換処理中間信号ｚ（０），ｚ
（１），…，ｚ（７）を出力するのであるが、この構成
例では各乗算器における乗算係数が固定されている為
に、入力されるＤＣＴ係数ｆ（０），ｆ（１），…ｆ
（７）を表１５に示す様に対応する乗算器に入力する事
で変換処理中間信号を出力する。
【表１５】
【表１６】 表１６は、この時のレジスタ選択制御例である。尚、こ
こでの固定乗算器として１６ビット入力で２１ビット出
力のものを使用しており、固定乗算器の入力と出力を選
択出力するセレクタ２２２ａ，２２２ｂ，２２２ｃ，２
２２ｄは、固定乗算器入力を選択出力する場合は４ビッ
ト左シフト（下位４ビットは零）し、１ビット符号拡張
して出力する。
こでの固定乗算器として１６ビット入力で２１ビット出
力のものを使用しており、固定乗算器の入力と出力を選
択出力するセレクタ２２２ａ，２２２ｂ，２２２ｃ，２
２２ｄは、固定乗算器入力を選択出力する場合は４ビッ
ト左シフト（下位４ビットは零）し、１ビット符号拡張
して出力する。
【表１７】
【表１８】
【表１９】
【表２０】
【表２１】 表１７は、各レジスタの選択制御信号の定義例であり、
表１８と表１９にこの定義に従ったＤＣＴ及びＩＤＣＴ
処理におけるレジスタ選択制御例を示し、表２０にＤＣ
Ｔ及びＩＤＣＴ処理における４クロック期間のレジスタ
選択制御信号パターンを示す。また、表２１はＤＣＴ及
びＩＤＣＴ処理における４クロック期間の加減算及びビ
ットシフト制御信号パターンを示し、ビットシフタ２２
６ａ及び２２６ｂは、ＤＣＴ処理の時には加算器出力の
下位６ビットを切り捨てた１６ビットのデータを１ビッ
ト符号拡張して出力し、ＩＤＣＴ処理のときには加算器
出力の上位２ビットと下位３ビットを切り捨てた１７ビ
ットを出力する。また、加算器２２６ｃ及び２２６ｄ
は、ビットシフタ２２６ａ及び２２６ｂから入力される
１７ビットデータを正方向の四捨五入をして下位１ビッ
トを切り捨てた１６ビットデータとして出力する四捨五
入回路である。図８から図１２は、この積和処理部２２
の動作タイミング例を示す図である。
表１８と表１９にこの定義に従ったＤＣＴ及びＩＤＣＴ
処理におけるレジスタ選択制御例を示し、表２０にＤＣ
Ｔ及びＩＤＣＴ処理における４クロック期間のレジスタ
選択制御信号パターンを示す。また、表２１はＤＣＴ及
びＩＤＣＴ処理における４クロック期間の加減算及びビ
ットシフト制御信号パターンを示し、ビットシフタ２２
６ａ及び２２６ｂは、ＤＣＴ処理の時には加算器出力の
下位６ビットを切り捨てた１６ビットのデータを１ビッ
ト符号拡張して出力し、ＩＤＣＴ処理のときには加算器
出力の上位２ビットと下位３ビットを切り捨てた１７ビ
ットを出力する。また、加算器２２６ｃ及び２２６ｄ
は、ビットシフタ２２６ａ及び２２６ｂから入力される
１７ビットデータを正方向の四捨五入をして下位１ビッ
トを切り捨てた１６ビットデータとして出力する四捨五
入回路である。図８から図１２は、この積和処理部２２
の動作タイミング例を示す図である。
【表２２】
【表２３】
【表２４】 ＩＤＣＴ用加減算処理部２３は、ＩＤＣＴ処理の場合に
表２２に示す演算式に従ってＩＤＣＴ中間信号ｚ
（０），ｚ（１），…，ｚ（７）から変換処理結果とな
る実信号（画素データ） ｘ（０），ｘ（１），…ｘ
（７）を生成し、表２４に示す様な順序で出力するが、
ＤＣＴ処理の場合には加算器の一方の入力を零に制御し
て、この場合の入力データｆ（０），ｆ（１），…ｆ
（７）をそのまま表２３に示す様な順序で出力する。図
１３は、この ＩＤＣＴ用加減算処理部２３の動作タイ
ミング例を示す図である。
表２２に示す演算式に従ってＩＤＣＴ中間信号ｚ
（０），ｚ（１），…，ｚ（７）から変換処理結果とな
る実信号（画素データ） ｘ（０），ｘ（１），…ｘ
（７）を生成し、表２４に示す様な順序で出力するが、
ＤＣＴ処理の場合には加算器の一方の入力を零に制御し
て、この場合の入力データｆ（０），ｆ（１），…ｆ
（７）をそのまま表２３に示す様な順序で出力する。図
１３は、この ＩＤＣＴ用加減算処理部２３の動作タイ
ミング例を示す図である。
【００２０】図１４は、出力処理部３の構成例を示すブ
ロック図であり、図１６はこの出力処理部３の動作タイ
ミング例を示す図である。
ロック図であり、図１６はこの出力処理部３の動作タイ
ミング例を示す図である。
【００２１】図１４において、セレクタ３１ａ及び３１
ｂは、入力端子３００ａ及び３００ｂから１クロック毎
に２データずつ入力されるデータの１次元目の処理結果
になる４クロック期間に対しては転置処理前処理の為の
データ入れ替えを行って出力端子３０６ａ及び３０６ｂ
にｒｄｉ［１５：０］及びｒｄｉ［３１：１６］として
出力し、２次元目の処理結果になる４クロック期間につ
いては出力順序の調整の為のデータ入れ替えを行なって
レジスタ３２ａ及び３２ｂに出力する。
ｂは、入力端子３００ａ及び３００ｂから１クロック毎
に２データずつ入力されるデータの１次元目の処理結果
になる４クロック期間に対しては転置処理前処理の為の
データ入れ替えを行って出力端子３０６ａ及び３０６ｂ
にｒｄｉ［１５：０］及びｒｄｉ［３１：１６］として
出力し、２次元目の処理結果になる４クロック期間につ
いては出力順序の調整の為のデータ入れ替えを行なって
レジスタ３２ａ及び３２ｂに出力する。
【００２２】四捨五入・最大値制限処理部３３ａ及び３
３ｂは、レジスタ３２ａ及び３２ｂを介して１クロック
毎に入力される２次元目の処理結果に対して、正負対称
の四捨五入と最大値制限を行い、ｏｄｏ［１１：０］及
びｏｄｏ［２３：１２］として出力する。
３ｂは、レジスタ３２ａ及び３２ｂを介して１クロック
毎に入力される２次元目の処理結果に対して、正負対称
の四捨五入と最大値制限を行い、ｏｄｏ［１１：０］及
びｏｄｏ［２３：１２］として出力する。
【００２３】図１５は、四捨五入・最大値制限処理部３
３ａ及び３３ｂの回路例であり、四捨五入処理部３３１
は、入力端子３０２から入力される制御信号（ｄｃｔ８
１ｄ）により、ＤＣＴ処理の場合は、入力端子３３ｉか
ら２の補数形式で入力される入力データの下位３ビット
以下を四捨五入して、ＩＤＣＴ処理の場合は下位６ビッ
トを四捨五入して、上位１３ｂｉｔをｂ［１２：０］と
して出力する。即ち、ここでの四捨五入用の加算器は、
ＤＣＴ処理時とＩＤＣＴ処理時で上位ビット詰めで共用
して加算器の演算ビット数を有効利用しており、ＤＣＴ
処理の場合は１３ビットの整数で出力され、ＩＤＣＴ処
理の場合は下位３ビット（ｂ［２：０］）が小数点以下
の無効データとして出力される。最大値制限処理部３３
２は、四捨五入処理部３３１から入力されるデータｂ
［１２：０］が、１６進数表現で１８００ｈより小さな
負の値の場合は８００ｈとして、０７ｆｆｈより大きな
正の値の場合は７ｆｆｈとして１２ビットのデータとし
て出力する。尚、四捨五入処理部で、上位ビット詰めで
出力されている為に、この最大値制限処理部は、ＤＣＴ
処理時とＩＤＣＴ処理時で同一の処理となっている。ビ
ットシフト処理部３３３は、入力端子３０２から入力さ
れる制御信号（ｄｃｔ８１ｄ）により、ＤＣＴ処理の場
合は、最大値制限処理出力のデータをそのままの状態
で、ＩＤＣＴ処理の場合は、最大値制限処理出力のデー
タを３ｂｉｔ右シフト（上位３ビットは符号拡張）し
て、出力端子３３ｏから出力する。
３ａ及び３３ｂの回路例であり、四捨五入処理部３３１
は、入力端子３０２から入力される制御信号（ｄｃｔ８
１ｄ）により、ＤＣＴ処理の場合は、入力端子３３ｉか
ら２の補数形式で入力される入力データの下位３ビット
以下を四捨五入して、ＩＤＣＴ処理の場合は下位６ビッ
トを四捨五入して、上位１３ｂｉｔをｂ［１２：０］と
して出力する。即ち、ここでの四捨五入用の加算器は、
ＤＣＴ処理時とＩＤＣＴ処理時で上位ビット詰めで共用
して加算器の演算ビット数を有効利用しており、ＤＣＴ
処理の場合は１３ビットの整数で出力され、ＩＤＣＴ処
理の場合は下位３ビット（ｂ［２：０］）が小数点以下
の無効データとして出力される。最大値制限処理部３３
２は、四捨五入処理部３３１から入力されるデータｂ
［１２：０］が、１６進数表現で１８００ｈより小さな
負の値の場合は８００ｈとして、０７ｆｆｈより大きな
正の値の場合は７ｆｆｈとして１２ビットのデータとし
て出力する。尚、四捨五入処理部で、上位ビット詰めで
出力されている為に、この最大値制限処理部は、ＤＣＴ
処理時とＩＤＣＴ処理時で同一の処理となっている。ビ
ットシフト処理部３３３は、入力端子３０２から入力さ
れる制御信号（ｄｃｔ８１ｄ）により、ＤＣＴ処理の場
合は、最大値制限処理出力のデータをそのままの状態
で、ＩＤＣＴ処理の場合は、最大値制限処理出力のデー
タを３ｂｉｔ右シフト（上位３ビットは符号拡張）し
て、出力端子３３ｏから出力する。
【００２４】レジスタ群３４ａ， ３４ｂ， ３４ｃ，
３４ｄは、四捨五入・最大値制限処理部３３ｂの出力
を受け、入力端子３０３から入力される制御信号（ｏｄ
ｆｅｎａ）により、１クロック毎にそれぞれのレジスタ
出力を更新したり、５クロック期間データを保持したり
するレジスタ（図１６のｄｆｂ，ｄｆｃ，ｄｆｄ，ｄｆ
ｅ）であり、セレクタ３５（ｓｅｌｂ）は、入力端子３
０４から入力される制御信号（ｏｓｅｌｂ）により、レ
ジスタ群３４ａ， ３４ｂ， ３４ｃ， ３４ｄに保持
されたデータを入力順序と逆順で出力するセレクタ（図
１６のｓｅｌｂ）である。
３４ｄは、四捨五入・最大値制限処理部３３ｂの出力
を受け、入力端子３０３から入力される制御信号（ｏｄ
ｆｅｎａ）により、１クロック毎にそれぞれのレジスタ
出力を更新したり、５クロック期間データを保持したり
するレジスタ（図１６のｄｆｂ，ｄｆｃ，ｄｆｄ，ｄｆ
ｅ）であり、セレクタ３５（ｓｅｌｂ）は、入力端子３
０４から入力される制御信号（ｏｓｅｌｂ）により、レ
ジスタ群３４ａ， ３４ｂ， ３４ｃ， ３４ｄに保持
されたデータを入力順序と逆順で出力するセレクタ（図
１６のｓｅｌｂ）である。
【表２５】
【表２６】 セレクタ３６は、入力端子３０３から入力される制御信
号（ｏｄｆｅｎａ）により、前述の四捨五入・最大値制
限処理部３３ａの出力とセレクタ３５の出力を４クロッ
ク毎に切換え選択する事で、表２５や表２６に示す様
に、レジスタ３２ａ及び３２ｂを介して４クロック期間
連続して１クロック毎に２データずつ入力された８デー
タを、出力レジスタ３７を介して出力端子３０５から１
クロック毎に１データずつ８クロック期間で出力する
（図１６のｓｅｌｃ［１１：０］）。
号（ｏｄｆｅｎａ）により、前述の四捨五入・最大値制
限処理部３３ａの出力とセレクタ３５の出力を４クロッ
ク毎に切換え選択する事で、表２５や表２６に示す様
に、レジスタ３２ａ及び３２ｂを介して４クロック期間
連続して１クロック毎に２データずつ入力された８デー
タを、出力レジスタ３７を介して出力端子３０５から１
クロック毎に１データずつ８クロック期間で出力する
（図１６のｓｅｌｃ［１１：０］）。
【００２５】ここでは、四捨五入・最大値制限処理を出
力の平滑化（データ出力が１クロック毎に１データずつ
の出力）前に実行している為、出力の平滑化後に四捨五
入・最大値制限処理をする場合に比べ、必要なレジスタ
のビット数を小さくし、回路規模が小さくなる。
力の平滑化（データ出力が１クロック毎に１データずつ
の出力）前に実行している為、出力の平滑化後に四捨五
入・最大値制限処理をする場合に比べ、必要なレジスタ
のビット数を小さくし、回路規模が小さくなる。
【００２６】図１７は、転置処理部４の構成例を示すブ
ロック図である。ここでは、１クロック毎に２データず
つ入力されるデータを転置処理して２データずつ読み出
す為に、１６ビット×３２ワードのＲＡＭを２個使用し
て、２つのＲＡＭのアドレス制御（ａｄｒａ［４：
０］， ａｄｒｂ［４：０］）を異ならせているが、書
込み動作と読み出し動作が同時に発生せず、４クロック
毎に書込み動作と読み出し動作が切換えられる為に、そ
れぞれのＲＡＭは１ポートのＲＡＭが使用され、２つの
ＲＡＭの書込み制御信号ｗｅｎａｎ及び読み出し制御信
号ｒｅｎａｎは共通である。
ロック図である。ここでは、１クロック毎に２データず
つ入力されるデータを転置処理して２データずつ読み出
す為に、１６ビット×３２ワードのＲＡＭを２個使用し
て、２つのＲＡＭのアドレス制御（ａｄｒａ［４：
０］， ａｄｒｂ［４：０］）を異ならせているが、書
込み動作と読み出し動作が同時に発生せず、４クロック
毎に書込み動作と読み出し動作が切換えられる為に、そ
れぞれのＲＡＭは１ポートのＲＡＭが使用され、２つの
ＲＡＭの書込み制御信号ｗｅｎａｎ及び読み出し制御信
号ｒｅｎａｎは共通である。
【表２７】
【表２８】
【表２９】
【表３０】
【表３１】 出力処理部３から入力されるデータ（ｒｄｉ［３１：
０］）の転置ＲＡＭへの書き込みアドレス順序は、ＤＣ
Ｔ処理時とＩＤＣＴ処理時で同じで、表２７と表２８に
示すアドレス順序を１ブロック毎に交互に使用する。ま
た、この転置ＲＡＭからのデータ読み出しアドレス順序
も同様で、表２９と表３０に示すアドレス順序を１ブロ
ック毎に交互に使用する。即ち、アドレス制御パターン
は表３１の様になる。
０］）の転置ＲＡＭへの書き込みアドレス順序は、ＤＣ
Ｔ処理時とＩＤＣＴ処理時で同じで、表２７と表２８に
示すアドレス順序を１ブロック毎に交互に使用する。ま
た、この転置ＲＡＭからのデータ読み出しアドレス順序
も同様で、表２９と表３０に示すアドレス順序を１ブロ
ック毎に交互に使用する。即ち、アドレス制御パターン
は表３１の様になる。
【００２７】
【発明の効果】以上説明したように本発明によれば、演
算回路が半減するだけで無く、１ブロック分の転置ＲＡ
Ｍ容量で、転置ＲＡＭの書込みタイミングと読み出しタ
イミングが排他的になり、転置ＲＡＭ面積も半減する。
入出力の平滑化を行なう場合も、入出力に４ｗｏｒｄの
レジスタを使用する事で実現でき、回路規模の増加も小
さい。単一の８点変換処理回路が２画素／ｃｌｏｃｋで
演算処理する場合、ブロックデータの入力間隔を空ける
時は、その間隔が１ブロック期間内の場合は８ｃｌｏｃ
ｋ単位で、１ブロック期間以上の場合は１ｃｌｏｃｋ単
位で空ける事ができ、動作効率の低下も非常に小さい。
算回路が半減するだけで無く、１ブロック分の転置ＲＡ
Ｍ容量で、転置ＲＡＭの書込みタイミングと読み出しタ
イミングが排他的になり、転置ＲＡＭ面積も半減する。
入出力の平滑化を行なう場合も、入出力に４ｗｏｒｄの
レジスタを使用する事で実現でき、回路規模の増加も小
さい。単一の８点変換処理回路が２画素／ｃｌｏｃｋで
演算処理する場合、ブロックデータの入力間隔を空ける
時は、その間隔が１ブロック期間内の場合は８ｃｌｏｃ
ｋ単位で、１ブロック期間以上の場合は１ｃｌｏｃｋ単
位で空ける事ができ、動作効率の低下も非常に小さい。
【００２８】なお、ここでは、８点直交変換処理部２の
１クロック毎の入出力が２データである場合について説
明したが、８点直交変換処理部２の１クロック毎の入出
力が４データである場合は、２クロック単位で１次元目
の処理と２次元目の処理を切り換える事で同様な効果を
得られる。
１クロック毎の入出力が２データである場合について説
明したが、８点直交変換処理部２の１クロック毎の入出
力が４データである場合は、２クロック単位で１次元目
の処理と２次元目の処理を切り換える事で同様な効果を
得られる。
【図１】本発明の実施形態の回路構成を示す図。
【図２】本発明の実施形態の制御の概要を示す図。
【図３】本発明の実施形態の入力処理部１の回路構成を
示す図。
示す図。
【図４】本発明の実施形態の入力処理部１のＤＣＴ処理
時の動作の概要を示す図。
時の動作の概要を示す図。
【図５】本発明の実施形態の入力処理部１のＩＤＣＴ処
理時の動作の概要を示す図。
理時の動作の概要を示す図。
【図６】本発明の実施形態の８点直交変換処理部２の回
路構成を示す図。
路構成を示す図。
【図７】本発明の実施形態の８点直交変換処理部２の動
作の概要を示す図。
作の概要を示す図。
【図８】本発明の実施形態の８点直交変換処理部２の動
作の概要を示す図。
作の概要を示す図。
【図９】本発明の実施形態の８点直交変換処理部２の動
作の概要を示す図。
作の概要を示す図。
【図１０】本発明の実施形態の８点直交変換処理部２の
動作の概要を示す図。
動作の概要を示す図。
【図１１】本発明の実施形態の８点直交変換処理部２の
動作の概要を示す図。
動作の概要を示す図。
【図１２】本発明の実施形態の８点直交変換処理部２の
動作の概要を示す図。
動作の概要を示す図。
【図１３】本発明の実施形態の８点直交変換処理部２の
動作の概要を示す図。
動作の概要を示す図。
【図１４】本発明の実施形態の出力処理部３の回路構成
を示す図。
を示す図。
【図１５】本発明の実施形態の四捨五入・最大値制限処
理部３３ａ及び３３ｂの回路構成を示す図。
理部３３ａ及び３３ｂの回路構成を示す図。
【図１６】本発明の実施形態の四捨五入・最大値制限処
理部３３ａ及び３３ｂの動作の概要を示す図。
理部３３ａ及び３３ｂの動作の概要を示す図。
【図１７】本発明の実施形態の転置処理部４の回路構成
を示す図。
を示す図。
【図１８】従来の第１の処理タイミングを示す図。
【図１９】従来の第２の処理タイミングを示す図。
【図２０】従来の第３の処理タイミングを示す図。
１ ・・・ 入力処理部， ２ ・・・ ８点直交変換処理部， ３ ・・・ 出力処理部， ４ ・・・ 転置処理部， ５ ・・・ 制御部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B057 CA08 CA12 CA16 CB08 CB12 CB18 CG02 CH05 CH08 CH11 CH18 5C059 KK06 KK50 MA23 SS02 SS12 UA02 UA37 5C078 BA57 CA26 CA27 CA32 5J064 AA02 AA04 BA16 BC03 BC25 BD01 9A001 BB02 EE02 GG01
Claims (4)
- 【請求項１】 入力された８×８画素の画像信号の８画
素単位ごとに１次元目と２次元目を転置する手段と、転
置手段の出力に対して離散コサイン変換処理する手段と
を具備したことを特徴とする離散コサイン変換処理装
置。 - 【請求項２】 入力された８×８つのＤＣＴ変換係数群
の８つの係数毎に１次元目と２次元目を転置する手段
と、転置手段の出力に対して逆離散コサイン変換処理す
る手段とを具備したことを特徴とする逆離散コサイン変
換処理装置。 - 【請求項３】 単一の８点変換処理回路により、１次元
目と２次元目の処理を８点単位で交互に切り換えて、８
×８点の離散コサイン変換処理または逆離散コサイン変
換処理を行なう事を特徴とする離散コサイン変換処理装
置または逆離散コサイン変換処理装置。 - 【請求項４】 単一のＮ点変換処理回路により、１次元
目と２次元目の処理をＮ点単位で交互に切り換えて、Ｎ
×Ｎ点の直交変換処理の行なう事を特徴とする直交変換
処理装置。
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