JPH1091615A - 離散コサイン変換／逆変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＣＴ／ＩＤＣＴ処理での累積加算回路の個
数を削減する。 【解決手段】 入力される画像空間データあるいは変換
係数データを入力レジスタ部２で必要数の１／２ずつの
データに分けて第１，第２のデータの時分割の配列と
し、ＤＣＴのときには、バタフライ演算部３，ビット分
割部５で夫々を処理した後、乗算部６で第１，第２のデ
ータ毎に変換係数を乗算し、累積加算部７で第１，第２
のデータについて累積加算を行ない、出力レジスタ部１
０で変換係数データを得る。また、ＩＤＣＴのときに
は、ビット分割部５で夫々を処理した後、乗算部６で第
１，第２のデータ毎に逆変換係数を乗算し、累積加算部
７で第１，第２のデータについて累積加算を行ない、バ
タフライ演算部８で処理した後、出力レジスタ部１０で
ＩＤＣＴデータを得る。累積加算部７は第１，第２のデ
ータのデータ数だけあればよく、その個数を半減でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル画像デ
ータなどの情報量圧縮に用いられる離散コサイン変換／
逆変換装置に関する。

【０００２】

【従来の技術】ディジタル画像データなどの情報量圧縮
のための変換方式として、離散コサイン変換法及び逆変
換法（Discrete Cosine Transform, Inverse Discrete
CosineTransform：以下、夫々ＤＣＴ，ＩＤＣＴとい
う）が知られている。ＤＣＴは周波数変換法の一種であ
り、画像空間上のエネルギーを周波数空間上のエネルギ
ーに変換することができる。特に、低周波成分に大きな
値を集中させることができるので、高周波成分を落とす
操作を行なうことにより、効率良く情報量の圧縮を実現
することが可能となる。ＩＤＣＴはその逆変換にあた
り、周波数空間上のエネルギーを画像空間上のエネルギ
ーに変換する。例えば、動画像符号化方式の国際標準で
あるＭＰＥＧ（Moving Picture Experts Group）方式に
おいても、変換方式としてＤＣＴ／ＩＤＣＴが採用され
ている。

【０００３】図３はＭＰＥＧ方式を用いた動画像符号化
装置の一従来例を示すブロック図である。

【０００４】同図において、入力端子４１から入力され
た画像データは、減算器４２で参照画データとの差分が
とられる。この差分データの８×８画素のブロック単位
に対し、ＤＣＴ回路４３でＤＣＴが施される。量子化回
路４４では、このＤＣＴによる係数データに対して、高
周波成分をカットするような操作が行なわれる。符号化
処理としては、量子化後の係数データが可変長符号化回
路４９で可変長符号化され、バッファ５０を介して出力
端子５１から出力されるが、これとは別に、参照画生成
のために、局所復号が行なわれる。即ち、量子化された
係数データは逆量子化回路４５で量子化回路４４の逆処
理がなされ、ＩＤＣＴ回路４６でＩＤＣＴが施されて差
分データに復号される。この差分データは、加算器４７
でフレームメモリ４８に記憶されていた参照画データと
加算されて、このフレームメモリ４８に記憶され、局所
復号が成立する。

【０００５】一般に、Ｎ×Ｎ（但し、Ｎは自然数）画素
の画像ブロックを単位とした２次元ＤＣＴ／ＩＤＣＴで
は、まず、行方向にＮ回の１次元ＤＣＴ／ＩＤＣＴが行
なわれ、同じ行に変換結果あるいは逆変換結果を戻し、
続いて、列方向にＮ回の１次元ＤＣＴ／ＩＤＣＴが行な
われ、同様に、同じ列に変換結果あるいは逆変換結果が
戻される。以上の演算により、Ｎ×Ｎ個の２次元ＤＣＴ
／ＩＤＣＴの結果を得ることができる。

【０００６】例えば、Ｎ＝８の場合、１次元ＤＣＴは次
の数１の行列式で表わされる。

【０００７】

【数１】

【０００８】但し、Ｘ０〜Ｘ７は入力値、Ｙ０〜Ｙ７は
１次元ＤＣＴの変換結果であり、また、Ｃｉは次の数２
によって表わされる値である。

【０００９】

【数２】

【００１０】さらに、１次元ＩＤＣＴは、次の数３の行
列式で表わされる。

【００１１】

【数３】

【００１２】つまり、２次元ＤＣＴ／ＩＤＣＴを行なう
ためには、上記行列式に基づく演算を効率良く行なえる
ような回路構成を実現することが必要がある。

【００１３】そのような離散コサイン変換／逆変換装置
に関しては、多数の発明がなされており、例えば、特開
平２−１７３８７０号公報や特開平４−１７４６４号公
報，米国特許明細書第４７９１５９８号などに記載され
ている。

【００１４】

【発明が解決しようとする課題】ところで、上記従来技
術では、ＲＯＭテーブルの共用などにより、ＤＣＴ及び
ＩＤＣＴを同一の回路上で実現した離散コサイン変換／
逆変換装置が提案されている。これらの装置では、前述
のように、数１あるいは数３による行列式で表わされる
変換係数あるいは逆変換係数を入力データに掛けたもの
の総和をとる積和演算が必要であり、入力された画像空
間データあるいは変換係数データの数に対して同数の変
換結果あるいは逆変換結果を得るために、それと同数の
累積加算回路を必要としていた。

【００１５】また、図３に示したような動画像の符号化
処理では、局所復号という処理が含まれるため、ＤＣＴ
とＩＤＣＴをある動作周波数の下で間に合うように、同
時に処理する必要がある。ＤＣＴとＩＤＣＴでは、行列
演算として同様の処理をする部分が多いので、前述のよ
うに、回路の共通化を図ることが考えられるが、処理量
と時間的な制限によっては別個に回路を持ち、並列に処
理を行なわなければならないことがある。その場合に、
回路規模の増大を如何に抑えて、効率の良い回路構成を
どのように行なうかということについては、これまで特
に考慮されていなかった。

【００１６】本発明は、かかる点に鑑みてなされたもの
であって、その目的は、累積加算回路の必要個数を入力
データの数よりも少なくすることができ、回路規模を大
幅に削減することができるようにした離散コサイン変換
／逆変換装置を提供することにある。

【００１７】本発明の他の目的は、処理時間の制限にも
かかわらず、ＤＣＴ変換と逆ＤＣＴ変換での回路の共通
化を図ることができるようにした離散コサイン変換／逆
変換装置を提供することにある。

【００１８】

【課題を解決するための手段】上記数１は、次の数４の
ように変形されることが知られている。

【００１９】

【数４】

【００２０】つまり、Ｎ＝８の１次元ＤＣＴは、結果と
して、次の数５，６のような演算で実現できる。

【００２１】

【数５】

【００２２】

【数６】

【００２３】また、同様にして、上記数３は、次の数７
のように変形されることが知られている。

【００２４】

【数７】

【００２５】つまり、Ｎ＝８の１次元ＩＤＣＴは、次の
数８，９のような演算で実現することができる。

【００２６】

【数８】

【００２７】

【数９】

【００２８】以上のことからして、上記数１，数３の行
列式の演算を実現するためには、数５，数６あるいは数
８，数９に基づいた演算を実現すればよく、そのため
に、入力される画像空間データあるいは変換係数データ
を必要数の半分づつ入力するような構成とし、さらに、
行列演算のための乗算を時分割で行なうような構成とす
る。

【００２９】また、バタフライ演算部の前段に２段のレ
ジスタを挿入する。これにより、入力された画像空間デ
ータあるいは変換係数データの数に対して同数の変換結
果あるいは逆変換結果を得るために、その半数の累積加
算回路で離散コサイン変換／逆変換装置を構成すること
を可能とする。

【００３０】さらに、時間的な制限に対応してＤＣＴ及
びＩＤＣＴを並列に処理するように構成し、さらに、転
置用のメモリを兼用するように構成して、このメモリへ
のデータの書込み順やこのメモリからの読出し順を操作
することにより、回路規模の削減を図る。

【００３１】

【発明の実施の形態】以下、図面を用いて本発明の実施
形態について説明する。

【００３２】図１は本発明による離散コサイン変換／逆
変換装置の第１の実施形態を示すブロック図であって、
１４は１次元ＤＣＴ／ＩＤＣＴ回路、１５は転置ＲＡＭ
（Random Access Memory）、１６は１次元ＤＣＴ／ＩＤ
ＣＴ回路である。

【００３３】この実施形態では、図３に示した動画像符
号化装置に対応した変換／逆変換装置として、画像デー
タに対して２次元のＤＣＴ／ＩＤＣＴの演算が可能な構
成となっており、図２に示すように、図３におけるＤＣ
Ｔ回路４３とＩＤＣＴ回路４６を１つの離散コサイン変
換／逆変換装置回路１３で実現している。特に、以下で
は、処理ブロック単位をＮ×Ｎ画素とし、Ｎ＝８の場合
について説明する。

【００３４】図１において、１次元ＤＣＴ／ＩＤＣＴ回
路１４，１６は夫々、１次元のＤＣＴとＩＤＣＴとを演
算できる構成となっている。転置ＲＡＭ１５は１ブロッ
ク分の容量を持ち、１次元ＤＣＴ／ＩＤＣＴ回路１４に
より計算された１次元目（行方向）の１次元ＤＣＴ／Ｉ
ＤＣＴの結果を一旦記憶し、かつその読出し順序を２次
元目（列方向）に変えて１次元ＤＣＴ／ＩＤＣＴ回路１
６に供給するためのものである。１次元ＤＣＴ／ＩＤＣ
Ｔ回路１６は、転置ＲＡＭ１５から読み出されたデータ
に対して２次元目（列方向）の１次元ＤＣＴ／ＩＤＣＴ
を行ない、最終的に、２次元ＤＣＴ／ＩＤＣＴを完了さ
せるものである。

【００３５】図２は図１における１次元ＤＣＴ／ＩＤＣ
Ｔ回路１４，１６の一具体例を示す構成図であって、１
は入力端子、２は入力レジスタ、３はバタフライ演算
部、４は切替部、５はビット分割部、６は乗算部、７は
累積加算部、８はバタフライ演算部、９は切替部、１０
は出力レジスタ、１１は出力端子、１２はＤＣＴ／ＩＤ
ＣＴ切替えフラグである。なお、２３〜２６，２８〜３
２は夫々データを示す。

【００３６】同図において、入力端子１から入力された
Ｎ（＝８）個の入力データは、入力レジスタ２によって
一時記憶された後、所定の順番でＮ／２（＝４）個ずつ
データ２２ａ〜２２ｄ，データ２３ａ〜２３ｄとして読
み出され、データ２２ａ〜２２ｄは直接、また、データ
２３ａ〜２３ｄはバタフライ演算部３でバタフライ演算
が施されて、データ２４ａ〜２４ｄとして夫々切替部４
に供給される。ここで、データ２２ａ〜２２ｄとデータ
２３ａ〜２３ｄは同じデータであることはいうまでもな
い。

【００３７】切替部４は、ＤＣＴ／ＩＤＣＴ切替えフラ
グ１２により、ＤＣＴの場合、データ２４ａ〜２４ｄ
を、ＩＤＣＴの場合、データ２２ａ〜２２ｄを夫々選択
する。即ち、入力レジスタ２から読み出されるＮ／２個
のデータは、ＤＣＴの場合、バタフライ演算部３でバタ
フライ演算が施され、ＩＤＣＴの場合、このバタフライ
演算が施されない。

【００３８】切替部４から出力されるデータ２５ａ〜２
５ｄは、ビット分割部５でビット分割された後、下位ビ
ットから順にマルチプレクスされ、シリアルなデータ２
６として乗算部６に転送される。乗算部６では、かかる
データ２６に対して、上記の数５，数６、即ち、

【００３９】

【数５】

【００４０】

【数６】

【００４１】あるいは数８，数９、即ち、

【００４２】

【数８】

【００４３】

【数９】

【００４４】に応じた乗算処理がなされ、その結果得ら
れるデータ２８ａ〜２８ｄを累積加算部７で加算してい
く。

【００４５】累積加算部７から出力されるデータ２９ａ
〜２９ｈはバタフライ演算部８でバタフライ演算が施さ
れて切替部９に供給され、また、累積加算部７から出力
されるデータ３０ａ〜３０ｈは直接切替部９に供給され
る。これらデータ２９ａ〜２９ｈとデータ３０ａ〜３０
ｈとは同じデータであることはいうまでもない。切替部
９はＤＣＴ／ＩＤＣＴ切替えフラグ１２によって切り替
えられ、ＤＣＴの場合には、データ３０ａ〜３０ｈを選
択し、ＩＤＣＴの場合には、バタフライ演算が施された
データ３１ａ〜３１ｈを選択する。即ち、ＤＣＴの場
合、データはバタフライ演算が施されず、ＩＤＣＴの場
合、データはバタフライ演算が施されることになる。

【００４６】切替部９の出力データ３２ａ〜３２ｈは、
出力レジスタ１０に一旦記憶された後、１次元ＤＣＴ／
ＩＤＣＴの結果として出力端子１１から順次出力され
る。

【００４７】以上の構成により、Ｎ個の入力データに対
して、その半分のＮ／２個ずつ時分割に各処理がなされ
ることが可能となっている。

【００４８】図４は図２における入力レジスタ部２の一
具体例を示すブロック図であって、２０１〜２０８はレ
ジスタである。また、図５（ａ）はこの具体例の各部の
データを示すタイミング図であって、図４に対応するデ
ータには同一符号を付けている。なお、図５（ａ）にお
けるＡ０〜Ａ７はＤＣＴのときとＩＤＣＴのときのデー
タを総称するデータであって、かかる変換時のデータと
データＡ０〜Ａ７との対応を図５（ｂ）に示す。

【００４９】図４及び図５において、８個のデータＡ
１，Ａ２，……，Ａ７はクロックに同期して入力され、
レジスタ２０１で夫々４クロック分シフトされて出力さ
れる。従って、レジスタ２０１で４クロック周期だけ遅
延される。レジスタ２０１から出力されるデータは、さ
らに、レジスタ２０２，２０３，２０４で、同様に、４
クロック周期ずつ順次遅延される。

【００５０】また、レジスタ２０１，２０２，２０３，
２０４の出力データは、このようにしてデータＡ３，Ａ
２，Ａ１，Ａ０のタイミングが揃った時点で夫々レジス
タ２０５，２０６，２０７，２０８にラッチされ、同様
にして、次の４個のデータＡ７，Ａ６，Ａ５，Ａ４のタ
イミングが揃うまでの４クロック周期の期間、出力され
る。

【００５１】このようにして、入力される８個のデータ
Ａ０〜Ａ７について、最初の４個の入力データＡ０，Ａ
１，Ａ２，Ａ３がレジスタ２０８，２０７，２０６，２
０５から４クロック周期の期間パラレルに出力され、次
いで、同様にして、次の４個の入力データＡ４，Ａ５，
Ａ６，Ａ７がレジスタ２０８，２０７，２０６，２０５
から４クロック周期の期間パラレルに出力される。

【００５２】かかるパラレルデータが入力レジスタ部２
の出力データ２２ａ〜２２ｄ，２３ａ〜２３ｄである。

【００５３】データＡ０〜Ａ７は、ＤＣＴの場合には、
図５（ｂ）に示すように、先の数５，数６での画素デー
タＸ０〜Ｘ７であり、ＩＤＣＴの場合には、先の数８，
数９での１次元ＤＣＴの変換結果のデータＹ０〜Ｙ７で
ある。

【００５４】そこで、ＤＣＴの場合には、入力レジスタ
部２の出力データ２２ａ〜２２ｄ，２３ａ〜２３ｄとし
て、レジスタ２０５〜２０８から夫々画素データＸ３，
Ｘ２，Ｘ１，Ｘ０がパラレルに４クロック周期の期間得
られ、次いで、４個のデータＸ４，Ｘ５，Ｘ６，Ｘ７
が、同様に、パラレルに４クロック周期の期間得られ
る。この場合には（即ち、ＤＣＴの場合には）、図２で
説明したように、出力データ２３ａ〜２３ｄが有効とな
る。

【００５５】ＩＤＣＴの場合には、入力レジスタ部２の
出力データ２２ａ〜２２ｄ，２３ａ〜２３ｄとして、レ
ジスタ２０５〜２０８から４個のデータＹ６，Ｙ４，Ｙ
２，Ｙ０がパラレルに４クロック周期の期間得られ、次
いで、４個のデータＹ７，Ｙ５，Ｙ３，Ｙ１が、同様
に、パラレルに４クロック周期の期間得られる。この場
合には（即ち、ＩＤＣＴの場合には）、図２で説明した
ように、出力データ２２ａ〜２２ｄが有効となる。

【００５６】図６は図２でのバタフライ演算部３の一具
体例を示すブロック図であって、３０１〜３０４はレジ
スタ、３０５〜３０８は加算器、３０９〜３１２は減算
器、３１３〜３１６はレジスタ、３１７〜３２０はセレ
クタである。また、図７はこの具体例の各部のデータを
示すタイミング図であって、図６に対応するデータには
同一符号を付けている。

【００５７】このバタフライ演算部３は、ＤＣＴのとき
にのみ有効とされる。先に説明したように、ＤＣＴでは
先の数５，数６に示す行列演算によってなされるもので
あるが、この際の行列演算は、画素データＸ０〜Ｘ７の
差，和、即ち、Ｘ０±Ｘ７，Ｘ１±Ｘ６，Ｘ２±Ｘ５，
Ｘ３±Ｘ４についてなされる。バタフライ演算部３は、
数５，数６の行列演算に先立ち、かかる画素データＸ０
〜Ｘ７の差，和のデータを求めるものである。

【００５８】図６，図７において、入力レジスタ部２
（図４）の４個の出力データ２３ａ，２３ｂ，２３ｃ，
２３ｄが入力データとして、４クロック周期毎に、この
４周期の期間ずつ同時に供給される。ここで、入力デー
タ２３ａとしてデータＸ３が、入力データ２３ｂとして
データＸ２が、入力データ２３ｃとしてデータＸ１が、
入力データ２３ｄとしてデータＸ０が夫々パラレルに供
給されると、これらデータＸ３，Ｘ２，Ｘ１，Ｘ０は夫
々、加算器３０５〜３０８と減算器３０９〜３１２に供
給されるとともに、レジスタ３０１〜３０４にも供給さ
れて、４クロック周期に等しい周期のクロック（以下、
これを分周クロックというが、この分周クロックは、周
期が図７に示すクロックの周期の４倍であるというだけ
であり、必ずしもこのクロックを分周して得られたもの
ではない）でラッチされる。

【００５９】次に、このデータＸ３，Ｘ２，Ｘ１，Ｘ０
よりも４クロック周期だけ遅れて、データＸ４，Ｘ５，
Ｘ６，Ｘ７が入力データ２３ａ，２３ｂ，２３ｃ，２３
ｄとして供給され、夫々加算器３０５〜３０８と減算器
３０９〜３１２に供給されるが、これとともに、レジス
タ３０１，３０２，３０３，３０４にラッチされたデー
タＸ３，Ｘ２，Ｘ１，Ｘ０が出力されて、夫々加算器３
０５〜３０８と減算器３０９〜３１２に同じに供給され
る。これにより、加算器３０５，３０６，３０７，３０
８からは夫々、和データ(X3+X4)，(X2+X5)，(X1+X6)，
(X0+X7)が出力され、減算器３０９，３１０，３１１，
３１２からは夫々、差データ(X3-X4)，(X2-X5)，(X1-X
6)，(X0-X7)が出力される。

【００６０】これら和データ(X3+X4)，(X2+X5)，(X1+X
6)，(X0+X7)は直接セレクタ３１７，３１８，３１９，
３２０に供給され、差データ(X3-X4)，(X2-X5)，(X1-X
6)，(X0-X7)は、４クロック周期の分周クロックでレジ
スタ３１３〜３１６にラッチされ、４クロック周期だけ
遅延されてセレクタ３１７，３１８，３１９，３２０に
供給される。これにより、これら和，差データは、同時
に生成されるが、図７に示すように、４クロック周期分
タイミングがずれることになる。

【００６１】これらセレクタ３１７，３１８，３１９，
３２０は、加算器３０５，３０６，３０７，３０８から
和データ(X3+X4)，(X2+X5)，(X1+X6)，(X0+X7)が出力さ
れると、これらを選択してデータ２４ａ，２４ｂ，２４
ｃ，２４ｄとして出力し、次に、レジスタ３１３，３１
４，３１５，３１６から差データ(X3-X4)，(X2-X5)，(X
1-X6)，(X0-X7)が出力されると、これを選択してデータ
２４ａ，２４ｂ，２４ｃ，２４ｄとして出力する。

【００６２】このようにして、このバタフライ演算部３
により、先の数５，数６での右辺の和データと差データ
が得られることになる。これら和データと差データは、
図２で説明したように、ＤＣＴのとき、切替部４で選択
され、データ２５ａ〜２５ｄとしてビット分割部５に供
給される。

【００６３】図８はかかるビット分割部５の一具体例を
示すブロック図であって、５０１〜５０４はセレクタ、
５０５はマルチプレクサである。また、図９（ａ）はこ
の具体例の各部の信号を示すタイミング図であって、図
８に対応する信号には同一符号を付けている。なお、図
９において、Ｄ０〜Ｄ７は切替部４（図２）から供給さ
れるデータを示し、これらとＤＣＴ／ＩＤＣＴとでの入
力データ２５ａ，２５ｂ，２５ｃ，２５ｄとの対応を図
９（ｂ）で示している。

【００６４】先に示した数５によると、バタフライ演算
部３（図６）で得られた和データ(X0+X7),(X1+X6),(X2+
X5),(X3+X4)は、４回繰り返し演算されることになる。
数６によると、同様にして、バタフライ演算部３で得ら
れた差データ(X0-X7),(X1-X6),(X2-X5),(X3-X4)も、４
回繰り返し演算されることになる。ビット分割部４は、
この和データ(X0+X7),(X1+X6),(X2+X5),(X3+X4)を４回
繰り返し生成し、この差データ (X0-X7),(X1-X6),(X2-X
5),(X3-X4)を４回繰り返し生成するためのものである。

【００６５】図８及び図９において、バタフライ演算部
３からのデータ２５ｄ，２５ｃ，２５ｂ，２５ａが入力
データD3,D2,D1,D0として供給され、これらが夫々和デ
ータ(X0+X7),(X1+X6),(X2+X5),(X3+X4) であると、これ
らは夫々セレクタ５０４，５０３，５０２，５０１に供
給される。

【００６６】ここで、 a＝(X0+X7),b＝(X1+X6),c＝(X2+X5),d＝(X3+X4) とし、これら和データａ，ｂ，ｃ，ｄが夫々４Ｍ（但
し、Ｍは１以上の整数）ビットからなり、最下位ビット
を“０”、最上位ビットを“４Ｍ−１”として、これら
を４分割し、和データａ，ｂ，ｃ，ｄでの ビット“０”〜“Ｍ−１”の部分をデータａ０，ｂ０，
ｃ０，ｄ０ ビット“Ｍ”〜“２Ｍ−１”の部分をデータａ１，ｂ
１，ｃ１，ｄ１ ビット“２Ｍ”〜“３Ｍ−１”の部分をデータａ２，ｂ
２，ｃ２，ｄ２ ビット“３Ｍ”〜“４Ｍ−１”の部分をデータａ３，ｂ
３，ｃ３，ｄ３ とすると、セレクタ５０４では、和データ(X0+X7)をａ
０，ａ１，ａ２，ａ３、セレクタ５０３では、和データ
(X1+X6)をｂ０，ｂ１，ｂ２，ｂ３に、セレクタ５０２
では、和データ(X2+X5)をｃ０，ｃ１，ｃ２，ｃ３に、
セレクタ５０１では、和データ(X3+X4)をｄ０，ｄ１，
ｄ２，ｄ３に夫々ビット分割される。

【００６７】そして、まず、１クロック周期の間に、セ
レクタ５０４が部分データａ０を、セレクタ５０３が部
分データｂ０を、セレクタ５０２が部分データｃ０を、
セレクタ５０１が部分データｄ０を夫々その順に選択
し、これらがマルチプレクサ５０５で合成されて出力デ
ータ２６となる。この出力データ２６がデータE0(0)で
あり、 E0(0)＝a0 (+) b0 (+) c0 (+) d0 と表わし、和データ(X0+X7),(X1+X6),(X2+X5),(X3+X4)
夫々の下位Ｍビット“０”〜“Ｍ−１”からなるもので
ある。なお、（＋）は、和を表わすのではなく、順番に
配列されていることを表わしている。

【００６８】次の１クロック周期の期間では、セレクタ
５０４が部分データａ１を、セレクタ５０３が部分デー
タｂ１を、セレクタ５０２が部分データｃ１を、セレク
タ５０１が部分データｄ１をその順に選択し、これによ
り、出力データ２６として、 E0(1)＝a1 (+) b1 (+) c1 (+) d1 が得られ、同様にして、さらに次の１クロック周期の期
間では、 E0(2)＝a2 (+) b2 (+) c2 (+) d2 が得られ、さらに次の１クロック周期の期間では、 E0(3)＝a3 (+) b3 (+) c3 (+) d3 が得られる。

【００６９】なお、データE0(0)，データE0(1)，データ
E0(2)，データE0(3)はシリアルデータであり、このた
め、各部分データa0〜a3，b0〜b3，c0〜c3，d0〜d3も、
セレクタ５０１〜５０４から選択される際、その下位ビ
ットから順に配列されてなるものである。

【００７０】差データ(X0-X7),(X1-X6),(X2-X5),(X3-X
4)についても同様であって、ここで、ｅ＝(X0-X7)，ｆ
＝(X1-X6)，ｇ＝(X2-X5)，ｈ＝(X3-X4)とし、これらの
差データｅ，ｆ，ｇ，ｈが夫々４Ｍ（但し、Ｍは１以上
の整数）ビットからなり、最下位ビットを“０”、最上
位ビットを“４Ｍ−１”として、これらを４分割し、差
データｅ，ｆ，ｇ，ｈでの ビット“０”〜“Ｍ−１”の部分をデータｅ０，ｆ０，
ｇ０，ｈ０ ビット“Ｍ”〜“２Ｍ−１”の部分をデータｅ１，ｆ
１，ｇ１，ｈ１ ビット“２Ｍ”〜“３Ｍ−１”の部分をデータｅ２，ｆ
２，ｇ２，ｈ２ ビット“３Ｍ”〜“４Ｍ−１”の部分をデータｅ３，ｆ
３，ｇ３，ｈ３ とすると、セレクタ５０４では、差データ(X0-X7)をｅ
０，ｅ１，ｅ２，ｅ３、セレクタ５０３では、差データ
(X1-X6)をｆ０，ｆ１，ｆ２，ｆ３に、セレクタ５０２
では、差データ(X2-X5)をｇ０，ｇ１，ｇ２，ｇ３に、
セレクタ５０１では、差データ(X3-X4)をｈ０，ｈ１，
ｈ２，ｈ３に夫々ビット分割される。

【００７１】そして、同様にして、出力データ２６とし
て、１クロック周期の期間ずつシリアルのデータ E1(0)＝e0 (+) f0 (+) g0 (+) h0 E1(1)＝e1 (+) f1 (+) g1 (+) h1 E1(2)＝e2 (+) f2 (+) g2 (+) h2 E1(3)＝e3 (+) f3 (+) g3 (+) h3 を得る。

【００７２】また、ＩＤＣＴの場合には、上記数８の演
算のためのデータＹ０，Ｙ２，Ｙ４，Ｙ６が、データＤ
３，Ｄ２，Ｄ１，Ｄ０として、４クロック周期の期間パ
ラレルに入力され、次に、数９の行列演算のためのデー
タＹ１，Ｙ３，Ｙ５，Ｙ７が、データＤ７，Ｄ６，Ｄ
５，Ｄ４として、４クロック周期の期間パラレルに入力
される。

【００７３】まず、データＹ０，Ｙ２，Ｙ４，Ｙ６が入
力されるときには、ａ＝Ｙ０，ｂ＝Ｙ２，ｃ＝Ｙ４，ｄ
＝Ｙ６として、先の和データ(X0+X7),(X1+X6),(X2+X5),
(X3+X4)と同様に、夫々ａ０〜ａ３，ｂ０〜ｂ３，ｃ０
〜ｃ３，ｄ０〜ｄ３にビット分割され、出力データ２６
として、１クロック周期の期間ずつシリアルのデータ E0(0)＝a0 (+) b0 (+) c0 (+) d0 E0(1)＝a1 (+) b1 (+) c1 (+) d1 E0(2)＝a2 (+) b2 (+) c2 (+) d2 E0(3)＝a3 (+) b3 (+) c3 (+) d3 が生成される。

【００７４】次に、データＹ１，Ｙ３，Ｙ５，Ｙ７が入
力されたときには、ｅ＝Ｙ１，ｆ＝Ｙ３，ｇ＝Ｙ５，ｈ
＝Ｙ７として、先の差データ(X0-X7),(X1-X6),(X2-X5),
(X3-X4)と同様に、夫々ｅ０〜ｅ３，ｆ０〜ｆ３，ｇ０
〜ｇ３，ｈ０〜ｈ３にビット分割され、出力データ２６
として、１クロック周期の期間ずつシリアルのデータ E1(0)＝e0 (+) f0 (+) g0 (+) h0 E1(1)＝e1 (+) f1 (+) g1 (+) h1 E1(2)＝e2 (+) f2 (+) g2 (+) h2 E1(3)＝e3 (+) f3 (+) g3 (+) h3 が生成される。

【００７５】このようにして生成されたビット分割部５
の出力データ２６は乗算部６（図２）に供給され、数
５，数６の演算、数８，数９の演算が行なわれる。

【００７６】図１０は図２における乗算部６の一具体例
を示すブロック図であって、６０１〜６０８はＲＯＭ
（Read Only Memory）、６０９〜６１２は加算器であ
る。また、図１１（ａ）はこの具体例の動作を示すタイ
ミング図であって、図１０に対応する信号には同一符号
を付けており、図１１（ｂ）は同図（ａ）での各データ
の関係を示している。

【００７７】この具体例は、図８及び図９で説明したビ
ット分割部５からのデータ２６、即ち、データE0(1)〜E
0(3)，E1(0)〜E1(3)について、ＤＣＴの場合には、先の
数５及び数６の行列演算を行ない、ＩＤＣＴの場合に
は、先の数８、数９の行列演算を行なうものであって、
この演算のためにＲＯＭ（Read Only Memory）を利用す
る。

【００７８】なお、図１１（ａ）において、E0(1)〜E0
(3)，E1(0)〜E1(3)は先の図８に示したビット分割部５
で得られたデータである。また、図１１（ｂ）におい
て、Ｃ１〜Ｃ７は先の数５，数６，数８，数９での係数
であり、データａ〜ｈも、図８に示したビット分割部５
の場合と同様、ＤＣＴの場合には、 a＝X0+X7,b＝X1+X6,c＝X2+X5,d＝X3+X4 e＝X0-X7,f＝X1-X6,g＝X2-X5,h＝X3-X4 とし、ＩＤＣＴの場合には、 ａ＝Ｙ０，ｂ＝Ｙ２，ｃ＝Ｙ４，ｄ＝Ｙ６， ｅ＝Ｙ１，ｆ＝Ｙ３，ｇ＝Ｙ５，ｈ＝Ｙ７ としている。

【００７９】次に、この具体例の動作を説明する。

【００８０】図１０及び図１１において、まず、ＤＣＴ
の場合について説明すると、ビット分割部５から入力デ
ータ２６として、最初に、データE0(0)、即ち、 E0(0)＝a0 (+) b0 (+) c0 (+) d0 が供給される。その内の先頭から２Ｍビット、即ち、デ
ータa0(+)b0がＲＯＭ６０１，６０３，６０５，６０７
で作用し、図１１（ｂ）でＦ０，Ｆ２，Ｆ４，Ｆ６とし
て示すように、ＲＯＭ６０１から、出力２７ａとして、
F0(0)＝C4・a0 (+) C4・b0が、ＲＯＭ６０３から、出力２
７ｃとして、F2(0)＝C2・a0 (+) C6・b0が、ＲＯＭ６０５
から、出力２７ｅとして、F4(0)＝C4・a0 (+) -C4・b0
が、ＲＯＭ６０７から、出力２７ｇとして、F6(0)＝C6・
a0 (+) -C2・b0が夫々得られる。また、データE0(0)の内
の残りの２Ｍビット、即ち、データｃ0(+)ｄ0がＲＯＭ
６０２，６０４，６０６，６０８で作用し、同様にし
て、ＲＯＭ６０２から、出力２７ｂとして、F1(0)＝ C4
・c0 (+) C4・d0が、ＲＯＭ６０４から、出力２７ｄとし
て、F3(0)＝-C6・c0 (+) -C2・d0が、ＲＯＭ６０６から、
出力２７ｆとして、F5(0)＝-C4・c0 (+) C4・d0が、ＲＯ
Ｍ６０８から、出力２７ｈとして、F7(0)＝ C2・c0 (+)
-C6・d0が夫々得られる。

【００８１】ＲＯＭ６０１，６０２の出力データ２７
ａ，２７ｂは加算器６０９で合成されて、図１１（ｂ）
に G0 として示すように、 G0(0)＝F0(0) (+) F1(0)＝C4・a0 (+) C4・b0 (+) C4・c0 (+) C4・d0 が出力データ２８ａとして得られる。これは、和データ
(X0+X7),(X1+X6),(X2+X5),(X3+X4)のビット“０”〜
“Ｍ−１”の部分データに夫々、数５の演算での第１行
の変換係数Ｃ４を乗じたものの配列である。

【００８２】同様にして、ＲＯＭ６０３，６０４の出力
データ２７ｃ，２７ｄは加算器６１０で、ＲＯＭ６０
５，６０６の出力データ２７ｅ，２７ｆは加算器６１１
で、ＲＯＭ６０７，６０８の出力データ２７ｇ，２７ｈ
は加算器６１２で夫々合成され、同様にして、 G1(0)＝F2(0) (+) F3(0)＝C2・a0 (+) C6・b0 (+) -C6・c0 (+) -C2・d0 G2(0)＝F4(0) (+) F5(0)＝C4・a0 (+) -C4・b0 (+) -C4・c0 (+) C4・d0 G3(0)＝F6(0) (+) F7(0)＝C6・a0 (+) -C2・b0 (+) C2・c0 (+) -C6・d0 が夫々出力データ２８ｂ，２８ｃ，２８ｄとして得られ
る。これは、上記和データのビット“０”〜“Ｍ-１”
の部分データに夫々、数５の演算での第２行，第３行，
第４行の変換係数Ｃｉを乗じたものの配列である。

【００８３】次に、データE0(1)、即ち、E0(1)＝a1 (+)
b1 (+) c1 (+) d1が入力されると、同様にして、上記
和データのビット“Ｍ”〜“２Ｍ-１”の部分データに
夫々、数５の演算での各の変換係数Ｃｉを乗じたものの
配列である、 G0(1)＝F0(1) (+) F1(1)＝C4・a1 (+) C4・b1 (+) C4・c1 (+) C4・d1 G1(1)＝F2(1) (+) F3(1)＝C2・a1 (+) C6・b1 (+) -C6・c1 (+) -C2・d1 G2(1)＝F4(1) (+) F5(1)＝C4・a1 (+) -C4・b1 (+) -C4・c1 (+) C4・d1 G3(1)＝F6(1) (+) F7(1)＝C6・a1 (+) -C2・b1 (+) C2・c1 (+) -C6・d1 が出力データ２８ａ，２８ｂ，２８ｃ，２８ｄとして得
られる。

【００８４】以下、同様にして、データE0(2)が入力さ
れると、 G0(2)＝F0(2) (+) F1(2)＝C4・a2 (+) C4・b2 (+) C4・c2 (+) C4・d2 G1(2)＝F2(2) (+) F3(2)＝C2・a2 (+) C6・b2 (+) -C6・c2 (+) -C2・d2 G2(2)＝F4(2) (+) F5(2)＝C4・a2 (+) -C4・b2 (+) -C4・c2 (+) C4・d2 G3(2)＝F6(2) (+) F7(2)＝C6・a2 (+) -C2・b2 (+) C2・c2 (+) -C6・d2 が出力データ２８ａ，２８ｂ，２８ｃ，２８ｄとして得
られ、データE0(3)が入力されると、 G0(3)＝F0(3) (+) F1(3)＝C4・a3 (+) C4・b3 (+) C4・c3 (+) C4・d3 G1(3)＝F2(3) (+) F3(3)＝C2・a3 (+) C6・b3 (+) -C6・c3 (+) -C2・d3 G2(3)＝F4(3) (+) F5(3)＝C4・a3 (+) -C4・b3 (+) -C4・c3 (+) C4・d3 G3(3)＝F6(3) (+) F7(3)＝C6・a3 (+) -C2・b3 (+) C2・c3 (+) -C6・d3 が出力データ２８ａ，２８ｂ，２８ｃ，２８ｄとして得
られる。

【００８５】次に、差データ(X0-X7),(X1-X6),(X2-X5),
(X3-X4)に対するデータ E1(0),E1(1),E1(2),E1(3)が順
に供給されるが、これについても同様の処理が、数６の
係数を用いて行なわれ、データE1(0)が入力されると、
夫々出力データ２８ａ，２８ｂ，２８ｃ，２８ｄとして G4(0)＝F8(0) (+) F9(0)＝C1・e0 (+) C3・f0 (+) C5・g0 (+) C7・h0 G5(0)＝F10(0) (+) F11(0)＝C3・e0 (+) -C7・f0 (+) -C1・g0 (+) -C5・h0 G6(0)＝F12(0) (+) F13(0)＝C5・e0 (+) -C1・f0 (+) C7・g0 (+) C3・h0 G7(0)＝F14(0) (+) F15(0)＝C7・e0 (+) -C5・f0 (+) C3・g0 (+) -C1・h0 が出力データ２８ｂ，２８ｃ，２８ｄとして得られる。

【００８６】次に、データE1(1)が入力されると、 G4(1)＝F8(1) (+) F9(1)＝C1・e1 (+) C3・f1 (+) C5・g1 (+) C7・h1 G5(1)＝F10(1) (+) F11(1)＝C3・e1 (+) -C7・f1 (+) -C1・g1 (+) -C5・h1 G6(1)＝F12(1) (+) F13(1)＝C5・e1 (+) -C1・f1 (+) C7・g1 (+) C3・h1 G7(1)＝F14(1) (+) F15(1)＝Ｃ７・ｅ１ （＋） −Ｃ５・ｆ１ （＋）
Ｃ３・ｇ１ （＋） −Ｃ１・ｈ１ が出力データ２８ｂ，２８ｃ，２８ｄとして得られ、デ
ータＥ１（２）が入力されると、 G4(2)＝F8(2) (+) F9(2)＝C1・e2 (+) C3・f2 (+) C5・g2 (+) C7・h2 G5(2)＝F10(2) (+) F11(2)＝C3・e2 (+) -C7・f2 (+) -C1・g2 (+) -C5・h2 G6(2)＝F12(2) (+) F13(2)＝C5・e2 (+) -C1・f2 (+) C7・g2 (+) C3・h2 G7(2)＝F14(2) (+) F15(2)＝C7・e2 (+) -C5・f2 (+) C3・g2 (+) -C1・h2 が出力データ２８ｂ，２８ｃ，２８ｄとして得られ、デ
ータE1(3)が入力されると、 G4(3)＝F8(3) (+) F9(3)＝C1・e3 (+) C3・f3 (+) C5・g3 (+) C7・h3 G5(3)＝F10(3) (+) F11(3)＝C3・e3 (+) -C7・f3 (+) -C1・g3 (+) -C5・h3 G6(3)＝F12(3) (+) F13(3)＝C5・e3 (+) -C1・f3 (+) C7・g3 (+) C3・h3 G7(3)＝F14(3) (+) F15(3)＝C7・e3 (+) -C5・f3 (+) C3・g3 (+) -C1・h3 が出力データ２８ｂ，２８ｃ，２８ｄとして得られる。

【００８７】ＩＤＣＴの場合には、 ａ＝Ｙ０，ｂ＝Ｙ２，ｃ＝Ｙ４，ｄ＝Ｙ６ ｅ＝Ｙ１，ｆ＝Ｙ３，ｇ＝Ｙ５，ｈ＝Ｙ７ として、数８，数９の逆変換係数が用いられ、データE0
(0)、即ち、 E0(0)＝a0 (+) b0 (+) c0 (+) d0 が入力されると、出力データ２８ａ，２８ｂ，２８ｃ，
２８ｄとして、夫々G0(0)，G1(0)，G2(0)，G3(0)、即
ち、 G0(0)＝F0(0) (+) F1(0)＝C4・a0 (+) C2・b0 (+) C4・c0 (+) C6・d0 G1(0)＝F2(0) (+) F3(0)＝C4・a0 (+) C6・b0 (+) -C4・c0 (+) -C2・d0 G2(0)＝F4(0) (+) F5(0)＝C4・a0 (+) -C6・b0 (+) -C4・c0 (+) C2・d0 G3(0)＝F6(0) (+) F7(0)＝C4・a0 (+) -C2・b0 (+) C4・c0 (+) -C6・d0 が得られ、次に、データE0(1)、即ち、 E0(1)＝a1 (+) b1 (+) c1 (+) d1 が入力されると、出力データ２８ａ，２８ｂ，２８ｃ，
２８ｄとして、夫々、 G0(1)＝F0(1) (+) F1(1)＝C4・a1 (+) C2・b1 (+) C4・c1 (+) C6・d1 G1(1)＝F2(1) (+) F3(1)＝C4・a1 (+) C6・b1 (+) -C4・c1 (+) -C2・d1 G2(1)＝F4(1) (+) F5(1)＝C4・a1 (+) -C6・b1 (+) -C4・c1 (+) C2・d1 G3(1)＝F6(1) (+) F7(1)＝C4・a1 (+) -C2・b1 (+) C4・c1 (+) -C6・d1 が得られ、次に、データE0(2)、即ち、 E0(2)＝a2 (+) b2 (+) c2 (+) d2 が入力されると、出力データ２８ａ，２８ｂ，２８ｃ，
２８ｄとして、夫々、 G0(2)＝F0(2) (+) F1(2)＝C4・a2 (+) C2・b2 (+) C4・c2 (+) C6・d2 G1(2)＝F2(2) (+) F3(2)＝C4・a2 (+) C6・b2 (+) -C4・c2 (+) -C2・d2 G2(2)＝F4(2) (+) F5(2)＝C4・a2 (+) -C6・b2 (+) -C4・c2 (+) C2・d2 G3(2)＝F6(2) (+) F7(2)＝C4・a2 (+) -C2・b2 (+) C4・c2 (+) -C6・d2 が出力データ２８ａ，２８ｂ，２８ｃ，２８ｄとして得
られ、データE0(3)、即ち、 E0(3)＝a3 (+) b3 (+) c3 (+) d3 が入力されると、出力データ２８ａ，２８ｂ，２８ｃ，
２８ｄとして、夫々、 G0(3)＝F0(3) (+) F1(3)＝C4・a3 (+) C2・b3 (+) C4・c3 (+) C6・d3 G1(3)＝F2(3) (+) F3(3)＝C4・a3 (+) C6・b3 (+) -C4・c3 (+) -C2・d3 G2(3)＝F4(3) (+) F5(3)＝C4・a3 (+) -C6・b3 (+) -C4・c3 (+) C2・d3 G3(3)＝F6(3) (+) F7(3)＝C4・a3 (+) -C2・b3 (+) C4・c3 (+) -C6・d3 が出力データ２８ａ，２８ｂ，２８ｃ，２８ｄとして得
られる。

【００８８】次に、データE1(0)、即ち、 E1(0)＝e0 (+) f0 (+) g0 (+) h0 が入力されると、夫々出力データ２８ａ,２８ｂ,２８
ｃ,２８ｄとして、夫々、 G4(0)＝F8(0) (+) F9(0)＝C1・e0 (+) C3・f0 (+) C5・g0 (+) C7・h0 G5(0)＝F10(0) (+) F11(0)＝C3・e0 (+) -C7・f0 (+) -C1・g0 (+) -C5・h0 G6(0)＝F12(0) (+) F13(0)＝C5・e0 (+) -C1・f0 (+) C7・g0 (+) C3・h0 G7(0)＝F14(0) (+) F15(0)＝C7・e0 (+) -C5・f0 (+) C3・g0 (+) -C1・h0 が出力データ２８ｂ,２８ｃ,２８ｄとして得られ、以下
同様に、データE1(1)が入力されると、 G4(1)＝F8(1) (+) F9(1)＝C1・e1 (+) C3・f1 (+) C5・g1 (+) C7・h1 G5(1)＝F10(1) (+) F11(1)＝C3・e1 (+) -C7・f1 (+) -C1・g1 (+) -C5・h1 G6(1)＝F12(1) (+) F13(1)＝C5・e1 (+) -C1・f1 (+) C7・g1 (+) C3・h1 G7(1)＝F14(1) (+) F15(1)＝C7・e1 (+) -C5・f1 (+) C3・g1 (+) -C1・h1 が夫々出力データ２８ｂ，２８ｃ，２８ｄとして得ら
れ、データE1(2)が入力されると、 G4(2)＝F8(2) (+) F9(2)＝C1・e2 (+) C3・f2 (+) C5・g2 (+) C7・h2 G5(2)＝F10(2) (+) F11(2)＝C3・e2 (+) -C7・f2 (+) -C1・g2 (+) -C5・h2 G6(2)＝F12(2) (+) F13(2)＝C5・e2 (+) -C1・f2 (+) C7・g2 (+) C3・h2 G7(2)＝F14(2) (+) F15(2)＝C7・e2 (+) -C5・f2 (+) C3・g2 (+) -C1・h2 が出力データ２８ｂ，２８ｃ，２８ｄとして得られ、デ
ータE1(3)が入力されると、 G4(3)＝F8(3) (+) F9(3)＝C1・e3 (+) C3・f3 (+) C5・g3 (+) C7・h3 G5(3)＝F10(3) (+) F11(3)＝C3・e3 (+) -C7・f3 (+) -C1・g3 (+) -C5・h3 G6(3)＝F12(3) (+) F13(3)＝C5・e3 (+) -C1・f3 (+) C7・g3 (+) C3・h3 G7(3)＝F14(3) (+) F15(3)＝C7・e3 (+) -C5・f3 (+) C3・g3 (+) -C1・h3 が出力データ２８ｂ，２８ｃ，２８ｄとして得られる。

【００８９】以上のようにして生成された出力データ２
８ａ，２８ｂ，２８ｃ，２９ｄは、図２での累積加算部
７に供給される。

【００９０】なお、数６と数９の行列式の係数は等しい
から、差データでの上記の演算の変換係数と、データＹ
１，Ｙ３，Ｙ５，Ｙ７での逆変換係数とは等しい。図１
１（ｂ）では、これを「ＤＣＴ／ＩＤＣＴ共通」という
表に示している。

【００９１】図１２は図２における累積加算部７の一具
体例を示すブロック図であって、７０１〜７０４は加算
器、７０５〜７０８はレジスタ、７０９〜７１２はシフ
タ、７１３〜７２０はレジスタである。また、図１３
（ａ）はこの具体例の動作を示すタイミング図であり、
図１３（ｂ）はデータの対応を示す表である。

【００９２】図１２及び図１３において、図１０及び図
１１で説明した乗算部６の出力データ２８ａ，２８ｂ，
２８ｃ，２８ｄがパラレルに入力データとして供給され
るが、図１１に示し、また、図１３に示すように、ＤＣ
Ｔ，ＩＤＣＴともに、入力データ２８ａとしては、デー
タG0(0)，G0(1)，G0(2)，G0(3)，G4(0)，G4(1)，G4
(2)，G4(3)の順で、入力データ２８ｂとしては、データ
G1(0)，G1(1)，G1(2)，G1(3)，G5(0)，G5(1)，G5(2)，G
5(3)の順で、入力データ２８ｃとしては、データG2
(0)，G2(1)，G2(2)，G2(3)，G6(0)，G6(1)，G6(2)，G6
(3)の順で、入力データ２８ｄとしては、データG3(0)，
G3(1)，G3(2)，G3(3)，G7(0)，G7(1)，G7(2)，G7(3)の
順で夫々入力される。

【００９３】そこで、まず、ＤＣＴの場合について説明
すると、入力データ２８ａにおいては、最初の４個のデ
ータG0(0)，G0(1)，G0(2)，G0(3)において、データG0
(0)は、和データ(X0+X7)，(X1+X6)，(X2+X5)，(X3+X4)
のビット“０”〜“Ｍ-１”夫々の部分データに同じ変
換係数Ｃ４を乗算したもの、データG0(1)は、これら和
データのビット“Ｍ”〜“２Ｍ-１”夫々の部分データ
に同じ変換係数Ｃ４を乗算したもの、データG0(2)は、
これら和データのビット“２Ｍ”〜“３Ｍ-１”夫々の
部分データに同じ変換係数Ｃ４を乗算したもの、データ
G0(3)は、これら和データのビット“３Ｍ”〜“４Ｍ-
１”夫々の部分データに同じ変換係数Ｃ４を乗算したも
のであり、これら部分データの位数関係を調整して加算
することにより、数５での第１行の演算処理を行なうこ
とに相当し、この結果、ＤＣＴされたデータY0が得られ
ることになる。

【００９４】そこで、図１２及び図１３において、入力
データ２８ａとしてデータG0(0)，G0(1)，G0(2)，G0(3)
が供給されると、その直前でレジスタ７０５がリセット
され、まず、データG0(0)が加算器７０１を介してレジ
スタ７０５に取り込まれる。このとき、加算器７０１で
シフタ７０９からのデータと加算されるが、このデータ
は０である。

【００９５】次に、データG0(1)が供給されると、レジ
スタ７０５に取り込まれたデータG0(0)がシフタ７０９
でシフトされて加算器７０１に供給され、データG0(0)
と加算される。このシフタ７０９は、データG0(0)，G0
(1)，G0(2)，G0(3)間の位を調整するものであり、これ
らはＭビットずつ順に上位となるものであるから、入力
されるデータ（この場合、データG0(1)）がレジスタ７
０５からのデータ（この場合、データG0(0)）に対して
Ｍビット上位となるように、レジスタ７０５からのデー
タをシフトする。これにより、加算器７０１の出力デー
タは、 G0(0)＋G0(1)×（２のＭ乗） となり、これがレジスタ７０５に取り込まれる。

【００９６】同様にして、データG0(2)，G0(3)が入力さ
れると、夫々について、加算器７０１でのシフタ７０９
からのデータとの加算とレジスタ７０５への取り込みが
行なわれ、データG0(0)，G0(1)，G0(2)，G0(3)が入力さ
れたときには、レジスタ７０５に、α＝２のＭ乗とし
て、 Ｈ０＝G0(0)＋G0(1)α＋G0(2)α²＋G0(3)α³ が得られる。ところで、これらG0(0)，G0(1)，G0(2)，G
0(3)の先の式から、 Ｈ０＝ C4・a0 (+) C4・b0 (+) C4・c0 (+) C4・d0 ＋(C4・a1 (+) C4・b1 (+) C4・c1 (+) C4・d1)×α ＋(C4・a2 (+) C4・b2 (+) C4・c2 (+) C4・d2)×α² ＋(C4・a3 (+) C4・b3 (+) C4・c3 (+) C4・d3)×α³ ＝ C4・(a0＋a1×α＋a2×α²＋a3×α³) ＋C4・(b0＋b1×α＋b2×α²＋b3×α³) ＋C4・(c0＋c1×α＋c2×α²＋c3×α³) ＋C4・(d0＋d1×α＋d2×α²＋d3×α^３） であり、先のａ０〜ａ３，ｂ０〜ｂ３，ｃ０〜ｃ３，ｄ
０〜ｄ３の定義から、上記Ｈ０の式での右辺第１項の括
弧内は和データ（Ｘ０＋Ｘ７），右辺第２項の括弧内は
和データ(X1+X6)，右辺第３項の括弧内は和データ(X2+X
5)，右辺第４項の括弧内は和データ(X3+X4)である。従
って、上記のデータＨ０は、 Ｈ０＝C4・(X0＋X7)＋C4・(X1＋X6)＋C4・(X2＋X5)＋C4・(X
3＋X4) となり、レジスタ７０５に数５での第１行の演算結果で
あるデータＹ０が得られることになる。このデータＹ０
はレジスタ７１３にラッチされる。

【００９７】これらデータG0(0)〜G0(3)と同時に、デー
タG1(0)〜G1(3)が入力データ２８ｂとして、データG2
(0)〜G2(3)が入力２８ｃとして、データG3(0)〜G3(3)が
入力２８として夫々供給される。そして、データG0(0)
〜G0(3)と同様にして、データG1(0)〜G1(3)が加算器７
０２とレジスタ７０６とシフタ７１０とによって演算処
理されて、 Ｈ２＝G1(0)＋G1(1)α＋G1(2)α²＋G1(3)α³ ＝C2・(X0＋X7)＋C6・(X1＋X6)−C6・(X2＋X5)−C2・(X3＋X4) ＝Ｙ２ のデータＹ２が得られ、データG2(0)〜G2(3)が加算器７
０３とレジスタ７０７とシフタ７１１とによって演算処
理されて、 Ｈ４＝G2(0)＋G2(1)α＋G2(2)α²＋G2(3)α³ ＝C4・(X0＋X7)−C4・(X1＋X6)−C4・(X2＋X5)＋C4・(X3＋X4) ＝Ｙ４ のデータＹ４が得られ、データG3(0)〜G3(3)が加算器７
０４とレジスタ７０８とシフタ７１２とによって演算処
理されて、 Ｈ６＝G3(0)＋G3(1)α＋G3(2)α²＋G3(3)α³ ＝C6・(X0＋X7)−C2・(X1＋X6)＋C2・(X2＋X5)−C6・(X3＋X4) ＝Ｙ６ のデータＹ６が得られる。これらデータＹ２，Ｙ４，Ｙ
６は夫々レジスタ７１４，７１５，７１６にラッチされ
る。

【００９８】以上のようにして、和データでの数５の行
列演算の結果Ｙ０，Ｙ２，Ｙ４，Ｙ６が得られるが、次
に、入力データ２８ａとして、データG4(0)，G4(1)，G4
(2)，G4(3)が、入力データ２８ｂとして、データG5
(0)，G5(1)，G5(2)，G5(3)が、入力データ２８ｃとし
て、データG6(0)，G6(1)，G6(2)，G6(3)が、入力データ
２８ｄとして、データG7(0)，G7(1)，G7(2)，G7(3)がが
夫々供給され、これらが上記と同様に演算処理される。
これにより、レジスタ７０５には、 Ｈ１＝G4(0)＋G4(1)α＋G4(2)α²＋G4(3)α³ ＝C1・(X0-X7)＋C3・(X1-X6)＋C5・(X2-X5)＋C7・(X3-X4) が得られるが、これは差データについての上記数６の第
１行の演算結果であり、これにより、ＤＣＴされたデー
タＹ１が得られることになる。

【００９９】同様にして、レジスタ７０６，７０７，７
０８に夫々、 Ｈ３＝G5(0)＋G5(1)α＋G5(2)α²＋G5(3)α³ ＝C3・(X0-X7)＋C7・(X1-X6)−C1・(X2-X5)−C5・(X3-X4) ＝Ｙ３ Ｈ５＝G6(0)＋G6(1)α＋G6(2)α²＋G6(3)α³ ＝C5・(X0-X7)−C1・(X1-X6)＋C7・(X2-X5)＋C3・(X3-X4) ＝Ｙ５ Ｈ７＝G7(0)＋G7(1)α＋G7(2)α²＋G7(3)α³ ＝C7・(X0-X7)−C5・(X1-X6)＋C3・(X2-X5)−C1・(X3-X4) ＝Ｙ７ が得られる。

【０１００】以上のようにしてＤＣＴされたデータＹ
１，Ｙ３，Ｙ５，Ｙ７がレジスタ７０５，７０６，７０
７，７０８に得られると、レジスタ７１３，７１４，７
１５，７１６にラッチされている先のＤＣＴされたデー
タＹ０，Ｙ２，Ｙ４，Ｙ６は夫々レジスタ７１７，７１
８，７１９，７２０に転送ラッチされ、これとともに、
レジスタ７０５，７０６，７０７，７０８のＤＣＴされ
たデータＹ１，Ｙ３，Ｙ５，Ｙ７が夫々レジスタ７１
３，７１４，７１５，７１６に転送ラッチされる。これ
により、上記数１の行列演算の結果としてのＤＣＴされ
たデータＹ０，Ｙ１，Ｙ２，……，Ｙ７が、累積加算部
７の出力データ３０ａ，３０ｂ，３ｃ，……，３０ｈと
して、得られ、これが切替部９（図２）で選択されて出
力レジスタ１０（図２）に供給される。

【０１０１】ＩＤＣＴの場合も同様の演算処理がなさ
れ、入力データ２８ａについては、データG0(0)，…
…，G0(3)，G4(0)，……，G4(3)の内の最初の４個のデ
ータについて、 Ｈ０＝G0(0)＋G0(1)α＋G0(2)α²＋G0(3)α³ ＝C4・Y0＋C2・Y2＋C4・Y4＋C6・Y6 の演算結果がレジスタ７０５に得られるが、これは、先
の数８の第１行の演算結果であり、これにより、和デー
タ(X0+X7)／2が得られる。同様にして、レジスタ７０６
には、 Ｈ２＝G1(0)＋G1(1)α＋G1(2)α²＋G1(3)α³ ＝C4・Y0＋C6・Y2−C4・Y4−C2・Y6 ＝(X1+X6)/2 が得られ、レジスタ７０７には、 Ｈ４＝G2(0)＋G2(1)α＋G2(2)α²＋G2(3)α³ ＝C4・Y0−C6・Y2−C4・Y4＋C2・Y6 ＝(X2+X5)/2 が得られ、レジスタ７０８には、 Ｈ６＝G3(0)＋G3(1)α＋G3(2)α²＋G3(3)α³ ＝C4・Y0−C2・Y2＋C4・Y4−C6・Y6 ＝(X3+X4)/2 が得られる。これら和データ (X0+X7)/2，(X1+X6)/2，
(X2+X5)/2，(X3+X4)/2 はレジスタ７１３，７１４，７
１５，７１６にラッチされる。

【０１０２】次に、入力データ２８ａ，２８ｂ，２８
ｃ，２８ｄの残りの４個のデータG4(0)〜G4(3)，G5(0)
〜G5(3)，G6(0)〜G6(3)，G7(0)〜G7(3)が供給される
と、同様にして、レジスタ７０５に、 Ｈ１＝G4(0)＋G4(1)α＋G4(2)α²＋G4(3)α³ ＝C1・Y1＋C3・Y3＋C5・Y5＋C7・Y7 が得られる。これは、先の数９の第１項の演算であり、
この結果、差データ(X0-X7)/2が得られることになる。
同様にして、レジスタ７０６には、 Ｈ３＝G5(0)＋G5(1)α＋G5(2)α²＋G5(3)α³ ＝C3・Y1−C7・Y3−C1・Y5−C5・Y7 ＝(X1-X6)/2 が得られ、レジスタ７０７には、 Ｈ５＝G6(0)＋G6(1)α＋G6(2)α²＋G6(3)α³ ＝C5・Y1−C1・Y3＋C7・Y5＋C3・Y7 ＝(X2-X5)/2 が得られ、レジスタ７０８には、 Ｈ７＝G7(0)＋G7(1)α＋G7(2)α²＋G7(3)α³ ＝C7・Y1−C5・Y3＋C3・Y5−C1・Y7 ＝(X3-X4)/2 が得られる。

【０１０３】このように差データ (X0-X7)/2，(X1-X6)/
2，(X2-X5)/2，(X3-X4)/2 が得られると、レジスタ７１
３，７１４，７１５，７１６にラッチされている和デー
タ (X0+X7)/2，(X1+X6)/2，(X2+X5)/2，(X3+X4)/2 は夫
々レジスタ７１７，７１８，７１９，７２０に転送ラッ
チされ、差データ(X0-X7)/2，(X1-X6)/2，(X2-X5)/2，
(X3-X4)/2が夫々レジスタ７１３，７１４，７１５，７
１６に転送ラッチされる。これにより、上記数８，数９
の行列演算の結果としてのＩＤＣＴされたデータ (X0+X
7)/2，(X1+X6)/2，(X2+X5)/2，(X3+X4)/2，(X0-X7)/2，
(X1-X6)/2，(X2-X5)/2，(X3-X4)/2 が、累積加算部７の
出力データ２９ａ，２９ｂ，２９ｃ，……，２９ｈとし
て、得られ、これがバタフライ演算部８で処理されて切
替部９（図２）で選択され、出力レジスタ１０（図２）
に供給される。

【０１０４】図１４は図２におけるバタフライ演算部８
の一具体例を示すブロック図であって、８０１〜８０４
は加算器、８０５〜８０８は減算器である。また、図１
５はこの具体例の動作を示すタイミングであって、図１
４での各部のデータに対応するデータには同一符号を付
けている。

【０１０５】この具体例は、図１２に示した累積加算部
７で得られたＩＤＣＴの結果の和データ２９ａ，２９
ｃ，２９ｅ，２９ｇと差データ２９ｂ，２９ｄ，２９
ｆ，２９ｈとから逆変換データＸ０，Ｘ１，……，Ｘ７
を得るためのものである。

【０１０６】図１４及び図１５において、和データ２９
ａ＝(X0+X7)/2 と差データ２９ｂ＝(X0-X7)/2 とは、と
もに、加算器８０１と減算器８０５とに供給され、夫々
から出力データ３１ａ，３１ｈとして、 データ３１ａ＝(X0+X7)/2 ＋ (X0-X7)/2 ＝ Ｘ０ データ３１ｈ＝(X0+X7)/2 − (X0-X7)/2 ＝ Ｘ７ が得られる。また、和データ２９ｃ＝(X1+X6)/2 と差デ
ータ２９ｄ＝(X1-X6)/2とが、ともに、加算器８０２と
減算器８０６とに供給されて、夫々から出力データ３１
ｂ，３１ｇとして、 データ３１ｂ＝(X1+X6)/2 ＋ (X1-X6)/2 ＝ Ｘ１ データ３１ｇ＝(X1+X6)/2 − (X1-X6)/2 ＝ Ｘ６ が得られ、和データ２９ｅ＝(X2+X5)/2 と差データ２９
ｆ＝(X2-X5)/2 とが、ともに、加算器８０３と減算器８
０７とに供給されて、夫々から出力データ３１ｃ，３１
ｆとして、 データ３１ｃ＝(X2+X5)/2 ＋ (X2-X5)/2 ＝ Ｘ２ データ３１ｆ＝(X2+X5)/2 − (X2-X5)/2 ＝ Ｘ５ が得られ、和データ２９ｇ＝(X3+X4)/2 と差データ２９
ｈ＝(X3-X4)/2 とが、ともに、加算器８０４と減算器８
０８とに供給されて、夫々から出力データ３１ｄ，３１
ｅとして、 データ３１ｄ＝(X3+X4)/2 ＋ (X3-X4)/2 ＝ Ｘ３ データ３１ｅ＝(X3+X4)/2 − (X3-X4)/2 ＝ Ｘ４ が得られる。

【０１０７】このようにして、ＤＣＴされたデータＹ０
〜Ｙ７から元の変換前のデータＸ０〜Ｘ７がパラレルに
得られる。

【０１０８】図１６は図２における出力レジスタ１０の
一具体例を示すブロック図であって、１００１，１００
２はセレクタ、１００３〜１００６はレジスタ、１００
７はセレクタである。また、図１７（ａ）はこの具体例
の動作を示すタイミング図であり、図１６に対応するデ
ータには同一符号を付けている。図１７（ｂ）は同図
（ａ）のデータの内容を示す表図である。

【０１０９】図１６及び図１７において、セレクタ１０
０１には、切替部９（図２）の出力データ３２ａ，３２
ｂ，３２ｃ，３２ｄが、入力データＪ０，Ｊ１，Ｊ２，
Ｊ３として、同時に４クロック周期の期間供給され、こ
れと同時に、セレクタ１００２に、この切替部９の出力
データ３２ｅ，３２ｆ，３２ｇ，３２ｈが、入力データ
Ｊ４，Ｊ５，Ｊ６，Ｊ７として、４クロック周期の期間
供給される。

【０１１０】セレクタ１００１は、かかる入力データを
１クロック周期の期間ずつＪ０，Ｊ１，Ｊ２，Ｊ３の順
で選択してセレクタ１００７に供給し、これと同時に、
セレクタ１００２が、その入力データを１クロック周期
の期間ずつＪ４，Ｊ５，Ｊ６，Ｊ７の順で選択して出力
する。これらデータＪ４，Ｊ５，Ｊ６，Ｊ７は、レジス
タ１００３〜１００６により、夫々１クロック周期の期
間ずつ合計４クロック周期の期間遅延されてセレクタ１
００７に供給される。

【０１１１】セレクタ１００７は、まず、セレクタ１０
０１からのシリアルなデータＪ０，Ｊ１，Ｊ２，Ｊ３を
選択し、次いで、レジスタ１００６からのシリアルなデ
ータＪ４，Ｊ５，Ｊ６，Ｊ７を選択する。これにより、
出力端子１１には、シリアルなデータＪ０，Ｊ１，Ｊ
２，Ｊ３，Ｊ４，Ｊ５，Ｊ６，Ｊ７が得られる。

【０１１２】ここで、ＤＣＴの場合には、切替部９の切
り替え動作により、図１１（ｂ）に示すように、データ
Ｊ０，Ｊ１，Ｊ２，Ｊ３は夫々データＹ０，Ｙ１，Ｙ
２，Ｙ３であり、データＪ４，Ｊ５，Ｊ６，Ｊ７は夫々
データＹ４，Ｙ５，Ｙ６，Ｙ７である。従って、出力端
子１１からは、データＹ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，
Ｙ５，Ｙ６，Ｙ７がその順に１クロック周期の期間ずつ
シリアルに得られることになる。

【０１１３】また、ＩＤＣＴの場合には、切替部９の切
り替え動作により、図１１（ｂ）に示すように、データ
Ｊ０，Ｊ１，Ｊ２，Ｊ３は夫々データＸ０，Ｘ１，Ｘ
２，Ｘ３であり、データＪ４，Ｊ５，Ｊ６，Ｊ７は夫々
データＸ４，Ｘ５，Ｘ６，Ｘ７である。従って、出力端
子１１からは、データＸ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，
Ｘ５，Ｘ６，Ｘ７がその順に１クロック周期の期間ずつ
シリアルに得られることになる。

【０１１４】以上のように、この第１の実施形態では、
入力される画像空間データあるいは変換係数データを必
要数の半分づつ入力するような構成とし、行列演算のた
めの乗算を時分割で行ない、２段のレジスタを介してバ
タフライ演算を行なうことにより、入力された画像空間
データあるいは変換係数データの数に対して半数の累積
加算回路で１次元のＤＣＴ処理，ＩＤＣＴ処理を行なう
ようにすること可能となる。即ち、かかる処理をなす図
２に示す１次元ＤＣＴ／ＩＤＣＴ回路を用いて、図１に
示した構成の離散コサイン変換／逆変換装置を実現する
ことができる。

【０１１５】図１８は本発明による離散コサイン変換／
逆変換装置の第２の実施形態を示すブロック図であっ
て、１７は切替部、１８は１次元ＤＣＴ／ＩＤＣＴ回
路、１９は転置ＲＡＭである。

【０１１６】図１に示した第１の実施形態では、２次元
ＤＣＴ／ＩＤＣＴを実現するため、図２に示した１次元
ＤＣＴ／ＩＤＣＴ回路を２個用いたが、この第２の実施
形態では、図２に示した１次元ＤＣＴ／ＩＤＣＴ回路を
１個のみ用いるものである。

【０１１７】図１８において、離散コサイン変換／逆変
換装置１３は、切替部１７と、図２に示した１次元ＤＣ
Ｔ／ＩＤＣＴ回路１８と、転置ＲＡＭ１９とで構成され
ている。

【０１１８】まず、１ブロック分のデータが入力される
ときには、切替部１７は、１次元目／２次元目切替フラ
グ２１により、この入力データを選択し、１次元ＤＣＴ
／ＩＤＣＴ回路１８に供給する。この１次元ＤＣＴ／Ｉ
ＤＣＴ回路１８は、先に説明したようにして、この入力
データに対して１次元目（行方向）の１次元ＤＣＴ／Ｉ
ＤＣＴを行ない、その結果を、一旦、１ブロック分の容
量の転置ＲＡＭ１９に記憶させる。

【０１１９】この転置ＲＡＭ１９に記憶されたデータ
は、次に、列方向に読み出され、この出力データが、１
次元目／２次元目切替フラグ２１に応じて切り替えられ
た切替部１７で選択されて再び１次元ＤＣＴ／ＩＤＣＴ
回路１８に供給され、２次元目（列方向）の１次元ＤＣ
Ｔ／ＩＤＣＴ処理される。これにより、１次元ＤＣＴ／
ＩＤＣＴ回路１８から２次元ＤＣＴ／ＩＤＣＴされたデ
ータが得られる。

【０１２０】この第２の実施形態では、１個の１次元Ｄ
ＣＴ／ＩＤＣＴ回路でもって２次元ＤＣＴ／ＩＤＣＴを
実現するために、図１に示した第１の実施形態の場合に
比べて、２倍の速度で動作させる必要があるが、１次元
ＤＣＴ／ＩＤＣＴ回路を１個分を丸々削減することがで
き、切替部１７のみの追加で構成することができるの
で、回路規模が大幅に削減することになる。

【０１２１】ところで、離散コサイン変換／逆変換装置
として、図３に示すような動画像符号化装置に対応した
動作を行なうためには、Ｎ×Ｎ画素のブロック単位を処
理する時間（１ブロック期間という）内に、符号化のた
めの１次元ＤＣＴ及び局所復号のための１次元ＩＤＣＴ
を各２回ずつ行なう必要がある。例えば、図１８に示さ
れる離散コサイン変換／逆変換装置１３の場合、１次元
ＤＣＴ／ＩＤＣＴ回路１８で同時にＤＣＴとＩＤＣＴと
の演算を行なうことはできないので、図１９に示すよう
に、１ブロック期間として４回以上の１次元ＤＣＴ／Ｉ
ＤＣＴを行なうだけの時間が必要である。しかし、処理
対象の画像サイズや動作周波数の制限によっては、充分
なブロック期間を確保できない場合がある。

【０１２２】図２０はかかる問題を解消できるようにし
た本発明による離散コサイン変換／逆変換装置の第３の
実施形態を示すブロック図であって、１３ａはＤＣＴ専
用部、１３ｂはＩＤＣＴ専用部、１７ａ，１７ｂは切替
部、１８ａは１次元ＤＣＴ回路、１８ｂは１次元ＩＤＣ
Ｔ回路、１９ａ，１９ｂは転置ＲＡＭである。

【０１２３】同図において、この第３の実施形態では、
離散コサイン変換／逆変換装置１３として、ＤＣＴ専用
部１３ａとＩＤＣＴ専用部１３ｂの１個ずつをもって構
成しており、ＤＣＴ専用部１３ａでは、１次元ＤＣＴ回
路１８ａを用い、ＩＤＣＴ専用部１３ｂでは、１次元Ｉ
ＤＣＴ回路１８ｂを用いて、夫々図１８に示した第２の
実施形態と同様の構成をなすようにしている。

【０１２４】ここで、１次元ＤＣＴ回路１８ａは、図２
１に示すように、先に具体例を示した入力レジスタ部
２，バタフライ演算部３，ビット分割部５，乗算部６，
累積加算部７及び出力レジスタ１０からなり、入力デー
タを１次元ＤＣＴ処理するものである。図２に示した１
次元ＤＣＴ／ＩＤＣＴ回路に比べて、切替部４，９及び
バタフライ演算部８を省いたものである。また、１次元
ＩＤＣＴ回路１８ｂは、図２２に示すように、先に具体
例を示した入力レジスタ部２，ビット分割部５，乗算部
６，累積加算部７，バタフライ演算部８及び出力レジス
タ１０からなり、入力データを１次元ＩＤＣＴ処理する
ものである。図２に示した１次元ＤＣＴ／ＩＤＣＴ回路
に比べて、切替部４，９及びバタフライ演算部３を省い
たものである。

【０１２５】図２０において、ＤＣＴ専用部１３ａとＩ
ＤＣＴ専用部１３ｂの動作は図１８に示した第２の実施
形態の動作と同様であり、かつこれらＤＣＴ専用部１３
ａとＩＤＣＴ専用部１３ｂとを同時に動作させることが
可能であるので、図２３に示すように、１ブロック期間
が１次元ＤＣＴ／ＩＤＣＴを４回以上演算する時間に満
たない場合でも、並列処理により、実質的に４回の１次
元ＤＣＴ／ＩＤＣＴを行なうことが可能である。

【０１２６】以上のように、この第３の実施形態では、
ＤＣＴ専用の演算部とＩＤＣＴ専用の演算部を並列に動
作させることが可能な構成をとっているので、充分なブ
ロック期間が確保できない場合でも、必要なＤＣＴ／Ｉ
ＤＣＴの演算を実現することが可能である。また、ＤＣ
Ｔ専用部１３ａやＩＤＣＴ専用部１３ｂでは、入力デー
タの半数にあたる累積加算回路を用いた１次元ＤＣＴ回
路１８ａや１次元ＩＤＣＴ回路１８ｂにより構成されて
おり、回路規模の削減が図られた離散コサイン変換／逆
変換装置となっている。

【０１２７】図２４は本発明による離散コサイン変換／
逆変換装置の第４の実施形態を示すブロック図であっ
て、１９ｃは転置ＲＡＭであり、図２０に対応する部分
には同一符号を付けて重複する説明を省略する。

【０１２８】この第４の実施形態は、図２４に示すよう
に、図２０での夫々１ブロック分の容量をもつ転置ＲＡ
Ｍ１９ａ，１９ｂを１ブロック分の容量をもつ１つの転
置ＲＡＭ１９ｃで兼用したものであり、その他の構成は
図２０で示した第３の実施形態と同様である。

【０１２９】このように、ＤＣＴ用の転置ＲＡＭとＩＤ
ＣＴ用の転置ＲＡＭとにこの転置ＲＡＭ１９ｃを兼用す
るために、１ブロック分の期間に３回以上の１次元ＤＣ
Ｔ／ＩＤＣＴを行えるものとしている。

【０１３０】この場合の転置ＲＡＭ５７の使用状態を図
２５で説明すると、まず、１次元ＤＣＴ回路１８ａで演
算された１次元目（行方向）のＤＣＴの結果データが転
置ＲＡＭ１９ｃに書き込まれる（横線のハッチングが、
転置ＲＡＭ１９でのＤＣＴ結果のデータの書込みの状況
の変化を模式的に示す）。次に、２次元目（列方向）の
ＤＣＴを行なうために転置ＲＡＭ１９ｃからこのＤＣＴ
結果のデータが読み出されるのと同時に、１次元ＩＤＣ
Ｔ回路１８ｂで演算された１次元目（列方向）のＩＤＣ
Ｔ結果のデータが転置ＲＡＭ１９ｃに書き込まれる（縦
線のハッチングが、転置ＲＡＭ１９でのＩＤＣＴ結果の
データの書込みの状況の変化を模式的に示す）。その
後、２次元目（行方向）のＩＤＣＴを演算するために、
転置ＲＡＭ１９ｃからデータが読み出される。

【０１３１】ここでは、２次元目のＤＣＴのための転置
ＲＡＭ１９ｃのデータ読出しは列方向に行われるため、
これに合わせて、１次元目のＩＤＣＴを列方向から行な
い、転置ＲＡＭ１９ｃのデータの書込みを列方向に行な
っている。但し、１次元目のＩＤＣＴを行方向から行な
って、アドレス操作により、列方向にデータの書込みを
行なうことも可能である。

【０１３２】以上のように、この第４の実施形態では、
ＤＣＴ専用の演算部とＩＤＣＴ専用の演算部を並列に動
作させる構成をとり、さらに、１ブロック分の転置ＲＡ
ＭをＤＣＴとＩＤＣＴで兼用するようにしているので、
回路規模の大幅な削減が可能となる。

【０１３３】なお、以上の各実施形態は、動画像符号化
方式としてＭＰＥＧ方式に応用する場合について説明し
たものであるが、本発明は、これに限るものでもない
し、また、変換／逆変換の処理ブロックサイズとして
は、Ｎ＝８に限定されるものではない。さらに、乗算部
６（図２）としては、図１０に示したように、ＲＯＭを
利用するものとしたが、これに限るものではなく、ロジ
ックによる構成とすることも可能である。

【０１３４】また、転置ＲＡＭ１５（図１），転置ＲＡ
Ｍ１９（図１８），転置ＲＡＭ１９ａ，１９ｂ（図２
０）については、そのサイズが１ブロック分の場合につ
いて説明したが、これ以上のサイズとすることにより、
ある程度の余裕を持たせるようにすることも可能であ
る。

【０１３５】

【発明の効果】以上説明したように、本発明によれば、
入力データを必要数の半分ずつ入力するような構成と
し、さらに、行列演算のための乗算を時分割で行なうよ
うな構成として、バタフライ演算部の前段に２段のレジ
スタを挿入することにより、入力された画像空間データ
あるいは変換係数データの数に対して同数の変換結果あ
るいは逆変換結果を得るために、その半数の累積加算回
路で離散コサイン変換／逆変換装置を構成することが可
能となる。

【０１３６】また、本発明によれば、ＤＣＴ及びＩＤＣ
Ｔを並列に処理するように構成し、さらに、転置用のメ
モリをこれらに兼用するように構成して、該メモリへの
データの書込み順及び該メモリからの読出し順を操作す
ることにより、回路規模の大幅な削減が可能となる。

【図面の簡単な説明】

【図１】本発明による離散コサイン変換／逆変換装置の
第１の実施形態を示すブロック図である。

【図２】図１におけるＤＣＴ／ＩＤＣＴ回路の一具体例
を示すブロック図である。

【図３】動画像符号化装置を示すブロック図である。

【図４】図２における入力レジスタ部の一具体例を示す
ブロック図である。

【図５】図４に示した入力レジスタ部の動作を示すタイ
ミング図である。

【図６】図２でのＤＣＴ用のバタフライ演算部の一具体
例を示すブロック図である。

【図７】図６に示したバタフライ演算部の動作を示すタ
イミング図である。

【図８】図２におけるビット分割部の一具体例を示すブ
ロック図である。

【図９】図８に示したビット分割部の動作を示すタイミ
ング図である。

【図１０】図２における乗算部の一具体例を示すブロッ
ク図である。

【図１１】図１０に示した乗算部の動作を示すタイミン
グ図である。

【図１２】図２における累積加算部の一具体例を示すブ
ロック図である。

【図１３】図１２に示した累積加算部の動作を示すタイ
ミング図である。

【図１４】図２におけるＩＤＣＴ用のバタフライ演算部
の一具体例を示すブロック図である。

【図１５】図１４に示したバタフライ演算部の動作を示
すタイミング図である。

【図１６】図２における出力レジスタの一具体例を示す
ブロック図である。

【図１７】図１６に示した出力レジスタの動作を示すタ
イミング図である。

【図１８】本発明による離散コサイン変換／逆変換装置
の第２の実施形態を示すブロック図である。

【図１９】１ブロック期間内に必要なＤＣＴ／ＩＤＣＴ
での演算回数を説明するための図である。

【図２０】本発明による離散コサイン変換／逆変換装置
の第３の実施形態を示すブロック図である。

【図２１】図２０における１次元ＤＣＴ回路の一具体例
を示すブロック図である。

【図２２】図２０における１次元ＩＤＣＴ回路の一具体
例を示すブロック図である。

【図２３】時間的に制限のある場合の１ブロック期間で
の変換処理を説明するための図である。

【図２４】本発明による離散コサイン変換／逆変換装置
の第４の実施形態を示すブロック図である。

【図２５】図２４に示した実施形態での転置ＲＡＭの動
作を示す図である。

【符号の説明】

２ 入力レジスタ部 ３ バタフライ演算部 ４ 切替部 ５ ビット分割部 ６ 乗算部 ７ 累積加算部 ８ バタフライ演算部 ９ 切替部 １０ 出力レジスタ部 １３ 離散コサイン変換／逆変換装置 １３ａ ＤＣＴ専用部 １３ｂ ＩＤＣＴ専用部 １４ １次元ＤＣＴ／ＩＤＣＴ回路 １５ 転置ＲＡＭ １６ １次元ＤＣＴ／ＩＤＣＴ回路 １７，１７ａ，１７ｂ 切替部 １８ １次元ＤＣＴ／ＩＤＣＴ回路 １８ａ １次元ＤＣＴ回路 １８ｂ １次元ＩＤＣＴ回路 １９，１９ａ〜１９ｃ 転置ＲＡＭ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｎ×Ｎ画素（但し、Ｎは自然数）の画像
   ブロックに対して２次元の離散コサイン変換及び逆変換
   を行なう離散コサイン変換／逆変換装置において、 入力データに対して１次元目の離散コサイン変換あるい
   は逆変換を行なう第１の変換／逆変換手段と、 該変換あるいは逆変換の結果を一時記憶する記憶手段
   と、 該記憶手段から読み出されたデータに対して２次元目の
   離散コサイン変換あるいは逆変換を行なう第２の変換／
   逆変換手段とを備え、 該第１の変換／逆変換手段及び第２の変換／逆変換手段
   は、 シリアルに入力されるデータを順次シフトしてＮ／２個
   づつ転送する入力手段と、 該入力されたデータに対してバタフライ演算を行なう第
   １の演算手段と、 該演算手段の出力と前記入力手段の出力とを切り替える
   第１の切替手段と、 該切替手段のＮ／２個単位の出力を一定のビット数の複
   数のデータに分割する分割手段と、 該分割手段の出力に対して時分割に乗算を行なう乗算手
   段と、 該乗算手段による乗算結果を順次シフトし、加算するＮ
   ／２個の累積加算手段と、 該累積加算手段の出力に対してバタフライ演算を行なう
   第２の演算手段と、 該演算手段の出力と前記累積加算手段の出力とを切り替
   える第２の切替手段と、 該第２の切替手段の出力をシフトしてシリアルに出力す
   る出力手段とを備えたことを特徴とする離散コサイン変
   換／逆変換装置。
2. 【請求項２】 Ｎ×Ｎ画素（但し、Ｎは自然数）の画像
   ブロックに対して２次元の離散コサイン変換及び逆変換
   を行なう離散コサイン変換／逆変換装置において、 入力データに対して１次元目の離散コサイン変換あるい
   は逆変換を行なう変換／逆変換手段と、 該変換あるいは逆変換の結果を一時記憶する記憶手段
   と、 該記憶手段から読み出されたデータと入力データとを切
   り替える第１の切替手段とを備え、 該変換／逆変換手段は、該第１の切替手段によって該記
   憶手段から読み出されたデータが選択された場合には、
   ２次元目の離散コサイン変換／逆変換を行なう構成と
   し、 該変換／逆変換手段は、 シリアルに入力されるデータを順次シフトしてＮ／２個
   づつ転送する入力手段と、 該入力されたデータに対してバタフライ演算を行なう第
   １の演算手段と、 該演算手段の出力と該入力手段の出力とを切り替える第
   ２の切替手段と、 該第２の切替手段のＮ／２個単位の出力を一定のビット
   数の複数のデータに分割する分割手段と、 該分割手段の出力に対して時分割に乗算を行なう乗算手
   段と、 該乗算手段による乗算結果を順次シフトし、加算するＮ
   ／２個の累積加算手段と、 該累積加算手段の出力に対してバタフライ演算を行なう
   第２の演算手段と、 該第２の演算手段の出力と該累積加算手段の出力とを切
   り替える第３の切替手段と、 該第３の切替手段の出力をシフトしてシリアルに出力す
   る出力手段とを備えたことを特徴とする離散コサイン変
   換／逆変換装置。
3. 【請求項３】 Ｎ×Ｎ画素（但し、Ｎは自然数）の画像
   ブロックに対して２次元の離散コサイン変換及び逆変換
   を行なう離散コサイン変換／逆変換装置において、 離散コサイン変換専用部と逆離散コサイン変換専用部を
   別個に備えるように構成し、 該離散コサイン変換専用部は、入力データに対して１次
   元目の離散コサイン変換を行なう変換手段と、該変換結
   果を一時記憶する第１の記憶手段と、該第１の記憶手段
   から読み出されたデータと入力データとを切り替える第
   １の切替手段とを備え、 該変換手段は、該第１の切替手段によって該第１の記憶
   手段から読み出されたデータが選択された場合には、２
   次元目の離散コサイン変換を行なう構成とし、 該逆離散コサイン変換専用部は、入力データに対して１
   次元目の逆離散コサイン変換を行なう逆変換手段と、該
   逆変換結果を一時記憶する第２の記憶手段と、該第２の
   記憶手段から読み出されたデータと入力データとを切り
   替える第２の切替手段とを備え、 該逆変換手段は、該第２の切替手段によって該第２の記
   憶手段から読み出されたデータが選択された場合には、
   ２次元目の逆離散コサイン変換を行なう構成とし、 該変換手段は、 シリアルに入力されるデータを順次シフトしてＮ／２個
   づつ転送する第１の入力手段と、 該入力されたデータに対してバタフライ演算を行なう第
   １の演算手段と、 該演算手段のＮ／２個単位の出力を一定のビット数の複
   数のデータに分割する第１の分割手段と、 該分割手段の出力に対して時分割に乗算を行なう第１の
   乗算手段と、 該乗算手段による乗算結果を順次シフトし加算するＮ／
   ２個の第１の累積加算手段と、 該累積加算手段の出力をシフトしてシリアルに出力する
   第１の出力手段とを備え、 該逆変換手段は、 シリアルに入力されるデータを順次シフトしてＮ／２個
   づつ転送する第２の入力手段と、 該入力手段のＮ／２個単位の出力を一定のビット数の複
   数のデータに分割する第２の分割手段と、 該分割手段の出力に対して時分割に乗算を行なう第２の
   乗算手段と、 該乗算手段による乗算結果を順次シフトし加算するＮ／
   ２個の第２の累積加算手段と、 該累積加算手段の出力に対してバタフライ演算を行なう
   第２の演算手段と、 該演算手段の出力をシフトしてシリアルに出力する第２
   の出力手段とを備えたことを特徴とする離散コサイン変
   換／逆変換装置。
4. 【請求項４】 請求項３に記載の離散コサイン変換／逆
   変換装置において、 前記第１の記憶手段と第２の記憶手段を１つの記憶手段
   で兼用するように構成することを特徴とする、請求項３
   に記載の離散コサイン変換／逆変換装置。