KR100392969B1

KR100392969B1 - 영상 신호 압축 및 압축해제 장치 및 방법

Info

Publication number: KR100392969B1
Application number: KR10-2000-0068086A
Authority: KR
Inventors: 카타야마요이찌
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-11-16
Filing date: 2000-11-16
Publication date: 2003-07-31
Also published as: JP3362716B2; CN1182724C; JP2001144623A; US6409587B1; CN1297311A; KR20010051739A

Abstract

소형화된 회로에서 고속 2^N- 2^NDCT 및 2 - 2^N-1- 2^NDCT를 이루는 방법에 제공된다.

8-8 DCT는 멀티플렉서, 레지스터, 가산 회로, 감산 회로, 가감산 회로, 고정 계수 승산 회로, AND 회로 등을 사용하여 실행된다. 2-4-8 DCT는 멀티플렉서, 가감산 회로, 고정 계수 승산 회로, 레지스터의 연산을 8-8 DCT와 2-4-8 DCT의 연산 사이에서 교환시킴으로서 8-8 DCT를 실행하는 회로 일부를 사용하여 실행된다.

Description

영상 신호 압축 및 압축해제 장치 및 방법{Method for compressing and decompressing image signals and apparatus for compressing and decompressing image signals}

발명의 분야본 발명은 영상 신호의 압축 및 영상 신호의 압축해제하는 방법 및 영상 신호의 압축과 압축해제를 하는 영상 신호들을 실행하는 장치에 관한 것이다.

본 출원은 참고문헌으로 합체된 1999년 11월 16일에 출원된 일본 특허 출원 제 평성 11-326188호의 우선 조약을 청구하고 있다.

종래 기술의 설명종래에는, 디지탈화된 영상이 전송될 때, 영상 정보의 양이 거대하기 때문에, 영상 정보는 전송전에 압축된다. 영상 정보를 압축하는 방법중 하나로서, MPEG(Moving Picture Experts Group) 및 JPEG(Joint Photographic Experts Group)로 불리는 국제 표준 코딩 시스템이 공지되어 있다. 국제 표준 코딩 시스템에서, 입력 영상 데이터는 DCT(이산 코싸인 변형)에 의해 압축되고 압축된 영상 데이터는 IDCT(역 이산 코싸인 변형)에 의해 원래 영상 데이터로 복귀된다.

상기 국제 표준 코딩 시스템에 사용된 DCT는 국제 표준 코딩 시스템을 규정하는 국제 표준(STD.IEC 61834 - 2-ENGL, 1998) 8-8 DTC 에 대해 제공된 식(17)에 따라 수행된다. 상기 국제 표준 코딩 시스템에 사용된 IDCT 는 또한 상기 국제 표준 코딩 시스템을 규정하는 국제 표준(STD. IEC 61834 - 2-ENGL 1,998) 8-8 IDCT에 대해 제공된 식(18)에 따라 수행된다.

8-8 DCT 장치(이 출원에서는 "제 1 테크놀로지"로 불리는)의 예는 일본 특개평 5-181896호에 기술되어 있으며, 8-8 DCT 는 영상 데이터로 이루어진 "8x8" 화소 데이터로 구성되는 매 블록마다 수행되고, 다음의 식(19), (20)에 따라 종 방향으로 배열된 8개의 화소에 의해 횡방향으로 배열된 8개의 요소 데이터를 승산함으로써 얻어진 적들로 구성된다.

8-8DCT 장치에서, 상기 8-8 DCT 및 8-8 IDCT 는 식(17) 및 (18)로부터 유도된 행렬식(19), (20)에 다른 산술 계산에 의해 수행된다.

위의 일본 특개평 5-181896호에 기술된 제 1 테크놀로지는 2개의 8-8 DCT 장치를 구비한다. 상기 행렬식(19)에 따라 산술 계산에 의해 8-8 DCT 를 수행하는 2개의 8-8 DCT 중 하나는 8개의 입력 데이터들(a0 내지 a7)중 하나의 입력 데이터 출력을 선택하도록 적용된 8개의 선택 회로로 구성되고, 7개의 고정된 계수 멀티플라이어들은 상기 선택 회로에 접속되고 다른 계수에 의해 선택 회로로부터 출력된 각각의 선택된 신호들을 승산하는데 적용되고, 5가지 유형의 가산/감산 유닛은 고정된 계수 멀티플라이어의 출력들에 접속되고, 여러가지 다른 조합된 방법으로 고정된 계수 멀티플라이어로부터 각각의 출력 신호들에 대해 가산 및 감산 계산을 수행하도록 적용되고 따라서 5가지 형태의 가산/감산 유닛중 3가지 형태의 가산/감산 유닛은 코싸인 변형에 대해 사용되고 나머지 2개 형태의 가산/감산 유닛은 역 코싸인 변형에 대해 사용되고 8개의 코싸인 변형 계수들은 스위칭, 4회, 선택 회로의 선택 데이터 방법 및 스위칭, 4회, 가산 및 감산 유닛에서 가산에서 감산까지의 계산 방법 또는 반대로 얻어지도록 구성된다. 그러므로, 코싸인 변형이 수행될때, 입력 데이터들(a0 내지 a7)은 8 입력 영상 데이터들(x0 내지 x7)로부터 얻어진 (a0=x0+x7, a1=x1+x6, a2=x2+x5, a3=x3+x4, a4=x0-x7, a5=x1-x6, a6=x2-x5, a7=x3-x4), 역 코싸인 변형이 수행될때, 입력 데이터들(a0 내지 a7)은, 8개의 입력 영상 데이터들(x0 내지 x7)로부터 얻어진 (a0=x0, a1=x6, a2=x2, a3=x4, a4=-x7, a5=x1, a6=-x5, a7=x3)를 포함한다.

상기 2개의 8-8 DCT 장치중 다른 것은 8개의 입력 데이터들(a0 내지 a7)에서 하나의 입력 데이터를 선택하도록 적용된 4개의 선택 회로와, 선택 회로에 연결되고 상이한 계수에 의해 선택 회로로부터 출력되는 각각 선택된 신호들을 승산하도록 적응되는 4개의 고정된 계수 멀티플라이어와, 상기 고정된 계수 멀티플라이어의 출력에 접속되고 여러 다른 방법으로 고정된 계수 멀티플라이어로부터 각각의 출력 신호로 가산 또는 감산 연산들을 행하도록 적응된 5개 형태의 가산/감산 유닛으로 구성되고, 4가지 형태의 가산/감산 유닛중 2가지 형태의 가산/감산 유닛은 코싸인변형에 대해 사용되고, 나머지 2가지 가산/감산 유닛은 역 코싸인 변형에 대해 사용되며, 8개의 코싸인 변형 계수들은 스위칭, 8번, 선택 회로의 선택 데이터 방법, 스위칭, 8번, 가산 및 감산 유닛에서 가산에서 감산까지의 계산 방법 또는 반대의 방법, 스위칭, 8번, 상기 고정된 계수 멀티플라이어에서 2가지 형태의 계수들의 선택에 의해 얻어지도록 구성된다. 이들 DCT 장치에 대한 8개의 입력 데이터들(a0 내지 a7)은 2가지 DCT 장치중 상기의 하나의 장치와 같다.

이들 2가지 DCT 장치 둘다에서, DCT 계수들은 8x8 화소 데이터로 된 블록으로 구성되고, 횡 또는 종 방향으로 배열된 8개의 화소 데이터로 이루어진 각 라인으로부터 얻어진 입력 데이터상에서 DCT 를 수행함으로써 계산될 수 있으며, 즉, 64 DCT 계수들은 예로 횡 방향으로 배열된 8개의 화소 데이터로 이루어진 제 1 라인으로부터 얻어진 입력 데이터, 그때, 제 2 라인, 제 3 라인... 제 8 라인으로부터 얻어진 입력 데이터상에서 순서적으로 DCT 를 수행함으로써 얻어지며, 각각은 또한 횡 방향으로 배열된 8개의 화소 데이터로 이루어진다. 상기 DCT 는 주파수 영역에서 신호 성분에 대해 시간축상의 데이터 신호들을 변형하는데 사용된다.

그러므로, 상기 DCT 장치에 의해 얻어진 64 DCT 계수들은 주파수 영역에서 주파수 성분을 표시한다. 상기 64 DCT 계수들은 8x8 화소 데이터로된 블록의 상부 좌측상에서 집중화된 저주파수 성분만 코딩하기 위해 사용되며, 8x8 화소 블록에서 포함된 정보를 압축하는 영상 데이터를 제공한다. 따라서, 영상에 포함된 모든 8x8 화소 블록에서 단일적으로 8x8 화소 블록에 제공된 DCT 를 수행함으로써, 매 8x8 화소 블록에 대해 압축된 정보를 가지는 영상 데이터는 전송을 위해 얻어진다.

더구나, 8-8 DCT 기능과 2-4-8 DCT(후에 설명됨) 기능 둘다를 사용하는 또다른 DCT 장치(이 출원에서는 "제 2 기술"로 불림)는 일본 특개평 6-243160호에 기술되어 있다. 상기 제 2 기술 장치는 요소 스위칭 제어기, 상기 요소 스위칭 제어기로부터 전달되는 제어 신호에 따라 데이터를 소트하는 제 1 소팅 회로, 제 1 의 제 4 등급 내부 승산 계산 회로, 상기 요소 스위칭 제어기로부터 전달되는 제어 신호에 따라 데이터를 소트하는 제 2 소팅 회로, 상기 요소 스위칭 제어기로부터 전달되는 제어 신호에 따라 2-4-8 DCT 를 수행하는 2-4-8 DCT 에 대해 내부 승산 계산 회로, 8-8 DCT 에 대해 내부 승산 계산 회로를 선택하기 위한 제 8 등급/제 4 등급 내부 승산 회로, 요소 스위칭 회로로부터 전달된 제어 신호에 따라 2-4-8 DCT 에 대한 내부 승산 계산 회로의 기능 또는 8-8 DCT 에 대한 내부 승산 계산 회로의 기능중 하나를 선택하기 위한 제 4 등급의 내부 승산 회로, 상기 요소 스위칭 회로로부터 전달되는 제어 신호에 따라 데이터를 소트하는 제 3 소팅 회로로 구성된다.

그러므로, 상기 제 1 기술중 하나의 8-8 DCT 장치에서, 불편함이 디지탈 비디오 연산시 요구된 2-4-8 DCT 가 쉽게 수행되어 발생한다. 이것은 다음의 이유에 기인한다. 즉, 2-4-8 DCT 는 식(21)에 따라 수행되고 2-4-8 IDCT 는 식(22)에 따라 수행된다.

상기 8-8 DCT 와 8-8 IDCT 에 대해 사용된 식(17)과 식(18) 및 2-4-8 DCT 와 2-4-8 IDCT 에 대해 사용된 식(21) 및 식(22)사이의 비교로부터 나타난 바와같이, 상기 8-8 DCT 장치에 사용된 고정 계수 승산기의 고정 계수들은 {식(17)과 식(18)에서코싸인 값으로 표시된 값} 2-4-8 DCT 장치에 사용된 고정 계수 승산기의 값{식(21)과 식(22)에서 코싸인값으로 표시된 값}과는 다르며, 더구나, 위의 고정 계수에 의해 승산된 데이터 또한 다르다. 그러므로, 상기 2-4-8 DCT 가 영상 데이터상에서 수행될때, 상기 2-4-8 DCT 장치는 위의 일본 특개평 6-243160호에 기술된 8-8 DCT장치와 유사한 방법으로 개별적으로 만들어진다.

더구나, 제 2 기술에서 서술된 DCT 장치에서, 상기 8-8 DCT 와 2-4-8 DCT 둘다가 사용된다. 더구나, 2차원 4x8 DCT 장치로서 연산되는 모드로 연산되는 동안, 상기 DCT 장치는 또한, 제어 신호들, 예로 논리 "1"의 신호들이 2차원 4x8 DCT 기능을 수행하기 위해, 상기 계수 스위칭 제어기에서 제 1 소팅 회로, 제 2 소팅 회로, 제 8 등급/제 4 등급 내부 승산 회로, 제 4 등급 내부 승산 회로 제 3 소팅 회로까지 전달되는 구성으로 되고, 2차원 8x8 DCT 장치로서 연산되는 모드로 연산될때는, 논리 "0"의 제어 신호들은 2차원 4x8 DCT 기능을 수행하도록 계수 스위칭 제어기에서 제 1 소팅 회로, 제 2 소팅 회로, 제 8 등급/제 4 등급 내부 승산 회로, 제 4 등급 내부 승산 회로 제 3 소팅 회로까지 전달된다. 즉, 상기 정치는 매회 입력 데이터가 계수 스위칭 제어기로부터 전달되는 제어 신호에 의해 결정된 소팅 순서에 따라 저장되도록 구성되며, 소정의 내부 승산 산술 연산은 상기 계수 스위칭 제어기로부터 출력되는 제어 신호에 대응하는 DCT 계수를 얻기 위해 저장된 데이터상에서 수행된다. 결과적으로, 데이터 저장 처리는 항상 2차원 4x8 DCT 뿐아니라 2차원 8x8 DCT 를 항상 요구한다. 2차원 4x8 DCT 또는 2차원 8x8 DCT 의 기능을 수행하기 위해 계수 스위칭 제어기로부터 전달된 제어 신호에 의한 각각의 데이터 저장 및 회로의 선택은 서로 분리할 수 없다. 즉, 종래의 DCT 장치는 2차원 4x8 DCT 또는 2차원 8x8 DCT를 실행하기 위해 적응된 회로 선택이 데이터 저장 처리가 분리할 수 없는 방법으로 요구되는 상태로 이루어지게 구성된다. 그러므로, 상기 데이터 소팅이 RAM(랜덤-억세스 메모리)을 통해 수행되면, 반복된 데이터의 소팅 처리가 필요하며, 따라서, 데이터 소팅시 많은 시간과 DCT 계수 획득시 지연이 생기며, 상기 데이터 소팅이 하드웨어를 통해 수행되면, 회로의 규모가 커지고 신호 전달시 지연이 유발된다

발명의 요약상기와 같이, 본 발명의 목적은 영상 신호들을 압축하는 방법, 압축된 영상 신호들을 압축해제하는 방법, 2 - 2^N-1- 2^NDCT 및 2 - 2^N-1- 2^NIDCT 둘다에 사용된 고정 계수에 의해서 기수 위치에서 고정 계수를 사용하여 고속 변환을 이루고 회로 규모를 감소시키고 기본 2^N- 2^NDCT 및 2^N- 2^NIDCT 장치에서 2 - 2^N-1- 2^NDCT 와 2 - 2^N-1- 2^NIDCT 가 상호 협조함으로써 고속 변환을 수행하는 압축 처리 장치 및 압축해제 처리 장치를 제공하는 것이다.

본 발명의 제 1 국면에 따르면, 영상 신호들을 압축하는 방법이 제공된다. 즉, 이산 코싸인 변환 규칙에 따라 결정되고 아래에서 도시된 식(1) 및 식(2)로 주어진 각각의 고정 계수들 Pk 에 대해, 영상 데이터를 형성하는 화소 데이터의 한 블록의 2^Nx 2^N(N은 자연수)개를 구성하는 한개의 라인 또는 한개의 스트링(string)에 포함된 화소 데이터의 2^N개를 선택하는 처리 단계와, 적들을 얻기 위해 각각 대응하는 고정 계수들 Pk 에 의해 선택된 화소 데이터의 각각을 승산하는 처리 단계와, 승산 처리에 의해 얻어지고 이산 코싸인 변환 규칙에 따라 결정된 적들 사이에서 가산 연산들과 감산 연산들을 수행하는 처리 단계와, 상기 2^Nx 2^N화소 데이터의 블록을 구성하는 각 라인과 각 스티어링에 대해 변환 계수 데이터 Fj 로서 가산 연산들과 감산 연산들에 의해 얻어진 값을 출력하는 처리 단계를 구비하며, 반면, 선택 처리시, 2^Nx 2^N의 화소 데이터 블록으로 이루어지는 한개의 라인 또는 하나의 스티어링에 포함된 2^N개의 화소 데이터를 구성하는 제 1 및 제 2 세트의 화소 데이터는 소정의 순서에 따라, 아래에 도시된 식(1)과 식(2)의 홀수 위치의 K 로 고정 계수들 Pk 중에서, 각각의 고정 계수에 대해 선택되며, 반면, 승산 처리시, 식(1)과 식(2)에서 홀수 위치의 K 로 각각의 고정 계수들에 대해 선택된 제 1 및 제 2 세트의 화소 데이터는 적들을 얻기 위해 식(1)과 식(2)에서 홀수 위치의 K로 각각의 고정 계수들에 의해 승산된다.

전의 설명에서, 2개의 화소 데이터의 합이 화소 데이터 fj 에 포함된 데이터 "j"를 가지는 모드이며, 하나는 저차의 데이터이고 다른 것은 다음의 저차 데이터이며 후에, 같은 방법으로, 선택 처리시 선택되는 제 1 세트의 화소 데이터로서 선택되고 반면, 2개의 화소 데이터 사이의 차는 화소 데이터 fj 에 포함된 데이터 "j"를 가지며, 하나는 저차 데이터이고 다른 것은 다음의 저차 데이터이고 후에 같은 방법으로, 선택 처리시 선택되는 제 2 의 화소 데이터로서 선택된다.

본 발명의 제 2 국면에 따라, 영상 신호들을 압축해제하는 방법이 제공되며, 즉, 아래에 나타난 식(3)과 식(4)에서 주어진 각각의 고정 계수들 PK 에 대해, 이산 코싸인 변환 규칙에 의해 변환된 후, 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N(N은 자연수) 개의 변환 계수 데이터 블록을 이루는 한개의 라인 또는 하나의 스테어링에 포함되어 이산 코싸인 변환 규칙에 따라 결정된 2^N개의 변환 계수 데이터 Fj(0 ≤j≤ 2^N-1)을 선택하는 처리 단계와, 적(product)들을 얻기 위해 각각 대응하는 고정 계수 PK 에 의해 각각의 선택된 변환 계수 데이터를 승산하는 처리 단계와, 이산 코싸인 변환 규칙에 따라 결정된 승산 처리에 의해 얻어진 적들 사이의 가산 연산들과 감산 연산들을 수행하는 처리 단계와, 상기 2^Nx 2^N화소 데이터 블록을 이루는 각 라인 또는 각 스테어링에 대해 화소 데이터 fj 로서 가산 연산들 및/또는 감산 연산들에 의해 얻어진 값을 출력하는 처리 단계를 구비하며, 반면, 선택 처리시, 2^Nx 2^N개의 변환 계수 데이터 블록으로 이루어지는 한개의 라인 또는 한개의 스트링ㅇ에 포함된 2^N개의 변환 계수 데이터로 구성되는 제 1 및 제 2 세트의 변환 계수 데이터는 소정의 순서에 따라, 식(3) 및 식(4)에서 홀수 위치의 K 로, 고정 계수들 Pk중에서, 각각의 고정 계수에 대해 선택되며, 반면, 승산 처리시, 식(3) 및 식(4)에서 홀수 위치의 K 의 각각의 고정 계수에 대해 선택된 각각의 제 1 및 제 2 세트의 변환 계수 데이터는 적들을 얻기 위해 식(3) 및 (4)에서 홀수 위치의 K를 갖는 고정 계수들 각각에 의해 승산된다.

이전의 기술과 같이, 제 1 세트의 변환 계수 데이터는 2^N개의 변환 계수 데이터 Fj 의 제 1 절반부와 2^N-1개의 변환 계수 데이터로 이루어지는 "j" 데이터를포함하는 제 1 변환 데이터 세트로부터 선택된 데이터중 하나로 이루어지는 변환 계수 데이터 합이며, 변환 계수 데이터는 2^N개의 변환 계수 데이터 Fj 의 제 2 절반부로 이루어지고 2^N-1개 변환 계수 데이터로 포함되는 "j" 데이터로 구성되는 제 2 변환 데이터 세트로부터 선택된 하나의 데이터로 구성된다. 상기 제 2 세트의 변환 데이터는 제 1 세트의 변환 데이터로부터 선택된 하나의 데이터로 이루어지는 변환 계수 데이터와 제 2 세트의 변환 데이터로부터 선택된 하나의 데이터로 이루어진 변환 계수 데이터 사이의 차다.

본 발명의 제 3 국면에 따라, 아래에 도시된 식(5)와 식(6)에 주어진 각각의 고정 계수 PK에 대해, 영상 데이터를 형성하는 화소 데이터 블록의 블록 2^Nx 2^N(N은 자연수)을 포함하는 한개의 라인 또는 한개의 스트링에 포함되어 이산 코싸인 변환 규칙에 따라 결정된 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)의 2^N개를 선택 처리 단계와, 적들을 얻기 위해 대응 고정 계수들 Pk 의 각각에 의해 선택된 화소의 각각을 승산하는 처리 단계와, 승산 처리에 의해 얻어지고 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이에서 가감산 연산들을 수생하는 처리 단계와, 2^Nx 2^N화소 데이터 블록으로 이루어지는 각 라인이나 각 스트링에 대해 변환 계수 데이터 Fj 로서 가감산 연산들에 의해 얻어진 값을 출력 처리하는 단계를 포함하는 영상 신호들을 압축하는 방법을 제공하며, 반면, 선택 처리시, 이산 코사인 2^N- 2^N의 경우에, 2^N개의 화소 데이터는 소정의 순서에 따라 2^N- 2^N이산 코사인 변환에 의해 결정된 각각의 고정 계수들 Pk 에 대해 2^Nx 2^N화소 데이터의 블록으로 구성되는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 선택되고, 선택 처리시, 2 - 2^N-1- 2^N의 이산 코싸인 변환의 경우에, 식(5) 및 식(6)에서 홀수 위치의 k 로 고정 계수들 Pk 중에서, 각각의 고정 계수에 의해 승상되는 2^N개의 화소 데이터로 이루어지는 제 1 및 제 2 세트의 화소 데이터 각각은 소정의 순서에 따라 2^Nx 2^N개의 화소 데이터의 블록을 포함하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 선택된다.

반면, 승산 처리시, 2^N- 2^N이산 코싸인 변환의 경우에, 선택 처리시 선택된 2^N개의 화소 데이터의 각각은 적들을 얻기 위해 고정 계수들 Pk 중에서 대응하는 고정 계수 각각에 의해 승상되고, 반면, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우에, 식(5) 및 식(6)의 홀수 위치의 k 로 고정 계수들 Pk 중에서, 대응하여 고정된 계수를 기초로 선택된 제 1 및 제 2 세트의 화소 데이터 각각은 식(5) 및 식(6)에서 홀수 위치 k 로 고정 계수들 Pk 중에서, 고정 계수에 의해 승상된다.

반면, 가감산 처리시 가감산 연산들은 2^N- 2^N이산 코싸인 변환에 따라 결정되고 승산 처리에 의해 얻어진 적들 사이에서 수행된다. 반면, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우에, 가감산 연산들은 승산 처리에 의해 얻어지고 2 - 2^N-1- 2^N이산 코싸인 변환 규칙에 따라 결정된 적들 사이에서 수행된다.

또한, 2^N- 2^N이산 코싸인 변환 블록에서 선택되는 화소 데이터는 식(6) 및 식(6)에서 홀수 위치의 K로, 고정 계수들 Pk 중에서, 각각의 고정 계수에 의해 승산되는 2^Nx 2^N개의 화소 데이터의 블록을 포함하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로 이루어지는 제 1 세트의 화소 데이터와 식(5) 및 식(6)에서 홀수 위치의 K 로, 고정 계수들 Pk 중에서, 각각의 고정 계수에 의해 승산되는 2^N개의 화소 데이터로 이루어지는 제 2 세트의 화소 데이터를 구비하는 것이 양호하다.

또한, 선택 처리 단계에서 선택된 화소 데이터는 소정 쌍의 화소 데이터를 구성하는 화소 데이터 사이의 합 및 차인 것이 양호하다.또한, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우에, 소정 쌍의 화소 데이터를 포함하는 화소 데이터는 화소 데이터 fj 에 포함된 "j" 데이터를 갖는 2개의 화소 데이터이며, 하나는 저차수의 데이터이고, 다른것은 다음 저차수의 데이터이다.

더구나, 2^N- 2^N이산 코싸인 변환의 경우에, 소정 쌍의 화소 데이터를 포함하는 화소 데이터는 2^N개의 화소 데이터 fj의 제 1 절반부로 이루어지며 2^N-1개의 화소 데이터로 이루어지는 "j" 데이터를 포함하는 제 1 변환 데이터 세트로부터 선택된 하나의 데이터로 구성되는 화소 데이터이고, 2^N개의 화소 데이터 fj 의 제 2 절반부로 이루어지고 2^N-1개의 화소 데이터로 이루어지는 "j" 데이터를 포함하는 제 2 화소 데이터 세트로부터 선택된 하나의 데이터로 구성되는 화소 데이터이다.

본 발명의 제 4 국면에 따르면, 식(7) 및 식(8)에 주어진 각각의 고정 계수들 Pk 에 대해 이산 코싸인 변환 규칙에 의해 변환된 후 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N개의 변환 계수 데이터 블록(N은 자연수)으로 구성되는 한개의 라인 또는 한개의 스트링에 포함되어 이산 코싸인 변환 규칙에 따라 결정된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택 처리 단계와, 승산 처리에 의해 얻어지고 이산 코싸인 변환 규칙에 따라 결정된 적들 사이의 가감산 연산들을 수행 처리 단계와, 상기 2^Nx 2^N변환 계수 데이터 블록을 포함하는 각 라인 또는 스트링에 대해 화소 데이터 fj 로서 가감산 연산들에 의해 얻어진 값을 출력 처리하는 단계를 구비한다.

반면, 선택 처리시, 2^N- 2^N의 역 이산 코싸인 변환의 경우에, 2^N개의 변환 계수 데이터 각각은 소정의 순서에 따라 2^N- 2^N역 이산 코싸인 변환 방법에 의해 결정된 각각의 고정 계수들 Pk 에 대해 2^Nx 2^N변환 계수 블록을 포함하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로부터 선택된다. 반면, 선택 처리시, 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우에, 2^Nx 2^N개의 변환 계수 데이터 블록을 포함하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로 구성되는 제 1 및 제 2 세트의 변환 계수 데이터 각각은 소정의 순서에 따라 식(7) 및 식(8)의 홀수 위치 k 로 고정 계수들 Pk 중에서, 각각의 고정된 계수에 대해 선택된다.

반면, 승산 처리시, 2^N- 2^N역 코싸인 변환의 경우에, 선택 처리시 선택된 화소 데이터의 2^N개 각각은 적들을 얻기 위해 고정 계수들 Pk 중에서 대응하는 고정 계수 각각에 의해 승산되고, 반면, 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우에, 식(7)과 식(8)에서 홀수 위치의 K 로 고정 계수들 Pk 중에서, 각각 대응하는 고정 계수를 기초로 하여 선택된 제 1 및 제 2 세트의 변환 계수 각각은 적들을 얻기 위해 식(7) 및 식(8)의 홀수 위치의 K 로 고정 계수들 Pk 중에서 고정된 계수 각각에 의해 승산된다.

반면, 가감산 처리시, 2^N- 2^N역 이산 코싸인 변환의 경우에, 가감산 연산들은 2^N- 2^N이산 코싸인 변환 규칙에 따라 결정되고 승산 처리에 의해 얻어진 적들 사이에서 수행되고, 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우에, 가감산 연산들은 승산 처리에의 얻어지고 2 - 2^N-1- 2^N이산 코싸인 변환 규칙에 따라 결정된 적들 사이에서 수행된다.

전의 기술과 같이, 양호한 모드가 2^N- 2^N역 이산 코싸인 변환시 선택된 변환 계수 데이터가 식(7) 및 식(8)에서 홀수 위치의 K 로 고정 계수들 Pk 중에서, 각각의 고정된 계수에 의해 승산되는 2^Nx 2^N개의 변환 계수 데이터를 이루는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로 이루어지는 제 1 세트의 변환 계수 데이터와 식(7) 및 식(8)의 우수 위치의 k 로 고정 계수들 Pk 중에서, 각각의 고정된 계수에 의해 승산되는 2^N개의 변환 계수 데이터로 이루어지는 제 2 세트의 변환 계수 데이터를 구비하는 모드이다.

본 발명의 제 5 국면에 따르며, 아래에 도시처럼 식(9) 및 식(10)에 주어진 각각의 고정된 Pk 에 대해, 영상 데이터를 형성하는 2^Nx 2^N개의 화소 데이터(N은 자연수)로 이루어지는 한개의 라인과 한개의 스트링에 포함되어 이산 코싸인 변환 규칙에 따라 결정된 2^N개의 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)을 선택하는 수단과, 적들을얻기 위해 대응하는 고정 계수들 Pk 의 각각에 의해 선택된 화소 데이터 각각을 승산하는 수단과, 이산 코싸인 변환 규칙에 따라 결정되고 승산 처리에 의해 얻어진 적들 사이의 가감산 동작을 수행하는 수단과, 2^Nx 2^N화소 데이터 블록으로 이루어지는 각 라인 또는 각 스트링에 대해 변환 계수 데이터 Fj 로서 가감산 연산들에 의해 얻어진 값을 출력하는 수단을 구비하는 영상 신호들을 압축하는 장치를 제공한다.

반면, 선택 수단은 2^Nx 2^N개의 화소 데이터 블록을 이루는 한개의 라인 또는 스트링에 포함된 2^N개의 화소 데이터를 구성하는 제 1 및 제 2 세트의 화소 데이터는 아래에 도시된 소정의 순서에 따라 식(9) 및 식(10)의 홀수 위치의 K로 고정 계수들 Pk 중에서, 각각의 고정된 계수에 대해 선택되는 수단이다. 반면, 승산 처리시, 식(9) 및 식(10)에서 홀수 위치의 k 로 고정된 계수 각각에 대해 선택된 제 1 및 제 2 세트의 화소 데이터는 적들을 얻기 위해 식(9) 및 식(10)에서 홀수 위치 k 로 고정 계수에 의해 승산된다.

전의 기술과 같이, 양호한 모드는 화소 데이터 fj 에 포함된 "j" 데이터를 가지는 2개의 화소 데이터 합인 모드이고, 하나는 저차수 데이터, 다른 것은 다음의 저차수 데이터이며 후에 같은 방법에서, 제 1 세트의 화소 데이터로서 선택 수단에 의해 선택되고, 반면, 상기 화소 데이터 fj 에 포함된 "j" 데이터를 가지는 2개의 화소 데이터 사이의 차인 모드이고, 하나는 저차수 데이터이고 다른 것은 다음 저차수의 데이터이고, 후에 같은 방법으로, 제 2 세트의 화소로서 선택 수단에 의해 선택된다.

본 발명의 제 6 국면에 따라, 아래에 도시된 식(11) 및 식(12)에 주어진 고정 계수들 Pk 에 대해, 이산 코싸인 변환 방법에 의해 변환된 후에 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N개의 변환 계수 데이터 블록(N은 자연수)을 이루는 한개의 라인 또는 스트링에 포함되고 이산 코싸인 변환 규칙에 따라 결정된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단과, 적들을 얻기 위해 대응하는 고정 계수들 Pk 각각에 의해 선택된 변환 계수 데이터 각각을 승산하는 수단과, 이산 코싸인 변환 규칙에 따라 결정된 승산 처리에 의해 얻어진 적들 사이의 가감산 연산들을 수행하는 수단과, 2^Nx 2^N화소 데이터를 이루는 각 라인 또는 스트링에 대해 화소 데이터 fj 로서 가감산 연산들에 의해 얻어진 값을 출력하는 수단을 구비하는 영상 신호들을 압축해제하는 장치를 제공한다.

반면, 선택 수단은 2^Nx 2^N개의 변환 계수 데이터 블록으로 이루어지는 한개의 라인 또는 스트링에 포함된 2^N개의 변환 계수 데이터로 구성되는 제 1 및 제 2 세트의 변환 계수 데이터 각각은 소정의 순서에 따라, 식(11) 및 식(12)에서 홀수 위치 k로, 고정 계수들 Pk 중에서, 고정 계수 각각에 대해 선택되는 수단이고, 상기 승산 수단은 식(11) 및 식(12)에서 홀수 위치 k 로 고정 계수 각각에 대해 선택된 제 1 및 제 2 세트의 변환 계수 데이터 각각은 적들을 얻기 위해 식(11) 및 식(12)에서 홀수 위치 k 로 고정 계수 각각에 의해 승산되는 수단이다.

전의 기술과 같이, 양호한 모드는 상기 선택 수단이 변환 계수 데이터의 제 1 셋으로서, 2^N개의 변환 계수 데이터 Fj 의 절반부를 구성하고 2^N-1개의 변환 계수 데이터를 구성하는 "j" 데이터를 포함하는 제 1 변환 데이터 세트로부터 선택된 하나의 데이터로 이루어진 변환 계수 데이터와 2^N개의 변환 계수 데이터 Fj 의 절반부를 구성하고, 2^N-1개의 변환 계수 데이터를 구성하는 데이터 "j"를 포함하는 제 2 변환 데이터 세트로부터 선택된 하나의 데이터로 이루어지는 변환 계수 데이터의 합을 선택하는 모드이고, 상기 선택 수단은 제 2 세트의 변환 데이터로서, 제 1 변환 데이터 세트로부터 선택된 하나의 데이터로 이루어지는 변환 계수 데이터와 제 2 변환 데이터 세트로부터 선택된 하나의 데이터로 이루어지는 변환 계수 데이터 사이의 차를 선택하는 모드이다.

본 발명의 제 7 국면에 따르면, 아래에 도시된 식(13) 및 식(14)에서 주어진 고정 계수들 Pk 각각에 대해, 영상 데이터를 형성하는 2^Nx 2^N개의 화상 데이터 블록중 하나의 블록(N은 자연수)을 포함하는 한개의 라인 또는 스트링에 포함되고 이산 코싸인 변환 규칙에 따라 결정된 2^N개의 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단과, 적들을 얻기 위해 각각 대응하는 고정 계수들 Pk 에 의해 각각 선택된 화소 데이터를 승산하는 수단과, 상기 승산 수단에 의해 얻어지고 이산 코싸인 변환 규칙에 따라 결정된 적들 사이에서 가감산 연산들을 수행하는 수단과, 2^Nx 2^N화소 데이터의 블록으로 구성되는 각 라인 또는 각 스트링에 대해 변환 계수 데이터 Fj 로서 가감산 연산들에 의해 얻어진 값을 출력하는 수단을 구비하는 영상 신호들을 압축하는 장치를 제공한다.

반면, 상기 선택 수단은, 2^N- 2^N이산 코싸인 변환의 경우에, 소정의 순서에 따라 2^N- 2^N이산 코싸인 변환 방법에 의해 결정된 고정 계수들 Pk 각각에 대해 2^Nx 2^N화소 데이터 블록으로 이루어지는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 2^N개의 화소 데이터를 선택하며, 상기 선택 수단은, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우에, 소정의 순서에 따라 2^Nx 2^N개의 화소 데이터 블록으로 이루어지는 한개의 라인 또는 스트링에 포함된 2^N개의 화소 데이터로부터 식(13) 및 식(14)에서 홀수 위치의 K 로 고정 계수들 Pk 중에서, 각각의 고정 계수에 의해 승산되는 2^N개의 화소 데이터로 구성되는 제 1 및 제 2 세트의 화소 데이터 각각을 선택한다.

반면, 상기 승산 수단은 2^N- 2^N이산 코싸인 변환의 경우에, 적들을 얻기 위해 고정 계수들 Pk 중에서 대응하는 고정 계수 각각에 의해 선택 수단에 의해 선택된 2^N개의 화소 데이터 각각을 승산하며, 한편, 상기 승산 수단은 식(13) 및 식(14)의 홀수 위치의 K 로 고정 계수들 Pk 중에서, 각각의 고정된 계수에 의해 식(13) 및 식(14)에서 홀수 위치의 K 로, 고정 계수들 Pk 중에서, 대응하는 고정 계수 각각을 기초하여 하여 선택된 제 1 및 제 2 세트의 화소 데이터를 승산하며, 상기 가감산 수단은, 2^N- 2^N이산 코싸인 변환의 경우에, 승산 처리에 의해 얻어져 2^N- 2^N이산 코싸인 변환에 따라 결정된 적들 사이의 가감산 연산들을 수행하며, 상기 가감산 수단은 2 - 2^N-1- 2^N이산 코싸인 변환의 경우에, 상기 승산 처리에 얻어져 2 - 2^N-1- 2^N이산 코싸인 변환 규칙에 따라 결정된 적들 사이의 가감산 연산들을 수행한다.

전의 기술과 같이, 양호한 모드는 상기 2^N- 2^N이산 코싸인 변환시 선택된 상기 화소 데이터는 식(13)과 식(14)의 홀수 위치의 K로 고정 계수들 Pk 중에서, 각각의 고정된 계수에 의해 승산되는 2^Nx 2^N개의 화소 데이터로 구성되는 한개의 라인 또는 스트링에 포함된 2^N개의 화소 데이터를 이루는 제 1 세트의 화소 데이터와, 식(13)과 식(14)에서 홀수 위치로 K 로 고정 계수들 Pk 중에서, 각각의 고정 계수에 의해 승산되는 2^N개의 화소 데이터로 이루어지는 제 2 세트의 화소 데이터를 구비하는 모드이다.

또한 양호한 모드는 상기 선택 수단이 화소 데이터로서, 화소의 소정 쌍을 이루는 화소 데이터 사이의 합과 차를 선택하는 모드이다.

또한, 양호한 모드는 상기 선택 수단은 화소 데이터의 소정 쌍을 이루는 화소 데이터로서, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우에, 화소 데이터 fj 에 포함된 "j" 데이터를 가지는 2개의 화소 데이터이며, 그중 하나는 저차수 데이터이고, 다른 하나는 다음 저차수 데이터인 모드이다.

또한, 양호한 모드는 상기 선택 수단이 화소 데이터의 소정쌍으로 이루는 화소 데이터로서, 2^N- 2^N이산 코싸인 변환의 경우에, 2^N개의 화소 데이터 fj 의 제 1 절반부를 포함하고 2^N-1개의 화소 데이터를 포함하는 "j" 데이터를 포함하는 제 1 변환 데이터 세트로부터 선택된 하나의 데이터로 이루어지는 화소 데이터와 2^N개의 화소 데이터 fj 의 제 2 절반부를 포함하고 2^N-1개의 화소 데이터를 포함하는 "j" 데이터를 포함하는 제 2 화소 데이터로부터 선택된 하나의 데이터로 이루어지는 화소 데이터를 선택하는 모드이다.

본 발명의 제 8 국면에 따라, 아래에 도시된 식(15)와 식(16)에 주어진 각각의 고정 계수에 대해, 이산 코싸인 변환 방법에 의해 변환된 후에 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N개의 변환 계수 데이터 블록(N 은 자연수)을 포함되어 이산 코싸인 변환 규칙에 따라 결정된 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단과, 적들을 얻기 위해 대응하여 고정된 계수들 Pk 각각에 의해 선택된 변환 계수 데이터 각각을 승산하는 수단과, 상기 승산 수단에 의해 얻어지고 상기 이산 코싸인 변환 규칙에 따라 결정된 적들 사이의 가감산 연산들을 형성하는 수단과, 2^Nx 2^N변환 계수 데이터 블록을 구성하는 각 라인 또는 스트링에 대해 화소 데이터 fj 로서 가감산 연산들에 의해 얻어진 값을 출력하는 수단을 구비하는 영상 신호들을 압축해제하는 장치를 제공한다.

한편, 상기 선택 수단은, 2^N- 2^N역 이산 코싸인 변환의 경우에, 소정의 순서에 따라 2^N- 2^N역 이산 코싸인 변환 규칙에 의해 결정된 각각의 고정된 계수들 Pk 에 대해 2^Nx 2^N변환 계수 데이터 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로부터 2^N개의 변환 계수 데이터를 선택한다. 한편, 상기 선택 수단은 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우에, 소정의 순서에 따라 식(15) 및 식(16)에서 홀수 위치 K 로, 고정 계수들 Pk 중에서, 각각의 고정 계수에 대해 2^Nx 2^N개의 변환 계수 데이터 블록을 이루는 한개의 라인 또는 스트링에 포함된 2^N개의 변환 계수 데이터를 구성하는 각각의 제 1 및 제 2 세트의 변환 계수 데이터를 선택한다.

한편, 승산 수단은, 2^N- 2^N역 이산 코싸인 변형의 경우에, 적들을 얻기 위해, 고정 계수들 Pk 중에서, 각각 대응하는 고정 계수에 의해 선택 처리시 선택된 2^N개의 화소 데이터 각각을 승산하며, 상기 승산 수단은, 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우에, 적들을 얻기 위해 식(15)과 식(16)의 홀수 위치 K 로 고정 계수들 Pk 중에서, 각각의 고정 계수에 의해 식(15) 및 식(16)의 홀수 위치 K 로, 고정 계수들 Pk 중에서, 각각 대응하는 고정 계수를 기초로 선택된 제 1 및 제 2 세트의 변환 계수 데이터 각각을 승산한다.

반면, 상기 가감산 수단은, 2^N- 2^N역 이산 코싸인 변환의 경우에, 승산 수단에 의해 얻어진 2^N- 2^N이산 코싸인 변환에 따라 결정되고 적들 사이의 가감산 연산들을 수행하며, 상기 가감산 연산들은 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우에, 승산 처리에 의해 얻어져 상기 2 - 2^N-1- 2^N이산 코싸인 변환에 따라 결정된 적들 사이의 가감산 연산들을 수행한다.

더구나, 양호한 모드는 상기 선택 수단이, 2^N- 2^N역 이산 코싸인 변환시, 변환 계수 데이터로서, 식(15) 및 식(16)에서 홀수 위치 K 로, 고정 계수들 Pk 중에서, 각각의 고정된 계수에 의해 승산되는 2^Nx 2^N개의 변환 계수 데이터 블록으로 이루어지는 한개의 라인 또는 스트링에 포함된 2^N개의 변환 계수 데이터를 이루는 제 1 셋트의 변환 계수 데이터와, 식(15)와 식(16)에서 우수 위치의 K 로 고정 계수들 Pk 중에서 각각의 고정 계수에 의해 승산되는 2^N개의 변환 계수 데이터로 구성되는 제 2 세트의 변환 데이터를 선택하는 모드이다.

본 발명의 목적, 장점, 특징은 첨부된 도면과 협조하여 다음의 설명으로부터 더욱 잘 나타날 수 있다.

도1은 본 발명의 제 1실시예에 따른 8-8/2-4-8 DCT 장치의 전기적 구성을 도시하는 개략 블록 다이어그램.

도2는 본 발명의 제 1 실시예에 따른 8-8/2-4-8 DCT 장치의 전기적 구성을 부분적으로 도시하는 개략 블록 다이어그램.

도3은 본 발명의 제 1 실시예에 따른 8-8/2-4-8 DCT 장치에서 8-8 DCT 를 설명하는 연산 타이밍 챠트 일부의 도시도.

도4는 본 발명의 제 1 실시예에 따른 8-8/2-4-8 DCT 장치에서 8-8 DCT 를 설명하는 연산 타이밍 챠트 나머지 일부의 도시도.

도5는 본 발명의 제 1 실시예에 따라 8-8/2-4-8 DCT 장치에서 2-4-8 DCT 를 설명하는 연산 타이밍 챠트 일부의 도시도.

도6은 본 발명의 제 1 실시예에 따라 8-8/2-4-8 DCT 장치에서 2-4-8 DCT 를 설명하는 연산 타이밍 챠트의 나머지 부분의 도시도.

도7은 본 발명의 제 2 실시예에 따라 8-8/2-4-8 IDCT 장치의 구성을 부분적으로 도시하는 개략 블록 다이어그램.

도8은 본 발명의 제 2 실시예에 따른 8-8/2-4-8 IDCT 장치의 구성을 부분적으로 보여주는 개략 블록 다이어그램.

도9는 본 발명의 제 2 실시예에 따른 8-8/2-4-8 IDCT 장치를 구성하는 8-8 IDCT 연산을 설명하는 일부의 타이밍 챠트도.

도10은 본 발명의 제 2 실시예에 다른 8-8/2-4-8 IDCT 로 구성되는 8-8 IDCT 의 연산을 설명하는 타이밍 챠트의 나머지 부분의 도시도.

도11은 본 발명의 제 2 실시예에 따른 8-8/2-4-8 IDCT 를 구성하는 2-4-8 IDCT 의 연산을 서명하는 타이밍 챠트의 일부분의 도시도.

도12는 본 발명의 제 2 실시예에 따른 8-8/2-4-8 IDCT 를 구성하는 2-4-8 IDCT 의 연산을 설명하는 타이밍 챠트의 나머지 부분의 도시도.

도13은 본 발명의 제 3 실시예에 따른 16-16/2-8-16 DCT 의 전기적 구성을 부분적으로 도시하는 개략 블록 다이어그램.

도14는 본 발명의 제 3 실시예에 다른 16-16/2-8-16 DCT 장치의 전기적 구성을 부분적으로 도시하는 개략 블록 다이어그램.

도15는 본 발명의 제 4 실시예에 따른 16-16/2-8-16 IDCT 장치의 전기적 구성을 부분적으로 도시하는 개략 블록 다이어그램.

도16은 본 발명의 제 4 실시예에 따른 16-16/2-8-16 IDCT 장치의 전기적 구성을 부분적으로 도시하는 개략 블록 다이어그램.

*도면의 주요부분에 대한 부호의 설명

12, 23 ; MUX 17, 37 ; 가산 회로

19 ; 감산 회로 25, 225 ; 가감산 회로

36₁,36₂; AND 회로 13, 21 ; 레지스터

본 발명을 수행하는 최적의 모드는 첨부된 도면을 참고로 여러 실시예를 사용하여 더욱 상세히 기술된다.

<제 1 실시예>

도1은 본 발명의 제 1 실시예에 다른 8-8 DCT/2-4-8 DCT 장치의 전기적 구성을 도시하는 개략 다이어그램이다. 도2는 제 1 실시예에 따른 8-8 DCT/2-4-8 DCT 장치의 전기적 구성을 부분적으로 도시하는 개략 블록 다이어그램이다. 도3은 제 1 실시예에 따라 8-8 DCT/2-4-8 DCT 장치에서 8-8 DCT 를 설명하는 연산 타이밍 챠트의 일부를 도시한다. 도4는 제 1 실시예에 따른 8-8 DCT/2-4-8 DCT 장치에서 8-8 DCT 를 설명하는 연산 타이밍 챠트의 나머지 부분의 도시도이다. 도5는 제 1 실시예에 따른 8-8 DCT/2-4-8 DCT 장치에서 2-4-8 DCT 를 설명하는 연산 타이밍 챠트일부의 도시도이다. 도6은 제 1 실시예에 따른 8-8 DCT/2-4-8 DCT 장치에서 2-4-8 DCT 를 설명하는 연산 타이밍 챠트의 나머지 부분을 도시한다. 도2의 라인 I-i 상의 도1의 라인 I-i 를 겹치므로서, 상기 8-8 DCT/2-4-8 DCT 장치의 전체 구성이 도시된다.

따라서, 제 1 실시예에 따라, 상기 8-8 DCT/2-4-8 DCT 장치가 상기 8-8DCT회로의 일부가 2-4-8 DCT 에 대해 사용되는 구성이 되므로서, 상기 8-8 DCT 에서 파이프 라인 처리형 산술 연산을 통해 얻어진 고속 계산 특징은 2-4-8 DCT 에서 유지되고 고속 계산 특징은 8-8 DCT 및 2-4-8 DCT 장치를 소형화할때 조차도 계속 유지된다.

8-8 DCT/2-4-8 DCT 장치의 구성 설명전에, 8x8 화소 데이터를 구성하는 매 한개의 라인 또는 스트링상에서 8-8 DCT 를 수행하기 위해 사용되는 연산식은 가징 먼저 아래에 설명된다.

1차원식(39) 형태로 "관련기술의 설명"에 기술된 2차원식(17)을 표시하고 h 및 x 에 따라 식(39)을 압축해제함으로써, 식(39)은 식(40)에 의해 표시되고, P₀내지 P₆은 다음과 같다.

P₀= cos ( 7 π / 16 ) = -cos ( 9 π / 16 ) = 0.195090322...

P₁= cos ( 6π / 16 ) = -cos ( 10 π / 16 ) = 0.382683432...

P₂= cos ( 5 π / 16 ) = -cos ( 11π / 16 ) = 0.55557023...

P₃= cos ( 4 π / 16 ) = -cos ( 12π / 16 ) = 0.707106781...

P₄= cos ( 3 π / 16 ) = -cos ( 13 π / 16 ) = 0.831469612...

P₅= cos ( 2 π / 16 ) = -cos ( 14 π / 16 ) = 0.923879532...

P₆= cos ( π / 16 ) = -cos ( 15 π / 16 ) = 0.980785280...

따라서, 식(40)이 F(0) = F₀, F(1) = F₁, F(2) = F₂, F(3) = F₃, F(4) = F₄, F(5) = F₅, F(6) = F₆및 F(7) = F₇및 f(0,y) = f_o, f(1,y) = f₁, f(2,y) = f₂, f(3,y) = f₃, f(4,y) = f₄, f(5,y) = f_5,f(6,y) = f₆및 f(7,y) = f₇에 의해 셋팅함으로써 변화될때, 식(40)은 식(41)에 의해 표시되고, 식(41)의 우측을 변화시켜, 식(42)가 얻어진다.

식(42)에 포함된 f₀+ f₇, f₁+ f₆, f₂+ f_5,f₃+ f₄, f₀- f₇, f₁- f₆, f₂- f₅및 f₃- f₄에 대해 식(43)에 의해 표시된 도면을 대체함으로써, 그때, 식(42)의 우측을 변화시키므로서, 식(44)이 얻어진다. 식(44)을 재배열함으로써, 식(45)이 얻어진다. 상기 제 1 실시예의 8-8 DCT/2-4-8 DCT 장치는 식(45)에 따라 8-8 DCT 를 수행하도록 적용된다.

다음에, 8x8 화소 데이터의 매 한개의 라인 또는 스트링상의 2-4-8 DCT 를 수행하는데 사용된 연산식이 아래에 기술되어 있다. 1차원식(46)의 형태로 "관련 기술의 설명"에 기술된 2차원식(21)을 표현하고, h 및 x 에 따라 식(46)을 압축해제함으로써 얻어진 F(0), F(1), F(2), F(3), F(4), F(5), F(6), F(7), f(0.z), f(1,z), f(2,z), f(3,z), f(4,z), f(5,z), f(6,z) 및 f(7,z)를 셋팅함으로서 결국, 식(40)에서와 같은 방법으로 F(0) = F₀, F(1) = F₁, F(2) = F₂, F(3) = F₃, F(4) = F₄, F(5) = F₅, F(6) = F₆및 F(7) = F₇과 f(0,z) = f₀, F(1,z) = f₁, f(2,z) = f₂, f(3,z) = f₃, f(4,z) = f₄, f(5,z) = f₅, f(6,z) = f₆및 f(7,z) = f₇를 셋팅함으로써, 식(47)이 얻어진다. 식(47)에서 P₀내지 P₆의 값은 식(40)에서의 값과 같다.

식(47)의 우측을 변화시키므로서, 식((48)이 얻어진다. 식(48)을 재배열하여,식(49)가 얻어진다.

식(49)에 포함된 f₀+ f₁, f₂+ f₃, f₄+ f₅, f₆+ f₇, f₀- f₁, f₂- f₃, f₄- f₅및 f₆- f₇에대해 식(50)에의해 표시된 그림을 대체 함으로써 식(51)이 얻어진다. 상기 제1실시에의 8-8DCT/2-4-8 DCT 장치는 식(51) 에따라 2-4-8 DCT를 수행하도록 적용된다.

위에서 기술된 8-8 DCT/2-4-8 DCT는 멀티플랙서(12), 제 1 데이터 레지스터 그룹(13)을 이루는 8개의 데이터 레지스터들(14₁내지 14₈), 제 1 가산 회로 그룹(17)을 이루는 4개의 가산 회로(18₁내지 18₄), 감산 회로 그룹(19)을 이루는 4개의 감산 회로(20₁내지 20₄) 제 2 데이터 레지스터 그룹(21)을 이루는 8개의 데이터 레지스터들(22₁내지 22₈), 제 1 MUX 그룹(23)을 이루는 8개의 멀티플랙서(24₁내지 24₈), 제 1 가감산 회로(25)를 이루는 2개의 가산/감산 회로(26₁, 26₂), 제 2 멀티플랙서 그룹(27)을 이루는 2개의 멀티플랙서(28₁내지 28₂), 제 3 데이터 레지스터 그룹(29)을 이루는 7개의 데이터 레지스터들(30₁내지 30₇), P₃계수 승산 회로(32₁), P₅계수 승산 회로(32₂), P₁계수 승산 회로(32₃), P₆/P₃계수 승산 회로(32₄), P₄/P₅계수 승산 회로(32₅), P₂계수 승산 회로(32₆), P₀/ P₁계수 승산 회로(32₇), 제 4 데이터 레지스터 그룹(33)을 이루는 7 데이터 레지스터들(34₁내지 34₈), 5개의 AND 회로(36₁내지 36₅), 제 2 가산 회로 그룹(37)을 이루는 4개의 가산 회로(38₁내지 38₄), 제 5 데이터 레지스터 그룹(39)을 이루는 5개의 데이터 레지스터들(40₁내지 40₅)로 구성된다. 이후에, 데이터 레지스터는 레지스터들(도면에서는 "REG"로서 도시된)로 간단히 설명되고 멀티플랙서는 MUX 로 설명된다.

상기 MUX(12)는 제 1 DCT 가 수행되는 8x8 화소 블록을 이루는 각 라인에서 포함된 8개의 화소 데이터 또는 상기 제 1 DCT 에 의해 포함된 8x8 데이터 블록을 이루는 각 스트링에 포함된 8개의 화소 데이터를 선택적으로 출력한다. 상기 MUX(12)로부터 출력되는 8개의 데이터 각각은 (f₀내지 f₇)에 의해 참조된다. 8-8 DCT 가 수행될때, 상기 MUX(12)는 제 1 레지스터 그룹(13)내에서 데이터(f₀)를 레지스터(14₁)에, 데이터(f₇)를 레지스터(14₂)에, 데이터(f₁)는 레지스터 (14₃), 데이터(f₆)는 레지스터(14₄)에, 데이터(f₂)는 레지스터(14₅)에, 데이터(f₅)는 레지스터(14₆)에, 데이터(f₃)는 레지스터(14₇)에, 데이터(f₄)는 레지스터(14₈)에 저장하고, 2-4-8 DCT 가 수행될때, 상기 MUX(12)는 데이터들(f₁내지 f₈)에 대응하는 레지스터들(14₁내지 14₈)에 데이터들(f₁내지 f₈)을 저장한다.

상기 8-8 DCT 및 2-4-8 DCT 둘다의 경우에, 제 1 가산 회로 그룹(17)을 이루는 4개의 가산 회로(18₁내지 18₄) 각각은, 2개의 레지스터로부터 데이터 출력상에서 가산 연산들을 수행한다. 즉, 상기 가산 회로(18₁)는 레지스터(14₁)에 저장된 데이터를 레지스터(14₂)에 저장된 데이터에 가산한다. 상기 가산 회로(18₂)는 레지스터(14₃)에 저장된 데이터를 레지스터(14₄)에 저장된 데이터에 가산한다. 상기 가산 회로(18₃)는 레지스터들(14₅)에 저장된 데이터를 레지스터(14₆)에 저장된 데이터에 가산한다. 상기 가산 회로(18₄)는 레지스터(14₇)에 저장된 데이터를 레지스터(14₈)에 저장된 데이터에 가산한다.

상기 8-8 DCT 및 2-4-8 DCT 둘다의 경우에, 감산 회로 그룹(19)을 이루는 4개의 감산 회로(20₁내지 20₄) 각각은, 2개의 레지스터로부터 데이터 출력상에서 감산 연산들을 수행한다. 즉, 감산 회로는 레지스터(14₂)에 저장된 데이터를 레지스터(14₁)에 저장된 데이터로부터 감산한다. 상기 감산 회로(20₂)는 레지스터들(143)에 저장된 데이터를 레지스터(14₄)에 저장된 데이터로부터 감산한다. 상기 감산 회로(20₃)는 레지스터(14₆)에 저장된 데이터를 레지스터(14₅)에 저장된 데이터로부터 감산한다. 상기 감산 회로(20₄)는 레지스터(14₈)에 저장된 데이터를 레지스터들(14₇)에 저장된 데이터로부터 감산한다.

상기 제 2 레지스터 그룹(21)을 구성하는 레지스터들(22₁내지 22₈) 각각은 상기 가산 회로(18₁내지 18₄) 또는 감산 회로(20₁내지 20₄)로부터 출력된 데이터 각각을 임시로 저장한다. 상기 레지스터(22₁)는 가산 회로(18₁)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₂)는 상기 가산 회로(18₂)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₃)는 가산 회로(18₃)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₄)는 가산 회로(18₄)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₅)는 감산 회로(20₁)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₆)는 감산 회로(20₂)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₇)는 감산 회로(20₃)로부터 출력된 데이터를 임시로 저장한다. 상기 레지스터(22₈)는 감산 회로(20₄)로부터 출력된 데이터를 임시로 저장한다. 상기 MUX(12)및 상기 가산 회로(18₁내지 18₄)의 레지스터들(14₁내지 14₈) 각각, 상기 감산 회로(20₁내지 20₄) 및 레지스터들(22₁내지 22₈) 각각은 매 4개의 연산 싸이클 동안 같은 연산을 반복한다. 상기 연산 싸이클 각각은 MUXs(24₁내지 24₈)에 의해 수행된 4개의 연산 싸이클에 대응한다.

제 1 MUX 그룹(23)을 이루는 MUXs(24₁내지 24₄) 각각에 의해 수행된 데이터 선택 연산은 상기 8-8 DCT 및 2-4-8 DCT 둘다에서 같다. 즉, 상기 MUX(24₁)는 상기 레지스터들(22₁내지 22₄)의 각각의 출력에 접속되고 레지스터들(22₁내지 22₄)의 순서에 따라 레지스터를 선택하고 순서적으로 4개 데이터를 출력하기 위해 적용된다. 상기 MUX(24₂)는 상기 레지스터들(22₁내지 22₄)의 출력에 접속되고 레지스터들(22₂, 22₃, 22₂, 22₃)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하기 위해 적용된다. 상기 MUX(24₃)는 레지스터들(22₁내지 22₄)의 출력에 접속되고 상기 레지스터들(22₁내지 22₃)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하기 위해 적용된다. 상기 MUX(24₄)는 레지스터들(22₁내지 22₄)의 출력에 접속되고 상기 레지스터들(22₂, 22₃, 22₁, 22₂)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하기 위해 적용된다.

제 1 MUX 그룹(23)을 구성하는 MUX(24₅), MUX(24₆), MUX(24₇), MUX(24₈) 각 데이터 선택 연산은 8-8 DCT 및 2-4-8 DCT 와는 상이하다.

8-8 DCT 의 경우에 MUX(24₅), MUX(24₆), MUX(24₇), MUX(24₈) 각 데이터 선택 연산은 다음의 연산에 따른다. 상기 MUX(24₅)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₅, 22₇, 22₆, 22₈)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하기 위해 적용된다. 상기 MUX(24₆)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₆, 22₅, 22₈, 22₇)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하기 위해 적용된다. 상기 MUX(24₇)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₇, 22₈, 22₅, 22₆)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하도록 적용된다. 상기 MUX은 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₈, 22₆, 22₇, 22₅)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하도록 적용된다.

상기 2-4-8 DCT 의 경우에 MUX(24₅), MUX(24₆), MUX(24₇), MUX(24₈) 각 데이터를 선택하는 연산은 다음에 따른다. 상기 MUX(24₅)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 상기 레지스터들(22₅, 22₈, 22₅, 22₈)의 순서에 따라 레지스터를 선택하게 적용하고 순서적으로 4개의 데이터들을 출력한다. 상기 MUX(24₆)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₅, 22₈, 22₆, 22₇)의 순서에 따라 레지스터를 선택하도록 적용되고 순서적으로 4 개의 데이터를 출력한다. 상기 MUX(24₇)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₆, 22₇, 22₆, 22₇)의 순서에 따라 레지스터를 선택하도록 적용되고 순서적으로 4개의 데이터들을 출력한다. 상기 MUX(24₈)는 레지스터들(22₅내지 22₈)의 출력에 접속되고 레지스터들(22₆, 22₇, 22₅, 22₈)의 순서에 따라 레지스터를 선택하도록 적용되고 4개의 개 데이터를 순서적으로 출력한다.

8-8 DCT 및 2-4-8 DCT 둘다의 경우에, 제 1 가감산 그룹(25)으로 구성되는 가산/감산 회로(26₁)는 상기 MUX(24₁)로부터 출력되는 4개의 데이터중 제 1 및 제 2 차의 데이터 출력상에서, 상기 MUX(24₂)로부터 출력되는 4개의 데이터중 제 1, 제 2차의 데이터 출력상에서 가산 연산들을 수행하며, 상기 MUX(24₁)로부터 출력되는 4개의 데이터중 제 3 차, 제 4 차의 데이터 출력상에서, 상기 MUX(24₂)로부터 출력되는 4 개의 데이터중 제 3 차, 제 4 차의 데이터 출력상에서 감산 연산들을 수행한다. 즉, 상기 MUX(24₁)로부터 제 1 차의 데이터 출력은 MUX(24₂)로부터 제 1 차의 데이터 출력에 가산되고, 같은 가산 연산들이 제 2 차의 데이터 출력상에서 수행된다. 상기 가산/감산 회로(26₁)에 의해 수행되는 감산 연산들에 있어서, 상기 MUX(24₂)로부터의 데이터 출력은 MUX(24₁)로부터 출력되는 데이터에서 감산된다. 2-4-8 DCT의 경우에, 상기 가산/감산 회로(26₂)는 MUX(24₅)로부터 출력되는 4개의 데이터중에서 제 1 차, 제 2 차의 데이터 출력과, MUX(24₇)로부터 4 개의 데이터중에서 제 1 및 제 2 차의 데이터 출력상에서 가산 연산들을 수행하고 MUX(24₅)로부터 4개의 데이터중에서 제 3 차, 제 4 차의 데이터 출력상에서 MUX(24₇)로부터 4개의 데이터 출력중에서 제 3 차, 제 4 차의 데이터 출력상에서 감산 연산들을 수행한다.

상기 가산/감산 회로(26₂)에 의해 수행되는 감산 연산들에서, 상기 MUX(24₇)로부터의 데이터 출력은 MUX(24₅)로부터 데이나 출력에서 감산한다.

상기 8-8 DCT 의 경우에, 제 2 MUX 그룹(27)을 이루는 MUX(28₁)는 MUX(24₅)로부터 순서적으로 4개의 데이터 출력을 선택하며, 2-4-8 DCT 의 경우에, 상기 가산/감산 회로(26₂)로부터 순서적으로 데이터 출력을 선택한다. 상기 MUX(28₂)는 8-8 DCT의 경우에, 상기 MUX(24₇)로부터 순서적으로 4 개의 데이터 출력을 선택하고, 2-4-8 DCT 의 경우에, MUX(24₇)로부터 4 개의 데이터 출력을 선택하지 않으며 그러나 상기 MUX(28₂)의 4 연산 싸이클(2-4-8 DCT 에서 연산 싸이클은 "제 2 연산 싸이클"로 불림)에 대응하는 "0"을 4회 선택한다.

상기 제 3 레지스터 그룹(29)을 이루는 레지스터(30₁)는 산술 연산 결과로 4개의 데이터들을 순서적으로 저장한다. 상기 레지스터((30₂)는 MUX(24₃)로부터 순서적으로 4개의 데이터 출력을 저장한다. 상기 레지스터(30₃)는 상기 MUX(24₄)로부터 순서적으로 4개의 데이터 출력을 저장한다. 상기 레지스터들(30₄)는 상기 MUX(28₁)로부터 순서적으로 4개의 데이터 출력을 저장한다. 상기 레지스터(30₅)는 MUX(24₆)로부터 순서적으로 4개의 데이터 출력을 저장한다. 상기 레지스터(30₆)는 순서적으로 MUX(28₂)로부터 순서적으로 4개의 데이터 출력을 저장한다. 상기 레지스터(30₇)는 MUX(24₈)로부터 순서적으로 4개의 데이나 출력을 저장한다.

상기 P₃계수 승산 회로(32₁)는 고정 계수 P₃에 의해 레지스터(30₁)로부터 순서적으로 4개의 데이터 출력 각각을 승산한다. 상기 P₅계수 승산 회로(32₂)는 고정 계수 P₅에 의해 레지스터(30₂)로부터 순서적으로 4개의 데이터 출력 각각을 승산한다. 상기 P₁계수 승산 회로(32₃)는 고정 계수 P₅에 의해 레지스터(30₃)로부터 순서적으로 4개의 데이터 출력 각각을 승산한다. 상기 P₆/P₃계수 승산 회로(32₄)는 상기 8-8 DCT 및 2-4-8 DCT 사이의 고정 계수를 전환하며, 상기 8-8 DCT 의 경우에, 고정 계수 P₆에 의해 레지스터(30₄)로부터 4개의 데이터 출력 각각을 승산하며, 2-4-8 DCT 의 경우에, 고정 계수 P3 에 의해 레지스터(30₄)로부터 4개의 데이터 출력 각각을 승산한다. 상기 P₄/P₅계수 승산 회로(32₅)는 상기 8-8 DCT, 2-4-8 DCT 사이에서 고정 계수들을 전환시키며, 8-8 DCT 의 경우에, 고정 계수 P₄에 의해 레지스터(30₅)로부터 4 개의 데이터 출력 각각을 승산하며, 2-4-8 DCT 의 경우에, 고정 계수 P₅에 의해 레지스터(30₅)로부터 4개의 데이터 출력 각각을 승산한다. 상기 P₂계수 승산 회로(32₆)는 고정 계수 P₂에 의해 레지스터(30₆)로부터 순서적으로 4개의 데이터 출력을 승산한다. 상기 P₀P₁계수 승산 회로(32₇)는 8-8 DCT 와 2-4-8 DCT 사이에서 고정 계수를 전환하며, 8-8 DCT 의 경우에, 고정 계수 P₀에 의해 레지스터(30₇)로부터 4개의 데이터 출력 각각을 승산하고, 2-4-8 DCT 의 경우에, 고정 계수 P₁에 의해 레지스터(30₇)로부터 4개의 데이터 출력 각각을 승산한다.

상기 제 3 의 레지스터 그룹(33)을 이루는 레지스터(34₁)는 8-6 DCT 와 2-4-8 DCT 둘다의 경우에, 순서적으로 P₃계수 승산 회로(32₁)로부터 순서적으로 4개의데이터 출력 각각을 저장한다. 상기 레지스터(34₂)는 8-8 DCT, 2-4-8 DCT의 둘다의 경우에, P₅계수 회로(74)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며 양의 값으로서 제 1 차, 제 4 차로 출력되는 데이터와 음의 값으로 제 2 차, 제 3 차로 출력되는 데이터는 출력한다. 상기 레지스터(34₃)는 8-8 DCT 와 2-4-8 DCT 둘다의 경우에, P₁계수 회로(32₃)로부터, 순서적으로, 4개의 데이터 출력 각각을 순서적으로 저장하며 양의 값으로 제 1 차, 제 3 차로 출력되는 데이터와, 음의 값으로 제 2차, 제 4 차로 출력되는 데이터를 출력한다.

상기 레지스터(34₄)는 순서적으로, P₆/P₃계수 승산 회로(32₄)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 8-8 DCT 의 경우에, 양의 값으로서 제 1 차로 출력되는 데이터와, 음의 값으로서 제 2 차 내지 제 4 차로 출력되는 데이터를 출력하며, 2--4-8 DCT 의 경우에, 양의 값으로서 제 1 차 내지 제 4 차로 출력되는 4개의 데이터 각각을 출력한다. 상기 레지스터(34₅)는 순서적으로, P₄/P₅계수 승산 회로(32₅)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 8-8 DCT 의 경우에, 양의 값으로서 제 1 차 내지 제 4 차로 출력되는 데이터와, 2-4-8 DCT 의 경우에, 양의 값으로서 제 1 차와 제 4 차로 출력되는 4개의 데이터 각각과 음의 값으로서 제 2 차와 제 3 차로 출력되는 데이터를 출력한다. 상기 레지스터(34₆)는 순서적으로 상기 P₂계수 승산 회로(32₆)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 양의 값으로서 제 1 차, 제 3 차로 출력되는 데이터와, 음의 값으로서 제 2 차 및 제 4 차로 출력되는 데이터를 출력한다. 상기 레지스터(34₇)는 순서적으로, 상기 P₀/ P₁승산 회로(32₇)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 8-8 DCT 의 경우에, 양의 값으로서 제 1 차, 제 4 차로 출력되는 데이터와, 음의 값으로서 제 2 차, 제 3 차로 출력되는 데이터를 출력하며, 2-4-8 DCT 의 경우에, 양의 값으로서 제 1 차, 제 3 차로 출력되는 데이터와 음의 값으로서 제 2 차, 제 4 차로 출력되는 데이터를 출력한다.

상기 제 2 가산 회로 그룹(37)에 포함된 가산 회로(38₁)는 제 5 레지스터 그룹(39)에 포함된 레지스터(40₁)와 AND 회로(36₁)와 함께 데이터에 대해 누적 회로를 구성한다. 8-8 DCT 와 2-4-8 DCT 둘다에서, AND 회로(36₁)의 하나의 입력에 대해, 레지스터(40₁)로부터 데이터를 전달하며, AND 회로(36₁)의 다른 입력에 대해, 2진 신호 스트링 발생 회로(도시하지 않음)로부터 출력되는 4개의 연산 싸이클중에서 제 1 연산 싸이클 내지 제 4 연산 싸이클의 순서에 따라 매 연산 싸이클에서 순서적으로 신호들 "0", "1", "0", "1" 을 전달한다. 즉, 누적갓은 가산 회로(38₁)에서 레지스터(34₁)로부터 출력되는 데이터를 가산함으로써 얻어진 레지스터(40₁)로부터의 출력이며, 하나의 이전 클럭상에서 레지스터(40₁)에 저장된 데이터에 가산 회로(38₁)의 하나의 입력을 전달하고 다음 클릭상에서 AND 회로(36₁)를 통해 가산 회로(38₁)의 다른 입력에 전달한다.

상기 가산 회로(38₂)는 레지스터(40₂)와 AND 회로(36₂)와 함께 데이터에 대해 누적 회로를 구성한다. 또한, 8-8 DCT 와 2-4-8 DCT 의 경우 둘다에서, AND 회로(36₂)의 하나의 입력에 레지스터(40₂)로부터 데이터를 전달하며, AND 회로(36₂)의 다른 입력에 2진 신호 스트링 발생 회로(도시하지 않음)로부터 출력되는 4개의 연산 싸이클중에서 제 1 연산 싸이클 내지 제 4 연산 싸이클의 순서에 따라 매 연산 싸이클에서 순서적으로 신호들 "0", "1", "0", "1" 을 전달한다. 즉, 누적값은 가산 회로(38₂), (34₄,34₃)으로부터의 데이터 출력을 가산함으로써 얻어진 레지스터(40₂)로부터의 출력이고, 하나의 이전 클릭상에서 레지스터(40₂)에 저장된 데이터에 대해 가산 회로(38₂)의 제 1, 제 2 입력에 전달되고 다음 클릭상에서, AND 회로(36₂)를 통해 가산 회로(38₂)의 제 3 입력에 전달된다.

상기 가산 회로(38₃)는 레지스터(40₃)와 AND 회로(36₃)과 함께 데이터용 누적 회로를 구성한다. 8-8 DCT 의 경우에 AND 회로(36₃)의 하나의 입력에 레지스터(34₃)으로부터 데이터를 전달하고 AND 회로(36₃)의 다른 입력에, 4개의 연산 싸이클중에서 제 1 연산 싸이클 내지는 제 4 연산 싸이클의 순서에 따라 매 연산 싸이클에서 "0"신호를 전달한다. 2-4-8 DCT 의 경우, AND 회로(36₃)의 하나의 입력에 레지스터(34₃)로부터 데이터를 전달하며 AND 회로(36₃)의 하나의 입력에 레지스터(34₃)로부터 데이터를 전달하며 AND 회로(36₃)의 다른 입력에 2진 스트링 발생 회로(도시하지 않음)로부터 출력되는 4개의 연산 싸이클중에서 제 1 연산 싸이클 내지 제 4 연산 싸이클의 순서에 따라 매 연산 싸이클에서 순서적으로 신호들 "0", "1", "0", "1"을 전달한다. 즉, 8-8 DCT 의 경우에, 레지스터(34₂)로부터의 데이터가 가산 회로(38₃)에 의해 통과하며, 레지스터(40₃)에 저장된다. 2-4-8 DCT의 경우, 누적값은 가산 회로(38₃)에서 레지스터(34₂)로부터의 데이터 출력을 가산함으로써 얻어진 레지스터(40₃)으로부터의 출력이며, 하나의 이전 클럭상에서 레지스터(40₃)에 저장된 데이터에 대해 상기 가산 회로(38₃)의 하나의 입력에 전달하며 다음 클럭상에서 AND 회로(36₃)를 통해 가산 회로(38₃)의 다른 입력에 전달된다

상기 가산 회로(38₄)는 레지스터(40₄), AND 회로(36₄,36₅)와 함께 데이터용 누적 회로로 구성된다. AND 회로(364)의 입력에 대해서는 레지스터(34₄)로부터 데이터를 전달하며 8-8 DCT 의 경우에, AND 회로(36₄)의 다른 입력에 대해서는 4개의 연산 싸이클중 제 1 연산 싸이클에서 제 4 의 연산 싸이클까지 매 연산 싸이클에서 신호 "1" 을 전달하고, 2-4-8 DCT 의 경우, 2진 신호 스트링 발생 회로(도시하지 않음)에서 출력되는 4개의 연산 싸이클중에서 제 1 연산 싸이클 내지 제 4 연산 싸이클 순서에 따라 매 연산 싸이클에서 신호 "0"을 전달한다. AND 회로(36₅)중 하나의 입력에 대해 레지스터(40₄)로부터 데이터를 전달하며, 8-8 DCT 의 경우에, AND 회로(36₅)의 다른 입력에 대해 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4연산 싸이클까지 매연산 싸이클에서 신호 "0"을 전달하고 2-4-8 DCT 의 경우에, 2진 신호 스트링 발생 회로(도시하지 않음)로부터 출력되는 4개의 제 2 연산 싸이클중에서 제 1 연산 싸이클 내지 제 4 연산 싸이클 순서에 따라 매 연산 싸이클에서 신호 "0", "1", "0", "1" 을 전달한다.

8-8 DCT 의 경우에, 레지스터들(34₄내지 34₇)로부터 매 연산 싸이클에서 순서적으로 데이터 출력 각각은 매 연산 싸이클에서 가산 회로(38₄)의 제 1, 제 2, 제 3, 제 4 입력에 입력되고 순서적으로 레지스터(40₄)에 가산되어 저장된다. 2-4-8 DCT 의 경우에, 누적값은 레지스터(40₄)로부터 출력되고 가산 회로(38₄)에서 매 연산 싸이클에서 레지스터들(34₅,34₆,34₇)로부터 순차적인 데이터 출력을 가산하여 얻어지고 하나의 이전 클럭상의 레지스터(40₅)에서 저장된 데이터에, 다음 클릭상에서, AND 회로(36₄)를 통해 가산 회로(38₄)의 제 5 입력에 상기 가산 회로(38₄)의 제 2, 제 3, 제 4 입력을 전달한다.레지스터(40₁) 내지 레지스터(40₄)에 대한 MUX(12)의 각 회로에서의 지연들 및 그들의 연산 싸이클들에서의 편차가 다음의 동작들의 설명에서 일어난다해도, 이러한 지연들 및 편차들은 상세히 언급하지 않는다.다음에, 제 1 실시예의 연산을 도 1 내지 도4를 참고로 기술한다. 처음에, 8-8 DCT 에 대한 연산이 설명된다.8x8 화소 데이터 블록을 이루는 각 라인에 포함된 8개의 화소 데이터들(f₀내지 f₇) 각각은 MUX(12)로부터 순서적으로 출력되고 제 1 레지스터 그룹(13)을 구성하는 레지스터들(14₁내지 14₈) 각각에 저장된다. 즉, 데이터(f₀)는 레지스터(14₁)에, 데이터(f₇)는 레지스터(14₂)에, 데이터(f₁) 레지스터(14₃)에, 데이터(f₆)는 레지스터(14₄)에, 데이터(f₂)는 레지스터(14₅)에, 데이터(f₅)는 레지스터(14₆)에, 데이터(f₃)는 레지스터(14₇)에, 데이터(f₄)는 레지스터(14₈)에 저장된다. 상기 레지스터(14₁)에 저장된 데이터(f₀)는 가산 회로(18₁)의 합 입력에 전달되고, 레지스터(14₂)에 저장된 데이터(f₇)는 가산 회로(18₁)의 가수 입력에 전달되고 따라서 데이터(f₀+ f₇= a₀)는 가산 회로(18₁)에서 출력된다. 상기 레지스터(14₃)에 저장된 데이터(f₁)는 가산 회로(18₂)의 합 입력에 전달되고, 레지스터(14₄)에 저장된 데이터(f₆)는 가산 회로(18₂)의 가수 입력에 전달되고, 따라서, 가산값(f₁+ f₂= a1)는 가산 회로(18₂)로부터 출력된다. 상기 레지스터(14₅)에 저장된 데이터(f₂)는 가산 회로(18₃)의 합 입력에 전달되고 레지스터(14₆)에 저장된 데이터(f₅)는 가산 회로(18₃)의 가수 입력에 전달되고, 따라서, 데이터(f₂+ f₅= a₂)는 가산 회로(183)에서 출력된다. 레지스터(14₇)에 저장된 데이터(f₃)는 가산 회로(18₄)의 합 입력에 전달되고, 데이터(f₄)는 레지스터(14₇)에 저장되고, 따라서, (f₃+ f₄= a₃)는 가산 회로(18₄)로부터 출력된다. 상기 레지스터(14₁)에 저장된 데이터(f₀)는 감산 회로(20₁)의 감산 입력에 전달되고, 레지스터(14₂)에 저장된 데이터(f₇)는 상기 감산 회로(20₁)의 감수 입력에 전달되고, 따라서, (f₀- f₇= a₄)는 감산 회로(20₁)로부터 출력된다. 레지스터(14₃)에 저장된 데이터(F₁)는 감산 회로(20₂)의 감산 입력에 전달되고, 레지스터(14₄)에 저장된 데이터(F₆)는 감산 회로(20₂)의 감수 입력에 전달되고, 따라서, 데이터(f₁- f₆= a₅)는 감산 회로(20₂)로부터 출력된다. 상기 레지스터(14₅)에 저장된 데이터(f₂)는 감산 회로(20₃)의 감산 입력에 전달되고, 레지스터(14₆)에 저장된 데이터(f₅)는 감산 회로(20₃)의 감수 입력에 전달되고 따라서, 데이터(f₂- f₅= a₆)는 감산 회로(20₃)으로부터 출력된다. 상기 레지스터(14₇)에 저장된 데이터 f₃는 감산 회로(20₄)의 감산 입력에 전달되고, 레지스터(14₇)에 저장된 데이터(f₄)는 감산 회로(20₄)의 감수 입력에 전달되고, 따라서, 데이터(f₃- f₄= a₄)는 감산 회로(20₄)로부터 출력된다.

상기 가산 회로(18₁)에서 가산 회로(18₄)까지의 데이터(a₀내지 a₃) 출력은 상기 레지스터들(22₁내지 22₄)를 통해 MUXs(24₁내지 24₄)로 입력된다. 상기 MUX(24₁)는 레지스터들(22₁, 22₄, 22₁, 22₄)의 순서에 따라 레지스터를 선택하며 4개의 대응 데이터(a₀, a₃, a₀, a₃)를 순서적으로 출력한다. 상기 MUX(24₂)는 레지스터들(22₁내지 22₃)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 대응 데이터(a₁, a₂, a₁, a₂)를 출력한다. 상기 MUX(24₃)는 레지스터들(22₁, 22₄, 22₂, 22₃)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 대응 데이터들(a₀, a₃, a₁, a₂)를 출력한다. 상기 MUX(24₄)는 레지스터들(22₂, 22₃, 22₁, 22₄)의 순서에 따라 레지스터를 선택하고, 4개의 대응 데이터들(a₁, a₂, a₀, a₃)를 순서적으로 출력한다.

상기 MUX(24₅)는 레지스터들(22₅, 22₇, 22₆, 22₈)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 대응 데이터들(a₄, a₆, a₅, a₇)를 출력한다. 상기 MUX(24₀)는 레지스터들(22₆, 22₅, 22₈, 22₇)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 대응 데이터들(a₅, a₄, a₇, a₆)를 출력한다. 상기 MUX(24₇)는 레지스터들(22₇, 22₈, 22₅, 22₆)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 대응 데이터들(a₆, a₇, a₄, a₅)를 출력한다. 상기 MUX(24₈)는 레지스터들(22₈, 22₆, 22₇, 22₅)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 대응 데이터들(a₇, a₅, a₆, a₄)를 출력한다.

상기 가감산 회로(26₁)는 MUX(24₁)로부터 순서적으로 출력되는 4개의 데이터들(a₀, a₂, a₀, a₃)중 제 1차, 제 2 차의 데이터 출력상과, MUX(24₂)로부터 출력되는 4개의 데이터들(a₁, a₂, a₁, a₂)중 제1, 제2차의 데이터 출력상에서 가산 연산들을 수행하고 상기 MUX(24₁)로부터 순차저으로 출력되는 4개의 데이터들(a₀, a₂, a₀, a3)중에서 제3, 제4차로 데이터 출력상에서, 상기 MUX(24₂)로부터 출력되는 4개의 데이터들(a₁, a₂, a₁, a₂)중에서 제 3 및 제 4 차로 데이터 출력상에서 감산 연산들을 수행하고, 결과적으로, 데이터들(a₀+ a₁, a₀- a₁, a₃- a₂)를 순서적으로 출력한다. 즉, 상기 MUX(24₁)로부터의 제 1 차의 데이터 출력은 상기 MUX(24₂)로부터 제 1 차의 데이터 출력에 가산되고 같은 가산 연산들이 제 2 차의 데이터 출력상에서 수행되고 유사한 감산 연산들이 제 3 및 제 4 차의 데이터 출력상에서 수행된다. 레지스터(30₁)(도3에 도시된 레지스터 30₁을 보라)에서 순서적으로 저장된 후, 가감산 회로(26₁)로부터 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매연산 싸이클에서 데이터들(a₀+ a₁, a₃+ a₂, a₃+ a₂, a₀- a₁, a₃- a₂)각각은 P₃계수 승산 회로(32₁)에서 고정 계수 P₃에 의해 승산되고 순서적으로 레지스터(34₁)에 저장된다(도3의 레지스터(34₁)를 보라). 상기 레지스터(30₂)에 순서적으로 저장된 후, MUX(24₃)로부터 순서적으로 출력되는 데이터들(a₀, a₃, a₁, a2) 각각은 P₅계수 승산 회로(32₂)에서 고정 계수 P₅에 의해 승산된다. 레지스터(34₂)에 순서적으로 저장된다(도3의 레지스터(34₁)를 보라). 레지스터(30₃)에 순서적으로 저장된 후(도3에 도시된 레지스터(30₃)을 보라), MUX(24₄)로부터 순서적으로 출력되는 (a₁, a₂, a₀, a₃)데이터 각각은 P₁계수 승산 회로(323)의 고정 계수 P₁에 의해 승산된다(도3의 레지스터(34₃)를 보라).

상기 레지스터(30₄)로 순서적으로 저장된 후(도4에 도시된 레지스터(30₄)를 보라), MUX(24₅)로부터 순서적으로 데이터들(a₄, a₆, a₅, a₇)출력 각각은, P₆/P₃계수 승산 회로(32₄)에서 고정 계수 P₆에 의해 승산되고 순서적으로 레지스터(34₄)에 저장된다(도4의 레지스터(34₄)를 보라). 레지스터(30₅)로 순서적으로 저장된 후(도4의 레지스터(30₅)를 보라), MUX(24₆)으로부터 순서적으로, 데이터들(a₅, a₄, a_7,a₆) 출력 각각은 P₄/P₅계수 승산 회로(32₅)에서 고정 계수 P₄에 의해 승산되고 상기 레지스터들(34₅)로 순서적으로 저장된다(도3의 레지스터(34₅)를 보라). 상기 레지스터(30₆)에 순서적으로 저장된 후(도4에 도시된 레지스터(30₆)을 보라), MUX(24₇)로부터 순서적으로, 데이터들(a₆, a₇, a₄, a₅) 출력 각각은 P₂계수 승산 회로(32₆)에 의해 고정 계수 P₂에 의해 승산되고 레지스터(34₆)(도4의 레지스터(34₆)를 보라)에 순서적으로 저장된다. 상기 레지스터(30₇)에 순서적으로 저장된 후 MUX(24₈)로부터 순서적으로 데이터들(a₇, a₅, a₆, a₄) 출력 각각은 P₀/ P₁계수 승산 회로(32₇)에 의해 고정 계수 P₀에 의해 승산되고 레지스터(34₇)로 순서적으로 저장된다(도4의 레지스터(34₇)를 보라).

상기 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클로부터 매 연산 싸이클에서 레지스터(34₁)로부터 출력되는 ((a₀+ a₁) P₃, (a₃+ a₂) P₃, (a₀- a₁) P₃, (a₃- a₂) P₃)데이터들 각각 중에서, 데이터((a₀+ a₁) P₃)는 가산 회로(38₁), 레지스터(40₁), AND 회로(36₁)에 수행된 4개의 연산 싸이클중에서 제 1 연산 싸이클로 레지스터(40₁)에 저장되고, 데이터((a₀+ a₁) P₃+ (a₃+ a₂) P₃)는 제 2 연산 싸이클로 레지스터(40₁)에 저장되고 데이터((a0 - a1) P₃)는 제 3 연산 싸이클로 레지스터(40₁)에 저장되고 데이터((a0 - a1)P₃+ (a3 - a2)P₃) 제 4 연산 싸이클(도3의 레지스터(40₁)를 보라)로 레지스터(40₁)에 저장된다. 레지스터(40₁)에 순서적으로 저장되고 그로부터 출력되는 데이터중에서, 제 1 연산 싸이클로 저장된 데이터((a0 + a1) P₃)와 제 3 연산 싸이클로 레지스터(40₁)에 저장된 데이터((a0 - a1) P₃)는 값을 규정하지도 않고 이산 코싸인 변환시 변환 계수 데이터로서 사용되지 않는다. 상기 데이터는 도2에서 레지스터(401)의 출력 라인중 하부 우측에서( * )로 표시된다.

상기 제 2 연산 싸이클로 저장된 데이터((a₀+ a₁) P₃+ (a₃+ a₂) P₃)와 제 4 연산 싸이클로 저장된 데이터((a₀- a₁) P₃+ (a₃- a₂) P₃)는 식(45)에 포함된 연산값들중 변환 계수 데이터(F₀, F₄)로서 사용된다. 상기 변환 계수 데이터(F₀, F₄)는 도2의 레지스터(40₁)의 출력 라인중 하부 우측에 도시된다.

4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클로 레지스터(34₂)로부터의 데이터들(a₀P₅, a₃P₅, a₁P₅, a₂P₅₀) 및 4개의 연산 싸이클중에서 데이터들(a₀P₅, a₃P₅, a₁P₅, a₂P₅) 및 4개의 연산 싸이클중에서 (34₃)로부터의 데이터들(a₁P₁, a₂P₁, a₀P₁, a₃P₁)중에서, 상기 데이터(a₀P₅+ a₁P₁)는 가산 회로(38₂), 레지스터(40₂), AND 회로(36₂)에 의해 수행되는 4개의 제 2 연산 싸이클중에서 제 1 연산 싸이클로 레지스터(40₂)에 저장되고, 데이터(a₀P₅+ a₁P₁- a₃P₅- a₂P₁은 제 2 연산 싸이클로 레지스터(40₂)에 저장되고, 데이터 (- a₂P₁+ a₀P₁)는 제 3 싸이클로 레지스터(40₂)에 저장되고, 데이터 (- a₁P₅+ a₀P₁+ a₂P₅- a₃P₁)는 제 4 싸이클로 레지스터(40₂)에 저장된다(도3의 레지스터(40₂)를 보라).

레지스터(40₂)에 순서적으로 저장되고 그로부터 출력되는 데이터중에서, 제 1 연산 싸이클 및 제 3 연산 싸이클로 저장된 데이터(a₀P₅+ a₁P₁, a₀P₁- a₁P₅)는 값을 규정하지 않으며 이산 코싸인 변환시 변환 계수 데이터로서 사용되지도 않는다. 상기 데이터는 도2의 레지스터(40₂)의 출력 라인중 하부 우측에서 별표( * )로 표시된다. 상기 제 2 연산 싸이클과 제 4 연산 싸이클에 저장된 데이터들(a₀P₅+ a₁P₁- a₃P₅- a₂P₁) 및 데이터들(- a₁P₅+ a₀ ₁+ a₂P₅- a₃P₁)는 식(45)에 포함된 변환 계수 데이터(F₂, F₆)로서 사용된다. 상기 변환 계수 데이터들(F₂, F₆)은 레지스터(40₂)의 출력 라인의 하부 우측에 도시된다. 신호 "0"은 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클의 AND 회로(36₃)의 다른 입력에 전달되기 때문에, 4개의 연산 싸이클중에서 제 1 내지 제 4 연산 싸이클의 매 연산 싸이클에서 레지스터(344)로부터의 데이터들(a₄P₆, -a₆P₆, -a₅P₆, -a₇P₆)은 가산 회로(383)에 의해 통과하여 레지스터(403)에 저장된다. 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클에서 레지스터(40₃)에 순서적으로 저장된 데이터는 값을 규정하지 않은 값이며 이산 코싸인 변환시, 변환 계수 데이터로서 사용되지 않는다. 상기 데이터는 도2에서 레지스터(40₃)의 출력 라인중 하부 우측상에서 별표(* )로 표시된다. 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클로 레지스터(34₄)로부터 순서적으로 출력되는 데이터들(a₄P₆, - a₆P₆, - a₅P₆, - a₇P₆)과 AND 회로(36₄)를 통해, 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클로 레지스터들(34₅)로부터 출력되는 (a₅P₄, a₄P₄, a₇P₄, a₆P₄), 4개의 연산 싸이클중에서 출력되는 (a₅P₄, a₄P₄, a₇P₄, a₆P₄), 4개의 레지스터(34₆)로부터 출력되는 (a₆P₂, - a₇P₂, a₄P₂, - a5P₂), 4개의 연산 싸이클로부터 출력되는 (a₆P₂, - a₇P₂, a4P₂, - a₅P₂) 레지스터(34₇)로부터 출력되는(a₇P₀, - a₅P₀, a₆P₀, a₄P₀)은 상기 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클로부터 매 연산 싸이클에 의해, 가산 회로(38₄)에 가산되고 상기 가산 연산들의 결과는 순서적으로 레지스터들(40₄)에 저장된다(도4의 레지스터(40₄)를 보라).

상기 레지스터들(40₄)에 저장된 데이터(a₄P₆+ a₅P₄+ a₆P₂+ a₇P₀)와 4개의 연산 싸이클중에서 제 1 연산 싸이클의 출력은 식(45)에 포함된 연산값의 변환 계수 데이터 F1으로서 사용되고, 제 2 연산 싸이클의 레지스터(40₄)로부터의 데이터(- a₆P₆+ a₄P₄- a₇P₂- a₅P₀)은 식(45)에 포함된 연산값중 변환 계수 데이터 (F₃)로서 사용되고 제 3 연산 싸이클의 레지스터(40₄)로부터의 데이터(- a₅P₆+ a₇P₄+ a₄P₂+ a6P₀)는 식(45)에 포함된 연산값중 변환 계수 데이터(F₅)로서 사용되고, 제 4 연산 싸이클의 레지스터(40₄)로부터 출력되는 (- a₇P₆+ a₆P₄- a₅P₂+ a₄P₀)는 식(45)에 포함된 연산값중 변환 계수 데이터(F₇)로서 사용된다. 상기 변환 계수 데이터(F₁, F₃, F₅, F₇)는 레지스터(40₄)의 출력 라인의 하부 우측에 도시된다.

위의 산술 연산을 완성하여, 8x8 데이터 블록을 구성하는 한개의 라인에 포함된 8개의 데이터상의 제 1 의 8-8 DCT 가 종료한다. 위의 기술과 같은 제 1 의 8-8 DCT 는 8x8 데이터 블록을 구성하는 다음 라인에 이어지는 각 라인에서 수행되고, 다음에 8x8 데이터 블록을 구성하는 모든 8 라인에서 제 1 의 8-8 DCT 가 유사한 방법으로 종료된다. 모든 8 라인상의 제 1 의 8-8 DCT 를 완성한 후, 제 2의 8-8 DCT 는 8x8 데이터 블록을 구성하는 8개의 데이터 스트링의 각 스트링상에서 수행된다. 제 1 의 8-8 DCT 와 제 2 의 8-8 DCT 를 완성하여 얻어진 변환 계수 데이터는 8x8 화상 데이터 입력 압축을 위해 사용된다. 따라서, 압축된 화소 데이터의 전송은 8x8 화소 데이터 블록의 압축을 위해 전송되는 영상내에서 8x8 화소 데이터상에서 제 1의 8-8 DCT, 제 2 의8-8 DCT 를 수행하여 얻어진 변환 계수 데이터를 사용함으로써 가능해진다.

다음에, 2-4-8 DCT 에 대한 연산을 설명한다. 상기 MUX(12)로부터 순서적으로 출력되는 8x8 화소 데이터를 구성하는 각 화소 라인에 포함된 8개의 화소 데이터들(f₀내지 f₇) 각각은 (f₀내지 f₇)의 화소 데이터가 레지스터들(14₁내지 14₈)에 대응하는 방법으로 각 레지스터들(14₁내지 14₈)에 저장된다.

레지스터(14₁)에 저장된 데이터(f₀)는 가산 회로(18₁)의 합 입력에 전달되고 레지스터(14₂)에 공급된 데이터(f₁)는 상기 가산 입력(18₁)의 가수 입력에 전달되고 데이터(f₀+ f₁= b₀)는 가산 회로(18₁)로부터 출력된다. 레지스터들(14₃)에 저장된 데이터(f₂)는 가산 회로(18₂)의 합 입력에 전달되고 레지스터들(14₄)에 공급된 데이터(f₃)는 가산 회로(18₂)의 가수 입력에 전달되고 따라서, (f₂+ f₃= b₁)는 가산 회로(18₂)로부터 출력된다. 상기 레지스터(14₅)에 저장된 데이터(f₄)는 가산 회로(18₃)의 합 입력에 저장되고 레지스터(14₆)에 저장된 데이터(f₅)는 가산 회로(18₃)의 가수 입력에 전달되고, 따라서, 데이터(f₄+ f₅= b₂)는 가산 회로(18₂)로부터 출력된다. 상기 레지스터(14₇)에 저장된 데이터(f₆)는 가산 회로(18₄)의 합 입력에 전달되고 레지스터(14₈)에 저장된 데이터(f₇)는 상기 가산 회로(18₄)의 가수 입력에 전달되고 데이터(f₆+ f₇= b₃)는 가산 회로(18₄)로부터 출력된다. 상기 레지스터(14₁)에 저장된 데이터(f₀)는 감산 회로(20₁)의 차 입력에 전달되고 레지스터(14₂)에 저장된 데이터(f₁)는 감산 회로(20₁)의 감수 입력에 전달되고, 데이터(f₀- f₁= b₄)는 감산 회로(20₁)로부터 출력된다. 상기 레지스터들(14₃)에 저장된 데이터(f₂)는 상기 감산 회로(20₂)의 차 입력에 전달되고 레지스터들(14₄)에 저장된 데이터(f₃)는 상기 감산 회로(20₂)의 감수 입력에 전달되고, 그때, (f₂- f₂= b₅)가 감산 회로(20₂)로부터 출력된다. 레지스터들(14₅)에 저장된 데이터(f₄)는 감산 회로(20₃)의 차 입력에 전달되며 레지스터들(14₆)에 저장된 데이터(f₅)는 감산 회로(20₃)의 감수 입력에 전달되고 데이터(f₄- f₄= b₆)이 감산 회로(20₃)에서 출력된다. 레지스터들(14₇)에 저장된 데이터(f₆)는 상기 감산 회로(20₄)의 차 입력에 전달되고 레지스터들(14₇)에 저장된 데이터(f₆)는 감산 회로(20₄)의 감수 입력에 전달되고 데이터(f₆- f₇= b₇)는 감산 회로(20₃)으로부터 출력된다.

상기 가산 회로(18₁)에서 가산 회로(18₄)까지 출력되는 데이터들(b₀내지 b₃)은 레지스터들(22₁내지 22₄)를 통해 MUXs(24₁내지 24₄)에 입력한다. MUX(24₁)은 레지스터들(22₁, 22₄, 22₁, 22₄)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 데이터(b₀, b₃, b₀, b₃)를 출력한다. MUX(24₂)는 레지스터들(22₃, 22₃, 22₃, 22₃)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 데이터들(b₁, b₂, b₁, b₂)를 출력한다. MUX(24₃)는 레지스터들(22₁, 22₄, 22₂, 22₃)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들(b₀, b₃, b₁, b₂)를 출력한다. MUX(24₄)는 레지스터들(22₂, 22₃, 22₁, 22₄)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 데이터들(b₁, b₂, b₀, b₃)를 출력한8다.

상기 가산/감산 회로(26₁)는 MUX(24₁)로부터 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 2 연산 싸이클까지 매 연산 싸이클에서 주어진 4개의 데이터들 (b₀, b₃, b₀, b₃)중에서 제 1 및 제 2 차의 데이터 출력과 MUX(24₂)로부터 (b₀, b₃, b₀, b₃) 중에서 제 1 및 제 2 차의 데이터 출력과 MUX(24₂)로부터 (b₀, b₃, b₀, b₃) 중에서 제 1 및 제 2 차의 데이터 출력과 상의 가산 연산들을 수행하고, 상기 MUX(24₁)로부터 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 2 연산 싸이클까지 매 연산 싸이클에서 주어진 4개의 데이터 (b₀, b₃, b₀, b₃) 중에서 제 3차, 제 4 차의 데이터 출력과, MUX(24₂) (b₀, b₃, b₀, b₃) 중에서 제 3 차, 제 4 차의 데이터 출력과, MUX(24₂) (b₀, b₃, b₀, b₃) 중에서 제 3 차, 제 4 차의 데이터 출력과 출력상에서 감산 연산들을 수행한다. 결과적으로, 데이터들(b₀+ b₁, b₃+ b₂, b₀- b₁, b₃- b₂)를 출력한다. 즉, MUX(24₁)로부터의 제 1 차의 데이터 출력은 MUX(24₂)로부터 제 2 차의 데이터 출력에 가산되고 같은 가산 및 감산 연산들이 다른 데이터상에서 수행된다.

레지스터(30₁)(레지스터(30₁)을 보라)에 저장된 후 가산/감산 회로(26₁)로부터 순서적으로 출력되는 데이터들(b₀+ b₁, b₃+ b₂, b₀- b₁, b₃- b₂) 각각은 P₃계수 승산 회로(32₁)의 고정 계수 P₃에 의해 승산된다.

상기 레지스터(30₂)(레지스터 30₂를 보라)에 순서적으로 저장된 후, MUX(24₃)으로부터 순서적으로 출력되는 데이터들(b₀, b₃, b₁, b₂) 각각은 P₅계수 승산 회로(32₂)의 고정 계수 P₅에 순서적으로 승산되고 레지스터(34₂)(레지스터(34₂)를 보라)에 순서적으로 저장된다. 레지스터(30₃)에 순서적으로 저장된 후 MUX(24₄)로부터 순서적으로 출력되는 데이터(b₁, b₂, b₀, b3) 각각은 P₁계수 승산 회로(32₃)의 고정 계수 P₁에 의해 승산되고 레지스터(34₃)에 순서적으로 저장된다(레지스터(34₃)를 보라).

상기 MUX(24₅)는 레지스터들(22₅, 22₈, 22₅, 22₈)의 순서에 따라 레지스터를 선택하며, 4 개의 데이터들(b₄, b₇, b₄, b₇)를 순서적으로 출력한다. 상기 MUX(24₇)는 레지스터들(22₆, 22₇, 22₆, 22₇)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 데이터들(b₅, b₆, b₅, b₆)을 출력한다.

상기 가감산 회로(26₂)는 MUX(24₅)로부터 주어진 데이터들(b₄, b₇), 4개의 (b₄, b₇)중에서 제 1차, 제 2 차의 데이터 출력과, MUX(24₇)로부터 주어진 4개의 데이터들(b₅, b₆, b₅, b₆)중에서 제 1 차, 제 2 차의 데이터 출력상에서 가산 연산들을 수행하고, 상기 MUX(24₅)로부터 주어진 데이터 출력상에서 가산 연산들을 수행하고, 상기 MUX(24₅)로부터 주어진 데이터 출력상에서 감산 연산들을 수행하고, 결과적으로, 데이터들(b₄+ b₅, b₇+ b₆, b₄- b₅, b₇- b₆)를 출력한다. 순서적으로 출력되는 데이터들(b₄+ b₅, b₇+ b₆, b₄- b₅, b₇- b₆)은 MUX(28₁)를 통해 레지스터(30₄)에 순서적으로 저장된다(레지스터들(30₄)를 보라).

상기 MUX(24₆)는 레지스터들(22₅, 22₈, 22₆, 22₇)의 순서에 따라 레지스터를 선택하며 4개의 데이터들(b₄, b₇, b₅, b₆)를 순서적으로 출력한다. 순서적으로 출력되는 4개의 데이터들(b_4,b₇, b₅, b₆)은 레지스터(30₅)(레지스터(30₅)를 보라)에 저장된다. 상기 MUX(28₂)는 "0"을 4회 선택하고 순서적으로 "0"데이터를 출력한다. 순서적으로 출력되는 4개의 "0"데이터는 순서적으로(도6의 레지스터(30₆을 보라) 레지스터 (30₆)에 저장된다. 상기 MUX(24₈)는 레지스터들(22₆, 22₇, 22₅, 22₈)의 순서에 따라 레지스터를 선택하며, 4개의 데이터들(b₅, b₆, b₄, b₇)를 순서적으로 출력한다. 순서적으로 출력되는 4개의 데이터들(b₅, b₆, b₄, b₇)은 레지스터(30₇)에 (레지스터(30₇)를 보라)저장된다.

레지스터들(34₁)로부터 순서적으로 출력되는 데이터들((b₀+ b₁)P₃, (b₃+ b₂) P₃, (b₀- b₁) P₃, (b₃- b₂) P₃) 중에서, 데이터((b₀+ b₁) P₃)는 레지스터(40₁) 및AND 회로(36₁)에 의해 수행된 4개의 연산 싸이클중에서 제 1 연산 싸이클의 레지스터(40₁)에 저장되고, 데이터((b₀+ b₁) P₃+ (b₃+ b₂) P₃)는 제 2 연산 싸이클로 레지스터(40₁)에 저장되고, 데이터((b₀- b₁) P₃+ (b₃- b₂) P₃)는 제 4 연산 싸이클(도5의 레지스터(40₁)를 보라)로 레지스터(40₁)에 저장된다.

레지스터(40₁)에 저장되고, 그로부터 출력되는 데이터중에서, 제 1 연산 싸이클의 레지스터(40₁)에 저장된 데이터((b₀+ b₁) P₃), 제 3 연산 싸이클로 레지스터(40₁)에 저장된 데이터((b₀- b₁) P₃)는 값을 규정하지 않고, 이산 코싸인 변환 방법으로 변환 계수 데이터로서 사용되지 않는다. 상기 데이터는 도2의 레지스터(40₁)의 출력 라인 하부 좌측상의 별표( * )로 표시된다.

제 2 연산 싸이클에 저장된 상기 데이터((b₀+ b₁) P₃+ (b₃+ b₂) P₃)와 제 4 연산 싸이클에 저장된 데이터((b₀- b₁) P₃+ (b₃- b₂) P₃)는 식(51)에 포함된 연산값의 변환 계수 데이터들(F₀, f₂)로서 사용된다. 상기 변환 계수 데이터들(F₀, f₂)는 상기 레지스터(40₁)의 출력 라인의 하부 좌측에 도시된다.

레지스터(34₂)로부터 순서적으로 출력되는 데이터들(boP₅, b₃P₅, b₁P₅, b₂P₅), 레지스터(34₃)으로부터 순서적으로 출력되는 데이터들(b₁P₁, b₂P₁, b₀P₁, b₃P₁), 데이터(b₀P₅+ b₁P₁)는 가산 회로(38₂), 레지스터(40₂), AND 회로(36₂)에 의해 수행된 4개의 연산 싸이클중에서 제 1 의 연산 싸이클로 레지스터(40₂)에 저장되고, 데이터(b₀P₅+ b₁P₁- b₃P₅- b₂P₁)는 제 2 연산 싸이클로 레지스터(40₂)에 저장되고, 데이터(- b₁P₅+ b₀P₁)는 제 3 연산 싸이클로 레지스터(40₂)에 저장되고, 데이터(- b₁P₅+ b₀P₁+ b₂P₅- b₃P₁)는 제 4 연산 싸이클로 레지스터(40₂)에 저장된다.(레지스터(40₂)를 보라).

레지스터(40₂)에 저장되어 그로부터 출력되는 데이터중에서, 제 1 연산 및 제 3 연산으로 저장된 (b₀P₅+ b₁P₁, - b₁P₅+ b₀P₁)은 비규정된 값이고, 이산 코싸인 변환 방법에서, 변환 계수 데이터로서 사용되지 않는다. 상기 데이터는 도2의 레지스터들(40₂)의 출력 라인의 하부 좌측에서 별표( * )로 표시된다.

제 2 연산 싸이클에 저장된 (b₀P₅+ b₁P₁, - b₃P₅- b₂P₁)및 제 4 연산 싸이클에 저장된 (- b₁P₅+ b₀P₁+ b₂P₅- b₃P₁)은 식(45)에 포함된 변환 계수 데이터들(F₁, F₃)의 연산값으로서 사용된다. 상기 변환 계수 데이터 (F₁, F₃)는 도2의 레지스터(40₁)의 출력 라인의 하부 우측에 도시된다.

레지스터(30₄)에 순서적으로 저장되고 그로부터 출력되는 (b₄+ b₅, b₇+ b₆, b₄- b₅, b₇- b₆) 각각은 P₆/P₃계수 승산 회로(32₄)에서 고정 계수 P₃에 의해 승산된다. 상기 4개의 연산 싸이클중 제 1 의 연산 싸이클에서, 레지스터(34₄)(도6의 레지스터(34₄)를 보라)에 저장되고, P₆/P₃계수 승산 회로(32₄)에서 출력되는 데이터(b₄+ b₅)P₃)는 AND 회로(36₃)으로부터 "0" 데이터를 가산하고 레지스터(40₃)에 저장한다(도6의 레지스터(40₃)를 보라). 상기 제 1 연산 싸이클의 레지스터(40₃)에 전달된 데이터는 2-4-8 DCT 에서 변환 계수 데이터로서 사용되지 않는다. 상기 데이터는 도2의 레지스터(40₃)의 출력 라인의 하부측에 별표( * )로 표시된다.

4개의 연산 싸이클중에서 제 2 연산 싸이클로 AND 회로(36₃)을 통한개의 데이터(b₄+ b₅) 입력과 4개의 연산 싸이클중에서 제 2 연산 싸이클로 레지스터(34₄)로부터의 데이터((b₇+ b₆) P₃) 출력은 가산 회로(38₃)에 전달되고 데이터((b₄+ b₅) P₃+ (b₇+ b₆) P₃)는 가산 회로(38₃)로부터 출력되어 레지스터(40₃)에 저장된다(레지스터(40₃)을 보라). 제 2 연산 싸이클로 레지스터(40₃)에 전달된 데이터는 2-4-8 DCT 에서 변환 계수 데이터(F₄)로서 사용된다. 상기 변환 계수 데이터(F₄)는 도2의 레지스터(40₃)의 출력 라인 하부측에 도시된다.

데이터((b₄- b₅) P₃)및 "0" 데이터는 4개의 연산 싸이클중에서 제 3 연산 싸이클로 가산 회로에 전달되고 데이터((b₄- b₅) P₃)는 가산 회로(38₃)으로부터 출력되고 레지스터(40₃)에 저장된다(도6의 레지스터(40₃)을 보라). 상기 제 3 연산 싸이클에서 레지스터(40₃)으로 전달된 데이터는 2-4-8 DCT 에서 변환 계수 데이터로 사용되지 않는다. 상기 데이터는 도2의 레지스터(40₃)의 출력 라인측에 별표( * )로 표시된다. 4개의 연산 싸이클에서 제 4의 연산 싸이클의 AND 회로(36₃)를 통한개의 데이터((b₄- b₅) P₃)입력과 4개의 연산 싸이클에서 제 4 연산 싸이클의 AND 회로(36₃)를 통한개의 데이터((b₄- b₅) P₃) 입력은 가산 회로(38₃)에 전달되고 데이터((b₄- b₅) P₃+ (b₇- b₆) P₃)는 가산 회로(38₃)으로부터 출력되고 레지스터(40₃)에 저장된다(레지스터(40₃)를 보라). 제 4 연산 싸이클에서 레지스터(40₃)로 전달되는 데이터는 2-4-8 DCT 에서 변환 계수 데이터(F₆)로 사용되며, 상기 변환 계수 데이터(F₆)는 도2의 레지스터(40₃)의 출력 라인 하측에 도시된다.

4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 싸이클에서 레지스터(30₅)에 저장된 데이터들(b₄, b₇, b₅, b₆) 각각과 순차적인 출력은 p₄/p₅계수 승산 회로(32₅)에서 고정 계수 p₅에 의해 승산된다. 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에 저장된 4 개의 "0" 데이터 각각과 (레지스터(30₆)을 보라) 순차적인 출력은 p₄/p₅계수 승산 회로(32₅)에서 고정 계수 p₅에 의해 승산된다. 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 레지스터(307)에 저장된 4개의 데이터들(b₅, b₆, b₄, b₇) 각각은 p₀/ P₁계수 승산 회로(32₇)에서 고정 계수 P₁에 의해 승산된다.

상기 2-4-8 DCT 에서, "0"이 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 AND 회로(36₄)의 다른 입력에 전달되기 때문에 p₆/p₃계수 승산 회로(32₄)로부터의 데이나 출력은 가산 회로(38₄)에 전달되지 않으며, 데이터들(b₄p₅, b₇p₅, b₅p₅, b₆p₅)(도6의 레지스터(34₅)를 보라)는 p₄/p₅계수 승산 회로(32₅)로부터 순서적으로 출력하며 레지스터(34₅)에 순서적으로 저장되고 P₀/ P₁계수 승산 회로(32₇)로부터 출력되고 레지스터(34₇)에 순서적으로 저장되고 매 연산 싸이클에서 가산 회로(38₄)에 전달된다.

데이터(b₄P₅+ b₆P₁)는 4개의 연산 싸이클중에서 제 1 연산 싸이클로 레지스터(40₄)(도6의 레지스터들(40₄)를 보라)에 저장되고, 가산 회로(38₄)로부터 출력된다.

상기 제 1 연산 싸이클의 레지스터(40₄)에 전달된 데이터는 2-4-8 DCT 의 변환 계수 데이터로서 사용된다. 상기 변환 계수 데이터는 도2의 레지스터(40₄)의 출력 라인의 하부 좌측에 도시된다.

4개의 연산 싸이클중에서 제 2 연산 싸이클의 AND 회로(36₅)를 통한개의 데이터(b₄P₅+ b₅P₁) 입력과 제 2 연산 싸이클의 레지스터(34₅)로부터의 (- b₇P₅) 출력 및 제 2 연산 싸이클의 레지스터(34₇)로부터의 (- b₆P₁)데이터 출력 및 데이터는 가산 회로(38₄)에 전달되고 데이터(b_4P5+ b₅P₁- b₇P₅- b₆P₁)는 가산 회로(38₄)로부터 출력되고 레지스터(40₄)(레지스터(40₄)를 보라)에 저장된다. 제 2 연산 싸이클의 레지스터(40₄)에 전달된 데이터는 2-4-8 DCT 에서 변환 계수 데이터로서 사용되고, 상기 변환 계수 데이터는 도2의 레지스터(40₄)의 출력 라인의 하부 좌측에 도시된다.

4개의 연산 싸이클중에의 제 3 연산 싸이클에서, 데이터 (- b₆P₅+ b₄P₁)는 가산 회로(384)로부터 출력되고 레지스터(40₄)(레지스터(40₄)를 보라)에 저장된다. 제 3 연산 싸이클의 레지스터(40₄)에 전달된 데이터는 2-4-8 DCT 에서 변환 계수 데이터로서 사용되고, 상기 데이터는 도2의 레지스터(40₃)의 출력 라인 하부 좌측에 별표( * )로 표시된다.

4개의 연산 싸이클중에서 제 4 연산 싸이클의 AND 회로(36₅)를 통한개의 데이터(- b₆P₅+ b₄P₁)입력과 제 4 연산 싸이클의 레지스터(34₅)로부터 출력되는 데이터(b₆P₅)와 제 4 연산 싸이클로 레지스터(34₇)로부터 출력되는 (-b₇P₁)는 가산회로(38₄)로부터 출력되고 레지스터(40₄)에 저장된다(도6의 레지스터(40₄)를 보라). 제 4 연산 싸이클의 레지스터(40₄)에 전달된 데이터는 2-4-8 DCT 에서 변환 계수 데이터(F₇)로서 사용된다. 상기 DCT 계수 F₇은 도2의 레지스터(40₄)의 출력 라인중 하부 좌측에 도시된다.

위의 산술 연산을 완성함으로서, 8x8 데이터 블록으로 구성되는 한개의 라인에 포함된 8개의 데이터상의 제 1 의 2-4-8 DCT 가 종료된다. 위에서 기술된 제1의 2-4-8 DCT는 8x8 데이터 블록을 구성하는 다음 라인에 이은 라인 각각에서 수행되고 8x8 데이터 블록을 구성하는 모든 8개의 라인상의 제 1의 2-4-8 DCT 가 같은 방법으로 종료된다. 모든 8개의 라인상에서 2-4-8 DCT 의 완성후에, 제2의 2-4-8 DCT는 8x8 데이터 블록을 구성하는 8개의 데이터 스트링 각 스트링상에서 수행되고 제 2의 2-4-8 DCT 가 종료된다. 상기 제 2 2-4-8 DCT 를 완성하여 얻어진 변환 계수 데이터는 8x8 화소 데이터의 압축을 위해 사용된다. 전송되는 영상 데이터로 8x8 화소 데이터 각각에서 제 1 2-4-8 DCT 와 제 2 2-4-8 DCT 를 수행함으로써, 영상 데이터가 압축되고 전송된다.

따라서, 본 발명에 따라서, 8-8 DCT 장치와 2-4-8 장치가 상기 8-8 DCT 회로에 사용된 고정 계수 승산 회로의 일부가 2-4-8 DCT 에 요구된 고정 계수 승산 회로로서 전환되어 사용되도록 구성되며, 8-8 DCT 에서 파이프 라인형 처리 산술 연산을 통해 얻어진 고속 계산 특징은 2-4-8 DCT 에 유지되고 고속 계산 특징이 소형화된 8-8 DCT 와 2-4-8 DCT 장치에서 조차도 계속 유지된다.

<제 2 실시예>

도7은 본 발명의 제 2 실시예에 다른 8-8/2-4-8 IDCT 구성을 부분적으로 보여주는 개략 블록 다이어그램이다. 도8은 또한 제 2 실시예에 따른 8-8/2-4-8 IDCT의 구성을 부분적으로 보여주는 개략 블록 다이어그램이다. 도9는 제 2 실시예에 따른 8-8/2-4-8 IDCT 를 구성하는 8-8 IDCT 의 연산을 설명하는 타이밍도의 일부이다. 도10은 제 2 실시예에 따른8-8/2-4-8 IDCT 를 구성하는 8-8 IDCT 연산을 설명하는 챠이밍 챠트의 나머지 부분이다. 도11은 제 2 실시예에 따른 8-8/2-4-8 IDCT 를 구성하는 2-4-8 IDCT 의 연산을 설명하는 타이밍 챠트의 일부이다. 도12는 제 2 실시예에 따른 8-8/2-4-8 IDCT 를 구성하는 2-4-8 IDCT 의 연산을 설명하는 타이밍 챠트의 나머지 부분이다. 도8의 라인 II - iI 상에서 도7의 라인 II - iI 를 겹치므로서, 8-8 DCT/2-4-8 IDCT 장치의 구성이 도시된다.

따라서 상기 실시예에 다라, 8-8 IDCT/2-4-8 IDCT 장치가 8-8 IDCT 회로에 사용된 고정 계수 승산 회로의 일부가 2-4-8IDCT 에 요구된 고정 계수 승산 회로로서 전환되어 사용되도록 구성되므로, 8-8 IDCT 에서 파이프 라인 처리형 산술 연산을 통해 얻어진 고속 계산 특성은 2-4-8 IDCT 에서 유지되고 고속 계산 특성은 소형화된 8-8 IDCT 장치와 2-4-8 IDCT 장치에서 조차 계속 유지된다.

8-8 IDCT/2-4-8 IDCT 장치의 구성을 설명하기 전에, 8x8 화소 데이터의 매 한개의 라인이나 스트링상의 8-8 IDCT 를 수행하는데 사용된 연산식은 아래에 기술되어 있다.

1차원식(52)의 형태로 "관련기술의 설명에서 기술된 2차원식(18)을 표시하고 식(40)의 경우에서처럼 h,x 에 따라 식(52)를 압축해제하여 얻어진 f(0), f(1),f(2), f(3), f(4), f(5), f(6), f(7) 및 F(0,v), f(1,v), f(2,v), f(3,v), f(4,v), f(5,v), f(6,v) 및 F(7,v)때 f(0) = f₀, f(1) = f₁, f(2) = f₂, f(3) = f₃, f(4) = f₄, f(5) = f₅, f(6) = f₆, f(7) = f₇및 F(0,v) = F₀, F(1,v) = F₁, F(2,v) = F₂,, F(3,v) = F₃, F(4,v) = F₄, F(5,v) = F₅, F(6,v) = F₆및 F(7,v) = F₇로 설정되고, 상기 결과식은 식(53)을 얻기 위해 변화되어 재배열된다. 식(53)의 (P₀내지 P₆)은 식(40)에서와 같은 값이다.

식(54)는 상기 식(53)의 우측을 변화시켜 얻어지며 식(55)은 식(54)의 우측을 재배열하여 얻어진다.

식(55)의 우측을 재배열하여, 식(56)이 얻어지고, 식(56) 내지 식(57)의 F₀,f₁, f₂, f₃, f₄, f₅, f₆, f₇을 설정하여 식(58)이 얻어진다.

제 2 실시예에 따른 8-8 IDCT/2-4-8 IDC 장치(110)를 구성하는 8-8 IDCT 장치는 식(58)에 따라 연산된다.

다음에, 8x8 화소 데이터를 구성하는 매 한개의 라인 또는 스트링상의 2-4-8 IDCT 를 수행하기 위해 사용된 연산식은 다음과 같다.

1차원식(52)의 형태로 "관련기술의 설명"에 설명된 2차원 식(18)을 표현하여 식(40)의 경우에, h,x 에 따라 식(52)를 압축해제하여 얻어진 f(0), f(1), f(2),f(3), f(4), f(5), f(6), f(7) 및 f(0,z), f(1,z), f(2,z), f(3,z), f(4,z), f(5,z), f(6,z) 및 f(7,z)가 f(0) = f₀, f(1) = f₁, f(2) = f₂, f(3) = f₃, f(4) = f₄, f(5) = f₅, f(6) = f₆, f(7) = f₇및 F(0,v) = F0, F(1,v) = F₁, f(2,v) = F₂, F(3,v) = F₃, F(4,v) = F₄, F(5,v) = F₅, F(6,v) = F₆및 F(7,v) = F₇이 되도록 설정될때, 결과식은 변화되어 재배열되고 식(60)이 얻어진다. 식(60)에서 (P₀내지 P₆)은 식(40)에서와 같은 값이다.

식(61)은 위의 식(60)의 우측을 변화시켜 얻어지고 식(62)은 식(61)의 우측을 재배열하여 얻어진다.

식(63)에서와 같은 방법으로 식(62)에서 F₀+ f₄, F₃+ f₇, F₁+ f₅, F₂+ f₆, F₀- f₄, F₃- f₇, F₁- f₅, F₂- f₆를 설정하여, 식(64)가 얻어진다. 제 2 실시예에 따른 8-8 IDCT/2-4-8 IDCT 장치(110)를 구성하는 2-4-8 IDCT 장치는 식(64)에따라 연산한다.

8-8 IDCT 의 경우에, MUX(112)는 8-8 IDCT 가 수행되는 8x8 변환 계수 데이터(후에는 "8x8 데이터"로 불림)중에서 제 1 의 IDCT 에 대해 사용되는 8 개의 데이터 각각과 대응 레지스터들(14₁내지 14₈) 각각에 대해 제 1 IDCT 에 의해 얻어진 8-8 데이터로 구성되는 각 라인에 포함된 8 개의 데이터 각각을 선택적으로 출력하며, 2-4-8 IDCT 의 경우에, 제 1 레지스터 그룹(11₃)을 구성하는 레지스터(14₁)에 대한 8 개의 데이터(F₀내지 F₇)중에서 데이터(F₀), 레지스터(14₅)에 대한개의 데이터(F₁), 레지스터(14₃)에 대한개의 데이터(F₂), 레지스터(14₇)에 대한개의 데이터(F₃), 레지스터(14₂)에 대한개의 데이터(F₄), 레지스터(14₆)에 대한개의 데이터(F₅), 레지스터(14₄)에 대한개의 데이터(F₆), 레지스(14₈)에 대한개의 데이터(F₇)을 선택적으로 출력한다.

8-8 IDCT 의 경우에, 제 1 MUX 그룹(15)을 구성하는 MUXs(16_12,16₂, 16₃₂, 16₄, 15₆, 16₆, 16₇, 16₈)은 "0" 데이터를 선택하고 8-8 IDCT의 경우에, MUXs(16₁₁, 16₃₁)은 각각 레지스터들(14₂, 14₄)를 선택한다. 2-4-8 IDCT 에서, MUXs(16₂, 16₄내지 16₈)은 각각 대응 레지스터들(14₂, 14₄내지 14₈)을 선택한다. 상기 2-4-8 IDCT 의 경우에, MUXs(16₁₁, 16₁₂, 16₃₁, 16₃₂)는 레지스터들(14_1,14₂, 14₃, 14₄)를 선택한다. 제 2 MUX 그룹(123)을 구성하는 MUX(124₁)는 레지스터들(22₁, 22₂, 22₃, 22₄) 각각의 출력에 접속되고 8-8 IDCT, 2-4-8 IDCT 둘다에서, 레지스터(22₁)를 4번 선택하고, 순서적으로 4개의 데이터들을 출력하다. MUX(124₂)는 레지스터들(22₁, 22₂, 22₃, 22₄) 각각의 출력에 접속되고 8-8 IDCT 의 경우에, 레지스터(22₃)를 4번 선택하고, 순서적으로 4개의 데이터들을 출력한다. 2-4-8 IDCT 의 경우에, 레지스터(22₂)를 4번 선택하고, 순서적으로 4개의 데이터들을 출력한다. MUX(124₃)는 8-8 IDCT 의 경우에, 레지스터들(22₁내지 22₄)의 각 출력에 접속되고 8-8 IDCT의 경우에 레지스터들(22₂, 22₄, 22₄, 22₂)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력하며, 2-4-8 IDCT 의 경우에, 레지스터들(22₃, 22₄, 22₄, 22₃)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 데이터들을 출력하며, MUX(124₄)는 레지스터들(22₁, 22₂, 22₃, 22₄)의 각 출력에 접속되고 8-8 IDCT의 경우에, 레지스터들(22₄, 22₂, 22₂, 22₄)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 데이터들을 출력하며, 2-4-8 IDCT 의 경우에, 레지스터들(22₄, 22₃, 22₃, 22₄)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 데이터들을 출력한다. MUX(124₅)는 각 레지스터들(22₅, 22₆, 22₇, 22₈)의 출력에 각각 접속되고 8-8 IDCT 의 경우에, 레지스터들(22₅, 22₇, 22₆, 22₈)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 데이터들을 출력하고, 2-4-8 IDCT 의 경우에, 레지스터(22₅)를 4번 선택하고 순서적으로 4개의 데이터들을 출력한다. MUS(124₆)는 레지스터들(22₅, 22₆, 22₇, 22₈)의 각 출력에 접속되고 8-8 IDCT 에서, 레지스터들(22₆, 22₅, 22₈, 22₇)의 순서에 따라 레지스터를 선택하며 순서적으로 4개의 데이터들을 출력하고, 2-4-8 IDCT 의 경우에, 레지스터들(22₇, 22₈, 22₈, 22₇)의 순서에 따라 레지스터를 선택하고 순서적으로 4개의 데이터들을 출력한다. MUX(124₇)는 레지스터들(22₅, 22₆, 22₇, 22₈)의 각 출력에 접속되고, 8-8 IDCT 의 경우에, 레지스터들(22₇, 22₈, 22₅, 22₆)의 순서에 따라 레지스터를 선택하고 4개의 데이터들을 출력한다. 2-4-8 IDCT 의 경우에, 레지스터(22₆)를 4번 선택하며 순서적으로 4개의 데이터들을 출력한다. MUX(124₈)는 레지스터들(22₅, 22₆, 22₇, 22₈) 각각의 출력에 접속되고 8-8 IDCT 의경우에, 레지스터들(22₈, 22₆, 22₇, 22₅)의 순서에 따라 레지스터를 선택하며, 순서적으로 4개의 데이터들을 출력하며, 레지스터들(22₈, 22₇, 22₇, 22₈)을 선택하고 순서적으로 4개의 데이터들을 출력한다. 제 1 가산/감산 회로 그룹(125)을 구성하는 가산/감산 회로(126₁)는 MUX(124₁)로부터 순서적으로 출력되는 4개의 데이터중에서의 데이터와 제 1 및 제 4 순서에 따라 MUX(124₂)로부터 순서적으로 4개의 데이터 출력중에서의 데이터상에서 가산 연산들을 수행하고, MUX(124₁), MUX(124₂)로부터 4개의 데이터 출력중에서 제 2, 제 3 순서에 따라 데이터 출력상에서 감산 연산들을 수행하며, 즉, 상기 MUX(124₁)로부터 제 1 순서에 따라 데이터 출력은 MUX(124₂)로부터 제 1 순서에 따라 데이터 출력에 가산되고 따라서 같은 가산 연산들이 제 4 의 순서에 따라 데이터 출력상에서 수행되고, 유사한 감산 연산들은 제 2, 제 3 순서에 따라 데이터 출력상에서 수행된다. 가산/감산 회로(126₁)에 의해 수행된 감산 연산들에서, MUX(124₂)로부터 데이터 출력은 MUX(124₁)로부터 출력되는 데이터에서 감산된다.

상기 제 1 가산/감산 회로 그룹(125)을 구성하는 가산/감산 회로(126₂)는 MUX(124₅)로부터 순서적으로 4개의 데이터 출력중에서의 데이터와 제 1, 제 4 순서에 따라 MUX(124₇)로부터 순서적으로 출력되는 4개의 데이터중에서 데이터에서 가산 연산들을 수행하며, MUX(124₅), MUX(124₇)로부터 출력되는 4개의 데이터중에서 제2, 제 3 순서에 따라 데이터 출력상에서 감산 연산들을 수행하고, 즉, 상기 MUX(124₁)로부터 제 1 순서의 데이터 출력은 MUX(124₇)로부터 제 1 순서에 따라 데이터 출력이 상기 MUX(124₇)로부터 제 1 순서에 따라 데이터 출력에 가산되고 따라서 같은 가산 연산들이 제 4 순서에 따라 데이터 출력상에서 수행되고 유사한 감산 연산들이 제 2, 제 3 순서에 따라 데이터 출력상에서 수행된다. 상기 가산/감산 회로(126₂)에 의해 수행된 감산 연산들에서, 상기 MUX(124₇)로부터의 데이터 출력은, MUX(124₅)로부터 데이터 출력에서 감산된다.

상기 8-8 IDCT 및 2-4-8 IDCT 둘다에서 제 4 레지스터 그룹(133)을 구성하는 레지스터(134₁)는 p₅계수 승산 회로(32₂)로부터 순서적으로 4개의 데이터 출력 각각을 저장하고 양의 값으로서 모든 데이터 각각을 출력한다. 제 4 의 레지스터 그룹(133)을 구성하는 레지스터(134₂)는, 8-8 DCT, 2-4-8 IDCT 둘다에서, p₅계수 승산 회로로부터 순서적으로 4개의 데이터 출력 각각을 저장하며 양의 값으로서 제 1, 제 3 순서에 따라 저장된 데이터와 음의 값으로 제 2, 제 4 순서에 따라 저장된 데이터를 출력한다. 상기 8-8 IDCT, 2-4-8 IDCT 둘다에서, 레지스터(134₃)는, P₁계수 승산 회로(32₃)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 양의 값으로서 제 1, 제 2 순서에 따라 저장된 데이터와 음의 값으로 제 3, 제 4 순서에 따라 저장된 데이터를 출력한다.

레지스터(134₄)는 P₆/P₃계수 승산 회로(32₄)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 8-8 IDCT 의 경우에, 양의 값으로 제 1, 제 2, 제 4 순서에 따라 출력되는 데이터와, 음의 값으로 제 3 순서에 따라 출력되는 데이터를 출력하며, 2-4-8 IDCT 경우에, 양의 값으로서 저장된 모든 데이터 각각을 출력하며, 레지스터(134₅)는 p₄/p₅로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 8-8 IDCT 의 경우에, 양의 값으로 제 1, 제 2 순서에 따라 출력되는 데이터와 음의 값으로 제 3, 제 4 순서에 따라 출력되는 데이터를 출력하며 2-4-8 IDCT 의 경우에, 양의 값으로 제 1, 제 3 순서에 따라 데이터와 음의 값으로서 제 2, 제 4 순서에 따라 출력되는 데이터를 출력한다. 레지스터(134₆)는 p2 계수 승산 회로(32₆)으로부터 순서적으로 4개의 데이터 출력 각각에서 저장되고 음의 값으로서 제 1, 제 4 순서에 따라 출력되는 데이터와 양의 값으로 제 2, 제 3 순서에 따라 출력되는 데이터를 출력한다. 레지스터(134₇)는 P₀P₀/ P₁계수 승산 회로(32₇)로부터 순서적으로 4개의 데이터 출력 각각을 저장하며, 8-8 IDCT의 경우에, 음의 값으로서 제 1 내지 제 3 순서에 따라 출력되는 데이터와, 양의 값으로서 제 4 순서에 따라 출력되는 데이터를 출력하며, 2-4-8 IDCT 의 경우에, 음의 값으로서 제 1, 제 2 순서에 따라 데이터와 제 3, 제 4 순서의 데이터를 출력한다.

가산 회로(138₂)는 레지스터(134₁)에 저장된 데이터와, 레지스터(134₂)에 저장된 데이터, 레지스터(134₃)에 저장된 데이터상에서 가산 연산들을 수행한다. 가산 회로(138₂)로부터 순차적인 데이터 출력은 순서적으로 레지스터(40₂)에 저장된다. 가산 회로(138₄)는 레지스터(134₄)에 저장된 데이터, 레지스터(134₅)에 저장된 데이터, 레지스터(134₆)에 저장된 데이터, 레지스들(134₇)에 저장된 데이터상에서 가산 연산들을 수행하며, 상기 가산 회로(138₄)로부터의 데이터 출력은 레지스터들(40₄)에 저장된다.

상기 레지스터(40₂)로부터의 데이터는 가산 회로(44)의 합 입력과 감산 회로(42)의 차 입력에 전달되고 레지스터(40₄)로부터의 데이터는 가산회로(44)의 가수 입력에 감산 회로(42)의 감수 입력에 전달된다. 감산 회로(42)로부터의 데이터 출력은 제 6 레지스터 그룹(45)을 이루는 레지스터(46)에 전달되고 가산 회로(44)로부터의 데이터는 제 6 레지스터 그룹(45)을 이루는 레지스터(48)에 전달된다.

더구나, 제 2 실시예의 구성은 위의 기술을 제외하고는 제 1 실시예와 같다. 그러므로, 도7,도8에서, 같은 번호는 제 1 실시예에서 도1과 도2와 같은 성분으로 주어지며 그들의 상세한 설명은 생략되었다.

하지만, 레지스터(134₁)의 구성은 레지스터(34₁)의 구성과 같다. 상기 가산 회로(18₁)는 레지스터(14₁)와 MUX(16₂)의 출력에 접속되고, 가산 회로(18₂)는 레지스터(14₃)과 MUX(16₄)의 출력에 접속되고 상기 가산 회로(18₃)는 레지스터(14₅)와 MUX(16₄)의 출력에 접속된다. 상기 가산 회로(18₄)는 레지스터(14₇)와 MUX(16₈)의 출력에 접속된다. 더구나, 감산 회로(20₁)는 MUX(16₁₁, 16₁₂) 각각의 출력에 접속되고, 감산 회로(20₂)는 MUX(16₃₁), MUX(16₃₂)의 출력에 접속되고, 감산 회로(20₃)는 레지스터들(14₆). MUC(16₂₂)에 접속되고, 감산 회로(20₃)는 레지스터들(14₆)과 MUX(16₅)의 출력에 접속되고, 감산 회로(20₄)는 레지스터(14₈) 및 MUX(16₈)의 출력에 접속된다.

다음에, 제 2 실시예의 연산들이 도7 내지 도12를 참고로 기술된다. 처음에, 8-8 IDCT 의 연산들이 설명된다.

상기 8-8 DCT 에 의해 압축된 8x8 영상 데이터중에서 스트링 방향으로 존재하는 8개의 데이터들(F₀내지 F₇)의 데이터 각각은 제 1 레지스터 그룹(113)을 이루는 대응 레지스터들(14₁내지 14₈)에 각각에 저장된다.

상기 MUXs(16₁₂, 16₂, 16₃₂, 16₄, 16₅, 16₆, 16₇, 16₈)은 선택된 "0" 데이터를 가지고, (MUX16₁₁,MUX16₃₁)은 각각 선택된 레지스터들(14₂, 14₄)를 가지기 때문에, 데이터 F₀=a₀는 가산 회로(18₁)로부터 출력되고, 가산 회로(18₂)로부터의 F₂= a₂데이터, 가산 회로(18₃)으로부터의 데이터(F₄= a₃), 가산 회로(18₄)로부터의 (F₆= a₁), 데이터(F₁= a₅)는 감산 회로(20₁)로부터 출력되고, 감산 회로(20₂)로부터의 (F₃= a₇), 감산 회로(20₃)로부터의 데이터(- f₅= a₆), 감산 회로(20₄)로부터의 데이터(- f₇= a₄)가 출력된다.

상기 가산 회로들(18₁내지 18₄)로부터 순차적인 데이터들(a₀내지 a₃)은 레지스터들(22₁내지 22₄)를 통해 MUXs(124₁내지 124₄)에 입력된다. 상기 가산/감산 회로(126)는 MUX(124₁)로부터 4개의 연산 싸이클중에서 제 1 싸이클 내지 제 4 싸이클로부터 매 연산 싸이클에서 순서적으로 데이터(a₀) 출력과, 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클에서 순차적인 데이터(a₃) 출력에 대해 가산/감산 연산들을 수행하고, 결과적으로, 데이터(a₀+ a₃), 데이터(a₀- a₃), 데이터(a₀- a₃), 데이터(a₀+ a₃)는 순서적으로 출력된다.

가산/감산 회로(126₁)로부터 순서적으로 출력되는 데이터들(a₀+ a₃, a₀- a₃, a₀- a₃, a₀+ a₃)은 (30₁)에 (도9의 레지스터(30₁)을 보라)저장된다. MUX(124₃)으로부터 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클에서 출력되는 데이터들(a₂, a₁), 데이터들(a₁, a₂)와 MUX(124₄)로부터 4개의 연산 싸이클중에서 제 1 연산에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 출력되는 데이터(a₁), 데이터(a₂), 데이터들(a₂, a₁)은 레지스터(30₃)에 순서적으로 저장된다(도9의 레지스터(30₃)을 보라). MUX(124₅)로부터 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 데이터들(a₅, a₆, a₇, a₄) 출력은 레지스터(30₄)에 순서적으로 저장된다(도10의 레지스터(30₄)를 보라). MUX(124₆)으로부터 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클에서의 데이터들(a₇, a₅, a₄, a₆) 출력은 순서적으로 레지스터(30₅)에 저장된다(도10의 레지스터(30₅)를 보라). 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 데이터들(a₆, a₄, a₅, a₇) 출력은 레지스터(30₆)에 저장된다(도10의 레지스터(30₆)을 보라). 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 데이터들(a₄, a₇, a₆, a₅) 출력은 레지스터(30₇)에 순서적으로 저장된다(도10의 레지스터(30₇)을 보라).

상기 레지스터(30₁)에 순서적으로 저장된 데이터는 p₃계수 승산 회로(32₁)에서 고정 계수 p₃에 의해 승산되고 결과 데이터는 레지스터(134₁)에서 순서적으로 저장된다(도9의 레지스터(134₁)를 보라). 레지스터(30₂)에 순서적으로 저장된 데이터는 p5 계수 승산 회로(32₂)에서 고정 계수 p₅에 의해 승산되고 결과 데이터는 레지스터(134₂)에 순서적으로 저장된다(도9의 레지스(134₂)를 보라). 레지스터(30₃)에 순서적으로 저장된 데이터는 P₁계수 승산 회로(32₃)에서 고정 계수 P₁에 의해 승산되며, 결과 데이터는 레지스터(134₃)에 순서적으로 저장된다. 레지스터(30₄)에 순서적으로 저장된 데이터는 p₆계수 승산 회로(32₄)에서 고정 계수 p₆에 의해 승산되고 결과 데이터는 레지스터(134₄)에 순서적으로 저장된다(도10의 레지스터(134₄)를 보라). 레지스터(30₅)에 순서적으로 저장된 데이터는 p₄/p₅계수 승산 회로(32₅)에서 고정 계수 p₄에 의해 승산되고 결과 데이터는 레지스터(134₅)에 순서적으로 저장된다(도10의 레지스터(34₅)를 보라). 레지스터(30₆)에 순서적으로 저장된 데이터는 p₂계수 승산 회로(32₆)에서 고정 계수 p₂에 의해 승산되고, 결과 데이터는 레지스터(134₆)에 순서적으로 저장된다(도10의 레지스터(134₆)을 보라). 상기 레지스터(30₇)에서 순서적으로 저장된 데이터는 P₀/ P₁계수 승산 회로(32₇)에서 고정 계수 P₀에 의해 승산되고 결과 데이터는 레지스터(134₇)에서 순서적으로 저장된다(도10의 레지스터(13₄)를 보라).

상기 가산 회로(138₂)는 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클의 순서에 따라 레지스터들(13₄, 134₂, 134₃)으로부터 전달된 데이터의 각각에가산 연산들을 수행하며 출력 데이터들((a₀+ a₃) P₃+ a₂P₅+ a₁P₁, (a₀- a₃) P₃- a₁P₅+ a₂P₁, (a₀- a₃) P₃+ a₁P₅- a₂P₁, (a₀+ a₃) P₃- a₂P₅- a₁P₁)은 레지스터(40₂)에 순서적으로 저장된다(도9의 레지스터(40₂)를 보라).

상기 가산 회로(138₄)는 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클 순서에 따라 레지스터들(134₄, 134₅, 134₆)으로부터 전달된 데이터의 각각에가산 연산들을 수행하고, 출력 데이터들(a₅P₆+ a₇P₄- a₆P₂- a₄P₀, a₆P₆+ a5p₄+ a₄P₂- a₇P₀, - a₇P₆- a₄P₄+ a₅P₂- a₆P₀, a₄P₆- a₆P₄- a₇P₂+ a₅P₀)은 레지스터(40₄)에서 순서적으로 저장된다(도9의 레지스터(40₄)를 보라).

상기 레지스터(40₂)에 저장된 데이터 및 매 제 2 연산 싸이클의 출력이 레지스터(40₄)에 저장되는 데이터에 의해 승산될때, 압축전에 표시되는 데이터들(f₀내지 f₇) 중에서 데이터(f₀,)가산 회로(44)에서 매 제 2 연산 싸이클에서의 출력이 8x8 데이터 블록을 구성하는 스트링 방향으로 배열된 8 개의 데이터들(F₀내지 F₇)에서 수행될때, 제 1 연산 싸이클에서 얻어지며, 압축이 8 개의 데이터들(F₀내지 F₇)상에서 수행되기 전에 나타나는 데이터들(f₀내지 f₇) 중에서 데이터(f₁)는 제 2 연산 싸이클에서 얻어지며, 압축이 8 개의 데이터들(F₀내지 F₇)입력상에서 수행되기 전에 나타나는 데이터(f₀내지 f₇) 중에서 데이터(f₂)는 제 3 연산 싸이클에서 얻어지며, 압축이 8개의 데이터들(F₀내지 F₇)입력상에서 수행되기 전에 나타나는 데이터들(f₀내지 f₇) 중에서 데이터(f₃)는 제 4 연산 싸이클에서 얻어진다. 상기 데이터들(f₀, f₁, f₂, f₃)은 레지스터(48)에 순서적으로 저장된다. 도8에서, 레지스터(48)에 저장되는 영상 데이터들(f₀내지 f₃)은 8개의 데이터들(F₀내지 F₇)에 대응하며, 레지스터(48)의 출력 라인의 최하부에 도시된다.

더구나, 레지스터(40₄)에 저장된 데이터 및 제 2 연산 싸이클의 출력이 레지스터(40₂)에 저장된 데이터로부터 감산되고 감산 회로(42)에서 제 2 연산 싸이클의출력, 압축이 8x8 입력 데이터 블록을 구성하는 스트링 방향으로 배열된 8개의 데이터들(f₀내지 f7) 상에서 수행되기 전에 나타나는 데이터들(f₀내지 f₇) 중에서 데이터(f₄)는 제 1 연산 싸이클로 얻어지며, 압축이 8 개의 입력 데이터들(F₀내지 F₇) 상에서 수행되기 전에 나타나는 데이터들(f₀내지 f₇) 중에서 데이터(f₅)는 제 2 연산 싸이클로 얻어지며, 압축이 8 개의 입력 데이터들(F₀내지 F₇)에서 수행되기 전에 나타나는 데이터들(f₀내지 f₇) 중에서 데이터들(f₆)이 제 3 연산 싸이클에서 얻어지고, 압축이 8개의 데이터들(F₀내지 F₇)입력상에서 수행되기 전에 나타나는 데이터들(f₀내지 f₇) 중에서 데이터(f₇)는 제 4 연산 싸이클에서 얻어진다. 데이터들(f₄, f₅, f₆, f₇)은 순서적으로 레지스터(46)(도10의 레지스터(46)를 보라)에 순서적으로 저장된다. 도8에서, 레지스터(46)에 저장되는 영상 데이터들(f₁내지 f₇)은 8개의 데이터들(F₀내지 F₇)에 대응하며, 레지스터(48)의 출력 라인의 하부에 도시된다.

위의 산술 연산을 완성함으로써, 8x8 데이터 블록을 구성하는 한개의 스트링에 포함된 8개의 데이터상에서 제 1의 8-8 IDCT 가 종료된다. 위의 기술과 같은 제 1의 8-8 IDCT 는 8x8 데이터 블록을 구성하는 다음 스트링에 이은 스트링 각각에서 수행되고 후에, 8x8 데이터 블록을 구성하는 모든 8개의 스트링상의 제 1 8-8 IDCT 가 유사한 방법으로 종료된다. 모든 8개의 스트링상에서 제 1 8-8 IDCT 의완성후에, 제 2 의 8-8 IDCT 가 8x8 데이터 블록을 구성하는 각 라인에 포함된 8개의 데이터(IDCT 에 대해 전달된 데이터)상에서 수행된다. 8x8 개의 데이터 각각에서 수행되는 제 1 의 8-8 IDCT 를 완성함으로써, 상기 8-8 DCT 에 의해 압축된 전송 영상 데이터가 재생된다.

다음에, 2-4-8 IDCT 의 연산이 아래에 기술된다. MUX(112)로부터 순서적으로 전송된 8x8 전송 계수 데이터의 스트링 방향으로 배열된 2-4-8 DCT를 수행함으로써 얻어진 8x8 데이터 블록중에서 8개의 데이터들(F₀내지 F₇) 각각은 다음과 같이 제 1 레지스터 그룹(113)을 구성하는 레지스터들(14₁내지 14₈) 각각에 저장된다. 즉, 데이터(F₀)는 레지스터(14₁)에, 데이터(F₄)는 레지스터(14₂)에, 데이터(F₂)는 레지스터(14₃)에, 데이터(F₆)는 레지스들(14₄)에, 데이터(F₁)는 레지스터(14₅)에, 데이터(F₅)는 레지스들(14₆)에, 데이터(F₃)는 레지스터(14₇)에, 데이터(F₇)는 레지스터(14₈)에 저장된다.

상기 MUX(16₂), (16₄내지 16₈)이 선택된 대응 레지스터(14₁), 레지스터들(14₄내지 14₈)을 가지고 MUXs(161₁, 161₂, 163₁, 163₂)은 선택된 대응 레지스터들(14₁, 14₃, 14₃, 14₄)를 가지기 때문에, 데이터(F₀+ f₄= b₀)는 가산 회로(18₁)로부터 출력되고, 데이터(F₂+ f₆= b₃)는 가산 회로(18₂), 데이터(F₁+ f₅= b₂)는 가산 회로(18₃), 데이터(F₃+ f₇= b₁)는 가산 회로(18₄), 데이터(F₀- f₄= b₄)는 감산 회로(20₁), 데이터(F₂- f₆= b₇)는 감산 회로(20₂), 데이터(F₃- f₇= b₅)는 감산 회로(20₄)로부터 출력된다.

상기 가산 회로(18₁)에서 (18₄)까지의 데이터들(b0 내지 b3)출력은 상기 레지스터들(22₁내지 22₄)를 통해 MUXs(124₁내지 124₄)에 입력된다. 가산 연산들과 감산 연산들이 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클에서 MUX(124₁)로부터의 데이터(b₀)출력과, 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 MUX(124₂)로부터의 데이터(b3)출력에서 순서적으로 가감산 연산들에 의해 수행되고, 결과적으로 데이터들(b₀+ b₃, b₀- b₃, b₀- b₃, b₀+ b₃)은 순서적으로 출력된다. 상기 가산/감산 회로(126₁)으로부터의 데이터들(b₀+ b3, b₀- b₃, b₀- b₃, b₀+ b₃)은 레지스터(30₁)에 저장된다(도11의 레지스터(30₁)을 보라).

상기 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 MUX(124₃)으로부터의 데이터들(b₂, b₁, b₁, b₂) 출력은 레지스터(30₂)에 저장되고(도11의 레지스터(30₂)를 보라), 4개의 연산 싸이클중에서 제 1 연산에서 제 4 연산 싸이클로부터 매 연산 싸이클에서 MUX(124₄)로부터 데이터들(b₁, b₂, b₂및 b₁)은 순서적으로 레지스터(30₃)에 저장된다(도11의 레지스터(30₃)을 보라).

가감산 연산들이 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클로부터 매 연산 싸이클에서 MUX(124₅)로부터 데이터들(b₄, b₄, b₄, b₄) 출력과 4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지 매 연산 싸이클에서 MUX(124₇)로부터의 데이터들(b₇, b₇, b₇, b₇) 출력상에서 가산/감산 회로(126₂)에 의해 수행되고, 데이터들(b₄+ b₇, b₄- b₇, b₄- b₇, b₄+ b₇)은 가감산 회로(126₂)로부터 출력되고, 데이터들(b₄+ b₇, b₄- b₇, b₄- b₇, b₄+ b₇)은 순서적으로 레지스터(30₄)에 저장된다(도11의 레지스터(30₄)를 보라).

4개의 연산 싸이클중에서 제 1 연산 싸이클에서 제 4 연산 싸이클까지의 매 연산 싸이클에서 MUX(124₆)으로부터의 데이터들(b₆, b₅, b₅, b₆) 출력은 레지스터(30₅)에 순서적으로 저장되고(도11의 레지스터(30₅)를 보라), 4개의 연산 싸이클중에서 제 1 연산에서 제 4 연산까지의 매 연산 싸이클에서 MUX(124₇)로부터의 데이터들(b₇, b₇, b₇, b₇) 출력은 MUX(28₂)에 의해 모두 선택되지 않으며, 상기 MUX(28₂)에 의해 선택된 4개의 "0" 데이터는 순서적으로 레지스터(30₆)에 저장된다(도11의 레지스터(30₆)을 보라). 4개의 연산 싸이클중에서 제 1 연산에서 제 4 연산까지의 매 연산 싸이클에서 MUX(124₈)로부터의 데이터들(b5, b6, b6, b5) 출력은 순서적으로 레지스터(30₇)에 저장된다(도11의 레지스터(30₇)을 보라).

상기 레지스터(30₁)에 순서적으로 저장된 각 데이터는 P₃계수 승산 회로(32₁)에서 고정 계수 P₃에 의해 승산되고 결과 데이터는 레지스터(134₁)에 순서적으로 저장된다(도11의 레지스터(134₁)를 보라). 상기 레지스터(30₂)에 순서적으로 저장된 각 데이터는 P₅계수 승산 회로(32₂)에서 고정 계수 P₅에 의해 승산되고 결과 데이터는 레지스터(134₂)에 순서적으로 저장된다(도11의 레지스터(134₂)를 보라). 레지스터(30₃)에 순서적으로 저장된 각 데이터는 P₁계수 승산 회로(32₁)에서 고정 계수 P₁에 의해 승산되고 결과 데이터는 레지스터(134₃)에 순서적으로 저장된다(도11의 레지스터(134₃)을 보라). 상기 레지스터(30₄)에서 순서적으로 저장된 각 데이터는 P₆/P₃계수 승산 회로(32₄)에서 고정 계수 P₃에 의해 승산되고 결과 데이터는 레지스터(134₄)에서 순서적으로 저장된다(도12의 레지스터(134₄)를 보라). 상기 레지스터(30₅)에서 순서적으로 저장된 각 데이터는 P₄/P₅계수 승산 회로(32₅)에서 고정 계수 P₅에 의해 승산되고 결과 데이터는 상기 레지스터(134₅)에 순차저으로 저장된다(도12의 레지스터(134₅)를 보라). 레지스터(30₆)에 순서적으로 저장된 데이터 각각은 p₂계수 승산 회로(32₆)에서 고정 계수 p₂에 의해 승산되고 결과 데이터는 레지스터(134₆)(도12의 레지스터(134₆)을 보라)에 순서적으로 저장된다. 레지스터(30₇)에 순서적으로 저장된 데이터 각각은P₀/ P₁계수 승산 회로(32₇)에서 고정 계수 P₁에 의해 승산되고 결과 데이터는 레지스터(134₇)에 순서적으로 저장된다(도12의 레지스터(134₇)을 보라).

4개의 연산 싸이클중에서 제 1 연산에서 제 4 연산까지의 매 연산 싸이클에서 레지스터들(13₄, 134₂, 134₃)으로부터의 데이터 출력은 가산 회로(138₂)에 가산되고 제 1 연산 싸이클에서 얻어진 데이터로서 데이터((b₀+ b₃)P₃+ b₂P₅+ b₁P₁)은 가산 회로(138₂)로부터 출력되고, 제 2 연산 싸이클에서 얻어진 데이터로서 데이터((b₀- b₃) P₃- b₁P₅+ b₂P₁)가 출력되고, 제 3 연산 싸이클에서 얻어진 데이터로서 데이터((b₀- b₃) P₃+ b₁P₅- b₂P₁)는 출력되고, 제 4 연산 싸이클에서 얻어진 데이터로서 데이터((b₀+ b₃) P₃- b₂P₅- b₁P₁)는 출력 되고, 상기 데이터는 순서적으로 레지스터(40₂)에 저장된다. 상기 레지스터(40₂)에 순서적으로 저장되는 데이터는 8개의 데이터 입력(F₀내지 F₇)에 대응하는 화소 데이터들(f₀내지 f₇)중에서, 저장의 순서에 따라, (f₀, f₂, f₄, f₆)을 포함한다(식(64)에서는 (f₀, f₂, f₄, f₆)에 대응한다). 도8에서, 화소 데이터들(f₀, f₂, f₄, f₆)에 대응한다). 도8에서, 화소 데이터(f₀, f₂, f₄, f₆)은 레지스터(40₂)의 출력 라인 하부에 도시된다.

4개의 연산 싸이클중에서 제 1 연산에서 제 4 연산까지의 매 연산 싸이클에서 레지스터들(134₄내지 134₆)으로부터의 데이터 출력은 가산 회로(138₄)에 가산되고, 상기 제 1 연산 싸이클에서 얻어진 데이터로서 데이터((b₄+ b₇) P₃+ b₆P₅+ b₅P₁)는 가산 회로(138₄)로부터의 출력이고, 제 2 연산 싸이클에서 얻어진 데이터로서 ((b₄- b₇) P₃- b₅P₅+ b₆P₁)이 출력되고, 제 3 연산 싸이클에서 얻어진 데이터로서 데이터((b₄- b₇) P₃+ b₅P₅- b₆P₁)이 출력되고, 제 4 연산 싸이클에서 얻어진 데이터로서 데이터((b₄+ b₇) P₃- b₆P₅- b₅P₁)이 출력되며, 상기 데이터는 순서적으로 레지스터(40₄)에 저장된다. 레지스터(40₄)에 순서적으로 저장된 데이터는 8개의 데이터들(F₀내지 F₇)에 대응하여 화소 데이터들(f₀내지 f₇)중에서, 저장 순서에 따라 데이터들(f₁, f₃, f₅, f₇)(식(64)에서 (f₁, f₃, f₅, f₇)에 대응하여)을 포함한다. 도8에서, 화소 데이터들(f₁, f₃, f₅, f₇)은 레지스터(40₄)의 출력 라인의 하부에 도시된다.

위의 산술 연산을 완성함으로써, 8x8 데이터 블록을 구성하는 한개의 스트링에 포함된 8개의 데이터상에서 제 1 2-4-8 IDCT 가 종료된다. 위에서 기술과 같은 제 1 의 2-4-8 IDCT 는 8x8 데이터 블록을 구성하는 다음 스트링에 이은 각 스트링상에서 수행되고, 다음에, 8x8 데이터 블록을 구성하는 모든 8개의 스트링상의 제 1 2-4-8 IDCT 는 유사한 방법으로 종료된다. 모두 8개의 스트링상에서 제 1 의 2-4-8 IDCT 의 완성후에, 제 2 의 2-4-8 IDCT 는 8x8 데이터 블록을 구성하는 각 라인에 포함된 8개의 데이터(IDCT 용 전달 데이터)상에서 수행된다. 8x8데이터 각각각에서 수행되는 제 1 2-4-8 IDCT 와 제 2 의 2-4-8 IDCT 를 완성함으로써, 상기 2-4-8 DCT 에 의해 압축된 전송 영상 데이터가 재생된다.

따라서, 본 발명에 따라, 8-8 IDCT 장치와 2-4-8 IDCT 장치가 8-8 IDCT 회로에 사용된 고정 계수 승산 회로의 일부가 2-4-8 IDCT 에 요구된 고정 계수 승산 회로와 같이, 스위치되어 사용되기 때문에, 8-8 IDCT 에서 파이프 라인 처리형 산술 연산을 통해 얻어진 고속 계산 특징은 2-4-8 IDCT 에서 유지될 수 있고 고속 계산 특징은 소형화된 8-8 IDCT 장치와 2-4-8 IDCT 장치에서도 계속 유지된다.

<제 3 실시예>

도13은 본 발명의 제 3 실시예에 따른 16-16/2-8-16 DCT 장치의 전기적 구성을 보여주는 부분적인 개략 블록 다이어그램이다. 도14는 제 3 실시예에 다른 16-16/2-8-16 DCT 장치의 전기적 구성을 부분적으로 보여주는 개략 블록 다이어그램이다. 도14의 라인 III - iII 과 도13의 III - iII 을 겹치므로서, 16-16/2-8-16 DCT 장치의 전체 구성이 도시된다. 16-16 DCT 또는 2-8-16 DCT 가 입력되는 16x16 개의 화소 데이터상에서 수행되는 점에서 제 3 실시예의 16-16/2-8-16 DCT 의 구성과 제 1 실시예 및 제 2 실시예와는 상당히 다르다. 상기 16-16 DCT 의 경우에, 16-16 DCT/2-8-16 DCT 장치(210)은 식(17)을 압축해제하고 재배열하여 얻어진 결정식(65)에 따른 산술 연산을 수행하고, 2-8-16 DCT 의 경우에, 식(21)을 압축해제하여 재배열함으로써 얻어진 결정식(66)에 따라 산술 연산을 수행한다. 결정식(66)에서 값 (e0 내지 e15)은 식(67)에 의해 주어지고 결정식(66)에서 값 (g0 내지 g15)은 식(68)에 의해 주어진다.

식(65) 및 식(66)에서 값 (P₀내지 P₁₅)은 다음과 같다.

P_O= cos ( 15 π / 32 ) = -cos ( 17 π / 32 ) = 0.09801714034.....

P₁= cos ( 14 π / 32 ) = -cos ( 18 π / 32 ) = 0.195090322...

P₂= cos ( 13 π / 32 ) = -cos ( 19 π / 32 ) = 0.2902846773...

P₃= cos ( 12 π / 32 ) = -cos ( 20 π / 32 ) = 0.3826834324...

P₄= cos ( 11 π / 32 ) = -cos ( 21 π / 32 ) = 0.4713967368...

P₅= cos ( 10 π / 32 ) = -cos ( 22 π / 32 ) = 0.555570233...

P₆= cos ( 9 π / 32 ) = -cos ( 23 π / 32 ) = 0.634393842...

P₇= cos ( 8 π / 32 ) = -cos ( 24 π / 32 ) = 0.707106781...

P₈= cos ( 7 π / 32 ) = -cos ( 25 π / 32 ) = 0.7730104534...

P₉= cos ( 6π / 32 ) = -cos ( 26 π / 32 ) = 0.8314696123...

P₁₀= cos ( 5 π / 32 ) = -cos ( 27 π / 32 ) = 0.8819212644..

P₁₁= cos ( 4 π / 32 ) = -cos ( 28 π / 32 ) = 0.9238795325...

P₁₂= cos ( 3 π / 32 ) = -cos ( 29 π / 32 ) = 0.9567403357...

P₁₃= cos ( 2 π / 32 ) = -cos ( 30 π / 32 ) = 0.9807852804...

P₁₄= cos ( π / 16 ) = -cos ( 31 π / 32 ) = 0.9951847276...

P₁₅= cos ( 0 π ) = -cos ( π ) = 1

이 실시예의 16-16 DCT/2-8-16 DCT(210)은 고정 계수 승산 회로의 일부가 파이프 라인형 고속 산술 연산을 수행하기 위한 16-16 DCT 및 2-8-16 DCT 에 의해 공통적으로 사용되는 구성과 상기 16-16 DCT 및 2-8-16 DCT 가 소형화 회로에서 조차도 수행되는 구성으로 된다.

상기 제 3 실시예의 16-16 DCT/2-8-16 DCT 장치는 MUX(21₂), 제 1 레지스터 그룹(213)을 이루는 16개의 레지스터들(14₁내지 14₁₆), 제 1 가산 회로 그룹(21₇)을 이루는 8개의 가산 회로들(18₁내지 18₈), 감산 회로 그룹(219)을 이루는 8개의 감산 회로들(20₁내지 20₈), 제 2 레지스터 그룹(221)을 이루는 16개의 레지스터들(22₁내지 22₁₆), 제 1 의 MUX 그룹(223)을 이루는 16개의 MUXs(224₁내지 224₁₆), 제 1 가산/감산 회로 그룹(22₅)을 이루는 2개의 가산/감산 회로들(22₆, 226₂), 제 3 레지스터 그룹(229)를 이루는 15개의 레지스터들(30₁내지 30₁₅), 제 2 MUX 그룹(227)을 이루는 2개의 MUXs(28_1,28₂), 계수 승산 회로(232₁), P₁₁계수 승산 회로(232₂), P₃계수 승산 회로(232₃), P₁₃계수 승산 회로(232₄), P₉계수 승산 회로(232₅), P₅계수 승산 회로(232₆), P₁계수 승산 회로(232₇), P₁₄/P₇계수 승산 회로(232₈), P₁₂/P₁₁계수 승산 회로(232₉), P₁₀/P₃계수 승산 회로(232₁₀), P₈/P₁₃계수 승산 회로(232₁₁), P₆/P₉계수 승산 회로(232₁₂), P₄/P₅계수 승산 회로(232₁₃), P2 계수 승산 회로(232₁₄), P₀/P₁계수 승산 회로(232₁₅), 제 4 의 레지스터 그룹(223)을 이루는 15개의 레지스터들(234₁내지 234₁₅), 제 2 의 가산 회로 그룹(237)을 이루는 6개의 가산 회로들(238₁내지 238₆), 제 5 의 레지스터 그룹(39)을 이루는 8개의 AND 회로들(236₁내지 236₉)와 6개의 레지스터들(40₁내지 40₆)로 구성된다. 도 13에서, 레지스터(14₁) 내지 레지스터(14₆) 각각은 R로서 도시된다.

상기 MUX(212)는 각각 16개의 화상 데이터를 선택적으로 출력하며 제 1 의 DCT가 수행되고, 제 1 의 DCT로부터 얻어진 16개의 화상 데이터 또는 16x16 개의 화상 데이터로 이루어진 블록을 구성하는 각 라인에 포함되고, 16x16 개의 화상 데이터를 구성하는 블록을 이루는 각 스트링에 포함된다. 후에,상기 MUX(212)로부터의 16개의 데이터 출력 각각은 데이터(f₀내지 f₁₆)로서 불린다. 상기 16-16 DCT 에서 MUX(212)는 제 1 레지스터 그룹(213)을 이루는 레지스터(14₁)에 데이터(f₀)를 저장하고, 레지스터(14₂)에 (f₁₅), 레지스터(14₃)에 (f₁), 레지스터(14₄)에 (f₁₄), 레지스터(14₅)에 (f₂), 레지스터(14₆)에 (f₁₃), 레지스터(14₇)에 (f₃), 레지스터(14₈)에 (f₁₂), 레지스터(14₉)에 (f₄), 레지스터(14₁₀)에 (f₁₁), 레지스터(14₁₁)에 (f₅), 레지스터(14₁₂)에 (f₁₀), 레지스터(14₁₃)에 (f₆), 레지스터(14₁₄)에 (f₉), 레지스터(14₁₅)에 (f₇), 레지스터(14₁₆)에 (f₈)을 저장하고 2-4-8 DCT 의 경우에, 레지스터들(14₁내지 14₁₆)에 대응하여 (f₀내지 f₁₅)를 저장한다.

16-16 DCT 및 2-8-16 DCT 둘다에서 제 1 가산 회로 그룹(217)을 이루는 가산 회로들(18₁내지 18₈) 각각은 2개의 레지스터에 저장된 데이터상에서 가산 연산들을 수행한다. 즉, 상기 가산 회로(18₁)는 레지스터(14₁)에 저장된 데이터를 레지스터(14₂)에 저장된 데이터에 가산한다. 상기 가산 회로(18₂)는 레지스터(143)에 저장된 데이터를 레지스터(14₄)의 데이터에 가산한다. 상기 가산 회로(18₃)는레지스터(14₅)의 데이터를 레지스터(14₆)에 가산한다. 상기 가산 회로(18₄)는 레지스터(14₇)의 데이터를 레지스터(14₈)의 데이터에 가산한다. 상기 가산 회로(18₅)는 레지스터(14₉)의 데이터를 레지스터(14₁₀)의 데이터에 가산한다. 상기 가산 회로(18₆)는 레지스터(14₁₁)의 데이터를 레지스터(14₁₂의)의 데이터에 가산한다. 상기 가산 회로(18₇)는 레지스터(14₁₃)의 데이터를 레지스터(14₁₄)에 가산한다. 상기 가산 회로(18₈)는 레지스터(14₁₅)에 저장된 데이터를 레지스터(14₁₆)에 저장된 데이터에 가산한다.

16-16 DCT 및 2-4-8 DCT 둘다에서 감산 회로들(20₁내지 20₈) 각각은 2개의 레지스터에 저장된 데이터상에서 감산 연산들을 수행한다. 즉, 상기 감산 회로(20₁)는 레지스터(14₂)에 저장된 데이터를 레지스터(14₁)에 저장된 데이터에서 감산한다. 상기 감산 회로(20₂)는 레지스터(14₄)에 저장된 데이터에서 레지스터(14₃)에 저장된 데이터에서 감산한다. 상기 감산 회로(20₃)는 레지스터(14₆)에 저장된 데이터를 레지스터(14₅)에 저장된 데이터에서 감산한다. 상기 감산 회로(20₄)는 레지스터(14₈)에 저장된 데이터를 레지스터(14₇)에 저장된 데이터에서 감산한다. 상기 감산 회로(20₅)는레지스터(14₁₀)에 저장된 데이터를 레지스터(14₉)에 저장된 데이터에서 가산한다. 상기 감산 회로(20₆)는 레지스터(14₁₂)에저장된 데이터를 레지스터(14₁₁)에 저장된 데이터에서 감산한다. 상기 감산 회로(20₇)는 레지스터(14₁₄)에 저장된 데이터를 레지스터(14₁₃)에 저장된 데이터에서 감산한다. 상기 감산 회로(20₈)는 래지스ㅌ(14₁₆)에 저장된 데이터를 레지스터(14₁₅)에 저장된 데이터에서 감산한다.

상기 제 2 레지스터 그룹(22₁)을 이루는 레지스터(22₁)는 상기 가산 회로(18₁)로부터 임시로 데이터를 저장한다. 상기 레지스터(22₂)는 상기 가산 회로(18₂)로부터 데이터를 임시로 저장한다. 상기 레지스터(22₃)는 가산 회로(18₃)으로부터 데이터를 임시로 저장한다. 상기 레지스터(22₄)는 가산 회로(18₄)으로부터 데이터를 임시로 저장한다. 상기 레지스터(22₅)는 가산 회로(18₅)으로부터 데이터를 임시로 저장한다. 상기 레지스터(22₆)는 가산 회로(18₆)으로부터 데이터를 임시로 저장한다. 상기 레지스터(22₇)는 가산 회로(18₇)으로부터 데이터를 임시로 저장한다. 상기 레지스터(22₈)는 가산 회로(18₈)으로부터 데이터를 임시로 저장한다.

상기 레지스터(22₉)는 감산 회로(20₁)로부터 데이터를 임시로 저장한다. 상기 레지스터(22₁₀)는 감산 회로(20₂)로부터 데이터를 임시로 저장한다. 상기 레지스터(22₁₁)는 감산 회로(20₃)로부터 데이터를 임시로 저장한다. 상기 레지스터(22₁₂)는 감산 회로(20₄)로부터 데이터를 임시로 저장한다. 상기 레지스터(22₁₃)는 감산회로(20₅)로부터 데이터를 임시로 저장한다.

레지스터(22₁₄)는 감산 회로(20₆)로부터 출력된 데이터를 임시로 저장한다. 레지스터(22₁₅)는 감산 회로(20₇)로부터 출력된 데이터를 임시로 저장한다. 레지스터(22₁₆)는 감산 회로(20₈)로부터 출력된 데이터를 임시로 저장한다.

16-16 DCT의 경우, 제1 MUX 그룹(223)을 구성하는 MUX(224₁) 내지 MUX(224₄)에서 데이터를 선택하는 연산은 다음과 같다;

MUX(224₁)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₁, 22₄, 22₅, 22₈, 22₁, 22₄, 22₅, 22₈)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₂)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₂, 22₃, 22₆, 22₇, 22₂, 22₃, 22₆, 22₇)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₃)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₁, 22₄, 22₅, 22₈, 22₂, 22₃, 22₆, 22₇)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₄)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₂, 22₃, 22₆, 22₇, 22₁, 22₄, 22₅, 22₈)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다.

2-8-16 DCT의 경우, MUX(224₁) 내지 MUX(224₈)에서 데이터를 선택하는 연산은 다음과 같다;

MUX(224₁)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들 (22₁, 22₄, 22₅, 22₈, 22₁, 22₄, 22₅, 22₈)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₂)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₂, 22₃, 22₅, 22₇, 22₂, 22₃, 22₆, 22₇)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₃)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₁, 22₈, 22₄, 22₅, 22₂, 22₃, 22₆, 22₇)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₄)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₂, 22₃, 22₆, 22₇, 22₁, 22₄, 22₅, 22₈)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다.

16-16 DCT의 경우, MUXs(224₅내지 224₈)에서 데이터를 선택하는 연산은 다음과 같다;

MUX(224₅)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₁, 22₈, 22₆, 22₃, 22₇, 22₂, 22₅, 22₄)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₆)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₂, 22₇, 22₁, 22₇, 22₄, 22₅, 22₃, 22₆)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₇)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₃, 22₆, 22₄, 22₅, 22₁, 22₈, 22_2,22₂)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₈)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₄, 22₅, 22₇, 22₂, 22₃, 22₆, 22₁, 22₈)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다.

2-8-16 DCT의 경우, MUXs(224₅내지 224₈)에서 데이터를 선택하는 연산은 다음과 같다;

MUX(224₅)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₃, 22₆, 22₂, 22₇, 22₁, 22₈, 22₄, 22₅)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₆)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₂, 22₈, 22₄, 22₅, 22₂, 22₇, 22₃, 22₆)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₇)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들(22₄, 22₅, 22₁, 22₈,22₃, 22₆, 22₂, 22₇)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₈)는 레지스터들(22₁내지 22₈)의 각 출력에 연결되고, 레지스터들 (22₂, 22₇, 22₃, 22₆, 22₄, 22₅, 22₁, 22₈)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다.

제1 MUX 그룹(223)을 구성하는 MUX(224₉) 내지 MUX(224₁₆)에서 데이터를 선택하는 연산은 16-16 DCT와 2-8-16 DCT 사이에 다르다. 먼저, 16-16 DCT의 경우, MUX(22₉내지 22₁₆)에서 데이터를 선택하는 연산은 다음과 같다;

MUX(224₉)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₉, 22₁₄, 22₁₅, 22₁₃, 22₁₂, 22₁₀, 22₁₁, 22₁₆)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₀)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₀, 22₉, 22₁₂, 22₁₁, 22₁₄, 22₁₃, 22₁₆, 22₁₅)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₁)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₁, 22₁₃, 22₉, 22₁₅, 22₁₀, 22₁₆, 22₁₂, 22₁₄)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₂)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₂, 22₁₅, 22₁₁, 22₉, 22₁₆, 22₁₄, 22₁₀, 22₁₃)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₃)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₃, 22₁₀, 22₁₄, 22₁₆, 22₉, 22₁₁, 22₁₅, 22₁₂)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₄)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₄, 22₁₂, 22₁₆, 22₁₀, 22₁₅, 22₉, 22₁₃, 22₁₁)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₅)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₅, 22₁₆, 22₁₃, 22₁₄, 22₁₁, 22₁₂, 22₉, 22₁₀)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₆)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₆, 22₁₁, 22₁₀, 22₁₂, 22₁₃, 22₁₅, 22₁₄, 22₉)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다.

2-8-16 DCT의 경우, MUXs(22₉내지 22₁₆)에서 데이터를 선택하는 연산은 다음과 같다;

MUX(224₉)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들 (22₉, 22₁₂, 22₁₃, 22₁₆, 22₉, 22₁₂, 22₁₃, 22₁₆)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₀)는 레지스터들(22₉내지 22₁₆)의 각출력에 연결되고, 레지스터들(22₉, 22₁₆, 22₁₂, 22₁₃, 22₁₀, 22₁₁, 22_14,22₁₅)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₁)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₀, 22₁₁, 22₁₄, 22₁₅, 22₉, 22₁₂, 22₁₃, 22₁₆)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₂)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₉, 22₁₆, 22₁₁, 22₁₄, 22₁₀, 22₁₅, 22₁₂, 22₁₃)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₃)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₀, 22₁₅, 22₉, 22₁₆, 22₁₂, 22₁₃, 22₁₁, 22₁₄)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₄)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₁, 22₁₄, 22₁₂, 22₁₃, 22₉, 22₁₆, 22₁₀, 22₁₅)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₅)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₀, 22₁₁, 22₁₄, 22₁₅, 22₁₀, 22₁₁, 22₁₃, 22₁₄)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다. MUX(224₁₆)는 레지스터들(22₉내지 22₁₆)의 각 출력에 연결되고, 레지스터들(22₁₂, 22₁₃, 22₁₀, 22₁₅, 22₁₁, 22₁₄, 22₉, 22₁₆)의 순서에 따라 레지스터를 선택하여 순서적으로 8개의 데이터를 출력한다.

16-16 DCT 및 2-4-8 DCT에서 모두 가감산 회로 그룹(225)을 구성하는 가감산 회로(226₁)는 MUX(224₁)로부터 순서적으로 출력된 8개 데이터 및 MUX(224₂)로부터 순서적으로 출력된 8개 데이트 중 제1 내지 제4 순서에 따라 출력된 데이터에 가산 연산들을 실행하고, MUX(224₁)로부터 순서적으로 출력된 8개 데이터 및 MUX(224₂)로부터 순서적으로 출력된 8개 데이트 중 제5 내지 제8 순서에 따라 출력된 데이터에 감산 연산들을 실행한다. 즉, 가감산 회로(226₁)는 MUX(224₁)로부터 출력된 데이터에서 MUX(224₂)로부터 출력된 데이터를 감산한다. 16-16 DCT 및 2-4-8 DCT에서 모두 가감산 회로(226₂)는 MUX(224₉)로부터 순서적으로 출력된 8개 데이터 및 MUX(224₁₅)로부터 순서적으로 출력된 8개 데이트 중 제1 내지 제4 순서에 따라 출력된 데이터에 가산 연산들을 실행하고, MUX(224₉)로부터 순서적으로 출력된 8개 데이터 및 MUX(224₁₅)로부터 순서적으로 출력된 8개 데이트 중 제5 내지 제8 순서에 따라 출력된 데이터에 감산 연산들을 실행한다. 가감산 회로(226₂)는 MUX(224₉)로부터 출력된 데이터에서 MUX(224₁₅)로부터 출력된 데이터를 감산한다.

16-16 DCT의 경우에서 제2 MUX 그룹(227)을 구성하는 MUX(28₁)는 MUX(224₉)로부터 순서적으로 출력된 8개 데이터를 선택하고, 2-4-8 DCT의 경우에서는 가감산 회로(226₂)로부터 순서적으로 출력된 데이터를 선택한다.

16-16 DCT의 경우에서 제2 MUX 그룹(227)을 구성하는 MUX(28₁)는 MUX(224₉)로부터 순서적으로 출력된 8개 데이터를 선택하고, 2-8-16 DCT의 경우에서는 가감산 회로(226₂)로부터 순서적으로 출력된 데이터를 선택한다. 16-16 DCT의 경우에서 MUX(28₂)는 MUX(224₁₅)로부터 순서적으로 출력된 8개 데이터를 선택하고, 2-4-8 DCT에서는 (224₁₅)로부터 순서적으로 출력된 8개 데이터를 선택하지 않고 MUX(28₂)의 8개 연산 싸이클에 대응하는 "0"의 8개 시간을 선택한다.

제3 레지스터 그룹(229)을 구성하는 레지스터(30₁)는 가감산 회로(226₁)로부터 순서대로 출력된 8개 데이터에 대한 연산 결과를 순서적으로 저장한다. 레지스터(30₂)는 MUX(224₃)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₃)는 MUX(224₄)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₄)는 MUX(224₅)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₅)는 MUX(224₆)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₆)는 MUX(224₇)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₇)는 MUX(224₈)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다.

레지스터(30₈)는 MUX(224₉)로부터 순서대로 출력된 8개 데이터에 대한 연산 결과를 순서적으로 저장한다. 레지스터(30₉)는 MUX(224₁₀)로부터 순서대로 출력된8개 데이터를 순서적으로 저장한다. 레지스터(30₁₀)는 MUX(224₁₁)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₁₁)는 MUX(224₁₂)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₁₂)는 MUX(224₁₃)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₁₃)는 MUX(224₁₄)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다. 레지스터(30₁₅)는 MUX(224₁₆)로부터 순서대로 출력된 8개 데이터를 순서적으로 저장한다.

16-16 DCT 및 2-8-16 DCT의 경우에서 모두 P₇계수 승산 회로(232₁) 내지 P₁계수 승산 회로(232₇)는 각각 레지스터 각각으로부터 출력된 데이터를 똑같은 고정 계수에 의해 승산한다. 즉, P₇계수 승산 회로(232₁)는 레지스터(30₁)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₇으로 승산한다. P₁₁계수 승산 회로(232₂)는 레지스터(30₂)로부터 출력된 8개 데이터 각각을 고정 계수 P₁₁으로 승산한다. P₃계수 승산 회로(232₃)는 레지스터(30₃)로부터 출력된 8개 데이터 각각을 고정 계수 P₃으로 승산한다. P₁₃계수 승산 회로(232₄)는 레지스터(30₄)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁₃으로 승산한다. P₉계수 승산 회로(232₅)는 레지스터(30₅)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수P₉으로 승산한다. P₅계수 승산 회로(232₆)는 8개 데이터 각각을 고정 계수 P₅으로 승산한다. P₁계수 승산 회로(232₇)는 레지스터(30₇)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁으로 승산한다.

16-16 DCT 및 2-8-16 DCT의 경우에서 모두 P₁₄/P₇계수 승산 회로(232₈) 내지 P₄/P₅계수 승산 회로(232₁₅)는 각각의 고정 계수를 교환하도록 적응되고, 또 다른 고정 계수를 사용해 승산을 실행한다. 즉, P₁₄/P₇계수 승산 회로(232₈)는 16-16 DCT의 경우에서 레지스터(30₈)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁₄로 승산하고, 2-4-16 DCT의 경우에서는 레지스터(30₈)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₇로 승산한다. P₁₂/P₁₁계수 승산 회로(232₉)는 16-16 DCT의 경우에서 레지스터(30₉)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁₂로 승산하고, 2-4-8 DCT의 경우에서는 레지스터(30₉)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁₁로 승산한다. P₁₀/P₃계수 승산 회로(232₁₀)는 16-16 DCT의 경우에서 레지스터(30₁₀)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁₀로 승산하고, 2-8-16 DCT의 경우에서는 레지스터(30₁₀)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₃로 승산한다. P₈/P₁₃계수 승산 회로(232₁₁)는 16-16 DCT의 경우에서 레지스터(30₁₁)로부터 순서적으로 출력된 8개데이터 각각을 승산하고, 2-4-8 DCT의 경우에서는 레지스터(30₁₁)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁₃로 승산한다. P₆/P₉계수 승산 회로(232₁₂)는 16-16 DCT의 경우에서 레지스터(30₁₂)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₆로 승산하고, 2-8-16 DCT의 경우에서는 레지스터(30₁₂)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₉로 승산한다. P₄/P₅계수 승산 회로(232₁₃)는 16-16 DCT의 경우에서 레지스터(30₁₃)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₄로 승산하고, 2-4-8 DCT의 경우에서는 레지스터(30₁₃)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₅로 승산한다. P₂계수 승산 회로(232₁₄)는 레지스터(30₁₄)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₂로 승산한다. P₀/P₁계수 승산 회로(232₁₅)는 레지스터(30₁₅)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₀로 승산하고, 2-4-8 DCT의 경우에서는 레지스터(30₁₅)로부터 순서적으로 출력된 8개 데이터 각각을 고정 계수 P₁로 승산한다.

16-16 DCT 및 2-4-8 DCT의 경우에서 모두 제4 레지스터 그룹(233)을 구성하는 레지스터들(234₁, 234₃, 234₅, 234₁₄)은 각각 다음과 같이 순서적으로 데이터를 저장하고 출력한다;

레지스터(234₁)는 P₇계수 승산 회로(232₁)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 각 데이터를 양의 값으로 순서적으로 출력한다. 레지스터(234₃)는 P₃계수 승산 회로(232₃)로부터 순서적으로 출력된 8개 데이터 각각을 순서적으로 저장하고, 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(234₅)는 P₉계수 승산 회로(232₅)로부터 순서적으로 출력된 8개 데이터 각각을 순서적으로 저장하고, 제1 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제4 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(234₁₄)는 P₂계수 승산 회로(232₁₄)로부터 순서적으로 출력된 8개 데이터 각각을 순서적으로 저장하고, 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₂)는 P₁₁계수 승산 회로(234₂)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제4 순서, 제6 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제5 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서, 제2 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제3 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₄)는 P₁₃계수 승산 회로(234₄)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제4 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제2 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제1 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₆)는 P₅계수 승산 회로(234₆)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제4 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제2 순서, 제3 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제1 순서, 제4 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₇)는 P₁계수 승산 회로(234₇)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제4 순서,제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제2 순서, 제3 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제1 순서, 제4 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₈)는 P₁₄/P₇계수 승산 회로(234₈)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제3 순서, 제4 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 출력되는 각 데이터를 양의 값으로 출력한다.

레지스터(234₉)는 P₁₂/P₁₁계수 승산 회로(234₉)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제2 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제3 순서 내지 제6 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서, 제2 순서, 제4 순서, 제6 순서 및 제7 순서에 따라 출력되는 각 데이터를 양의 값으로 출력하고 제3 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₁₀)는 P₁₀/P₃계수 승산 회로(234₁₀)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서 및 제3 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서 및 제4 순서 내지 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서 및 제4 순서 내지 제8 순서에 따라 출력되는 각 데이터를 양의 값으로 출력하고 제2 순서 및 제3 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₁₁)는 P₈/P₁₃계수 승산 회로(234₁₁)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서 및 제4 순서 내지 제6 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서, 제4 순서, 제6 순서 및 제8 순서에 따라 출력되는 각 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₁₂)는 P₆/P₉계수 승산 회로(234₁₂)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서 내지 제3 순서, 제5 순서 및 제6 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제4 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서, 제3 순서, 제5 순서, 제7 순서에 따라 출력되는 각 데이터를 양의 값으로 출력하고 제2 순서, 제4 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₁₃)는 P₄/P₅계수 승산 회로(234₁₃)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서, 제3 순서 및제7 순서 내지 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제2 순서 및 제4 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 출력되는 각 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

레지스터(234₁₅)는 P₀/P₁계수 승산 회로(234₁₅)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 16-16 DCT의 경우, 제1 순서 내지 제4 순서 및 제6 순서 내지 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고 제5 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 DCT의 경우에서는 제1 순서, 제4 순서, 제5 순서 및 제7 순서에 따라 출력되는 각 데이터를 양의 값으로 출력하고 제2 순서, 제3 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

제2 가산 회로 그룹(237)에 포함된 가산 회로(238₁)는 제5 그룹(239)을 구성하는 레지스터(40₁) 및 AND 회로(236₁)와 함께 누적 회로를 구성한다. AND 회로(236₁)의 한 입력에는 레지스터(40₁)로부터의 데이터가 공급되고, 16-16 DCT 및 2-8-16 DCT의 경우에서 모두, AND 회로(236₁)의 다른 입력에는 이진수 신호 스트링 발생 회로 (도시되지 않음)로부터 공급되고 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 사이클의 순서에 대응하는 신호 "0", "1", "1", "0", "1", "1" 및"1"이 공급된다. 누적값은 레지스터(40₁)로부터 출력되고, 이는 가산 회로(238₁)에서, 레지스터(234₁)로부터 출력되어 가산 회로(238₁)의 한 입력에 공급되는 데이터를 한 이전 클럭에 레지스터(40₁)에 저장되고 다음 클럭에 AND 회로(236₁)를 통해 가산 회로(238₁)의 다른 입력에 공급되는 데이터에 가산함으로서 구해진다.

가산 회로(238₂)는 레지스터(40₂) 및 AND 회로(236₂)와 함께 누적 회로를 구성한다. AND 회로(236₂)의 한 입력에는 레지스터(40₂)로부터의 데이터가 공급되고, 16-16 DCT 및 2-8-16 DCT의 경우에서 모두, AND 회로(236₂)의 다른 입력에는 이진수 신호 스트링 발생 회로 (도시되지 않음)로부터 공급되고 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 사이클의 순서에 대응하는 신호 "0", "1", "1", "0", "1", "1" 및 "1"이 공급된다. 누적값은 레지스터(40₂)로부터 출력되고, 이는 가산 회로(238₂)에서, 레지스터(234₂) 및 레지스터(234₃)로부터 출력되어 가산 회로(238₂)의 제1 입력 및 제2 입력에 공급되는 데이터를 한 이전 클럭에 레지스터(40₂)에 저장되고 다음 클럭에 AND 회로(236₂)를 통해 가산 회로(238₂)의 다른 입력에 공급되는 데이터에 가산함으로서 구해진다.

가산 회로(238₃)는 레지스터(40₃) 및 AND 회로(236₃)와 함께 누적 회로를 구성한다. AND 회로(236₃)의 한 입력에는 레지스터(40₃)로부터의 데이터가 공급되고,16-16 DCT 및 2-8-16 DCT의 경우에서 모두, AND 회로(236₃)의 다른 입력에는 이진수 신호 스트링 발생 회로(도시되지 않음)로부터 공급되고 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 사이클의 순서에 대응하는 신호 "0", "1", "1", "0", "1", "1" 및 "1"이 공급된다. 누적값은 레지스터(40₃)로부터 출력되고, 이는 가산 회로(238₃)에서, 레지스터(234₄)로부터 레지스터(234₇)로 출력되어 가산 회로(238₃)의 제1 입력에 공급되는 데이터를 한 이전 클럭에 레지스터(40₃)에 저장되고 다음 클럭에 AND 회로(236₃)를 통해 가산 회로(238₃)의 제5 입력에 공급되는 데이터에 가산함으로서 구해진다.

가산 회로(238₄)는 16-16 DCT의 경우, 레지스터(234₈)로부터 레지스터(234₁₅)로 출력된 데이터에 가산 연산들을 실행하고, 그 결과를 레지스터(40₄)에 저장하고, 2-8-16 DCT의 경우에는 레지스터들(234₈내지 234₁₅) 및 AND 회로(236₅)와 함께 누적 회로를 구성한다. 즉, AND 회로(236₅)의 한 입력에는 레지스터(40₅)로부터 출력되는 데이터가 공급되고, AND 회로(236₅)의 다른 입력에는 16-16 DCT의 경우, 이진수 스트링 발생 회로(도시되지 않음)에 의해 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 싸이클에 신호 "0"이 공급되고, 2-8-16 DCT의 경우에는 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 싸이클의 순서에 대응하고 이진수 스트링 발생 회로 (도시되지 않음)에 의해 공급되는 신호 "0", "1", "0", "1", "0", "1","0" 및 "1"가 공급된다.

AND 회로(236₇)의 한 입력에는 레지스터(234)로부터 데이터가 공급되고, AND 회로(236₈)의 한 입력에는 레지스터(234)로부터 데이터가 공급되고, AND 회로(236₉)의 한 입력에는 레지스터(30₁₀)로부터 데이터가 공급된다. AND 회로(236₇), AND 회로(236₈) 및 AND 회로(236₉) 각각의 다른 입력에는 16-16 DCT의 경우, 이진수 스트링 발생 회로(도시되지 않음)에 의해 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 싸이클에 신호 "0"이 공급되고, 이진수 스트링 발생 회로(도시되지 않음)에 의해 8개 연산 싸이클 중 제1 연산 싸이클 내지 제8 연산 싸이클에 신호 "1"이 공급된다.

16-16 DCT의 경우, 8개 연산 싸이클 중에서 매 연상 싸이클마다 레지스터들(234₈내지 234₁₅) 각각으로부터 순서적으로 출력되는 데이터는 매 연산 싸이클마다 가산 회로(238₄)의 제1 입력 내지 제8 입력 중 하나에 공급되어 가산 연산들이 실행되고, 결과의 데이터는 레지스터(40₄)에 순서적으로 저장되는 반면, 2-8-16 DCT의 경우, 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(234₁₁내지 234₁₅) 각각으로부터 순서적으로 출력되어 가산 회로(238₄)의 제4 입력 내지 제8 입력 중 하나에 입력되는 데이터는 가산 회로(238₄)에서 한 이전 클럭에 저장된 레지스터(40₄)로 저장되고 다음 클럭에 AND 회로(236₅)를 통해 가산 회로(238₄)의 제9입력에 공급된 데이터에 가산되고, 결과의 데이터는 레지스터(40₄)로부터 출력된다.

다음에는 도 13 및 도 14를 참고로 제1 실시예의 16-16 DCT 및 2-4-8 DCT의 동작이 설명된다. 먼저, 이후에는 16-16 DCT의 동작이 설명된다.

MUX(121)로부터 순서적으로 전송된 16x16개 데이터로 구성된 블록을 구성하는 각 라인에 포함되는 16개 데이터들(F₀내지 F₁₅)은 각각 제1 레지스터 그룹(213)에 포함된 레지스터들(14₁내지 14₁₅) 각각에 저장된다. 즉, 데이터(f₀)는 제1 레지스터 그룹(213)을 구성하는 레지스터(14₁)로 저장되고, 데이터(f₁₅)는 레지스터(14₂)로 저장되고, 데이터(f₁)는 레지스터(14₃)로 저장되고, 데이터(f₁₄)는 레지스터(14₄)로 저장되고, 데이터(f₂)는 레지스터(14₅)로 저장되고, 데이터(f₁₃)는 레지스터(14₆)로 저장되고, 데이터(f₃)는 레지스터(14₇)로 저장되고, 데이터(f₁₂)는 레지스터(14₈)로 저장되고, 데이터(f₄)는 레지스터(14₉)로 저장되고, 데이터(f₁₁)는 레지스터(14₁₀)로 저장되고, 데이터(f₅)는 레지스터(14₁₁)로 저장되고, 데이터(f₁₀)는 레지스터(14₁₂)로 저장되고, 데이터(f₆)는 레지스터(14₁₃)로 저장되고, 데이터(f₉)는 레지스터(14₁₄)로 저장되고, 데이터(f₇)는 레지스터(14₁₅)로 저장되고, 또한개의 데이터(f₈)는 레지스터(14₁₆)로 저장된다.

그래서, 16개의 화소 데이터 각각이 레지스터들(14₁내지 14₁₆) 각각에 저장될 때, 데이터(f₀+ f₁₅= e₀)가 가산 회로(18₁)로부터 출력되고, 데이터(f₁+ f₁₄= e₁)가 가산 회로(18₂)로부터 출력되고, 데이터(f₂+ f₁₃= e₂)가 가산 회로(18₃)로부터 출력되고, 데이터(f₃+ f₁₂= e₃)가 가산 회로(18₄)로부터 출력되고, 데이터(f₄+ f₁₁= e₄)가 가산 회로(18₅)로부터 출력되고, 데이터(f₅+ f₁₀= e₅)가 가산 회로(18₆)로부터 출력되고, 데이터(f₆+ f₉= e₆)가 가산 회로(18₇)로부터 출력되고, 또한개의 데이터(f₇+ f₈= e₇)가 가산 회로(18₈)로부터 출력된다.

데이터(f₀- f₁₅= e₈)가 감산 회로(20₁)로부터 출력되고, 데이터(f₁- f₁₄= e₉)가 감산 회로(20₂)로부터 출력되고, 데이터(f₂- f₁₃= e₁₀)가 감산 회로(20₃)로부터 출력되고, 데이터(f₃- f₁₂= e₁₁)가 감산 회로(20₄)로부터 출력되고, 데이터(f₄- f₁₁= e₁₂)가 감산 회로(20₅)로부터 출력되고, 데이터(f₅- f₁₀= e₁₃)가 감산 회로(20₆)로부터 출력되고, 데이터(f₆- f₉= e₁₄)가 감산 회로(20₇)로부터 출력되고, 또한개의 데이터(f₆- f₉= e₁₄)가 감산 회로(20₇)로부터 출력된다.

가산 회로(18₁)로부터 출력된 데이터(e₀)는 레지스터(22₁)에 저장되고, 가산 회로(18₂)로부터 출력된 데이터(e₁)는 레지스터(22₂)에 저장되고, 가산 회로(18₃)로부터 출력된 데이터(e₂)는 레지스터(22₃)에 저장되고, 가산 회로(18₄)로부터 출력된 데이터(e₃)는 레지스터(22₄)에 저장되고, 가산 회로(18₅)로부터 출력된 데이터(e₄)는레지스터(22₅)에 저장되고, 가산 회로(18₆)로부터 출력된 데이터(e₅)는 레지스터(22₆)에 저장되고, 가산 회로(18₇)로부터 출력된 데이터(e₆)는 레지스터(22₇)에 저장되고, 또한 가산 회로(18₈)로부터 출력된 데이터(e₇)는 레지스터(22₈)에 저장된다.

감산 회로(20₁)로부터 출력된 데이터(e₈)는 레지스터(22₉)에 저장되고, 감산 회로(20₂)로부터 출력된 데이터(e₉)는 레지스터(22₁₀)에 저장되고, 감산 회로(20₃)로부터 출력된 데이터(e₁₀)는 레지스터(22₁₁)에 저장되고, 감산 회로(20₄)로부터 출력된 데이터(e₁₁)는 레지스터(22₁₂)에 저장되고, 감산 회로(20₅)로부터 출력된 데이터(e₁₂)는 레지스터(22₁₃)에 저장되고, 감산 회로(20₆)로부터 출력된 데이터(e₁₃)는 레지스터(22₁₄)에 저장되고, 감산 회로(20₇)로부터 출력된 데이터(e₁₄)는 레지스터(22₁₅)에 저장되고, 또한 감산 회로(20₈)로부터 출력된 데이터(e₁₅)는 레지스터(22₁₆)에 저장된다.

가산 회로들(18₁내지 18₈)로부터 출력되는 데이터들(e₀내지 e₇)은 레지스터들(22₁내지 22₈)를 통해 MUXs(224₁내지 224₈)에 입력되고, 이어지는 데이터는 MUX(224₁)로부터 MUX(224₈)로 출력된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 순서적으로 MUX(224₁)로부터 출력되는 8개 데이터들(e₀, e₃, e₄, e₇, e₀, e₃, e₄,e₇)은 가감산 회로(226₁)로 공급되고, 8개 연산 싸이클 중에서 매 연산 싸이클마다 순서적으로 MUX(224₂)로부터 출력되는 8개 데이터들(e₁, e₂, e₅, e₆, e₁, e₂, e₅, e₆)은 가감산 회로(226₁)로 공급되어, 데이터들(e₀+ e₁, e₃+ e₂, e₄+ e₅, e₇+ e₆, e₀- e₁, e₃- e₂, e₄- e₅, e₇- e₆)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 가감산 회로(226₁)로부터 순서적으로 출력되어 레지스터(30₁)에 저장된다.

8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(e₀, e₁, e₂, e₃, e₄, e₅, e₆, e₇)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₃)에 의해 선택되고, 데이터들(e₀, e₃, e₄, e₇, e₁, e₂, e₅, e₆)은 MUX(224₃)로부터 순서적으로 출력되어 레지스터(30₂)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(e₀, e₁, e₂, e₃, e₄, e₅, e₆, e₇)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₄)에 의해 선택되고, 데이터들(e₁, e₂, e₅, e₆, e₀, e₃, e₄, e₇)은 MUX(224₃)로부터 순서적으로 출력되어 레지스터(30₃)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(e₀, e₁, e₂, e₃, e₄, e₅, e₆, e₇)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₅)에 의해 선택되고, 데이터들(e₀, e₇, e₅, e₂, e₆, e₁, e₄, e₃)은 MUX(224₅)로부터 순서적으로 출력되어 레지스터(30₄)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(e₀, e₁, e₂, e₃, e₄, e₅, e₆, e₇)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₆)에 의해 선택되고, 데이터들(e₁, e₆, e₀, e₆, e₃, e₄, e₂, e₅)은 MUX(224₆)로부터 순서적으로 출력되어 레지스터(30₅)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(e₀, e₁, e₂, e₃, e₄, e₅, e₆, e₇)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₇)에 의해 선택되고, 데이터들(e₂, e₅, e₃, e₄, e₀, e₇, e₆, e₁)은 MUX(224₆)로부터 순서적으로 출력되어 레지스터(30₆)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(e₀, e₁, e₂, e₃, e₄, e₅, e₆, e₇)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₈)에 의해 선택되고, 데이터들(e₃, e₄, e₆, e₁, e₂, e₅, e₀, e₇)은 MUX(224₆)로부터 순서적으로 출력되어 레지스터(30₇)에 저장된다.

8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₉)에 의해 선택되고, 데이터들(e₈, e₁₃, e₁₄, e₁₂, e₁₁,e₉, e₁₀, e₁₅)은 MUX(224₆)로부터 순서적으로 출력되어 MUX(28₁)를 통해 레지스터(30₈)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₀)에 의해 선택되고, 데이터들(e₉, e₈, e₁₁, e₁₀, e₁₃, e₁₂, e₁₅, e₁₄)은 MUX(224₁₀)로부터 순서적으로 출력되어 레지스터(30₉)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₁)에 의해 선택되고, 데이터들(e₁₀, e₁₂, e₈, e₁₄, e₉, e₁₅, e₁₁, e₁₃)은 MUX(224₁₁)로부터 순서적으로 출력되어 레지스터(30₁₀)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₂)에 의해 선택되고, 데이터들(e₁₁, e₁₄, e₁₀, e₈, e₁₅, e₁₃, e₉, e₁₂)은 MUX(224₁₂)로부터 순서적으로 출력되어 레지스터(30₁₁)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₃)에 의해 선택되고, 데이터들(e₁₂,e₉, e₁₃, e₁₅, e₈, e₁₀, e₁₄, e₁₁)은 MUX(224₁₃)로부터 순서적으로 출력되어 레지스터(30₁₂)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₄)에 의해 선택되고, 데이터들(e₁₃, e₁₁, e₁₅, e₉, e₁₄, e₈, e₁₂, e₁₀)은 MUX(224₁₄)로부터 순서적으로 출력되어 레지스터(30₁₃)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₈, e₉, e₁₀, e₁₁, e₁₂, e₁₃, e₁₄, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₅)에 의해 선택되고, 데이터들(e₁₄, e₁₅, e₁₂, e₁₃, e₁₀, e₁₁, e₈, e₉)은 MUX(224₁₅)로부터 순서적으로 출력되어 MUX(282)를 통해 레지스터(30₁₄)에 저장된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(22₉내지 22₁₂)로부터 출력된 데이터들(e₁, e₃, e₅, e₇, e₉, e₁₁, e₁₃, e₁₅)은 8개 연산 싸이클 중에서 매 연산 싸이클마다 MUX(224₁₆)에 의해 선택되고, 데이터들(e₁₅, e₁₀, e₉, e₁₁, e₁₂, e₁₄, e₁₃, e₈)은 MUX(224₁₆)로부터 순서적으로 출력되어 레지스터(30₁₅)에 저장된다.

8개 연산 싸이클 중에서 매 연산 싸이클마다 레지스터들(30₁내지 30₇)로부터 출력된 각 데이터는 대응하는 고정 계수 승산 회로로(232₁내지 232₂) 각각에서 8개연산 싸이클 중 매 연산 싸이클마다 대응하는 고정 계수 P₇, P₁₁, P₁₃, P₃, P₉, P₅및 P₁로 각각 승산되고, 대응하는 레지스터들(234₁내지 234₇) 각각에 저장된다. 즉, 레지스터(234₁)에 순서적으로 저장되는 각 데이터에는 가산 회로(238₁)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 결과의 데이터는 레지스터(40₁)에 저장된다.

데이터((e₀+ e₁) P₇)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₁)로부터 출력되고, 데이터((e₀+ e₁+ e₃+ e₂) P₇)은 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터((e₀+ e₁+ e₃+ e₂+ e₄+ e₅) P₇)은 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터((e₀+ e₁+ e₃+ e₂+ e₄+ e₅+ e₇+ e₆) P₇)은 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터((e₀- e₁) P₇)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터((e₀- e₁+ e₃- e₂) P₇)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터((e₀- e₁+ e₃- e₂+ e₄- e₅) P₇)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터((e₀- e₁+ e₃- e₂+ e₄- e₅+ e₇- e₆) P₇)는 8개 연산 싸이클 중 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₁)로부터 출력된 데이터 중에서, 제4 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서레지스터(40₁)의 출력선 중 하단 우측에 (F₀, F₈)로 도시된 식(65)에서 표시되는 연산값(F₀, F₈)을 나타내고, 제1 연산 싸이클 내지 제3 연산 싸이클 및 제5 연산 싸이클 내지 제7 연산 싸이클에 출력된 데이터는 레지스터(40₁)의 출력선 중 하단 우측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

레지스터(234₂) 및 레지스터(234₃)에 순서적으로 저장된 각 데이터에는 가산 회로(238₂)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 결과의 데이터는 레지스터(40₂)에 저장된다.

데이터(e₀P₁₁+ e₁P₃)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₂)로부터 출력되고, 데이터(e₀P₁₁+ e₁P₃- e₃P₁₁- e₂P₃)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터(e₀P₁₁+ e₁P₃- e₃P₁₁- e₂P₃- e₄P₁₁- e₅P₃)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터(e₀P₁₁+ e₁P₃- e₃P₁₁- e₂P₃- e₄P₁₁- e₅P₃+ e₇P₁₁+ e₆P₃)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(- e₁P₁₁+ e₀P₃)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터(- e₁P₁₁+ e₀P₃+ e₂P₁₁- e₃P₃)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(- e₁P₁₁+ e₀P₃+ e₂P₁₁- e₃P₃- e₅P₁₁-e₄P₃)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(- e₁P₁₁+ e₀P₃+ e₂P₁₁- e₃P₃- e₅P₁₁-e₄P₃- e₆P₁₁+ e₇P₃)는 8개 연산 싸이클 중 제8 연산 싸이클에 출력된다.

8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₂)로부터 출력된 데이터 중에서, 제4 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₂)의 출력선 중 하단 우측에 (F₂, F₆)로 도시된 식(65)에서 표시되는 연산값 (F₂, F₆)을 나타내고, 제1 연산 싸이클 내지 제3 연산 싸이클 및 제5 연산 싸이클 내지 제7 연산 싸이클에 출력된 데이터는 레지스터(40₂)의 출력선 중 하단 우측에 "* "로 도시된 정의되지 않은 값을 나타낸다.

레지스터(234₄) 및 레지스터(234₇)에 순서적으로 저장된 각 데이터에는 가산 회로(238₃)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 결과의 데이터는 레지스터(40₃)에 저장된다.

데이터(e₀P₁₃+ e₁P₉+ e₂P₅+ e₃P₁)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₃)로부터 출력되고, 데이터(e₀P₁₃+ e₁P₉+ e₂P₅+ e₃P₁- e₇P₁₃- e₆P₉- e₅P₅- e₄P₁)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터(e₅P₁₃+ e₀P₉+ e₃P₅+ e₅P₁)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터(e₅P₁₃+ e₀P₉+ e₃P₅+ e₆P₁- e₂P₁₃- e₆P₉- e₄P₅- e₁P₁)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(e₆P₁₃+ e₂P₉+ e₀P₅+ e₃P₁)는 8개 연산 싸이클 중 제5 연산싸이클에 출력되고, 데이터(e₆P₁₃+ e₂P₉+ e₀P₅+ e₃P₁- e₁P₁₃- e₄P₉- e₇P₅- e₅P₁)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(e₄P₁₃+ e₂P₉- e₁P₅+ e₀P₁)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(e₄P₁₃+ e₂P₉- e₁P₅+ e₀P₁- e₃P₁₃- e₅P₉+ e₆P₅- e₇P₁)는 8개 연산 싸이클 중 제8 연산 싸이클에 출력된다.

8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₃)로부터 출력된 데이터 중에서, 제2 연산 싸이클, 제4 연산 싸이클, 제6 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₃)의 출력선 중 하단 우측에 (F₁₀, F₁₄, F₄, F₁₂)로 도시된 식(65)에서 표시되는 연산값(F₁₀, F₁₄, F₄, F₁₂)을 나타내고, 제1 연산 싸이클, 제3 연산 싸이클, 제5 연산 싸이클 및 제7 연산 싸이클에 출력된 데이터는 레지스터(40₃)의 출력선 중 하단 우측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

레지스터(234₈) 및 레지스터(234₁₅)에 순서적으로 저장된 각 데이터에는 가산 회로(238₄)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 결과의 데이터는 레지스터(40₄)에 저장된다.

데이터(e₈P₁₄+ e₉P₁₂+ e₁₀P₁₀+ e₁₁P₈+ e₁₂P₆+ e₁₃P₄+ e₁₄P₂+ e₁₅P₀)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₄)로부터 출력되고, 데이터(- e₁₃P₁₄+ e₈P₁₂- e₁₂P₁₀+ e₁₄P₈+ e₉P₆- e₁₁P₄- e₁₅P₂+ e₁₀P₀)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터(e₁₄P₁₄- e₁₁P₁₂+ e₈P₁₀- e₁₀P₈+ e₁₃P₆+ e₁₅P₄- e₁₂P₂+ e₉P₀)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터(e₁₂P₁₄- e₁₀P₁₂- e₁₄P₁₀+ e₈P₈- e₁₅P₆- e₉P₄+ e₁₃P₂+ e₁₁P₀)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(e₁₁P₁₄- e₁₃P₁₂- e₉P₁₀+ e₁₅P₈+ e₈P₆+ e₁₄P₄- e₁₀P₂- e₁₂P₀)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터(- e₉P₁₄- e₁₂P₁₂- e₁₅P₁₀+ e₁₃P₈+ e₁₀P₆+ e₈P₄+ e₁₁P₂+ e₁₄P₀)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(e₁₀P₁₄+ e₁₅P₁₂- e₁₁P₁₀- e₉P₈- e₁₄P₆+ e₁₂P₄+ e₈P₂+ e₁₃P₀)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(- e₁₅P₁₄+ e₁₄P₁₂- e₁₃P₁₀- e₁₂P₈- e₁₁P₆+ e₁₀P₄- e₉P₂+ e₈P₀)는 8개 연산 싸이클 중 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중에서 매 연산 싸이클마다 가산 회로(238₄)로부터 출력되는 데이터는 도 14에서 레지스터(40₄)의 출력선 중 하단 우측에 (F₁, F₃, F₅, F₇, F₉, F₁₁, F₁₃, F₁₅)로 도시된 식(65)에서 표시되는 연산값(F₁, F₃, F₅, F₇, F₉, F₁₁, F₁₃, F₁₅)을 나타낸다.

상기 산술적인 연산을 완료함으로서, 16x16 데이터 블록을 구성하는 한개의 라인내의 8개 데이터에 대한 1차 16-16 DCT가 종료된다. 상술된 바와 똑같은 1차 16-16 DCT는 16x16 데이터 블록을 구성하는 다음 선에 이어지는 각 라인에 실행되고, 16x16 데이터 블록을 구성하는 8개 선 모두에 대한 1차 16-16 DCT는 유사한 방식으로 종료된다. 8개 선에 모두 1차 16-16 DCT를 완료한 이후에는 16x16 데이터 블록을 구성하는 8개 데이터 스트링의 각 스트링에 2차 16-16 DCT가 실행된다. 2차 16-16 DCT를 완료함으로서 구해지는 변환 계수 데이터는 입력된 16x16 화상 데이터의 압축에 사용된다. 그래서, 압축된 화소 데이터의 전송은 16x16 화소 데이터 블록의 압축을 위해 전송되는 영상내의 16x16 화소 데이터에 1차 16-16 DCT 및 2차 16-16 DCT를 실행함으로서 구해지는 변환 계수 데이터를 사용하여 가능해진다.

다음에는 2-8-16 DCT의 동작이 설명된다. MUX(212)로부터 순서적으로 전송되는 16x16 데이터 블록을 구성하는 각 라인의 16개 데이터들(F₀내지 F₁₅)(DCT에 대한 입력 데이터)는 각각 제1 레지스터 그룹(213)에 포함된 레지스터들(14₁내지 14₁₅)에 각각 저장된다.

16개의 화소 데이터들(f₀내지 f₁₅) 각각이 레지스터들(14₁내지 14₁₆)에 각각 저장될 때, 데이터(f₀+ f₁= g₀)는 가산 회로(18₂)로부터 출력되고, 데이터(f₂+ f₃= g₁)는 가산 회로(18₂)로부터 출력되고, 데이터(f₄+ f₅= g₂)는 가산 회로(18₃)로부터 출력되고, 데이터(f₆+ f₇= g₃)는 가산 회로(18₄)로부터 출력되고, 데이터(f₈+ f₉= g₄)는 가산 회로(18₅)로부터 출력되고, 데이터(f₁₀+ f₁₁= g₅)는 가산 회로(18₆)로부터 출력되고, 데이터(f₁₂+ f₁₃= g₆)는 가산 회로(18₇)로부터 출력되고, 또한개의 데이터(f₁₄+ f₁₅= g₇)는 가산 회로(18₈)로부터 출력된다. 데이터(f₀- f₁)는 감산 회로(20₁)로부터 출력되고, 데이터(f₂- f₃= g₉)는 감산 회로(20₂)로부터 출력되고, 데이터(f₄- f₅= g₁₀)는 감산 회로(20₃)로부터 출력되고, 데이터(f₆- f₇= g₁₁)는 감산 회로(20₄)로부터 출력되고, 데이터(f₈- f₉= g₁₂)는 감산 회로(20₅)로부터 출력되고, 데이터(f₁₀- f₁₁= g₁₁)는 감산 회로(20₆)로부터 출력되고, 데이터(f₁₂- f₁₃= g₁₄)는 감산 회로(20₇)로부터 출력되고, 또한개의 데이터(f₁₄- f₁₅= g₁₅)는 감산 회로(20₈)로부터 출력된다.

가산 회로(18₁)로부터 출력된 데이터(g₀)는 레지스터(22₁)에 저장되고, 가산 회로(18₂)로부터 출력된 데이터(g₁)는 레지스터(22₂)에 저장되고, 가산 회로(18₃)로부터 출력된 데이터(g₂)는 레지스터(22₃)에 저장되고, 가산 회로(18₄)로부터 출력된 데이터(g₃)는 레지스터(22₄)에 저장되고, 가산 회로(18₅)로부터 출력된 데이터(g₄)는 레지스터(22₅)에 저장되고, 가산 회로(18₆)로부터 출력된 데이터(g₅)는 레지스터(22₅)에 저장되고, 가산 회로(18₇)로부터 출력된 데이터(g₆)는 레지스터(22₆)에 저장되고, 또한 가산 회로(18₈)로부터 출력된 데이터(g₇)는 레지스터(22₈)에 저장된다.

감산 회로(20₁)로부터 출력된 데이터(g₈)는 레지스터(22₉)에 저장되고, 감산 회로(20₂)로부터 출력된 데이터(g₉)는 레지스터(22₁₀)에 저장되고, 감산 회로(20₃)로부터 출력된 데이터(g₁₀)는 레지스터(22₁₁)에 저장되고, 감산 회로(20₅)로부터 출력된 데이터(g₁₁)는 레지스터(22₁₂)에 저장되고, 감산 회로(20₅)로부터 출력된 데이터(g₁₂)는 레지스터(22₁₃)에 저장되고, 감산 회로(20₆)로부터 출력된 데이터(g₁₃)는 레지스터(22₁₄)에 저장되고, 감산 회로(20₈)로부터 출력된 데이터(g₁₄)는 레지스터(22₁₅)에 저장되고, 또한 감산 회로(20₈)로부터 출력된 데이터(g₁₅)는 레지스터(22₁₆)에 저장된다.

가산 회로(18₁) 내지 가산 회로(18₈)로부터 출력된 데이터들(g_o내지 g₇)은 레지스터들(22₁내지 22₈)를 통해 MUXs(224₁내지 224₈)에 입력될 때, 다음 데이터는 MUXs(224₁내지 224₈)로부터 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁)로부터 순서적으로 출력되는 8개 데이터들(g₀, g₃, g₄, g₇, g₀, g₃, g₄, g₇)은 가감산 회로(226₁)에 공급되고 8개 데이터들(g₁, g₂, g₅, g₆, g₁, g₂, g₅, g₆)은 가감산 회로(2261)에 공급될 때, 데이터들(g_o+ g₁, g₃+ g₂, g₅+ g₄, g₇+ g₆, g₁- g₀, g₃- g₂, g₅- g₄, g₇- g₆)이 순서적으로 출력되어 레지스터(30₁)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(g₀, g₃, g₄, g₇, g₀, g₃, g₄, g₇) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₃)에 의해 선택되고, 데이터들(g₀, g₇, g₃, g₄, g₁, g₂, g₅, g₆) 각각은 MUX(224₃)로부터 순서적으로 출력되어 레지스터(30₂)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(g₀, g₁, g₂, g₃, g₄, g₅, g₆, g₇) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₄)에 의해 선택되고, 데이터들(g₁, g₂, g₅, g₆, g₀, g₃, g₄, g₇) 각각은 MUX(224₄)로부터 순서적으로 출력되어 레지스터(30₃)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(g₀, g₁, g₂, g₃, g₄, g₅, g₆, g₇) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₅)에 의해 선택되고, 데이터들(g₂, g₅, g₁, g₆, g₀, g₇, g₃, g₄) 각각은 MUX(224₄)로부터 순서적으로 출력되어 레지스터(30₄)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(g₀, g₁, g₂, g₃, g₄, g₅, g₆, g₇) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₆)에 의해 선택되고, 데이터들(g₀, g₇, g₃, g₄, g₁, g₆, g₂, g₅) 각각은 MUX(224₄)로부터 순서적으로 출력되어 레지스터(30₅)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(g₀, g₁, g₂, g₃, g₄, g₅, g₆, g₇) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₇)에 의해 선택되고, 데이터들(g₃, g₄, g₀, g₇, g₂, g₅, g₁, g₆) 각각은 MUX(224₇)로부터 순서적으로 출력되어 레지스터(30₆)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(g₀, g₁, g₂, g₃, g₄, g₅, g₆, g₇) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₈)에 의해 선택되고, 데이터들(g₁, g₆, g₂, g₅, g₃, g₄, g₀, g₇) 각각은 MUX(224₈)로부터 순서적으로 출력되어 레지스터(30₇)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₉)에 의해 선택되고, 데이터들(g₈, g₁₁, g₁₂, g₁₅, g₈, g₁₁, g₁₂, g₁₅) 각각은 MUX(224₉)로부터 순서적으로 출력되어 레지스터(30₈)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₀)에 의해 선택되고, 데이터들(g₈, g₁₅, g₁₁, g₁₂, g₉, g₁₀, g₁₃, g₁₄) 각각은 MUX(224₁₀)로부터 순서적으로 출력되어 레지스터(30₉)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₀)에 의해 선택되고, 데이터들(g₈, g₁₅, g₁₁, g₁₂, g₉, g₁₀, g₁₃, g₁₄) 각각은 MUX(224₁₀)로부터 순서적으로 출력되어 레지스터(30₉)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₁)에 의해 선택되고, 데이터들(g₉, g₁₀, g₁₃, g₁₄, g₈, g₁₁, g₁₂, g₁₅) 각각은 MUX(224₁₁)로부터 순서적으로 출력되어 레지스터(30₁₀)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₂)에 의해 선택되고, 데이터들(g₈, g₁₅, g₁₀, g₁₃, g₉, g₁₄, g₁₁, g₁₂)각각은 MUX(224₁₁)로부터 순서적으로 출력되어 레지스터(30₁₁)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₃)에 의해 선택되고, 데이터들(g₉, g₁₄, g₈, g₁₅, g₁₁, g₁₂, g₁₀, g₁₃) 각각은 MUX(224₁₁)로부터 순서적으로 출력되어 레지스터(30₁₂)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₄)에 의해 선택되고, 데이터들(g₁₀, g₁₃, g₁₁, g₁₂, g₈, g₁₅, g₉, g₁₄)각각은 MUX(224₁₁)로부터 순서적으로 출력되어 레지스터(30₁₃)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₅)에 의해 선택되지 않고, 데이터 "0"이 8회 선택되고 순서적으로 출력되어 레지스터(30₁₄)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(g₈, g₉, g₁₀, g₁₁, g₁₂, g₁₃, g₁₄, g₁₅) 각각은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(224₁₆)에 의해 선택되고, 데이터들(g₁₁, g₁₂, g₉, g₁₄, g₁₀, g₁₃, g₈, g₁₅) 각각은 MUX(224₁₆)로부터 순서적으로 출력되어 레지스터(30₁₅)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(30₁내지 30₇)로부터 출력된 각 데이터는 대응하는 고정 계수 승산 회로(232₁) 내지 대응하는 고정 계수 승산 회로(232₇)에서 대응하는 고정 계수 P₇, P₁₁, P₃, P₁₃, P₉, P₅및 P₁각각으로 승산되고, 대응하는 레지스터들(234₁내지 234₇) 각각에 저장된다. 레지스터(234₁)에 순서적으로 저장된 각 데이터에는 8개 연산 싸이클 중 매 연산 싸이클마다 가산회로(238₁)에서 가산 연산들이 행해지고, 레지스터(40₁)에 저장된다.

데이터((g₀+ g₁) P₇)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₁)로부터 출력되고, 데이터((g₀+ g₁+ g₃+ g₂) P₇)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터((g₀+ g₁+ g₃+ g₂+ g₄+ g₅) P₇)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터((g₀+ g₁+ g₃+ g₂+ g₄+ g₅+ g₇+ g₆) P₇)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터((g₀- g₁) P₇)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터((g₀- g₁+ g₃- g₂) P₇)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터((g₀- g₁+ g₃- g₂+ g₄- g₅) P₇)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터((g₀- g₁+ g₃- g₂+ g₄- g₅+ g₇- g₆) P₇)는 8개 연산 싸이클 중 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₁)로부터 출력되는 데이터 중에서, 제4 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₁)의 출력선 중 하단 좌측에 (F₀, F₄)로 도시된 식(66)에서 표시되는 연산값(F₀, F₄)을 나타내고, 제1 연산 싸이클 내지 제3 연산 싸이클 및 제5 연산 싸이클 내지 제7 연산 싸이클에 출력된 데이터는 레지스터(40₁)의 출력선 중 하단 좌측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

레지스터(234₂) 및 레지스터(234₃)에 순서적으로 저장된 각 데이터에는 가산 회로(238₂)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 레지스터(40₂)에 저장된다.

데이터(g₀P₁₁+ g₁P₃)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₂)로부터 출력되고, 데이터(g₀P₁₁+ g₁P₃- g₇P₁₁- g₂P₃)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터(g₀P₁₁+ g₁P₃- g₇P₁₁- g₂P₃- g₃P₁₁- g₅P₃)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터(g₀P₁₁+ g₁P₃- g₇P₁₁- g₂P₃- g₃P₁₁- g₅P₃- g₄P₁₁+ g₆P₃)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(- g₁P₁₁+ g₀P₃)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터(- g₁P₁₁+ g₀P₃+ g₂P₁₁- g₃P₃)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(- g₁P₁₁+ g₀P₃+ g₂P₁₁- g₃P₃- g₅P₁₁- g₄P₃)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(- g₁P₁₁+ g₀P₃+ g₂P₁₁- g₃P₃- g₅P₁₁- g₄P₃- g₆P₁₁+ g₇P₃)는 8개 연산 싸이클 중 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₂)로부터 출력된 데이터 중에서, 제4 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₂)의 출력선 중 하단 좌측에(F₂, F₆)로 도시된 식(66)에서 표시되는 연산값(F₀, F₄)을 나타내고, 제1 연산 싸이클 내지 제3 연산 싸이클 및 제5 연산 싸이클 내지 제7 연산 싸이클에 출력된 데이터는 레지스터(40₂)의 출력선 중 하단 좌측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

레지스터(234₄) 및 레지스터(234₇)에 순서적으로 저장된 각 데이터에는 가산 회로(238₃)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 레지스터(40₃)에 저장된다.

데이터(- g₀P₁₃+ g₀P₉- g₃P₅- g₁P₁)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₃)로부터 출력되고, 데이터(- g₂P₁₃+ g₀P₉- g₃P₅- g₁P₁+ g₅P₁₃- g₇P₉+ g₄P₅+ g₆P₁)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터(- g₁P₁₃+ g₃P₉+ g₀P₅+ g₂P₁는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터 - g₁P₁₃+ g₃P₉+ g₀P₅+ g₂P₁+ g₆P₁₃- g₄P₉- g₇P₅- g₅P₁)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(g₀P₁₃+ g₁P₉+ g₂P₅+ g₃P₁)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터(g₀P₁₃+ g₁P₉+ g₂P₅+ g₃P₁- g₇P₁₃- g₆P₉- g₅P₅- g₄P₁)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(- g₃P₁₃+ g₂P₉- g₁P₅+ g₀P₁)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(- g₃P₁₃+ g₂P₉- g₁P₅+ g₀P₁+ g₄P₁₃- g₅P₉+ g₆P₅- g₇P₁)는 8개 연산 싸이클 중제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₃)로부터 출력된 데이터 중에서, 제2 연산 싸이클, 제4 연산 싸이클, 제6 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₃)의 출력선 중 하단 좌측에 (F₃, F₅, F₁, F₇)로 도시된 식(66)에서 표시되는 연산값(F₃, F₅, F₁, F₇)을 나타내고, 제1 연산 싸이클, 제3 연산 싸이클, 제5 연산 싸이클 및 제7 연산 싸이클에 출력된 데이터는 레지스터(40₃)의 출력선 중 하단 좌측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

MUXs(224₉, 224₁₅)로부터 출력된 각 데이터에는 가감산 회로(2261)에서 가산 및 감산 연산들이 실행되어 MUX(28₁)를 통해 레지스터(30₈)에 저장되고 P₁₄/P₇고정 계수 승산 회로(232₈)에서 고정 계수 P₇로 승산될 이후에, 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₅)에서 가산 동작이 실행되고 레지스터(40₅)에 저장된다.

데이터(g₈+ g₉)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₅)로부터 출력되고, 데이터((g₈+ g₉+ g₁₁+ g₁₀) P₇)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터((g₈+ g₉+ g₁₁+ g₁₀+ g₁₂+ g₁₃) P₇)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터((g₈+ g₉+ g₁₁+ g₁₀+ g₁₂+ g₁₃+ g₁₅+ g₁₄)P₇)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(g₈- g₉)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터((g₈- g₉+ g₁₁- g₁₀) P₇)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터((g₈- g₉+ g₁₁- g₁₀+ g₁₂- g₁₃) P₇)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터((g₈- g₉+ g₁₁- g₁₀+ g₁₂- g₁₃+ g₁₅- g₁₄) P₇)는 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₅)로부터 출력되는 데이터 중에서, 제4 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₅)의 출력선 중 하단 좌측에(F₈, F₁₂)로 도시된 식(66)에서 표시되는 연산값(F₈, F₁₂)을 나타내고, 제1 연산 싸이클 내지 제3 연산 싸이클 및 제5 연산 싸이클 내지 제7 연산 싸이클에 출력된 데이터는 레지스터(40₅)의 출력선 중 하단 좌측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

레지스터(234₉) 및 레지스터(234₁₀)에 순서적으로 저장된 각 데이터에는 가산 회로(238₆)에서 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 레지스터(40₆)에 저장된다.

데이터(g₈P₁₁+ g₉P₃)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₆)로부터 출력되고, 데이터(g₈P₁₁+ g₉P₃+ g₁₅P₁₁- g₁₀P₃)는 8개 연산 싸이클중 제2 연산 싸이클에 출력되고, 데이터(g₈P₁₁+ g₉P₃+ g₁₅P₁₁- g₁₀P₃- g₁₁P₁₁- g₁₃P₃)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터(g₈P₁₁+ g₉P₃+ g₁₅P₁₁- g₁₀P₃- g₁₁P₁₁- g₁₃P₃- g₁₂P₁₁+ g₁₄P₃)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(- g₈P₁₁+ g₉P₃)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터(- g₉P₁₁+ g₈P₃+ g₁₀P₁₁+ g₁₁P₃)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(- g₉P₁₁+ g₈P₃+ g₁₀P₁₁+ g₁₁P₃+ g₁₃P₁₁+ g₁₂P₃)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(- g₉P₁₁+ g₈P₃+ g₁₀P₁₁+ g₁₁P₃+ g₁₃P₁₁+ g₁₂P₃- g₁₄P₁₁+ g₁₅P₃)는 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₆)로부터 출력된 데이터 중에서, 제4 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₃)의 출력선 중 하단 좌측에(F₁₀, F₁₄)로 도시된 식(66)에서 표시되는 연산값(F₁₀, F₁₄)을 나타내고, 제1 연산 싸이클 내지 제3 연산 싸이클 및 제5 연산 싸이클 내지 제7 연산 싸이클에 출력된 데이터는 레지스터(40₃)의 출력선 중 하단 좌측에 "*"로 도시된 정의되지 않은 값을 나타낸다. MUX(224₁₂), MUX(224₁₃), MUX(224₁₄) 및 MUX(224₁₆)으로부터 출력된 각 데이터는 레지스터(30₁₁), 레지스터(30₁₂), 레지스터(30₁₃) 및 레지스터(30₁₅)에 저장되고, 대응하는 P₈/P₁₃고정 계수 승산 회로(232₁₁), P₆/P₉고정 계수승산 회로(232₁₂), P₄/P₅고정 계수 승산 회로(232₁₃) 및 P₀/P₁고정 계수 승산 회로(232₁₅)에서 각각의 고정 계수 P₁₃, 고정 계수 P₉, 고정 계수 P₅및 고정 계수 P₁으로 각각 승산될다. 레지스터(234₁₁) 및 레지스터(234₁₅)에 저장된 결과의 데이터에는 각각 8개 연산 싸이클 중 매 연산 싸이클마다 가산 동작이 행해지고, 레지스터(40₄)에 저장된다.

데이터(g₈P₁₃+ g₉P₉+ g₁₀P₅+ g₁₁P₁)는 8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(238₄)로부터 출력되고, 데이터(g₈P₁₃+ g₉P₉+ g₁₀P₅+ g₁₁P₁- g₁₅P₁₃- g₁₄P₉- g₁₃P₅- g₁₂P₁)는 8개 연산 싸이클 중 제2 연산 싸이클에 출력되고, 데이터(- g₁₀P₁₃+ g₈P₉- g₁₁P₅- g₉P₁)는 8개 연산 싸이클 중 제3 연산 싸이클에 출력되고, 데이터(- g₁₀P₁₃+ g₈P₉- g₁₁P₅- g₉P₁+ g₁₃P₁₃- g₁₅P₉+ g₁₂P₅+ g₁₄P₁)는 8개 연산 싸이클 중 제4 연산 싸이클에 출력되고, 데이터(- g₉P₁₃+ g₁₁P₉+ g₈P₃+ g₁₀P₁)는 8개 연산 싸이클 중 제5 연산 싸이클에 출력되고, 데이터(- g₉P₁₃+ g₁₁P₉+ g₈P₅+ g₁₀P₁+ g₁₄P₁₃- g₁₂P₉- g₁₅P₅- g₁₃P₁)는 8개 연산 싸이클 중 제6 연산 싸이클에 출력되고, 데이터(- g₁₁P₁₃+ g₁₀P₉- g₉P₅+ g₈P₁)는 8개 연산 싸이클 중 제7 연산 싸이클에 출력되고, 또한개의 데이터(- g₁₁P₁₃+ g₁₀P₉- g₉P₅+ g₈P₁+ g₁₂P₁₂- g₁₃P₉+ g₁₄P₅- g₁₅P₁)는 제8 연산 싸이클에 출력된다. 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(238₄)로부터 출력된 데이터 중에서, 제2 연산 싸이클, 제4 연산 싸이클, 제6 연산 싸이클 및 제8 연산 싸이클에 출력된 데이터는 도 14에서 레지스터(40₄)의 출력선 중 하단 우측에 (F₁₁, F₁₃, F₁₅)로 도시된 식(66)에서 표시되는 연산값(F₁₁, F₁₃, F₁₅)을 나타내고, 제1 연산 싸이클, 제3 연산 싸이클, 제5 연산 싸이클 및 제7 연산 싸이클에 출력된 데이터는 레지스터(40₄)의 출력선 중 하단 좌측에 "*"로 도시된 정의되지 않은 값을 나타낸다.

상기 산술적인 연산을 완료함으로서, 16x16개의 데이터로 구성된 블록을 구성하는 한개의 라인내에 포함된 16개 데이터에 대한 1차 2-8-16 DCT가 종료된다. 상술된 바와 똑같은 1차 2-8-16 DCT는 16x16 데이터 블록을 구성하는 다음 선에 이어지는 각 라인에 실행되고, 8x8 데이터 블록을 구성하는 8개 선 모두에 대한 1차 2-8-16 DCT는 유사한 방식으로 종료된다. 16개 선에 모두 1차 2-8-16 DCT를 완료한 이후에는 16x16 데이터 블록을 구성하는 16개 데이터 스트링의 각 스트링에 2차 2-8-16 DCT가 실행된다. 2차 2-8-16 DCT를 완료함으로서 구해지는 변환 계수 데이터는 입력된 16x16 화상 데이터의 압축에 사용된다. 그래서, 압축된 화소 데이터의 전송은 16x16 화소 데이터 블록의 압축을 위해 전송되는 영상내의 16x16 화소 데이터에 1차 2-8-16 DCT 및 2차 2-8-16 DCT를 실행함으로서 구해지는 변환 계수 데이터를 사용하여 가능해진다.

그래서, 제3 실시예에 따라, 16-16 DCT/2-8-16 DCT 장치는 16-16 DCT에서 사용되는 고정 계수 승산 회로 일부가 또한 2-8-16 DCT 장치에서 요구되는 고정 계수승산 회로로 사용되도록 구성되므로, 16-16 DCT 장치 및 2-8-16 DCT 장치에서 전체 장치의 스케일을 소형화하더라도 16-16 DCT 장치에서 파이프라인 처리형 산술 연산을 통해 얻어지는 고속 계산 특징이 전부 유지될 수 있다.

<제4 실시예>

도 15는 본 발명의 제4 실시예에 따른 16-16/2-8-16 IDCT 장치의 전기 구성을 부분적으로 도시하는 블록도이다. 도 16은 제4 실시예에 따른 16-16/2-8-16 IDCT 장치의 전기 구성을 부분적으로 도시하는 블록도이다. 도 16의 선 IV-iV에 도 15의 선 IV - iV를 붙임으로서, 본 실시예의 16-16/2-8-16 IDCT 장치의 전체적인 구성이 도시될 수 있다. 16-16/2-8-16 IDCT는 제4 실시예에서 입력 데이터에 16-16/2-8-16 DCT를 실행함으로서 16-16/2-8-16 DCT로 압축된 영상 데이터로부터 원래 영상 데이터를 구하기 위해 압축된 영상 데이터에 실행된다는 점에서, 제4 실시예의 구성은 제3 실시예와 많이 다르다.

본 실시예의 16-16 IDCT/2-8-16 IDCT는 16-16 IDCT의 경우, 식 (18)을 압축해제하고 재배열함으로서 구해진 행렬식 (69)에 따라 산술 연산을 실행하고, 2-8-16 DCT의 경우에는 식 (22)를 압축해제하고 재배열함으로서 구해진 행렬식 (70)에 따라 산술 연산을 실행한다. 행렬식 (69)에서 값 h₀내지 값 h₁₅는 식 (71)로 주어지고, 행력식 (70)에서 값 g₀내지 g₁₅는 식 (72)으로 주어진다.

더욱이, 식 (69) 및 식 (70)에서 (P₀내지 P₁₅)는 식 (65) 및 식 (66)에서의 (P₀내지 P₁₅)와 똑같다.

MUX(312)는 16-16 IDCT의 경우, 16-16 IDCT가 실행되는 16x16 변환 계수 데이터(이후 "데이터"라 칭하여지는) 중에서 1차 IDCT를 위해 각 라인에 포함된 16개데이터 또는 1차 IDCT를 통해 얻어진 16x16 데이터를 구성하는 각 라인에 포함된 16개 데이터들(F₀내지 F₁₅)의 각 데이터를 대응하는 레지스터들(14₀내지 14₁₅)에 선택적으로 출력하고, 2-8-16 IDCT의 경우에서는 16개 데이터들(F₀내지 F₁₅) 중 데이터(F₀)을 제1 레지스터 그룹(313)에 포함된 레지스터(14₁)에 저장하고, 데이터(F₈)을 레지스터(14₂)에 저장하고, 데이터(F₁)을 레지스터(14₃)에 저장하고, 데이터(F₉)을 레지스터(14₄)에 저장하고, 데이터(F₂)을 레지스터(14₅)에 저장하고, 데이터(F₁₀)을 레지스터(14₆)에 저장하고, 데이터(F₃)을 레지스터(14₇)에 저장하고, 데이터(F₁₁)을 레지스터(14₈)에 저장하고, 데이터(F₅)을 레지스터(14₉)에 저장하고, 데이터(F₁₃)을 레지스터(14₁₀)에 저장하고, 데이터(F₆)을 레지스터(14₁₁)에 저장하고, 데이터(F₁₄)을 레지스터(14₁₂)에 저장하고, 데이터(F₇)을 레지스터(14₁₃)에 저장하고, 데이터(F₁₅)을 레지스터(14₁₄)에 저장하고, 데이터(F₄)을 레지스터(14₁₅)에 저장하고, 또한개의 데이터(F₁₂)을 레지스터(14₁₆)에 저장한다.

MUXs(16₁내지 16₈, 16₉₂, 16₁₀₂, 16₁₁₂, 16₁₂₂, 16₁₃₂, 16₁₄₂, 16₁₅₂, 16₁₆₂)은 각각 16-16 IDCT의 경우, "0" 데이터를 선택하고, 2-8-16 IDCT의 경우에는 레지스터들(14₂, 14₄, 14₆, 14₈, 14₁₀, 14₁₂, 14₁₄, 14₁₆)를 각각 선택한다. MUXs(16₉₁, 16₁₀₁, 16₁₁₁, 16₁₂₁, 16₁₃₁, 16₁₄₁, 16_151,16₁₆₁)은 각각 16-16 IDCT의 경우,레지스터들(14₃, 14₇, 14₉, 14₁₃, 14₁₄, 14₈, 14₁₀, 14₁₄)를 각각 선택하고, 2-8-16 IDCT의 경우에는 레지스터들(14₁, 14₃, 14₅, 14₇, 14₉, 14₁₁, 14₁₃, 14₁₅)를 각각 선택한다.

제1 가산 회로 그룹(317)을 구성하는 가산 회로(18₁)는 레지스터(14₁)로부터 출력된 데이터를 MUX(16₁)로부터 출력된 데이터에 가산하고, 가산 회로(18₂)는 레지스터(14₃)로부터 출력된 데이터를 MUX(16₂)로부터 출력된 데이터에 가산하고, 가산 회로(18₃)는 레지스터(14₅)로부터 출력된 데이터를 MUX(16₃)로부터 출력된 데이터에 가산하고, 가산 회로(18₄)는 레지스터(14₇)로부터 출력된 데이터를 MUX(16₄)로부터 출력된 데이터에 가산하고, 가산 회로(18₅)는 레지스터(14₉)로부터 출력된 데이터를 MUX(16₅)로부터 출력된 데이터에 가산하고, 가산 회로(18₆)는 레지스터(14₁₁)로부터 출력된 데이터를 MUX(16₆)로부터 출력된 데이터에 가산하고, 가산 회로(18₇)는 레지스터(14₁₃)로부터 출력된 데이터를 MUX(16₇)로부터 출력된 데이터에 가산하고, 또한 가산 회로(18₈)는 레지스터(14₁₅)로부터 출력된 데이터를 MUX(16₈)로부터 출력된 데이터에 가산한다.

감산 회로 그룹(319)을 구성하는 감산 회로(20₁)는 MUX(16₉₁)로부터 출력된 데이터와 MXU(16₉₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 감산회로(20₂)는 MUX(16₁₀₁)로부터 출력된 데이터와 MXU(16₁₀₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 감산 회로(20₃)는 MUX(16₁₁₁)로부터 출력된 데이터와 MXU(16₁₁₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 감산 회로(20₄)는 MUX(16₁₂₁)로부터 출력된 데이터와 MXU(16₁₂₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 감산 회로(20₅)는 MUX(16₁₃₁)로부터 출력된 데이터와 MXU(16₁₃₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 감산 회로(20₆)는 MUX(16₁₄₁)로부터 출력된 데이터와 MXU(16₁₄₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 감산 회로(20₇)는 MUX(16₁₅₁)로부터 출력된 데이터와 MXU(16₁₅₂)로부터 출력된 데이터에 감산 연산들을 실행하고, 또한 감산 회로(20₈)는 MUX(16₁₆₁)로부터 출력된 데이터와 MXU(16₁₆₂)로부터 출력된 데이터에 감산 연산들을 실행한다.

각 가산 회로(18₁) 내지 가산 회로(18₈)로부터 출력된 데이터는 제2 레지스터 그룹(321)에 포함된 대응하는 레지스터들(22₁내지 22₈)에 각각 저장되고, 각 감산 회로(20₁) 내지 감산 회로(20₈)로부터 출력된 데이터는 대응하는 레지스터들(22₉내지 22₁₆)에 각각 저장된다.

제2 MUX 그룹을 구성하는 MUX(324₁)는 레지스터들(22₁내지 22₈) 각각의 출력에 연결되고, 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두 레지스터(22₁)를 8회 선택하여 8개 데이터를 순서적으로 출력한다. MUX(324₂)는 16-16 IDCT의 경우, 레지스터(225)를 8회 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터(22₈)를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₃)는 16-16 IDCT의 경우, 레지스터들(22₃, 22₇, 22₇, 22₃, 22₃, 22₇, 22₇, 22₃)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₃, 22₆, 22₆, 22₃, 22₃, 22₆, 22₆, 22₃)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₄)는 16-16 IDCT의 경우, 레지스터들(22₇, 22₃, 22₃, 22₇, 22₇, 22₃, 22₃, 22₇)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₆, 22₃, 22₃, 22₆, 22₆, 22₃, 22₃, 22₃)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₅)는 16-16 IDCT의 경우, 레지스터들(22₂, 22₆, 22₄, 22₈, 22₈, 22₄, 22₆, 22₂)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₂, 22₅, 22₄, 22₇, 22₇, 22₄, 22_5,22₂)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₆)는 16-16 IDCT의 경우, 레지스터들(22₄, 22₂, 22₈, 22₆, 22₆, 22₈, 22₂, 22₄)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고,2-8-16 IDCT의 경우에는 레지스터들(22₄, 22₂, 22₇, 22₅, 22₅, 22₇, 22₂, 22₄)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₇)는 16-16 IDCT의 경우, 레지스터들(22₆, 22₈, 22₂, 22₄, 22₄, 22₂, 22₈, 22₆)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₅, 22₇, 22₂, 22₄, 22₄, 22₂, 22₇, 22₅)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₈)는 16-16 IDCT의 경우, 레지스터들(22₈, 22₄, 22₆, 22₂, 22₂, 22₆, 22₄, 22₈)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₇, 22₄, 22₅, 22₂, 22₂, 22₅, 22₄, 22₇)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₉)는 16-16 IDCT의 경우, 레지스터들(22₉, 22₁₄, 22₁₅, 22₁₃, 22₁₂, 22₁₀, 22₁₁, 22₁₆)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터(22₁₆)를 8회 반복적으로 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₀)는 16-16 IDCT의 경우, 레지스터들(22₁₀, 22₉, 22₁₂, 22₁₁, 22₁₄, 22₁₃, 22₁₆, 22₁₅)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₁₁, 22₁₄, 22₁₄, 22₁₁, 22₁₁, 22₁₄, 22₁₄,22₁₁)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₁)는 16-16 IDCT의 경우, 레지스터들(22₁₁, 22₁₃, 22₉, 22₁₅, 22₁₀, 22₁₆, 22₁₂, 22₁₄)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₁₄, 22₁₁, 22₁₁, 22₁₄, 22₁₄, 22₁₁, 22₁₁, 22₁₄)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₂)는 16-16 IDCT의 경우, 레지스터들(22₁₂, 22₁₅, 22₁₁, 22₉, 22₁₆, 22₁₄, 22₁₀, 22₁₃)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₁₀, 22₁₃, 22₁₂, 22₁₅, 22₁₅, 22₁₂, 22₁₃, 22₁₀)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₃)는 16-16 IDCT의 경우, 레지스터들(22₁₃, 22₁₀, 22₁₄, 22₁₆, 22₉, 22₁₁, 22₁₅, 22₁₂)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₁₂, 22₁₀, 22₁₅, 22₁₃, 22₁₃, 22₁₅, 22₁₀, 22₁₂)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₄)는 16-16 IDCT의 경우, 레지스터들(22₁₄, 22₁₂, 22₁₆, 22₁₀, 22₁₅, 22₉, 22₁₃, 22₁₁)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₁₃, 22₁₅, 22₁₀, 22₁₂, 22₁₂, 22₁₀, 22₁₅,22₁₃)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₅)는 16-16 IDCT의 경우, 레지스터들(22₁₅, 22₁₆, 22₁₃, 22₁₄, 22₁₁, 22₁₂, 22₉, 22₁₀)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터들(22₁₅, 22₁₂, 22₁₃, 22₁₀, 22₁₀, 22₁₃, 22₁₂, 22₁₅)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력한다.

MUX(324₁₆)는 16-16 IDCT의 경우, 레지스터들(22₁₆, 22₁₁, 22₁₀, 22₁₂, 22₁₃, 22₁₅, 22₁₄, 22₉)의 순서에 따라 레지스터를 선택하여 8개 데이터를 순서적으로 출력하고, 2-8-16 IDCT의 경우에는 레지스터(22₁₆)를 8회 반복적으로 선택하여 8개 데이터를 순서적으로 출력한다.

제1 가감산 회로 그룹(325)을 구성하는 가산/감산 회로(326₁)는 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 MUX(324₁)에서 순서적으로 출력된 8개 데이터 및 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 MUX(324₂)에서 순서적으로 출력된 8개 데이터에 가산 연산들을 실행하고, 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 MUX(324₁)에서 순서적으로 출력된 8개 데이터 및 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 MUX(324₂)에서 순서적으로 출력된 8개 데이터에 감산 연산들을 실행한다. 가감산 회로(326₁)에 의한 감산 연산들에서는 MUX(324₂)로부터 출력된 데이터가 MUX(324₁)로부터 출력된 데이터에서 감산된다.

제1 가감산 회로 그룹(325)을 구성하는 가감산 회로(326₂)는 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 MUX(324₉)에서 순서적으로 출력된 8개 데이터 및 제1 순서, 제4 순서, 제5 순서 및 제8 순서에 따라 MUX(324₁₆)에서 순서적으로 출력된 8개 데이터에 가산 연산들을 실행하고, 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 MUX(324₁)에서 순서적으로 출력된 8개 데이터 및 제2 순서, 제3 순서, 제6 순서 및 제7 순서에 따라 MUX(324₂)에서 순서적으로 출력된 8개 데이터에 감산 연산들을 실행한다. 가감산 회로(326₂)에 의한 감산 연산들에서는 MUX(324₁₆)로부터 출력된 데이터가 MUX(324₉)로부터 출력된 데이터에서 감산된다.

제2 MUX 그룹(327)을 구성하는 MUX(28₁)는 16-16 IDCT의 경우, MUX(324₉)로부터 출력된 8개 데이터를 순서적으로 선택하고, 2-8-16 IDCT의 경우에는 가감산 회로(326₂)로부터 출력된 8개 데이터를 순서적으로 선택한다. MUX(28₂)는 16-16 IDCT의 경우, MUX(324₁₅)로부터 출력된 8개 데이터를 순서적으로 선택하고, 2-8-16 IDCT의 경우에는 "0" 데이터를 8회 선택하여 이들을 출력한다. MUX(28₃)는 16-16 IDCT의 경우, MUX(324₁₆)로부터 출력된 8개 데이터를 순서적으로 선택하여 이들을 출력하고, 2-8-16 IDCT의 경우에는 가감산 회로(324₁₅)로부터 출력된 8개 데이터를 순서적으로 선택하여 이들을 순서적으로 출력한다.

제2 레지스터 그룹(329)을 구성하는 레지스터(30₁)는 가감산 회로(326₁)로부터 순서대로 출력되는 8개 연산 결과를 순서적으로 저장한다. 레지스터(30₂)는 MUX(324₃)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₃)는 MUX(324₄)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₄)는 MUX(324₅)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₅)는 MUX(324₆)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₆)는 MUX(324₇)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₇)는 MUX(324₈)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다.

레지스터(30₈)는 MUX(28₁)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₉)는 MUX(324₁₀)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₁₀)는 MUX(324₁₁)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₁₁)는 MUX(324₁₂)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₁₂)는 MUX(324₁₃)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₁₃)는 MUX(324₁₄)로부터 출력되고순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₁₄)는 MUX(28₂)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다. 레지스터(30₁₅)는 MUX(283)로부터 출력되고 순서적으로 선택된 8개 데이터를 저장한다.

P₇계수 승산 회로(232₁)는 레지스터(30₁)로부터 출력된 8개 데이터를 각각의 고정 계수 P₇로 승산한다. P₁₁계수 승산 회로(232₂)는 레지스터(30₂)로부터 출력된 8개 데이터를 각각의 고정 계수 P₁₁로 승산한다. P₃계수 승산 회로(232₃)는 레지스터(30₃)로부터 출력된 8개 데이터를 각각의 고정 계수 P₃로 승산한다. P₁₃계수 승산 회로(232₄)는 레지스터(30₄)로부터 출력된 8개 데이터를 각각의 고정 계수 P₁₃로 승산한다. P₉계수 승산 회로(232₅)는 레지스터(30₅)로부터 출력된 8개 데이터를 각각의 고정 계수 P₉로 승산한다. P₅계수 승산 회로(232₆)는 레지스터(30₆)로부터 출력된 8개 데이터를 각각의 고정 계수 P₅로 승산한다. P₁계수 승산 회로(232₇)는 레지스터(30₇)로부터 출력된 8개 데이터를 각각의 고정 계수 P₁로 승산한다.

P₁₄/P₇계수 승산 회로(232₈)는 16-16 DCT의 경우, 레지스터(30₈)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₁₄로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₈)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₇로 승산한다. P₁₂/P₁₁계수 승산 회로(232₉)는 16-16 DCT의 경우, 레지스터(30₉)로부터순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₁₂로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₉)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₁₁로 승산한다. P₁₀/P₃계수 승산 회로(232₁₀)는 16-16 DCT의 경우, 레지스터(30₁₀)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₁₀로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₁₀)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₃로 승산한다. P₈/P₁₃계수 승산 회로(232₁₁)는 16-16 DCT의 경우, 레지스터(30₁₁)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₈로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₁₁)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₁₃로 승산한다.

P₆/P₉계수 승산 회로(232₁₂)는 16-16 DCT의 경우, 레지스터(30₁₂)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₆로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₁₂)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₈로 승산한다. P₄/P₅계수 승산 회로(232₁₃)는 16-16 DCT의 경우, 레지스터(30₁₃)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₄로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₁₃)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₅로 승산한다.

P₂계수 승산 회로(232₁₄)는 16-16 DCT의 경우, 레지스터(30₁₄)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₂로 승산한다. P₀/P₁계수 승산 회로(232₁₅)는 16-16 DCT의 경우, 레지스터(30₁₅)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₀로 승산하고, 2-8-16 DCT의 경우에는 레지스터(30₁₅)로부터 순서적으로 출력된 8개 데이터를 각각의 고정 계수 P₁로 승산한다.

제4 레지스터 그룹(333)을 구성하는 레지스터(334₁)는 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두 P₇계수 승산 회로(232₁)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 제1 순서 내지 제8 순서에 따라 순서적으로 출력되는 데이터를 양의 값으로 출력한다. 레지스터(334₂)는 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두 P₁₁계수 승산 회로(232₂)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 제1 순서, 제3 순서, 제6 순서 및 제8 순서에 따라 순서적으로 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제4 순서, 제5 순서 및 제7 순서에 따라 순서적으로 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₃)는 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두 P₃계수 승산 회로(232₃)로부터 순서대로 출력된 8개 데이터 각각을 순서적으로 저장하고, 제1 순서, 제2 순서 및 제7 순서에 따라 순서적으로 출력되는 데이터를 양의 값으로 출력하고, 제3 순서 내지 제6 순서 및 제8 순서에 따라 순서적으로 출력되는 데이터를음의 값으로 출력한다.

레지스터(334₄)는 P₁₃계수 승산 회로(232₄)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제4 순서 내지 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제3 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제5 순서 내지 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서 내지 제4 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₅)는 P₉계수 승산 회로(232₅)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서 내지 제4 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제5 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서 내지 제4 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제5 순서 내지 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₆)는 P₅계수 승산 회로(232₆)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제5 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서 내지 제4 순서 및 제6 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제4 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.레지스터(334₇)는 P₁계수 승산 회로(232₇)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제3 순서, 제4 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제5 순서 및 제6 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제3 순서, 제4 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제5 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₈)는 P₁₄/P₇계수 승산 회로(232₈)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제3 순서 내지 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서 내지 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력한다. 레지스터(334₉)는 P₁₂/P₁₁계수 승산 회로(232₉)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제2 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제3 순서 내지 제6 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제3 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제4 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₁₀)는 P₁₀/P₃계수 승산 회로(232₁₀)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의경우, 제1 순서 내지 제3 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제4 순서 내지 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제2 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제3 순서 내지 제6 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₁₁)는 P₈/P₁₃계수 승산 회로(232₁₁)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제4 순서 내지 제6 순서 및 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제3 순서 및 제7 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제5 순서 내지 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서 내지 제4 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₁₂)는 P₆/P₉계수 승산 회로(232₁₂)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서 내지 제3 순서, 제5 순서 및 제6 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제4 순서, 제7 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서 내지 제4 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제5 순서 내지 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₁₃)는 P₄/P₅계수 승산 회로(232₁₃)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서, 제3 순서, 제5 순서 내지 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서 및 제4 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제3 순서, 제5 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제4 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₁₄)는 P₂계수 승산 회로(232₁₄)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두, 제1 순서, 제4 순서, 제6 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제3 순서, 제5 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다. 레지스터(334₁₅)는 P₀/P₁계수 승산 회로(232₁₆)로부터 순서적으로 출력된 8개 데이터를 각각 저장하고, 16-16 IDCT의 경우, 제1 순서 내지 제4 순서 및 제6 순서 내지 제8 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제5 순서에 따라 출력되는 데이터를 음의 값으로 출력하고, 2-8-16 IDCT의 경우에는 제1 순서, 제3 순서, 제4 순서 및 제7 순서에 따라 출력되는 데이터를 양의 값으로 출력하고, 제2 순서, 제5 순서, 제6 순서 및 제8 순서에 따라 출력되는 데이터를 음의 값으로 출력한다.

가산 회로(338₃)는 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두, 레지스터들(334₁내지 334₇)로부터 순서적으로 출력되는 8개 데이터에 가산 연산들을 실행한다. 레지스터(40₃)는 가산 회로(338₃)로부터 출력된 데이터를 저장한다.

가산 회로(338₄)는 16-16 IDCT 및 2-8-16 IDCT의 경우에서 모두,레지스터들(334₈내지 334₁₅)로부터 순서적으로 출력되는 8개 데이터에 가산 연산들을 실행한다. 레지스터(40₄)는 가산 회로(36₄)로부터 출력된 데이터를 저장한다.

레지스터(40₃)로부터의 데이터는 가산 회로(44)의 피가수 (summand) 입력 및 감산 회로(42)의 피감수 (minuend) 입력에 공급되고, 레지스터(40₄)로부터의 데이터는 가산 회로(44)의 피가수 입력 및 감산 회로(42)의 피감수 입력에 공급된다. 감산 회로(42)로부터 출력된 데이터는 제6 레지스터 그룹(45)에 포함된 레지스터(46)에 공급되고, 가산 회로(44)로부터 출력된 데이터는 제6 레지스터 그룹(45)에 포함된 레지스터(48)에 공급된다. 제4 실시예의 다른 구성들은 제3 실시예의 구성들과 같고, 도 15 및 도 16에 도시된 구성성분에는 도 13 및 도 14에 주어진 것과 똑같은 참고번호가 지정되고, 관련된 설명은 생략된다.

제4 실시예의 연산은 도 15 및 도 16을 참고로 설명된다. 먼저, 16-16 DCT에 대한 연산이 설명된다.

MUX(321)로부터 순서적으로 16x16개의 화소에 16-16 DCT를 실행함으로서 압축된 이후 전송되는 16x16 변환 계수 데이터를 구성하는 각 스트링에서 16개의 화소 데이터(f₀내지 f₁₅)는 각각 16개의 데이터들(F₀내지 F₁₅)에 대응하는 제1 레지스터 그룹(131)을 구성하는 레지스터들(14₁내지 14₁₆)에 각각 저장된다.

MUXs(16₁내지 16₈, 16₉₂, 16₁₀₂, 16₁₁₂, 16₁₂₂, 16₁₃₂, 16₁₄₂, 16₁₅₂, 16₁₆₂)은 각각 "0" 데이터를 선택하였고, MUXs(16₉₁, 16₁₀₁, 16₁₁₁, 16₁₂₁, 16₁₃₁, 16₁₄₁, 16_151,16₁₆₁)은각각 레지스터들(14₃, 14₇, 14₉, 14₁₃, 14₄, 14₁₀, 14₁₄)를 선택하였으므로, 가산 회로(18₁)로부터 (F₀= h₀)이 출력되고, 가산 회로(18₂)로부터 (F₂= h₂)이 출력되고, 가산 회로(18₃)로부터 (F₄= h₄)이 출력되고, 가산 회로(18₄)로부터 (F₆= h₆)이 출력되고, 가산 회로(18₅)로부터 (F₈= h₈)이 출력되고, 가산 회로(18₅)로부터 (F₁₀= h₁)이 출력되고, 가산 회로(18₆)로부터 (F₁₀= h₁₀)이 출력되고, 가산 회로(18₇)로부터 (F₁₂= h₁₂)이 출력되고, 가산 회로(18₈)로부터 (F₁₄= h₁₄)이 출력되고, 감산 회로(20₁)로부터 (F₁= h₁)이 출력되고, 감산 회로(20₂)로부터 (F₃= h₃)이 출력되고, 감산 회로(20₃)로부터 (F₅= h₅)이 출력되고, 감산 회로(20₄)로부터 (F₇= h₇)이 출력되고, 감산 회로(20₅)로부터 (F₉= h₉)이 출력되고, 감산 회로(20₆)로부터 (F₁₁= h₁₁)이 출력되고, 감산 회로(20₇)로부터 (F₁₃= h₁₃)이 출력되고, 또한 감산 회로(20₈)로부터 (F₁₅= h₁₅)이 출력된다.

가산 회로(18₁)로부터 출력된 데이터(h₀)는 레지스터(22₁)로 저장되고, 가산 회로(18₂)로부터 출력된 데이터(h₂)는 레지스터(22₂)로 저장되고, 가산 회로(18₃)로부터 출력된 데이터(h₄)는 레지스터(22₃)로 저장되고, 가산 회로(18₄)로부터 출력된 데이터(h₆)는 레지스터(22₄)로 저장되고, 가산 회로(18₅)로부터 출력된 데이터(h₈)는 레지스터(22₅)로 저장되고, 가산 회로(18₆)로부터 출력된 데이터(h₁₀),레지스터(22₆)로부터 출력된 데이터(h₁₂)는 가산 회로(187)에 저장되고, 또한 레지스터(22₇)로부터 출력된 데이터(h₁₄)는 가산 회로(18₈)에 저장된다.

감산 회로(20₁)로부터 출력된 데이터(h₁)는 레지스터(22₉)로 저장되고, 감산 회로(20₂)로부터 출력된 데이터(h₃)는 레지스터(22₁₀)로 저장되고, 감산 회로(20₃)로부터 출력된 데이터(h₅)는 레지스터(22₁₁)로 저장되고, 감산 회로(20₄)로부터 출력된 데이터(h₇)는 레지스터(22₁₂)로 저장되고, 감산 회로(20₆)로부터 출력된 데이터(h₉)는 레지스터(22₁₃)로 저장되고, 감산 회로(20₇)로부터 출력된 데이터(h₁₁)는 레지스터(22₁₅)로 저장되고, 또한 감산 회로(20₈)로부터 출력된 데이터(h₁₅)는 레지스터(22₁₆)로 저장된다.

레지스터(22₁)로부터 출력된 데이터(h₀)는 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁)에 의해 선택되어 가감산 회로(326₁)로 공급되고, 레지스터(22₅)로부터 출력된 데이터(h₈)는 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₂)에 의해 선택되어 가감산 회로(326₁)로 공급되고, 이어서 데이터들(h₀+ h₈, h₀- h₈, h₀- h₈, h₀+ h₈, h₀+ h₈, h₀- h₈, h₀- h₈, h₀+ h₈)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 순서적으로 가감산 회로(326₁)로부터 출력되어 레지스터(30₁)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력되는 데이터들(h₀, h₂, h₄, h₆, h₈, h₁₀, h₁₂, h₁₄)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₃)에 의해 선택되고, 데이터들(h₄, h₁₂, h₁₂, h₄, h₄, h₁₂, h₁₂, h₄)은 각각 MUX(324₃)로부터 순서적으로 출력되어 레지스터(30₂)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력되는 데이터들(h₀, h₂, h₄, h₆, h₈, h₁₀, h₁₂, h₁₄)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₄)에 의해 선택되고, 데이터들(h₁₂, h₄, h₄, h₁₂, h₁₂, h₄, h₄, h₁₂)은 각각 MUX(324₄)로부터 순서적으로 출력되어 레지스터(30₃)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력되는 데이터들(h₀, h₂, h₄, h₆, h₈, h₁₀, h₁₂, h₁₄)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₅)에 의해 선택되고, 데이터들(h₂, h₁₀, h₆, h₁₄, h₁₄, h₆, h₁₀, h₂)은 각각 MUX(324₄)로부터 순서적으로 출력되어 레지스터(30₄)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력되는 데이터들(h₀, h₂, h₄, h₆, h₈, h₁₀, h₁₂, h₁₄)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₆)에 의해 선택되고, 데이터들(h₆, h₂, h₁₄, h₁₀, h₁₀, h₁₄, h₂, h₆)은 각각 MUX(324₄)로부터 순서적으로 출력되어 레지스터(30₅)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력되는 데이터들(h₀, h₂, h₄, h₆, h₈, h₁₀, h₁₂, h₁₄)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₇)에 의해 선택되고, 데이터들(h₁₀, h₁₄, h₂, h₆, h₆, h₂, h₁₄, h₁₀)은 각각 MUX(324₇)로부터 순서적으로 출력되어 레지스터(30₅)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력되는 데이터들(h₀, h₂, h₄, h₆, h₈, h₁₀, h₁₂, h₁₄)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₈)에 의해 선택되고, 데이터들(h₁₄, h₆, h₁₀, h₂, h₂, h₁₀, h₆, h₁₄)은 MUX(324₇)로부터 순서적으로 출력되어 레지스터(30₇)에 저장된다.

8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력되는 데이터들(h₁, h₃, h₅, h₇, h₉, h₁₁, h₁₃, h₁₅)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₉)에 의해 선택되고, 데이터들(h₁, h₁₁, h₁₃, h₉, h₇, h₃, h₅, h₁₅)은 MUX(324₉)로부터 순서적으로 출력되어 레지스터(30₈)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력되는 데이터들(h₁, h₃, h₅, h₇, h₉, h₁₁, h₁₃, h₁₅)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₂)에 의해 선택되고, 데이터들(h₇, h₁₃, h₅, h₁, h₁₅, h₁₁, h₃, h₉)은 MUX(324₁₂)로부터 순서적으로 출력되어 레지스터(30₁₁)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력되는 데이터들(h₁, h₃, h₅, h₇, h₉, h₁₁, h₁₃, h₁₅)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₂)에 의해 선택되고, 데이터들(h₉,h₃, h₁₁, h₁₅, h₁, h₅, h₁₃, h₇)은 MUX(324₁₃)로부터 순서적으로 출력되어 레지스터(30₁₂)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력되는 데이터들(h₁, h₃, h₅, h₇, h₉, h₁₁, h₁₃, h₁₅)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₄)에 의해 선택되고, 데이터들(h₁₁, h₇, h₁₅, h₃, h₁₃, h₁, h₉, h₅)은 MUX(324₁₄)로부터 순서적으로 출력되어 레지스터들(30₁₃)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력되는 데이터들(h₁, h₃, h₅, h₇, h₉, h₁₁, h₁₃, h₁₅)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₅)에 의해 선택되고, 데이터들(h₁₃, h₁₅, h₉, h₁₁, h₅, h₇, h₁, h₃)은 MUX(324₁₅)로부터 순서적으로 출력되어 레지스터(30₁₄)에 저장된다. 8개 연산 싸이클 중 매 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력되는 데이터들(h₁, h₃, h₅, h₇, h₉, h₁₁, h₁₃, h₁₅)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₆)에 의해 선택되고, 데이터들(h₁₅, h₅, h₃, h₇, h₉, h₁₃, h₁₁, h₁)은 MUX(324₁₅)로부터 순서적으로 출력되어 레지스터(30₁₅)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(30₁내지 30₇)로부터 출력되는 각 데이터는 8개 연산 싸이클 중 매 연산 싸이클마다 대응하는 고정 계수 승산 회로(232₁) 내지 고정 계수 승산 회로(232₇)에서 대응하는 계수 P₇, P₁₁, P₃,P₁₃, P₉, P₅및 P₁로 승산되고, 레지스터들(334₁내지 334₇)로 저장된다. 대응하는 레지스터들(334₁내지 334₇)에 각각 저장된 데이터에는 각각 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(338₃)에서 가산 연산들이 행해지고, 레지스터(40₃)에 저장된다.

가산 회로(338₃)에서 8개 연산 싸이클 중 제1 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀+ h₈) P₇+ h₄P₁₁+ h₁₂P₃+ h₂P₁₃+ h₆P₆+ h₁₀P₅+ h₁₄P₁)이다. 제1 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₀+ f₈)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제2 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀- h₈) P₇- h₁₂P₁₁+ h₄P₃- h₁₀P₁₃+ h₂P₉- h₁₄P₅- h₆P₁)이다. 제2 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₁+ f₉)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제3 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀- h₈) P₇+ h₁₂P₁₁- h₄P₃- h₆P₁₃+ h₁P₉- h₂P₅+ h₁₀P₁)이다. 제3 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₂+ f₁₀)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제3 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀+ h₈) P₇- h₄P₁₁- h₁₂P₃+ h₁₄P₁₃+ h₁₀P₉-h₆P₅+ h₂P₁)이다. 제3 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₃+ f₁₁)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제5 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀+ h₈) P₇- h₄P₁₁- h₁₂P₃+ h₁₄P₁₃- h₁₀P₉+ h₆P₅- h₂P₁)이다. 제5 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₄+ f₁₂)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제6 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀- h₈) P₇+ h₁₂P₁₁- h₄P₃+ h₆P₁₃- h₁₄P₉- h₂P₅- h₁₀P₁)이다. 제5 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₅+ f₁₃)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제7 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀- h₈) P₇- h₁₂P₁₁+ h₄P₃+ h₁₀P₁₃+ h₂P₉+ h₁₄P₅+ h₆P₁)이다. 제5 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₆+ f₁₄)이다. 가산 회로(338₃)에서 8개 연산 싸이클 중 제7 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 ((h₀+ h₈) P₇+ h₄P₁₁- h₁₂P₃- h₂P₁₃- h₆P₉+ h₁₀P₅+ h₁₄P₁)이다. 제8 연산 싸이클에 레지스터(40₃)에 저장된 데이터는 식 (69)에서 연산값(f₇+ f₁₅)이다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(30₈내지 30₁₅)로부터 출력된 각 데이터는 8개 연산 싸이클 중 매 연산 싸이클마다 대응하는 고정 계수 승산 회로(232₈) 내지 고정 계수 승산 회로(232₁₅)에서 대응하는 계수 P₁₄, P₁₂, P₁₀, P₈, P₄, P₂및 P₀으로 승산되고 레지스터들(334₈내지 334₁₅)에 저장된다. 대응하는 레지스터들(334₈내지 334₁₅)에 각각 저장된 데이터에는 각각 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(338₄)에서 가산 연산들이 행해지고, 레지스터(40₄)에 저장된다.

가산 회로(338₄)에서 8개 연산 싸이클 중 제2 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₃)에 저장된 데이터는 (- h₁P₁₄+ h₁P₁₂- h₉P₁₀- h₁₃P₈+ h₃P₆- h₇P₄- h₁₅P₂+ h₅P₀)이다. 제2 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₁- f₉)이다. 가산 회로(338₄)에서 8개 연산 싸이클 중 제3 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₄)에 저장된 데이터는 (h₁₃P₁₄- h₇P₁₂+ h₁P₁₀- h₅P₈+ h₁₁P₆+ h₁₅P₄- h₉P₂+ h₃P₀)이다. 제3 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₂- f₁₀)이다. 가산 회로(338₄)에서 8개 연산 싸이클 중 제4 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₄)에 저장된 데이터는 (h₉P₁₄- h₅P₁₂- h₁₃P₁₀+ h₁P₈- h₁₅P₆- h₃P₄+ h₁₁P₂+ h₇P₀)이다. 제4 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₃- f₁₁)이다. 가산 회로(338₄)에서 8개 연산 싸이클 중 제5 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₄)에 저장된 데이터는 (h₇P₁₄- h₁₁P₁₂- h₃P₁₀+ h₁₅P₈+ h₁P₆+ h₁₃P₄- h₅P₂- h₉P₀)이다. 제5 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₄- f₁₂)이다. 가산 회로(338₄)에서 8개 연산 싸이클 중 제6 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₄)에 저장된 데이터는 - h₃P₁₄- h₉P₁₂- h₁₅P₁₀+ h₁₁P₈+ h₅P₆+ h₁P₄+ h₇P₂+ h₁₃P₀)이다. 제6 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₅- f₁₃)이다. 가산 회로(338₄)에서 8개 연산 싸이클 중 제7 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₄)에 저장된 데이터는 (h₅P₁₄+ h₁₅P₁₂- h₇P₁₀- h₃P₈- h₁₃P₆+ h₉P₄+ h₁P₂+ h₁₁P₀)이다. 제7 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₆- f₁₄)이다. 가산 회로(338₄)에서 8개 연산 싸이클 중 제8 연산 싸이클에 가산 연산들이 실행되어 레지스터(40₄)에 저장된 데이터는 - h₁₅P₁₄+ h₁₃P₁₂- h₁₁P₁₀+ h₉P₈- h₇P₆+ h₅P₄- h₃P₂+ h₁P)이다. 제8 연산 싸이클에 레지스터(40₄)에 저장된 데이터는 식 (69)에서 연산값(f₇- f₁₅)이다.

가산 회로(42)에서는 레지스터(40₃)로부터 순서적으로 출력된 8개 데이터 및 레지스터(40₄)로부터 순서적으로 출력된 8개 데이터에 가산 연산들이 실행되고, 결과의 데이터 (f₀, f₁, f₂, f₃, f₄, f₅, f_6,f₇)은 가산 회로(42)로부터 출력되어 레지스터(46)에 순서적으로 저장된다. 데이터들(f₀, f₁, f₂, f₃, f₄, f₅, f₆, f₇)은 도 16에서 레지스터(46)의 출력선 중 하단부에 도시된다. 가산 회로(44)에서는 레지스터(40₃)로부터 순서적으로 출력된 8개 데이터 및 레지스터(40₄)로부터 순서적으로 출력된 8개 데이터에 가산 연산들이 실행되고, 결과의 데이터들(f₈, f₉, f₁₀, f₁₁, f₁₂, f₁₃, f₁₄, f₁₅)은 가산 회로(44)로부터 출력되어 레지스터(46)에 순서적으로 저장된다. 데이터들(f₈, f₉, f₁₀, f₁₁, f₁₂, f₁₃, f₁₄, f₁₅)은 도 16에서 레지스터(46)의 출력선 중 하단부에 도시된다.

상기 산술적인 연산을 완료함으로서, DCT가 행해진 이후에 전송된 16x16 데이터 블록을 구성하는 한개의 스트링 중 16개 데이터에 대한 1차 16-16 IDCT가 종료된다. 상술된 바와 똑같은 1차 16-16 IDCT는 16x16 데이터 블록을 구성하는 다음 선에 이어지는 각 라인에 실행되고, 16x16 데이터 블록을 구성하는 16개 선 모두에 대한 1차 16-16 IDCT는 유사한 방식으로 종료된다. 16개 선에 모두 1차 16-16 IDCT를 완료한 이후에는 16x16 데이터 블록 (DCT에서의 전치 데이터)을 구성하는 16개 데이터 스트링의 각 스트링에 2차 16-16 IDCT가 실행된다. 2차 16-16 IDCT를 완료함으로서, 16-16 DCT가 행해진 이후에 전송된 원래의 영상 화상이 재생될 수 있다.

다음에는 2-8-16 IDCT의 동작이 설명된다.

MUX(312)로부터 순서적으로 16x16 화소에 16-16 DCT를 실행한 이후 전송되는 16x16 데이터로 구성된 블록을 구성하는 각 라인에 포함된 16개의 화소 데이터들(f₀내지 f₁₅)은 각각 16개 데이터들(F₀내지 F₁₅) 각각에 대응하는 제1 레지스터 그룹(313)을 구성하는 레지스터들(14₁내지 14₁₅)에 각각 저장된다.

16개 데이터들(F₀내지 F₁₅) 중 데이터(F₀)는 제1 레지스터 그룹(313)을 구성하는 레지스터(14₁)에 저장되고, 데이터(F₈)는 레지스터(14₂)에 저장되고, 데이터(F₁)는 레지스터(14₃)에 저장되고, 데이터(F₉)는 레지스터(14₄)에 저장되고, 데이터(F₂)는 레지스터(14₅)에 저장되고, 데이터(F₁₀)는 레지스터(14₆)에 저장되고, 데이터(F₃)는 레지스터(14₇)에 저장되고, 데이터(F₁₁)는 레지스터(14₈)에 저장되고, 데이터(F₅)는 레지스터(14₉)에 저장되고, 데이터(F₁₃은 레지스터(14₁₀)에 저장되고, 데이터(F₆)는 레지스터(14₁₁)에 저장되고, 데이터(F₁₄)는 레지스터(14₁₂)에 저장되고, 데이터(F₇)는 레지스터(14₁₃)에 저장되고, 데이터(F₁₅)는 레지스터(14₁₄)에 저장되고, 데이터(F₄)는 레지스터(14₁₅)에 저장되고, 또한개의 데이터(F₁₂)는 레지스터(14₁₆)에 저장된다.

MUXs(16₁내지 16₈, 16₉₂, 16₁₀₂, 16₁₁₂, 16₁₂₂, 16₁₃₂, 16₁₄₂, 16₁₅₂, 16₁₆₂)은 각각 레지스터들(14₂, 14₄, 14₆, 14₈, 14₁₀, 14₁₂, 14₁₄, 14₁₆)를 선택하였고, MUXs(16₉₁,16₁₀₁, 16₁₁₁, 16₁₂₁, 16₁₃₁, 16₁₄₁, 16₁₅₁, 16₁₆₁)은 각각 레지스터들(14₁, 14₃, 14₅, 14₇, 14₉, 14₁₁, 14₁₃, 14₁₅)를 선택하였으므로, 가산 회로(18₁)로부터 데이터(F₀+ f₈= i₀)가 출력되고, 가산 회로(18₂)로부터 데이터(F₁+ f₉= i₁)가 출력되고, 가산 회로(18₃)로부터 데이터(F₂+ f₁₀= i₂)가 출력되고, 가산 회로(18₄)로부터 데이터(F₃+ f₁₁= i₃)가 출력되고, 가산 회로(18₅)로부터 데이터(F₅+ f₁₃= i₄)가 출력되고, 가산 회로(18₆)로부터 데이터(F₆+ f₁₄= i₅)가 출력되고, 가산 회로(18₇)로부터 데이터(F₇+ f₁₅= i₆)가 출력되고, 가산 회로(18₈)로부터 데이터(F₄+ f₁₂= i₇)가 출력되고, 감산 회로(20₁)로부터 데이터(F₀- f₈= i₈)가 출력되고, 감산 회로(20₂)로부터 데이터(F₁- f₉= i₉)가 출력되고, 감산회로(20₃)로부터 데이터(F₂- f₁₀= i₁₀)가 출력되고, 감산 회로(20₄)로부터 데이터(F₃- f₁₁= i₁₁)가 출력되고, 감산 회로(20₅)로부터 데이터(F₅- f₁₃= i₁₂)가 출력되고, 감산 회로(20₆)로부터 데이터(F₆- f₁₄= i₁₃)가 출력되고, 감산 회로(20₇)로부터 데이터(F₇- f₁₅= i₁₄)가 출력되고, 또한 감산 회로(20₈)로부터 데이터(F₄- f₁₂= i₁₅)가 출력된다.

가산 회로(18₁)로부터 출력된 데이터(i₀)는 레지스터(22₁)에 저장되고, 가산 회로(18₂)로부터 출력된 데이터(i₁)는 레지스터(22₂)에 저장되고, 가산 회로(18₃)로부터 출력된 데이터(i₂)는 레지스터(22₃)에 저장되고, 가산 회로(18₄)로부터 출력된데이터(i₃)는 레지스터(22₄)에 저장되고, 가산 회로(18₅)로부터 출력된 데이터(i₄)는 레지스터(22₅)에 저장되고, 가산 회로(18₆)로부터 출력된 데이터(i₅)는 레지스터(22₆)에 저장되고, 가산 회로(18₇)로부터 출력된 데이터(i₆)는 레지스터(22₇)에 저장되고, 또한 가산 회로(18₈)로부터 출력된 데이터(i₇)는 레지스터(22₈)에 저장된다.

감산 회로(20₁)로부터 출력된 데이터(i₈)는 레지스터(22₉)에 저장되고, 감산 회로(20₂)로부터 출력된 데이터(i₉)는 레지스터(22₁₀)에 저장되고, 감산 회로(20₃)로부터 출력된 데이터(i₁₀)는 레지스터(22₁₁)에 저장되고, 감산 회로(20₄)로부터 출력된 데이터(i₁₁)는 레지스터(22₁₂)에 저장되고, 감산 회로(20₅)로부터 출력된 데이터(i₁₂)는 레지스터(22₁₃)에 저장되고, 감산 회로(20₆)로부터 출력된 데이터(i₁₃)는 레지스터(22₁₄)에 저장되고, 감산 회로(20₇)로부터 출력된 데이터(i₁₄)는 레지스터(22₁₅)에 저장되고, 또한 감산 회로(20₈)로부터 출력된 데이터(i₁₅)는 레지스터(22₁₆)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₈)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁)에서 선택되고, 데이터(i₀)는 8회 MUX(324₁)로부터 순서적으로 출력되어 가감산회로(326₁)에 공급된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₂)에서 선택되고, 데이터(i₇)는 8회 MUX(324₂)로부터 순서적으로 출력되어 가감산 회로(326₁)에 공급되고, 데이터들(i₀+ i₇, i₀- i₇, i₀- i₇, i₀+ i₇, i₀+ i₇, i₀- i₇, i₀- i₇, i₀+ i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 가감산 회로(326₁)로부터 순서적으로 출력되어 레지스터(30₁)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₃)에서 선택되고, 각 데이터들(i₂, i₅, i₅, i₂, i₂, i₅, i₅, i₂)은 순서적으로 출력되어 레지스터(30₂)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₄)에서 선택되고, 각 데이터들(i₅, i₂, i₂, i₅, i₅, i₂, i₂, i₅)은 순서적으로 출력되어 레지스터(30₃)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₅)에서 선택되고, 각 데이터들(i₁, i₄, i₃, i₆, i₆, i₃, i₄, i₁)은 순서적으로 출력되어 레지스터(30₄)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₆)에서 선택되고, 각 데이터들(i₃, i₁, i₆, i₄, i₄, i₆, i₁, i₃)은 순서적으로 출력되어 레지스터(30₅)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₇)에서 선택되고, 각 데이터들(i₄, i₆, i₁, i₃, i₃, i₁, i₆, i₄)은 순서적으로 출력되어 레지스터(30₆)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₁내지 22₈)로부터 출력된 데이터들(i₀내지 i₇)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₈)에서 선택되고, 각 데이터들(i₆, i₃, i₄, i₁, i₁, i₄, i₃, i₆)은 순서적으로 출력되어 레지스터(30₇)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₉)에서 선택되고, 데이터들(i₈)는 MUX(324₉)로부터 8회 순서적으로 출력되어 가감산 회로(326₁)에 공급되며, 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₆)에서 선택되고, 데이터들(i₁₅)는 MUX(324₁₆)로부터 8회 순서적으로 출력되어 가감산 회로(326₁)에 공급되고, 데이터들(i₈+ i₁₅, i₈- i₁₅, i₈- i₁₅, i₈+ i₁₅, i₈+ i₁₅, i₈- i₁₅, i₈+ i₁₅)는 각각 8개 연산 싸이클 중 매 연산 싸이클마다 순서적으로 출력되어 MUX(28₁)를 통해 레지스터(30₈)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₀)에서 선택되고, 각 데이터들(i₁₀, i₁₃, i₁₃, i₁₀, i₁₀, i₁₃, i₁₃, i₁₀)은 MUX(324₁₀)로부터 순서적으로 출력되어 레지스터(30₉)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₁)에서 선택되고, 각 데이터들(i₁₃, i₁₀, i₁₀, i₁₃, i₁₃, i₁₀, i₁₀, i₁₃)은 MUX(324₁₁)로부터 순서적으로 출력되어 레지스터(30₁₀)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₂)에서 선택되고, 각 데이터들(i₉, i₁₂, i₁₁, i₁₄, i₁₄, i₁₁, i₁₂, i₉)은 MUX(324₁₂)로부터 순서적으로 출력되어 레지스터(30₁₁)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₂)에서 선택되고, 각 데이터들(i₉, i₁₂, i₁₁, i₁₄, i₁₄, i₁₁, i₁, i₉)은 MUX(324₁₂)로부터 순서적으로 출력되어 레지스터(30₁₁)에 저장된다. 8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₄)에서 선택되고, 각 데이터들(i₁₂, i₁₄, i₉, i₁₁, i₁₁, i₉, i₁₄, i₁₂)은 MUX(324₁₃)로부터 순서적으로 출력되어 레지스터들(30₁₁)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(22₉내지 22₁₆)로부터 출력된 데이터들(i₈내지 i₁₅)은 각각 8개 연산 싸이클 중 매 연산 싸이클마다 MUX(324₁₅)에서 선택되고, 각 데이터들(i₁₄, i₁₁, i₁₂, i₉, i₉, i₁₂, i₁₁, i₁₄)은 MUX(324₁₅)로부터 순서적으로 출력되어 MUX(28₃)를 통해 레지스터(30₁₅)에 저장된다. MUX(28₂)가 "0" 데이터를 선택하였으므로, MUX(324₁₅)로부터 출력되는 모든 데이터는 "0" 데이터로 레지스터(334₁₄)에 저장된다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(30₁내지 30₇)로부터 출력된 각 데이터에는 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(338₃)에서 가산 연산들이 행해지고, 레지스터(40₃)에 저장된다. 8개 연산 싸이클 중 제1 연산싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀+ i₇) P₇+ i₂P₁₁+ i₅P₃+ i₁P₁₃+ i₁₃P₉+ i₄P₅+ i₆P₁)이다. 제1 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₀)으로 도시된 식 (70)에서 연산값(f₀)을 나타낸다. 8개 연산 싸이클 중 제2 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀- i₇) P₇- i₅P₁₁+ i₂P₃- i₄P₁₃+ i₁P₉- i₆P₅- i₃P₁)이다. 제2 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₂)으로 도시된 식 (70)에서 연산값(f₀)을 나타낸다. 8개 연산 싸이클 중 제3 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀- i₇) P₇+ i₅P₁₁- i₂P₃- i₃P₁₃+ i₆P₉+ i₁P₅+ i₄P₁)이다. 제3 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₂)으로 도시된 식 (70)에서 연산값(f₄)을 나타낸다. 8개 연산 싸이클 중 제4 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀+ i₇) P₇- i₂P₁₁- i₅P₃- i₆P₁₃+ i₄P₉- i₃P₅+ i₁P₁)이다. 제4 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₆)으로 도시된 식 (70)에서 연산값(f₆)을 나타낸다. 8개 연산 싸이클 중 제5 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀+ i₇) P₇- i₂P₁₁- i₅P₃- i₆P₁₃- i₄P₉+ i₃P₅- i₁P₁)이다. 제5 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₈)으로 도시된 식 (70)에서 연산값(f₈)을 나타낸다. 8개 연산 싸이클 중 제6 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀- i₇) P₇+ i₅P₁₁- i₂P₃+ i₆P₁₃- i₆P₉- i₁P₅- i₄P₁)이다. 제6 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₁₀)으로 도시된 식 (70)에서 연산값(f₀)을 나타낸다. 8개 연산 싸이클 중 제7 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀- i₇) P₇- i₅P₁₁+ i₂P₃+ i₄P₁₃- i₁P₉+ i₆P₅+ i₃P₁)이다. 제6 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에 (f₁₂)으로 도시된 식 (70)에서 연산값(f₁₂)을 나타낸다. 8개 연산 싸이클 중 제8 연산 싸이클에 가산 회로(338₃)에서 가산 연산들이 행해져 레지스터(40₃)에 저장된 데이터는 ((i₀+ i₇) P₇+ i₂P₁₁- i₅P₃- i₁P₁₃- i₃P₉- i₄P₅- i₆P₁)이다. 제8 연산 싸이클에 레지스터(40₃)로 저장된 데이터는 도 16에서 레지스터(40₃)의 출력선 중 하단부에(f₁₄)으로 도시된 식 (70)에서 연산값(f₁₄)을 나타낸다.

8개 연산 싸이클 중 매 연산 싸이클마다 레지스터들(334₈내지 334₁₅)로부터 출력된 각 데이터에는 8개 연산 싸이클 중 매 연산 싸이클마다 가산 회로(338₄)에서 가산 동작이 행해져 레지스터(40₄)에 저장된다.

8개 연산 싸이클 중 제1 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈+ i₁₅) P₇+ i₁₀P₁₁+ i₁₃P₃+ i₉P₁₃+ i₁₁P₉+ i₁₂P₅+ i₁₄P₁)이다. 제1 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₁)으로 도시된 식 (70)에서 연산값(f₁)을 나타낸다. 8개 연산 싸이클 중 제2 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈- i₁₅) P₇- i₁₃P₁₁+ i₁₀P₃- i₁₂P₁₃+ i₉P₉- i₁₄P₅- i₁₄P₁)이다. 제1 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₃)으로 도시된 식 (70)에서 연산값(f₃)을 나타낸다. 8개 연산 싸이클 중 제3 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈- i₁₅) P₇+ i₁₃P₁₁- i₁₀P₃- i₁₁P₁₃+ i₁₄P₉+ i₉P₅+ i₁₂P₁)이다. 제1 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에(f₅)으로 도시된 식 (70)에서 연산값(f₅)을 나타낸다. 8개 연산 싸이클 중 제4 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈+ i₁₅) P₇- i₁₀P₁₁- i₁₃P₃- i₁₄P₁₃+ i₁₂P₉- i₁₁P₅+ i₉P₁)이다. 제4 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₇)으로 도시된 식 (70)에서 연산값(f₇)을 나타낸다. 8개 연산 싸이클 중 제5 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈+ i₁₅) P₇- i₁₀P₁₁- i₁₃P₃+ i₁₄P₁₃- i₁₂P₉+ i₁₁P₅- i₉P₁)이다. 제5 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₉)으로 도시된 식 (70)에서 연산값(f₉)을 나타낸다. 8개 연산 싸이클 중 제6 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈- i₁₅) P₇+ i₁₃P₁₁- i₁₀P₃+ i₁₁P₁₃- i₁₄P₉- i₉P₅- i₁₂P₁)이다. 제6 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₁₁)으로 도시된 식 (70)에서 연산값(f₁₁)을 나타낸다. 8개 연산 싸이클 중 제7 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈- i₁₅) P₇- i₁₃P₁₁+ i₁₀P₃+ i₁₂P₁₃- i₉P₉+ i₁₄P₅+ i₁₁P₁)이다. 제7 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₁₃)으로 도시된 식 (70)에서 연산값(f₁₃)을 나타낸다. 8개 연산 싸이클 중 제8 연산 싸이클에 가산 회로(338₄)에서 가산 연산들이 행해져 레지스터(40₄)에 저장된 데이터는 ((i₈+ i₁₅) P₇+ i₁₀P₁₁+ i₁₃P₃- i₉P₁₃- i₁₁P₉- i₁₂P₅- i₁₄P₁)이다. 제8 연산 싸이클에 레지스터(40₄)로 저장된 데이터는 도 16에서 레지스터(40₄)의 출력선 중 하단부에 (f₁₅)으로 도시된 식 (70)에서 연산값(f₁₅)을 나타낸다.

상기 산술적인 연산을 완료함으로서, 2-8-16 DCT가 행해진 이후에 전송된 16x16 데이터 블록을 구성하는 한개의 스트링 중 16개 데이터에 대한 1차 2-8-16 IDCT가 종료된다. 상술된 바와 똑같은 1차 2-8-16 IDCT는 16x16 데이터 블록을 구성하는 다음 선에 이어지는 각 라인에 실행되고, 16x16 데이터 블록을 구성하는 16개 스트링 모두에 대한 1차 2-8-16 IDCT는 유사한 방식으로 종료된다. 16개 스트링에 모두 1차 2-8-16 IDCT를 완료한 이후에는 16x16 데이터 블록 (DCT에서의 전치 데이터)을 구성하는 16개 데이터 스트링의 각 스트링에 2차 2-8-16 IDCT가 실행된다. 16x16 데이터에 각각 1차 2-8-16 IDCT 및 2차 2-8-16 IDCT를 완료함으로서, 2-8-16 DCT가 행해진 이후에 전송된 원래의 영상 화상이 재생될 수 있다.

그래서, 본 발명에 따라, 16-16 IDCT 및 2-8-16 IDCT 장치는 16-16 IDCT 회로에서 사용되는 고정 계수 승산 회로의 일부가 교환되어 2-8-16 DCT에서 요구되는 고정 계수 승산 회로로 사용될 수 있도록 구성되므로, 16-16 IDCT에서 파이프라인처리형 산술 연산을 통해 구해지는 고속 계산 특징이 2-8-16 IDCT에서도 유지될 수 있고, 소형화된 16-16 IDCT 장치 및 2-8-16 IDCT 장치에서도 고속 계산 특징이 계속 유지될 수 있다.

상기 제1 실시예 내지 제4 실시예를 기초하여, 다음의 결론을 얻을 수 있다;

식 (74)는 제1 실시예 및 제3 실시예의 경우와 똑같은 방식으로 식 (73)을 전개하여 이를 "N"에 대해 배열함으로서 구해질 수 있다. 그러므로, 제1 실시예 및 제2 실시예의 경우와 똑같은 방식으로 2^Nx 2^N화소 데이터를 구성하는 각 라인 및 각 스트링에 식 (74)으로 표시된 연산을 실행함으로서, 2 - 2^N-1- 2^NDCT에 대한 연산이 실행될 수 있다.

먼저, 식 (74)에서 우측 오른쪽에 있는 매트릭스가 설명된다.

식 (74)에서 우측 오른쪽에 있는 매트릭스에 포함된 성분 중에서, 최종 번호 P₁, P₅, P₉, P₁₃, ...가 주어진 구성성분 및 식 (75)으로 표시되는 구성성분은 i=1 내지 i=2^N-1-1인 경우를 갖도록 매 다른 "i"를 선택함으로서 구해지는 계수이고, 여기서 그 계수는 식 (76)에 도시된 바와 같이 고정 계수 P_i(i=0, 1, 2, ...2^N-1-1)로표시된다. i=1 내지 i=2^N-1-1인 경우 매 다른 "1"을 선택함으로서 구해지는 고정 계수를 제외한 계수를 선택한 이후에 남겨지는 매 다른 "1"을 선택함으로서 i=2^N-3 내지 i=2^N-1-1일 때 구해질 수 있는 계수를 선택하고, 결과적으로 아직까지 남겨진 매 다른 "1"을 선택함으로서 구해진 고정 계수를 선택함으로서, 식 (74)에서 우측 오른쪽에 있는 매트릭스에 포함된 각 구성성분이 결정될 수 있다. 본 출원에서, 상기와 같이 결정될 수 있는 고정 계수는 "이산 코싸인 변환(discrete cosine transformation) 규칙에 따라 결정될 수 있는 고정 계수"라 칭하여진다.

식 (74)에서 우측 왼쪽의 상단측에 존재하는 매트릭스에 포함된 제1 라인상의 제1 스트링은 식 (77)으로 주어지고, 식 (77)에서 각 항의 값 kj(j=0, 1, 2, ..., 2^N-1-1)는 식 (78)으로 주어진다.

식 (74)에서 우측 왼쪽의 하단측에 존재하는 매트릭스에 포함된 제1 라인상의 제1 스트링은 식 (79)으로 주어지고, 식 (79)에서 각 항의 값 kj (j=2^N-1, 2^N-1+1, 2^N-1+2, ..., 2^N-1))은 (80)으로 주어진다.

식 (74)에서 좌측 왼쪽의 상단측에 있는 매트릭스내의 각 구성성분 중에서 식 (74)에 도시된 셀(cell)은 한 구성성분을 나타낸다. 식 (74)에 도시된 바와 같이, 제2 선의 제1 스트링이 한 구성성분이다.

"2¹x 2¹"로 도시된 프레임 내지 "2^N-3x 2^N-3"로 도시된 프레임이 하단 우측 방향으로 배열되고, "2^N-3x 2^N-3"로 도시된 프레임 내지 "2^{N - 2}x 2^{N - 2}"로 도시된 프레임이 하단 우측 방향으로 배열된다.

구성성분 2¹x 2¹(2¹x 2¹개의 셀)은 "2¹x 2¹"로 도시된 프레임, 즉 제3 선 및 제4 선과 제2 스트링 및 제3 스트링으로 도시된 프레임에 포함된다. 구성성분 2²x 2²(2²x 2²개의 셀)은 "2²x 2²"로 도시된 프레임, 즉 제5 선 및 제8 선과 제4 스트링 및 제7 스트링으로 도시된 프레임에 포함된다. 구성성분 2^N-3x 2^N-3(2^N-3x 2^N-3개의 셀)은 "2^N-3x 2^N-3"로 도시된 프레임에 포함된다. 구성성분 2^{N - 2}x 2^{N - 2}(2^{N - 2}x 2^{N - 2}개의 셀)은 "2^N-3x 2^N-3"로 도시된 프레임에 포함된다.

식 (74)의 상단측에 있는 매트릭스에서 제2 선 및 제1 스트링으로 구성된 각 성분과 "2¹x 2¹"로 도시된 프레임 내지 2^{N - 2}x 2^{N - 2}로 도시된 프레임 각각에 포함된 각 구성성분은 식 (78)에서 표시된 각 kj의 가감산식 [kjm]_{N - 2}(m = j 중 선택된 첨자 j 이외의 값)으로 주어진다. 또한, 식 (74)의 하단측에 있는 매트릭스에서 제2 선 및 제1 스트링으로 구성된 각 성분과 "2¹x 2¹"로 도시된 프레임 내지 2^{N - 2}x 2^{N - 2}로 도시된 프레임 각각에 포함된 각 구성성분은 식 (80)에서 표시된 각 kj의 가감산식 [kjn]_{N - 2}(m = j 중 선택된 첨자 j 이외의 값)으로 주어진다.

식 (74)에서 우측 오른쪽 및 우측 왼쪽에 있는 매트릭스에서 행렬식의 연산이 설명된다. 제1 선 및 제1 스트링과 제2 선 및 제1 스트링의 구성성분은 우측에 있는 매트릭스에서 제1 구성성분으로 승산될다. 2¹x 2¹로 도시되는 프레임에 포함된 각 스트링의 각 구성성분은 우측에 있는 매트릭스에서 제2 구성성분 및 제3 구성성분으로 승산될다. 2²x 2²로 도시된 프레임에 포함된 각 스트링내의 각 구성성분은 우측에 있는 매트릭스에서 제4 구성 성분 내지 제7 구성성분으로 승산될다. 2^N-3x 2^N-3으로 도시된 프레임에 포함된 각 스트링내의 각 구성성분은 우측에 있는 매트릭스에서 제2^N-3내지 제(1+ 2¹+2²+ ... +2^N-4) 구성성분으로 승산될다. 이 관계는 상단측 및 하단측에 있는 매트릭스에 적용될 수 있다.

식 (74)에서 우측 오른쪽에 있는 매트릭스 및 우측 왼쪽에 있는 매트릭스에서 행렬식의 연산으로 각 라인에 구해지는 각 구성성분의 각 적들의 합은 식 (74)에서 우측에 도시된 행렬식에 대응하는 구성성분 (변환 계수 데이터, 즉 식 (74)에서 F로 도시된 데이터)을 나타낸다.

상술된 홀수를 갖는 고정 계수 P_i로 승산될 각 구성성분은 화소 데이터(데이터(78) 및 식 (80)에서 "f"로 도시된 데이터)이다.

그렇지만, 일반적인 공식 및 일반적인 표현 형태에 의해 상술된 매트릭스를 구성하는 kj 중 어느 구성성분이 오는가를 나타내는 것은 불가능하다. 그러나, 식 (51) 및 식 (66)에서 행해진 것과 똑같은 방식으로, N의 지정된 값에 대해 식 (73)을 전개하여 재배열함으로서, 상술된 가감산식 [kjm]_{N - 2}및 가감산식 [kjn]_{N - 2}은 지정된 N 값에 대해 결정될 수 있다.

또한, 변환 계수 데이터가 32x32인 경우, 제2 실시예 및 제4 실시예에서 행해진 것과 똑같은 방식으로, N에 대해 식 (81)을 전개하여 재배열함으로서 식 (82)을 구하고, 식 (82)에서 표시된 연산을 제2 실시예 및 제4 실시예에서와 똑같은 방식으로 2^Nx 2^N변환 계수 데이터의 각 라인 또는 각 스트링에 포함된 데이터에 실행함으로서, 2 - 2^N-1- 2^NIDCT에 대한 연산이 실행될 수 있다. 식 (82)에 표시된 수 N은 자연수이다. 식 (82)에서 상단측에 있는 행렬식의 좌측에 도시된 매트릭스는 홀수의 화소이고, 식 (82)에서 하단측에 있는 행렬식의 좌측에 도시된 매트릭스는 짝수의 화소이다.

식 (82)에서 우측 왼쪽의 상단측에 있는 매트릭스 [lop] 및 하단측에 있는 매트릭스 [loq]의 제1 스트링은 변환 계수 데이터(F₀)와 식 (83) 사이의 합이나 차로 표시되고, 다른 구성성분은 식 (83)에 표시된 변환 계수 데이터를 제외한 구성성분 F_k(1 ≤ k ≤ 2^N-1- 2)을 갖는 매트릭스로 표시된다.

2^N- 2^NDCT는 식 (84)에 따라 실행되고, 2^N- 2^NIDCT는 식 (85)에 따라 실행된다. 식 (84)에서 좌우측에 있는 매트릭스 및 식 (85)에서 좌우측에 있는 매트릭스에서 사용되는 문자 및 표시는 대개 식 (74) 및 식 (82)에 대응한다. 식 (84) 및 식 (85)에서 우측 왼쪽에 있는 매트릭스에 포함된 각 구성성분은 아래 도시된바와 같이 식 (74) 및 식 (82)과 다르다;

식 (84)에 포함된 구성성분 [A_st]_{N - 2}및 [B_su]_N-1은 각각 식 (86)으로 주어진다. 식 (84)에 포함된 구성성분 [A_st]_{N - 2}및 [B_su]_N-1각각에서 사용되는 s, t 및 u의 의미는 j, m 및 n에 대응한다. 화소 데이터(f₀내지 f_2N-1은 식 (86)에서 주어진 화소 데이터이다. 구성성분 [C_vw] 및 [D_vx]는 각각 2^N- 2^NIDCT에서 변환 계수 데이터로 주어진다. 식 (85)에 포함된 구성성분 [C_vw] 및 [D_vx] 각각에서 사용되는 v, w 및 x의 의미는 식 (82)에서 o, p 및 q 에 대응한다.

그러므로, 2^N- 2^NDCT를 실행하는데 사용되는 회로 일부를 사용함으로서, 2^N- 2^N화소 데이터에 2 - 2^N-1- 2^NDCT가 실행될 수 있다. 또한, 2^N- 2^NIDCT를 실행하는데 사용되는 회로 일부를 사용함으로서, 2^N- 2^N변환 계수 데이터에 2 - 2^N-1- 2^NIDCT가 실행될 수 있다.

상술된 바와 같이, 본 발명에 따라, 2^Nx 2^N(N은 자연수)개의 화소 데이터 중 한개의 라인이나 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 이산 코싸인 변환 규칙에 따라, 똑같은 순서에 따라, 또는 다른 순서에 따라 결정된 홀수 k를 갖는 고정 계수들_Pk(0 ≤ k ≤ 2^N- 1)로 승산될 2^N개의 화소 데이터로 구성되는 제1 세트의 화소 데이터 및 제2 세트의 화소 데이터를 선택하고, 홀수 k를 갖는 고정 계수에 대응하는 선택된 제1 세트의 화소 데이터 및 선택된 제2 세트의 화소 데이터 모두를 홀수 k를 갖는 고정 계수에 의해 승산하여 그 적들을 만들고, 그 적을 대응하는 고정 계수에 더하고, 또한 가산값을 기초하여 그 가산값에 대응하는 변환 계수 데이터 P_k중 소정의 수의 변환 계수 데이터를 출력함으로서, 2 - 2^N-1- 2^NDCT가 파이프라인 포맷에서 고속으로 실행될 수 있다.

2 - 2^N-1- 2^NIDCT는 2 - 2^N-1- 2^NDCT의 경우와 똑같은 방식으로 구성되므로 2^Nx 2^N개의 변환 계수 데이터에 실행될 수 있다.

본 발명은 상기 실시예에 제한되지 않고 본 발명의 범위 및 의도에서 벗어나지 않고 변화 및 수정될 수 있음이 명백하다. 예를 들면, 32x32 개의 화소 데이터 뿐만 아니라 32x32 개의 변환 계수 데이터가 사용될 때도 제1 실시예 내지 제4 실시예에서 얻어진 것과 똑같은 효과가 이루어질 수 있다. 상기 제1 실시예에서는 8-8 DCT 및 2-4-8 DCT에 대한 연산이 설명되고, 제2 실시예에서는 8-8 IDCT 및 2-4-8 IDCT에 대한 연산이 설명되고, 제3 실시예에서는 16-16 DCT 및 2-8-16 IDCT에 대한 연산이 설명되고, 또한 제4 실시예에서는 16-16 DCT 및 2-8-16 IDCT에 대한 연산이 설명된다. 그러나, 2-4-8 DCT, 2-4-8 IDCT, 2-8-16 DCT 및 2-8-16 IDCT가 하나씩 독립적으로 실행될 수 있다. 또한, 8-8 DCT, 2-4-8 DCT, 8-8 IDCT 및 2-4-8 IDCT는 분리된 장치를 사용하지 않고 레지스터로부터 출력된 데이터의 코드 및 MUX를 교환함으로서 한 장치로 실행될 수 있다. 영상 신호의 이산 코싸인 변환 속도가 크게 중요하지 않으면, DCT 및 IDCT에 대한 상기 연산은 소프트웨어로 실행될 수 있다. 상술된 각 실시예에서 MUX의 연산 전후의 타이밍, 예를 들면, MUX(24₁) 내지 MUX(24₈)에 입력하는 타이밍과 MUX(24₁) 내지 MUX(24₈)로의 입력에 이어지는 연산의 타이밍은 1 ; 2^N-1이 될 수 있다. 더욱이, 상기 실시예에서는 합 및 차가 사용되지만, 일본 특개평 5-181896호에서 설명된 바와 같이, 신호의 선택 포맷을 사용함으로서, 본 발명이 동일하게 실시될 수 있다.

그래서, 본 발명에 따라, 2^N- 2^NDCT 및 2 - 2^N-1- 2^NDCT 장치는 2^N- 2^NDCT에서 사용되는 고정 계수 승산 회로 일부가 교환되어 2 - 2^N-1- 2^NDCT에서 요구되는 고정 계수 승산 회로로 사용될 수 있도록 구성되므로, 2^N- 2^NDCT에서 파이프라인 처리형 산술 연산을 통해 구해진 고속 계산 특징은 2 - 2^N-1- 2^NDCT에서도 유지되고, 소형화된 2^N- 2^NDCT 및 2 - 2^N-1- 2^NDCT 장치에서도 고속 계산 특징이 유지될 수 있다. 상기와 똑같은 효과는 본 발명에 따라 2^N- 2^NIDCT 및 2 - 2^N-1- 2^NIDCT 장치에서도 이루어질 수 있다.

본 발명은 상기 실시예에 제한되지 않고 본 발명의 범위 및 의도에서 벗어나지 않고 변화 및 수정될 수 있음이 명백하다.

Claims

영상 신호들을 압축하는 방법에 있어서,

식 (1) 및 식 (2)에서 주어지고 이산 코싸인 변환 (discrete cosine transformation) 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 영상 데이터(image data)를 형성하는 2^Nx 2^N(N은 자연수)개의 화소 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링(string)에 포함된 2^N개의 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)를 선택하는 처리 단계,

적(product)들을 얻도록, 선택된 상기 화소 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 처리 단계,

상기 승산 처리에 의해 구해지고 상기 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 처리 단계, 및

2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대한 변환 계수 데이터 Fj로서 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 출력하는 처리 단계를 구비하고;

상기 선택 처리 단계에서, 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로 구성된 화소 데이터의 제1 세트 및 제2 세트는 소정의 순서에 따라 상기 식 (1) 및 식 (2) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 각각의 고정 계수에 대해 선택되고, 상기 승산 처리 단계에서, 상기 식 (1) 및 식 (2) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 대해 선택된 화소 데이터의 상기 제1 세트 및 상기 제2 세트는 상기 적들을 구하기 위해 상기 식 (1) 및 식 (2) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 의해 승산되며,

인, 영상 신호 압축 방법.
제 1 항에 있어서,

하나는 낮은 번호의 데이터이고 다른 하나는 그 다음으로 낮은 번호의 데이터이며 이후에 같은 방식인 , 상기 화소 데이터 fj에 포함된 "j" 데이터를 갖는 2^N개의 화소 데이터의 합은 상기 선택 처리 단계에서 선택될 화소 데이터의 상기 제1 세트로서 선택되고, 하나는 낮은 번호의 데이터이고 다른 하나는 그 다음으로 낮은 번호의 데이터이며 이후에 똑같은 방식인, 상기 화소 데이터 fj에 포함된 "j" 데이터를 갖는 2^N개의 화소 데이터 사이의 차는 상기 선택 처리 단계에서 선택될 화소 데이터의 상기 제2 세트로서 선택되는, 영상 신호 압축 방법.
영상 신호들을 압축해제 (decompress)하는 방법에 있어서,

식 (3) 및 식 (4)에서 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 이산 코싸인 변환 방법에 의해 변환된 이후 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 변환 계수 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택하는 처리 단계,

적(product)들을 구하기 위해, 상기 선택된 변환 계수 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 처리 단계,

상기 이산 코싸인 변환 규칙에 따라 결정된 상기 승산 처리에 의해 구해진 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 처리 단계, 및

2^Nx 2^N화소 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 화소 데이터 fj로서 출력하는 처리 단계를 구비하고;

상기 선택 처리 단계에서, 2^Nx 2^N개의 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로 구성된 변환 계수 데이터의 제1 세트 및 제2 세트는 소정의 순서에 따라 상기 식 (3) 및 상기 식 (4) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 각각의 고정 계수들에 대해 선택되고, 상기 승산 처리 단계에서, 상기 식 (3) 및 상기 식 (4) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 대해 선택된 변환 계수 데이터의 상기 제1 세트 및 상기 제2 세트는 상기 적들을 구하기 위해, 상기 식 (3) 및 식 (4) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 의해 승산되며,

인, 영상 신호 압축해제 방법.
제 3 항에 있어서,

변환 계수 데이터의 상기 제1 세트는 상기 2^N개의 변환 계수 데이터 Fj 중 처음 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 변환 계수 데이터를 포함하는 제1 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터와, 상기 2^N개의 변환 계수 데이터 Fj 중 나머지 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 변환 계수 데이터를 포함하는 제2 변환 데이터의 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터의 합이고, 변환 데이터의 상기 제2 세트는 상기 제1 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터와 상기 제2 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터 사이의 차인, 영상 신호 압축해제 방법.
영상 신호들을 압축하는 방법에 있어서,

식 (5) 및 식 (6)에서 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 영상 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 화소 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)를 선택하는 처리 단계,

적들을 구하기 위해, 선택된 상기 화소 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 처리 단계,

상기 승산 처리에 의해 구해지고 상기 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 처리 단계, 및

2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 변환 계수 데이터 Fj로서 출력하는 처리 단계를 구비하고;

상기 선택 처리 단계에서, 2^N- 2^N이산 코싸인 변환의 경우, 2^N개의 화소 데이터는 소정의 순서에 따라 상기 2^N- 2^N이산 코싸인 변환에 의해 결정된 상기 고정 계수들 Pk 각각에 대해 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 선택되고, 상기 선택 처리 단계에서, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 식 (5) 및 식 (6) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 각각의 고정 계수들에 의해 승산될 2^N개의 화소 데이터로 각각 구성된 화소 데이터의 제1 세트 및 제2 세트 각각은 소정의 순서에 따라 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 선택되고,

상기 승산 처리 단계에서, 상기 2^N- 2^N이산 코싸인 변환의 경우, 상기 선택 처리 단계에서 선택된 상기 2^N개의 화소 데이터 각각은 적들을 구하기 위해 상기 고정 계수들 Pk 중에서 상기 대응하는 고정 계수들 각각에 의해 승산되고, 상기 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 식 (5) 및 식 (6) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 대응하는 고정 계수에 기초하여 선택된 화소 데이터의 상기 제1 세트 및 상기 제2 세트는 각각 상기 식 (5) 및 식 (6) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수들에 의해 승산되고,

상기 가산 연산들 및/또는 감산 연산들의 처리 단계에서, 상기 2^N- 2^N이산 코싸인 변환의 경우, 상기 가산 연산들 및/또는 감산 연산들은 상기 승산 처리 단계에 의해 구해지고 상기 2^N- 2^N이산 코싸인 변환에 따라 결정되는 적들 사이에서 실행되고, 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 가산 연산들 및/또는 감산 연산들은 상기 승산 처리 단계에 의해 구해지고 상기 2 - 2^N-1- 2^N이산 코싸인 변환 규칙에 따라 결정되는 적들 사이에서 실행되고,

인, 영상 신호 압축 방법.
제 5 항에 있어서,

2^N- 2^N이산 코싸인 변환의 상기 블록에서 선택될 상기 화소 데이터는 상기 식 (5) 및 상기 식 (6) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수들 각각에 의해 승산될 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 상기 2^N개의 화소 데이터로 구성된 상기 제1 세트의 화소 데이터와 상기 식 (5) 및 상기 식 (6) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 고정 계수들 각각에 의해 승산될 상기 2^N개의 화소 데이터로 구성된 상기 제2 세트의 화소 데이터를 포함하는, 영상 신호 압축 방법.
제 5 항 또는 제 6 항에 있어서,

상기 선택 처리 단계에서 선택된 상기 화소 데이터는 소정의 쌍의 화소 데이터를 구성하는 화소 데이터 사이의 합 및 차인, 영상 신호 압축 방법.
제 7 항에 있어서,

상기 소정의 쌍의 화소 데이터를 구성하는 상기 화소 데이터는 상기 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 화소 데이터 fj에 포함된 "j" 데이터를 갖는 2^N의 화소 데이터이고, 하나는 낮은 번호의 데이터이고 다른 하나는 다음으로 낮은 번호의 데이터인, 영상 신호 압축 방법.
제 7 항에 있어서.

상기 소정의 쌍의 화소 데이터를 구성하는 상기 화소 데이터는 2^N- 2^N이산 코싸인 변환의 경우, 상기 2^N개의 화소 데이터 fj 중 처음 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 화소 데이터를 포함하는 상기 제1 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 화소 데이터 및 상기 2^N개의 화소 데이터 fj 중 나머지 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 화소 데이터를 포함하는 상기 제2 화소 데이터 세트로부터 선택된 한개의 데이터로 구성된 화소 데이터인, 영상 신호 압축 방법.
영상 신호들을 압축해제하는 방법에 있어서,

식 (7) 및 식 (8)에서 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 이산 코싸인 변환 방법에 의해 변환된 이후 전송되는 변환 계수 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 변환 계수 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택하는 처리 단계,

적들을 구하기 위해, 선택된 상기 변환 계수 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 처리 단계,

상기 승산 처리에 의해 구해지고 상기 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 처리 단계, 및

2^Nx 2^N변환 계수 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 화소 데이터 fj로서 출력하는 처리 단계를 구비하고;

상기 선택 처리 단계에서, 2^N- 2^N역 이산 코싸인 변환 (inverse discrete cosine transformation)의 경우, 상기 2^N개의 변환 계수 데이터는 각각 소정의 순서에 따라 상기 2^N- 2^N역 이산 코싸인 변환 방법에 의해 결정되는 상기 고정 계수들 Pk 각각에 대해 2^Nx 2^N개 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개 변환 계수 데이터로부터 선택되고, 상기 선택 처리 단계에서, 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우, 2^Nx 2^N개의 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로 각각 구성된 제1 세트 및 제2 세트의 변환 계수 데이터는 소정의 순서에 따라 상기 식 (7) 및 상기 식 (8) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 고정 계수들 각각에 대해 선택되고,

상기 승산 처리 단계에서, 상기 2^N- 2^N역 이산 코싸인 변환의 경우, 상기 선택 처리 단계에서 선택된 상기 2^N개의 화소 데이터 각각은 적들을 구하기 위해, 상기 고정 계수들 Pk 중에서 대응하는 고정 계수들 각각에 의해 승산되고, 상기 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우, 상기 식 (7) 및 상기 식 (8) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 대응하는 고정 계수를 각각 기초하여 선택된 상기 제1 세트 및 상기 제2 세트의 변환 계수 데이터 각각은 적들을 구하기 위해, 상기 식 (7) 및 상기 식 (8) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수에 의해 각각 승산하고,

상기 가산 연산들 및/또는 감산 연산들의 처리 단계에서, 상기 2^N- 2^N역 이산 코싸인 변환의 경우, 상기 가산 연산들 및/또는 감산 연산들은 상기 승산 처리 단계에 의해 구해지고 상기 2^N- 2^N이산 코싸인 변환 규칙에 따라 결정되는 적들 사이에서 실행되고, 상기 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우, 상기 가산 연산들 및/또는 감산 연산들은 상기 승산 처리 단계에 의해 구해지고 상기 2 - 2^N-1- 2^N이산 코싸인 변환 규칙에 따라 결정되고 적들 사이에서 실행되고,

인, 영상 신호 압축해제 방법.
제 10 항에 있어서,

상기 2^N- 2^N역 이산 코싸인 변환에서 선택될 상기 변환 계수 데이터는 상기 식 (7) 및 상기 식 (8) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수 각각에 의해 승산될 2^Nx 2^N개 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 상기 2^N개 변환 계수 데이터로 구성된 변환 계수 데이터의 상기 제1 세트와 상기 식 (7) 및 상기 식 (8) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 고정 계수에 의해 승산될 상기 2^N개 변환 계수 데이터로 구성된 변환 계수 데이터의 상기 제2 세트를 포함하는, 영상 신호 압축해제 방법.
영상 신호들을 압축하는 장치에 있어서,

식 (9) 및 식 (10)에서 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 영상 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 화소 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단,

적들을 구하기 위해, 선택된 상기 화소 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 수단,

상기 승산 처리에 의해 구해지고 상기 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 수단, 및

2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 변환 계수 데이터 Fj로서 출력하는 수단을 구비하고;

상기 선택 수단은 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로 구성된 화소 데이터의 제1 세트 및 제2 세트는 각각 소정의 순서에 따라 상기 식 (9) 및 식 (10) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 각각의 고정 계수에 대해 선택되고, 상기 승산 처리 단계에서, 상기 식 (9) 및 식 (10) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 대해 선택된 화소 데이터의 상기 제1 세트 및 제2 세트는 각각, 상기 적들을 구하기 위해 상기 식 (9) 및 식 (10) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수에 의해 승산되는 것이고,

인, 영상 신호 압축 장치.
제 12 항에 있어서,

하나는 낮은 번호의 데이터이고 다른 하나는 그 다음으로 낮은 번호의 데이터이며 이후 같은 방식인, 상기 화소 데이터 fj에 포함된 "j" 데이터를 갖는 2^N의 화소 데이터의 합은 상기 선택 수단에 의해 화소 데이터의 상기 제1 세트로서 선택되고, 하나는 낮은 번호의 데이터이고 다른 하나는 그 다음으로 낮은 번호의 데이터이며 이후 같은 방식인, 상기 화소 데이터 fj에 포함된 "j" 데이터를 갖는 2^N의 화소 데이터 사이의 차는 상기 선택 수단에 의해 화소의 상기 제2 세트로서 선택되는, 영상 신호 압축 장치.
영상 신호들을 압축해제하는 장치에 있어서,

식 (11) 및 식 (12)에서 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 이산 코싸인 변환 방법에 의해 변환된 이후 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 변환 계수 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단,

적들을 구하기 위해, 상기 선택된 변환 계수 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 수단,

상기 이산 코싸인 변환 규칙에 따라 결정된 상기 승산 처리에 의해 구해진 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 수단, 및

2^Nx 2^N화소 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 화소 데이터 fj로서 출력하는 수단을 구비하고;

상기 선택 수단은 2^Nx 2^N개의 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로 구성된 변환 계수 데이터의 제1 세트 및 제2 세트는 각각 소정의 순서에 따라 상기 식 (11) 및 식 (12) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 각각의 고정 계수에 대해 선택되는 것이고, 상기 승산 수단은 상기 식 (11) 및 식 (12) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 의해 선택된 변환 계수 데이터의 상기 제1 세트 및 제2 세트는 각각 상기 적들을 구하기 위해, 상기 식 (11) 및 식 (12) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 각각에 의해 승산되는 것이고,

인, 영상 신호 압축해제 장치.
제 14 항에 있어서,

상기 선택 수단은 변환 계수 데이터의 상기 제1 세트로서, 상기 2^N개의 변환 계수 데이터 Fj 에서 처음 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 변환 계수 데이터를 포함하는 제1 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터와, 상기 2^N개의 변환 계수 데이터 Fj 중 나머지 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 변환 계수 데이터를 포함하는 제2 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터의 합을 선택하고, 상기 선택 수단은 변환 데이터의 상기 제2 세트로서, 상기 제1 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터와 상기 제2 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 변환 계수 데이터 사이의 차를 선택하는, 영상 신호 압축해제 장치.
영상 신호들을 압축하는 장치에 있어서,

식 (13) 및 식 (14)에 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 영상 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 화소 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터 fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단,

적들을 구하기 위해, 선택된 상기 화소 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 수단,

상기 승산 수단에 의해 구해지고 상기 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 연산 수단, 및

2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 변환 계수 데이터 Fj로서 출력하는 수단을 구비하고;

상기 선택 수단은 2^N- 2^N이산 코싸인 변환의 경우, 소정의 순서에 따라 상기 2^N- 2^N이산 코싸인 변환 방법에 의해 결정되는 상기 고정 계수들 Pk 각각에 대해 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 2^N개의 화소 데이터를 선택하고, 상기 선택 수단은 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 식 (13) 및 식 (14) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 고정 계수들 각각에 의해 승산될 2^N개의 화소 데이터로 각각 구성된 화소 데이터의 제1 세트 및 제2 세트 각각을, 소정의 순서에 따라 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 화소 데이터로부터 선택되고,

상기 승산 수단은 상기 2^N- 2^N이산 코싸인 변환의 경우, 상기 선택 수단에 의해 선택된 상기 2^N개의 화소 데이터 각각을 적들을 구하기 위해, 상기 고정 계수들 Pk 중에서 대응하는 고정 계수들 각각에 의해 승산하고, 상기 승산 수단은 상기 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 식 (13) 및 식 (14) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 대응하는 고정 계수들 각각에 기초하여 선택된 화소 데이터의 상기 제1 세트 및 제2 세트를, 각각 상기 식 (13) 및 식 (14) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수에 의해 각각 승산하고,

상기 연산 수단은 상기 2^N- 2^N이산 코싸인 변환의 경우, 상기 승산 처리 단계에 의해 구해지고 상기 2^N- 2^N이산 코싸인 변환에 따라 결정되는 적들 사이에서 상기 가산 연산들 및/또는 감산 연산들을 실행하고, 상기 가산 및/또는 감산 수단은 상기 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 상기 승산 처리 단계에 의해 구해지고 상기 2 - 2^N-1- 2^N이산 코싸인 변환 규칙에 따라 결정되는 적들 사이에서 상기 가산 연산들 및/또는 감산 연산들을 실행하고,

인, 영상 신호 압축 장치.
제 16 항에 있어서,

상기 2^N- 2^N이산 코싸인 변환에서 선택될 상기 화소 데이터는 상기 식 (13) 및 식 (14) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수들 각각에 의해 승산될 2^Nx 2^N개의 화소 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 상기 2^N개의 화소 데이터로 구성된 상기 화소 데이터의 상기 제1 세트와 상기 식 (13) 및 식 (14) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 고정 계수들 각각에 의해 승산될 상기 2^N개의 화소 데이터로 구성된 상기 제 2 세트의 화소 데이터를 포함하는, 영상 신호 압축 장치.
제 16 항에 있어서,

상기 선택 수단은 상기 화소 데이터로서, 소정의 쌍의 화소들을 구성하는 화소 데이터 사이의 합 및 차를 선택하는, 영상 신호 압축 장치.
제 18 항에 있어서,

상기 선택 수단은 상기 소정의 쌍의 화소 데이터를 구성하는 상기 화소 데이터로서, 상기 2 - 2^N-1- 2^N이산 코싸인 변환의 경우, 하나는 낮은 번호의 데이터이고 다른 하나는 그 다음으로 낮은 번호의 데이터인, 상기 화소 데이터 fj에 포함된 "j" 데이터를 갖는 2^N개의 화소 데이터를 선택하는, 영상 신호 압축 장치.
제 18 항에 있어서,

상기 선택 수단은 상기 소정의 쌍의 화소 데이터를 구성하는 상기 화소 데이터로서, 상기 2^N- 2^N이산 코싸인 변환의 경우, 상기 2^N개의 화소 데이터 fj 중 처음 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 화소 데이터를 포함하는 상기 제1 변환 데이터 세트로부터 선택된 한개의 데이터로 구성된 화소 데이터와, 2^N개의 화소 데이터 fj 중 나머지 절반을 구성하는 "j" 데이터를 포함하고 2^N-1개의 화소 데이터를 포함하는 상기 제2 화소 데이터 세트로부터 선택된 한개의 데이터로 구성된 화소 데이터를 선택하는, 영상 신호 압축 장치.
영상 신호들을 압축해제하는 장치에 있어서,

식 (15) 및 식 (16)에 주어지고 이산 코싸인 변환 규칙에 따라 결정되는 각각의 고정 계수들 Pk에 대해, 이산 코싸인 변환 방법에 의해 변환된 이후 전송된 변환 계수 데이터를 형성하는 2^Nx 2^N(N은 자연수)개의 변환 계수 데이터의 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터 Fj (0 ≤ j ≤ 2^N- 1)를 선택하는 수단,

적들을 구하기 위해, 선택된 상기 변환 계수 데이터 각각을 대응하는 상기 고정 계수들 Pk 각각으로 승산하는 수단,

상기 승산 수단에 의해 구해지고 상기 이산 코싸인 변환 규칙에 따라 결정되는 적들 사이의 가산 연산들 및/또는 감산 연산들을 실행하는 연산 수단, 및

2^Nx 2^N변환 계수 데이터의 상기 블록을 구성하는 각 라인 또는 각 스트링에 대해 상기 가산 연산들 및/또는 감산 연산들에 의해 구해진 값을 화소 데이터 fj로서 출력하는 수단을 구비하고;

상기 선택 수단은 2^N- 2^N역 이산 코싸인 변환의 경우, 소정의 순서에 따라 상기 2^N- 2^N역 이산 코싸인 변환 규칙에 의해 결정된 상기 고정 계수들 Pk 각각에 대해 2^Nx 2^N개의 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로부터 2^N개의 변환 계수 데이터를 선택하고, 상기 선택 수단은 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우, 2^Nx 2^N개의 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 2^N개의 변환 계수 데이터로 각각 구성되는 제1 세트 및 제2 세트의 변환 계수 데이터를, 소정의 순서에 따라 상기 식 (15) 및 식 (16) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 각각의 고정 계수에 대해 선택되고,

상기 승산 수단은 상기 2^N- 2^N역 이산 코싸인 변환의 경우, 적들을 구하기 위해, 상기 선택 처리 단계에서 선택된 2^N개의 화소 데이터 각각을, 상기 고정 계수들 Pk 중에서 대응하는 고정 계수 각각에 의해 승산하고, 상기 승산 수단은 상기 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우, 적들을 구하기 위해 상기 식 (15) 및 식 (16) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 대응하는 고정 계수들 각각에 기초하여 선택된 변환 계수 데이터의 상기 제1 세트 및 제2 세트를 각각 상기 식 (15) 및 식 (16) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수들 각각에 의해 승산하고,

상기 연산 수단은 상기 2^N- 2^N역 이산 코싸인 변환의 경우, 상기 승산 수단에 의해 구해지고 상기 2^N- 2^N이산 코싸인 변환에 따라 결정되는 적들 사이에서 상기 가산 연산들 및/또는 감산 연산들을 실행하고, 상기 연산 수단은 상기 2 - 2^N-1- 2^N역 이산 코싸인 변환의 경우, 상기 승산 처리 단계에 의해 구해지고 상기 2 - 2^N-1- 2^N이산 코싸인 변환에 따라 결정되는 적들 사이에서 상기 가산 연산들 및/또는 감산 연산들을 실행하고,

인, 영상 신호 압축해제 장치.
제 21 항에 있어서,

상기 선택 수단은 상기 2^N- 2^N역 이산 코싸인 변환에서, 상기 변환 계수 데이터로서, 상기 식 (15) 및 식 (16) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 상기 고정 계수들 각각에 의해 승산될 2^Nx 2^N개의 변환 계수 데이터의 상기 블록을 구성하는 한개의 라인 또는 한개의 스트링에 포함된 상기 2^N개의 변환 계수 데이터로 구성된 변환 계수 데이터의 상기 제1 세트와 상기 식 (15) 및 식 (16) 에서 홀수 위치들에 있는 k를 갖는 상기 고정 계수들 Pk 중에서 고정 계수들 각각에 의해 승산될 상기 2^N개의 변환 계수 데이터로 구성된 변환 계수 데이터의 상기 제2 세트를 포함하는, 영상 신호 압축해제 장치.