JP3652380B2 - 離散コサイン変換装置及び逆離散コサイン変換装置 - Google Patents

離散コサイン変換装置及び逆離散コサイン変換装置 Download PDF

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Description

【0001】
【産業上の利用分野】
本発明は、画像処理における符号化装置等に広く用いられ、入力データに対して直交変換の一種である離散コサイン変換(以下、DCTという)または逆離散コサイン変換(以下、IDCTという)を実施する装置に関するものである。
【0002】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献1;特開平4−313157号公報
文献2;“テレビジョン画像情報工学データブック”オーム社、p.22,96
文献3;テレビジョン学会誌、47[2](1993)、大藤健著、“DSP の技術動向”p.168-175
DCT及びIDCTは、画像処理、特に符号化の分野で広く用いられている。例えば、通常の画像処理において、画像が局所的な2次元の画素マトリックスを有するブロックに分割され、該ブロックごとに画像処理が実行される。DCT及びIDCTについても、同様に、分割された2次元ブロックに対して実施される。即ち、大きさL(L×L画素)のブロックに対して次の(1)式のDCTと(2)式のIDCTが実行される。
【0003】
【数1】
Figure 0003652380
以降、大きさLを8としてDCT及びIDCT処理について説明する。大きさLが8のとき、(1)式は(3)式となり、(3)式は、(4)および(5)式と分けることができる。
【0004】
【数2】
Figure 0003652380
即ち、(4)式の後(5)式を実施することによりDCT演算を行うことができる。(4)式を1次DCT、(5)式を2次DCTと称する。
一方、IDCTは、(2)式から、(6)及び(7)式となり、(6)式の後(7)式を実施することによりIDCT演算を行うことができる。(6)式を1次IDCT、(7)式を2次IDCTと称する。
【0005】
【数3】
Figure 0003652380
従来のDCT及びIDCTの変換装置としては、文献1開示された方法があり、(4)〜(7)式の乗算回数を1/2にしてDCT処理前段に前処理、IDCT後段に後処理を行う方法が示されている。この場合は、DCT及びIDCTのための専用回路を構成している。一方、専用回路でなく汎用性を有する回路で実現しようとした場合、文献3に示されているように、DSP(Digital Signal Processor)に用いられている積和演算回路を並列に動作させる方法が考えられる。
【0006】
図2は、従来例のDCT及びIDCT装置の構成ブロック図であり、並列の複数の積和演算回路を有し、汎用性を有した回路で入力データに対してDCT及びIDCT演算を実施する。
図2の装置は、8×8画素の2次元マトリックスで構成されたブロックに対し、DCTまたはIDCT演算を実施する8個の並列の演算部A0 〜A7 で構成され、1個の8×8画素のブロックの8成分に対して演算を同時に実施する装置である。各演算部A0 〜A7 、各成分毎のブロック内の画素データが予め格納されている8個の入力メモリ10〜17と、各入力メモリ10〜17の出力側にそれぞれ接続されて入力を切り替える8個の入力セレクタ20〜27と、内蔵した乗算器及び加算器を用いて各入力セレクタ20〜27で選択されたデータに対してそれぞれ積和演算をする8個の積和演算回路30〜37と、積和演算回路30〜37の演算結果をそれぞれ格納する8個の入出力メモリ40〜47とを、備えている。各入出力メモリ40〜47の出力データは、入力セレクタ20〜27にそれぞれ入力され、各入力セレクタ20〜27は、その入出力メモリ40〜47の出力データと入力メモリ10〜17からのデータをそれぞれ選択する。また、各積和演算回路30〜37には、図示しない内蔵乗算器の一方の入力となる係数を格納するメモリを有している。
【0007】
次に、図2の変換装置の動作を説明する。
各入力メモリ10〜17の出力データを、入力セレクタ20〜27を介して積和演算回路30〜37へそれぞれ入力するモードとすることにより、(4)式が実行される。8×8画素ブロック分の1次DCTが終了の後、各入出力メモリ40〜47からの出力データを、入力セレクタ20〜27を介して積和演算回路30〜37へそれぞれ入力するモードとすることにより、(5)式が実行される。以上の動作を経ることにより、8個の8×8画素ブロックのデータが、同時にDCT処理される。
IDCTにおいては、8×8画素のDCTデータを予め各入出力メモリ40〜47に格納した後、(6)及び(7)式が実行される。
汎用的な変換装置を用いる利点は、その変換装置を他の画像処理演算、例えばフィルタ処理等に使用することができる点にある。即ち、変換装置を複数動作させることにより、画像処理装置としての総合性能を向上することができる点が利点であった。
【0008】
【発明が解決しようとする課題】
しかしながら、従来のDCTまたはIDCTの変換装置おいては、次のような課題があった。
図2のように、演算部A0 〜A7 を並列した変換装置では、全ての演算部 0 〜A 7 にデータを供給していない場合、演算部 0 〜A 7 の積和演算回路30〜37の動作効率が低下し、無駄が発生する。
文献2は、画像符号化等で扱うカラー画像のフォーマットが2種類あることを示している。画像の輝度成分においては、画像が16×16画素のマクロブロックと呼ばれる単位に分割され、その画像処理はマクロブロック単位に実施される。マクロブロック単位中には、8×8画素のブロックが4個存在し、輝度成分に対しては、図2中の演算部が4個使用される。その4個の演算部で使用される輝度成分をそれぞれ成分Y0 ,Y1 ,Y2 ,Y3 と称する。
一方、画像の色成分は2種類の色差成分Cb,Crで構成されている。色差成分Cb,Crの両成分とも水平方向画素数は、輝度成分の1/2である。しかし、色差成分Cb,Crの両成分の垂直方向の画素数は、輝度成分と等しい場合と輝度成分の1/2である場合の2通りある。前者の場合を4;2;2フォーマット、後者の場合4;2;0フォーマットという。即ち、画像処理において、4;2;2フォーマットは、Y0 ,Y1 ,Y2 ,Y3 ,Cb0 ,Cr0 ,Cb1 ,Cr1 の8ブロックのデータ処理、4;2;0フォーマットでは、Y0 ,Y1 ,Y2 ,Y3 ,Cb,Crの6ブロックのデータ処理で構成される。
【0009】
図2の従来例では、演算回路30〜37が8個使用されているので、4;2;2フォーマットの処理を実施するには、都合がよい。しかしながら、4;2;0フォーマットの場合には、図2の従来例の変換装置は、2ブロック分の演算回路が動作しないことになる。このことは、変換装置の動作効率が低下したことを示している。動作効率の低下を避けるために、複数のマクロブロック分のデータを同時に処理しようとすると、DCTまたはIDCT以外の処理と同期をとる制御が複雑になるという問題があった。
演算部を6個とすると4;2;0フォーマットの画像には適するが、4;2;2フォーマットの画像には、適さなかった。また、文献1に開示されている回路構成によれば、マクロブロック内に存在するブロック数に関わらずDCTまたはIDCTの演算が行われるが、専用回路であるため他の演算回路を必要とし、画像処理装置全体のハード量が増加していた。
本発明は前記従来技術が持っていた課題として、汎用的な回路構成でDCTまたはIDCT回路を構成すると演算回路に無駄が生じる点について解決をしたDCT及びIDCT装置を提供するものである。
【0010】
【課題を解決するための手段】
第1の発明は、前記課題を解決するために、乗算器及び加算器を有し、入力データと設定された係数との積を求めかつその積に該入力データに対応したデータを加算して積和演算を実施するN(Nは正の整数)個の演算回路を備え、2次元のマトリックスで構成されたN以下の任意個数の2次元ブロックデータに対してDCTを行うDCT装置において、次のような手段を講じている。
即ち、第1の発明のDCT装置は、前記各2次元ブロックデータ中の所定ラインのデータまたは帰還されたデータを選択して前記各演算回路へそれぞれ伝達する複数の入力セレクタと、前記各演算回路の演算結果のデータを格納すると共に該格納データを前記入力セレクタにそれぞれ帰還する複数の入出力メモリとを設けている。そして、前記DCT過程中の1次DCT処理時には、前記各演算回路を並列接続し、該演算回路の演算結果を前記各入出力メモリに格納し、前記DCT過程中の2次DCT処理時には、前記各演算回路を縦続接続し、前記各入出力メモリに格納された該演算回路の演算結果と前段の演算回路の演算結果を選択して前記積と加算し、該加算結果順次次段の演算回路へ送、最終段の演算回路から前記2次元ブロックデータに対応したDCT結果を出力する構成にしている
【0011】
の発明は、乗算器及び加算器を有し、入力データと設定された係数との積を求めかつその積に該入力データに対応したデータを加算して積和演算を実施するN(Nは正の整数)個の演算回路を備え、2次元のマトリックスで構成されたN以下の任意個数の2次元ブロックデータに対してIDCTを行うIDCT装置において、次のような手段を講じている。
即ち、第2の発明のIDCT装置は、前記各2次元ブロックデータ中の所定ラインのデータまたは帰還されたデータを選択して前記各演算回路へそれぞれ伝達する複数の入力セレクタと、前記各演算回路の演算結果のデータを格納すると共に該格納データを前記入力セレクタにそれぞれ帰還する複数の入出力メモリとを設けている。そして、前記IDCT過程中の1次IDCT処理時には、前記各演算回路を並列接続し、該演算回路の演算結果を前記各入出力メモリに格納し、前記IDCT過程中の2次IDCT処理時には、前記各演算回路を縦続接続し、前記各入出力メモリに格納された該演算回路の演算結果と前段の演算回路の演算結果を選択して前記積と加算し、該加算結果順次次段の演算回路へ送、最終段の演算回路から前記IDCT結果を出力する構成にしている
【0012】
【作用】
第1の発明によれば、以上のようにDCT装置を構成したので1次DCTのとき、入力セレクタは、各2次元ブロックデータ中の所定ラインのデータを選択し、該所定ラインのデータが、各演算回路へそれぞれ伝達される。各演算回路は、所定の係数とその伝達されたデータに対して積和演算をそれぞれ実施する。積和演算の結果が、1次DCTの演算結果として入出力メモリに格納される。2次DCTのとき、各演算回路が縦続接続され、各演算回路は、1つのパイプラインとして動作する。2次DCTのとき、各入力セレクタは、1次DCTの演算結果を格納した入出力メモリの出力を順次選択して各演算回路へそれぞれ伝達する。各演算回路は、伝達されたデータに対して設定された係数を乗算し、さらに前段の演算回路の演算結果と加算する。即ち、積和演算の結果が順次次段の演算回路に送られ、最終段の演算回路の演算結果が、求めるDCTの演算結果となる。
第2の発明によれば1次IDCTのとき、入力セレクタは、各2次元ブロックデータ中の所定ラインのデータを選択し、該所定ラインのデータが、各演算回路へそれぞれ伝達される。各演算回路は、所定の係数とその伝達されたデータに対して積和演算をそれぞれ実施する。積和演算の結果が、1次IDCTの演算結果として入出力メモリに格納される。2次IDCTのとき、各演算回路が縦続接続され、各演算回路は、1つのパイプラインとして動作する。2次IDCTのとき、各入力セレクタは、1次IDCTの演算結果を格納した入出力メモリの出力を順次選択して各演算回路へそれぞれ伝達する。各演算回路は、伝達されたデータに対して設定された係数を乗算し、さらに前段の演算回路の演算結果と加算する。即ち、積和演算の結果が順次次段の演算回路に送られ、最終段の演算回路の演算結果が、求めるIDCTの演算結果となる。従って、前記課題を解決できるのである。
【0013】
【実施例】
図1は、本発明の実施例のDCT及びIDCT装置を示す構成ブロック図である。
このDCT及びIDCT装置は、画像における分割された局所的な2次元の8×8画素マトリックスのブロックに対し、DCTまたはIDCT演算を実施する画像処理用の装置である。図1のDCT及びIDCT装置は、積和演算を行う8個の演算回路50〜57と、各演算回路50〜57の演算結果のデータDoを格納するとともに格納されたデータを帰還データとしてそれぞれ出力する入出力メモリ60〜67と、DCT実行時にマクロブロックの画像データが格納され、IDCT実行時にはマクロブロックの2次元周波数スペクトルデータが格納される8個の入力メモリ70〜77と、各入力メモリ70〜77からのデータまたは入出力メモリ60〜67からの帰還データとをそれぞれ選択して演算回路50〜57へ伝達する入力セレクタ80〜87とを、備えている。
2次DCTまたは2次IDCTの実行中、各演算回路50〜57は縦続接続され、各演算回路50〜56の出力データDoは、次段の演算回路51〜57の入力データD-oとされる。最終段の演算回路57の出力データDoがDCTまたはIDCTの結果として出力される。
【0014】
図3は、図1中の各演算回路を示す構成ブロック図である。
図3に示された各演算回路50〜57は、(4)〜(7)式で使用する定数が格納された定数RAM501 と、その定数RAM501 に格納されたデータと各入力セレクタ80〜87から伝達された入力データDinとの積を求める乗算器502 と、乗算器502 の出力データが2入力の内の一方に入力される加算器503 をそれぞれ有している。また、各演算回路50〜57は、加算器503 の演算結果を保持すると共に出力データDoを出力するレジスタ504 と、レジスタ504 にから帰還されたデータDrと前段の演算回路からの入力データD-oを選択して加算器503 の他方の入力端子に入力するセレクタ505 をそれぞれ有している。
図4は、DCT演算における入力メモリと入出力メモリの格納データを示す図である。図4中の(A)には、入力メモリ70〜77の構成が示され、(B)には、1次DCT終了時の入出力メモリ60〜67の構成が示されている。4;2;0フォーマットのDCT演算において入力メモリ70〜77は、2次元ブロック中の所定ラインの画像成分Y0 ,Y1 ,Y2 ,Y3 ,Cb,Crのデータが格納されている。即ち、入力メモリ70は、例えば画素マトリックスのライン画素X(0,0)〜X(7,0)のY0 ,Y1 ,Y2 ,Y3 ,Cb,Cr成分を格納し、入力メモリ71は、ライン画素X(0,1)〜X(7,1)のY0 ,Y1 ,Y2 ,Y3 ,Cb,Cr成分を格納している。以下同様に、各入力メモリ72〜77はライン毎のY0 ,Y1 ,Y2 ,Y3 ,Cb,Cr成分をそれぞれ格納している。
また、4;2;0フォーマットのDCT演算において各入出力メモリ60〜67には、1次DCTの演算結果のデータがライン毎にそれぞれ格納され、その後該格納データが、2次DCTの入力データDinとして読出される。2次DCT終了後、最終段の入出力メモリ67には、DCTの出力データが格納される。
【0015】
図5は、1次DCTの処理手順を示すタイムチャートであり、図6は、2次DCTの処理手順を示すタイムチャートである。図4〜図6を参照しつつ、図1の装置のDCT動作を説明する。
まず、1次DCT演算のとき、各入力セレクタ80〜87は、入力メモリ70〜77を選択して演算回路50〜57へそれぞれ伝達する。各演算回路50〜57中のセレクタ505 は、該セレクタ505 の所属するレジスタ504 出力データDrを加算器50 3 へ出力し、セレクタ505 、レジスタ504 及び加算器50 3 は、累積加算器を構成する。画像データX(x,y)及び定数C(x,u)の入力順序は図5のようになり、第8サイクルでY0 成分のY(0,0),Y(0,1),…,Y(0,7)が各演算回路50〜57からそれぞれ出力され、以後、
第16サイクルでY0 成分Y(1,0),Y(1,1),…,Y(1,7)
第24サイクルでY0 成分Y(2,0),Y(2,1),…,Y(2,7)
…………………
第64サイクルでY0 成分Y(7,0),Y(7,1),…,Y(7,7)
第72サイクルでY1 成分Y(0,0),Y(0,1),…,Y(0,7)
…………………
第384サイクルでCr成分Y(7,0),Y(7,1),…,Y(7,7)が出力されて1次DCTが終了する。
1次DCTの出力データは、データの出力順に図4の(B)のように入出力メモリ60〜67にそれぞれ格納される。
【0016】
次に2次DCT演算のとき、各入力セレクタ80〜87は、入出力メモリ60〜67を選択して演算回路50〜57へそれぞれ伝達する。各演算回路51〜57中のセレクタ505 は、前段の演算回路の出力データD-oを選択して加算器50 3 へ出力する。即ち、8個の演算回路50〜57全体が8段パイプラインで動作し、2次DCT演算結果が、全て演算回路57から順次出力される。図6の手順で各演算回路50〜57へ入出力メモリ60〜67のデータを入力すると、第8サイクル以降、DCTの結果がF(0,0),F(1,0)…の順で、
第8サイクル〜第71サイクルでY0 成分出力
第72サイクル〜第135サイクルでY1 成分出力
第136サイクル〜第199サイクルでY2 成分出力
第200サイクル〜第263サイクルでY3 成分出力
第264サイクル〜第327サイクルでCb成分出力
第328サイクル〜第391サイクルでCr成分出力
が演算回路57から毎サイクル出力される。
図7は、IDCT演算における入力メモリと入出力メモリの格納データを示す図である。図7中の(A)には、入力メモリ70〜77の構成が示され、(B)には、1次IDCTT終了時の入出力メモリ60〜67の構成が示されている。4;2;0フォーマットのIDCT演算において入力メモリ70〜77は、2次元ブロック中の所定ラインの画像データF(u,v)の成分Y0 ,Y1 ,Y2 ,Y3 ,Cb,Crのデータが格納されている。例えば、入力メモリ70、第0ラインのデータF(0,0)〜F(7,0)が格納され、入力メモリ71は、第1ラインのデータF(0,1)〜F(7,1)が格納されいる。以下同様に、各入力メモリ72〜77には、ライン毎のY0 ,Y1 ,Y2 ,Y3 ,Cb,Cr成分に対応したデータそれぞれ格納される。
【0017】
図8は、1次IDCTの処理手順を示すタイムチャートであり、図9は、2次IDCTの処理手順を示すタイムチャートである。図7〜図9を参照しつつ、図1の装置のIDCT動作を説明する。
1次IDCT演算のとき、各入力セレクタ80〜87は、入力メモリ70〜77を選択して演算回路50〜57へそれぞれ伝達する。各演算回路50〜57中のセレクタ505 は、該セレクタ505 の所属するレジスタ504 出力データDrを加算器50 3 へ選択出力する。データF(u,v)及び定数C(y,v)の入力順序は図8のようになり、第8サイクルでY0 成分のY(0,0),Y(1,0),…,Y(7,0)が各演算回路50〜57からそれぞれ出力され、以後、
第16サイクルでY0 成分Y(0,1),Y(1,1),…,Y(7,1)
第24サイクルでY0 成分Y(0,2),Y(1,2),…,Y(7,2)
…………………
第64サイクルでY0 成分Y(0,7),Y(1,7),…,Y(7,7)
第72サイクルでY1 成分Y(0,0),Y(1,0),…,Y(7,0)
…………………
第384サイクルでCr成分Y(0,7),Y(1,7),…,Y(7,7)が出力されて1次IDCTが終了する。
【0018】
1次IDCTの出力データは、データの出力順に図7の(B)のように入出力メモリ60〜67にそれぞれ格納される。
次に2次IDCT演算のとき、各入力セレクタ80〜87は、入出力メモリ60〜67を選択して演算回路50〜57へそれぞれ伝達する。各演算回路51〜57中のセレクタ505 は、前段の演算回路の出力データD-oを選択して加算器50 3 へ出力する。即ち、8個の演算回路50〜57全体が8段パイプラインで動作し、2次IDCT演算結果が全て演算回路57から順次出力される。図9の手順で各演算回路50〜57へ入出力メモリ60〜67のデータを入力すると、第8サイクル以降、IDCTの結果がX(0,0),X(1,0)…の順で、
第8サイクル〜第71サイクルでY0 成分出力
第72サイクル〜第135サイクルでY1 成分出力
第136サイクル〜第199サイクルでY2 成分出力
第200サイクル〜第263サイクルでY3 成分出力
第264サイクル〜第327サイクルでCb成分出力
第328サイクル〜第391サイクルでCr成分出力
が演算回路57から毎サイクル出力される。
【0019】
以上のように、本実施例では、各演算回路50〜57への入力データを画素ライン単位とすることにより、4;2;0フォーマットの画像処理時に演算回路の動作効率の低下を招くこと無くDCTまたはIDCTを行うことができる。また、4;2;2フォーマットの画像処理に対しても全く同じ方法で処理することが可能であり、1ブロックから8ブロックまでのいずれの大きさのデータに対しても同一の処理でDCTまたはIDCTを実行できる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。その変形例としては、例えば入力メモリと入出力メモリを別に設けず、入出力メモリ60〜67に予め入力データを図4の(A)及び図7の(A)のように格納することも可能である。また、(1)及び(2)式で2次元ブロックの大きさLを8としたが、他の値の場合も、入力メモリと入出力メモリの大きさを変えることで対応が可能となる。
【0020】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、各演算回路への入力データを2次元ブロックデータ中の所定ラインとし、さらに、各演算回路1次DCTの演算時に並列状態で使用し、2次DCT演算時に縦続接続の状態で使用する構成である。そのため、2次元ブロックの数が少ないデータのDCTに対しても、各演算回路がすべて有効に動作し、無駄を省くことができる。また、このDCT装置は、汎用性を有しており、例えば、フィルタ等としても用いることが可能であり、画像処理における装置構成の複雑化を防止することができる。
第2の発明によれば、各演算回路への入力データを2次元ブロックデータ中の所定ラインとし、さらに、各演算回路1次IDCTの演算時に並列状態で使用し、2次IDCT演算時に縦続接続の状態で使用する構成である。そのため、2次元ブロックの数が少ないデータのIDCTに対しても、各演算回路がすべて有効に動作し、無駄を省くことができる。また、このIDCT装置は、汎用性を有しており、例えば、フィルタ等としても用いることが可能であり、画像処理における装置構成の複雑化を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施例のDCT及びIDCT装置を示す構成ブロック図である。
【図2】従来例のDCT及びIDCT装置を示す構成ブロック図である。
【図3】図1中の演算回路を示す構成ブロック図である。
【図4】DCT演算における入力メモリと入出力メモリの格納データを示す図である。
【図5】1次DCTの処理手順を示すタイムチャートである。
【図6】2次DCTの処理手順を示すタイムチャートである。
【図7】IDCT演算における入力メモリと入出力メモリの格納データを示す図である。
【図8】1次IDCTの処理手順を示すタイムチャートである。
【図9】2次IDCTの処理手順を示すタイムチャートである。
【符号の説明】
20〜27,80〜87 入力セレクタ
30〜37,50〜57 演算回路
40〜47,60〜67 入出力メモリ

Claims (2)

  1. 乗算器及び加算器を有し、入力データと設定された係数との積を求めかつその積に該入力データに対応したデータを加算して積和演算を実施するN(Nは正の整数)個の演算回路を備え、2次元のマトリックスで構成されたN以下の任意個数の2次元ブロックデータに対して離散コサイン変換を行う離散コサイン変換装置において、
    前記各2次元ブロックデータ中の所定ラインのデータまたは帰還されたデータを選択して前記各演算回路へそれぞれ伝達する複数の入力セレクタと、前記各演算回路の演算結果のデータを格納すると共に該格納データを前記入力セレクタにそれぞれ帰還する複数の入出力メモリとを設け、
    前記離散コサイン変換過程中の1次離散コサイン変換処理時には、前記各演算回路を並列接続し、該演算回路の演算結果を前記各入出力メモリに格納し、
    前記離散コサイン変換過程中の2次離散コサイン変換処理時には、前記各演算回路を縦続接続し、前記各入出力メモリに格納された該演算回路の演算結果と前段の演算回路の演算結果を選択して前記積と加算し、該加算結果順次次段の演算回路へ送、最終段の演算回路から前記2次元ブロックデータに対応した離散コサイン変換結果を出力する構成にしたことを特徴とする離散コサイン変換装置。
  2. 乗算器及び加算器を有し、入力データと設定された係数との積を求めかつその積に該入力データに対応したデータを加算して積和演算を実施するN(Nは正の整数)個の演算回路を備え、2次元のマトリックスで構成されたN以下の任意個数の2次元ブロックデータに対して逆離散コサイン変換を行う逆離散コサイン変換装置において、 前記各2次元ブロックデータ中の所定ラインのデータまたは帰還されたデータを選択して前記各演算回路へそれぞれ伝達する複数の入力セレクタと、前記各演算回路の演算結果のデータを格納すると共に該格納データを前記入力セレクタにそれぞれ帰還する複数の入出力メモリとを設け、
    前記逆離散コサイン変換過程中の1次逆離散コサイン変換処理時には、前記各演算回路を並列接続し、該演算回路の演算結果を前記各入出力メモリに格納し、
    前記逆離散コサイン変換過程中の2次逆離散コサイン変換処理時には、前記各演算回路を縦続接続し、前記各入出力メモリに格納された該演算回路の演算結果と前段の演算回路の演算結果を選択して前記積と加算し、該加算結果順次次段の演算回路へ送、最終段の演算回路から前記逆離散コサイン変換結果を出力する構成にしたことを特徴とする逆離散コサイン変換装置。
JP23308293A 1993-09-20 1993-09-20 離散コサイン変換装置及び逆離散コサイン変換装置 Expired - Lifetime JP3652380B2 (ja)

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