JPH0784999A - 離散コサイン変換装置及び逆離散コサイン変換装置 - Google Patents
離散コサイン変換装置及び逆離散コサイン変換装置Info
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- JPH0784999A JPH0784999A JP23308293A JP23308293A JPH0784999A JP H0784999 A JPH0784999 A JP H0784999A JP 23308293 A JP23308293 A JP 23308293A JP 23308293 A JP23308293 A JP 23308293A JP H0784999 A JPH0784999 A JP H0784999A
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Abstract
(57)【要約】
【目的】 ２次元ブロック数に関わらず、内蔵する演算
回路を効率よく使用し、ＤＣＴまたはＩＤＣＴ演算を汎
用的な演算装置で実施する。 【構成】 １次ＤＣＴ演算時に、各入力セレクタ８０〜
８７は入力データを選択して演算回路５０〜５７へそれ
ぞれ伝達する。演算回路５０〜５７は設定された係数を
用いて入力データに対する積和演算を実施し、その積和
演算結果が入出力メモリ６０〜６７に格納される。２次
ＤＣＴ演算時には、各入力セレクタは、１次ＤＣＴの演
算結果を格納した入出力メモリの出力を選択して各演算
回路へそれぞれ伝達する。また、演算回路５０〜５７は
縦続接続され、各演算回路５０〜５７は前記入出力メモ
リの出力に対して設定された係数を乗算し、さらに前段
の演算回路の演算結果を加算する。そして、最終段の演
算回路５７から求めるＤＣＴの演算結果が出力される。
回路を効率よく使用し、ＤＣＴまたはＩＤＣＴ演算を汎
用的な演算装置で実施する。 【構成】 １次ＤＣＴ演算時に、各入力セレクタ８０〜
８７は入力データを選択して演算回路５０〜５７へそれ
ぞれ伝達する。演算回路５０〜５７は設定された係数を
用いて入力データに対する積和演算を実施し、その積和
演算結果が入出力メモリ６０〜６７に格納される。２次
ＤＣＴ演算時には、各入力セレクタは、１次ＤＣＴの演
算結果を格納した入出力メモリの出力を選択して各演算
回路へそれぞれ伝達する。また、演算回路５０〜５７は
縦続接続され、各演算回路５０〜５７は前記入出力メモ
リの出力に対して設定された係数を乗算し、さらに前段
の演算回路の演算結果を加算する。そして、最終段の演
算回路５７から求めるＤＣＴの演算結果が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理における符号
化装置等に広く用いられ、入力データに対して直交変換
の一種である離散的コサイン変換（以下、ＤＣＴとい
う）または逆離散的コサイン変換（以下、ＩＤＣＴとい
う）を実施する装置に関するものである。
化装置等に広く用いられ、入力データに対して直交変換
の一種である離散的コサイン変換（以下、ＤＣＴとい
う）または逆離散的コサイン変換（以下、ＩＤＣＴとい
う）を実施する装置に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；特開平４−３１３１５７号公報 文献２；“テレビジョン画像情報工学データブック”オ
ーム社、p.22,96 文献３；テレビジョン学会誌、４７［２］（1993）、大
藤健著、“ＤＳＰの技術動向”p.168-175 ＤＣＴ及びＩＤＣＴは、画像処理、特に符号化の分野で
広く用いられている。例えば、通常の画像処理におい
て、画像が局所的な２次元の画素マトリックスを有する
ブロックに分割され、該ブロックごとに画像処理が実行
される。ＤＣＴ及びＩＤＣＴについても、同様に、分割
された２次元ブロックに対して実施される。即ち、大き
さをＬ（Ｌ×Ｌ画素）のブロックにに対して次の（１）
式のＤＣＴと（２）式のＩＤＣＴが実行される。
例えば、次のような文献に記載されるものがあった。 文献１；特開平４−３１３１５７号公報 文献２；“テレビジョン画像情報工学データブック”オ
ーム社、p.22,96 文献３；テレビジョン学会誌、４７［２］（1993）、大
藤健著、“ＤＳＰの技術動向”p.168-175 ＤＣＴ及びＩＤＣＴは、画像処理、特に符号化の分野で
広く用いられている。例えば、通常の画像処理におい
て、画像が局所的な２次元の画素マトリックスを有する
ブロックに分割され、該ブロックごとに画像処理が実行
される。ＤＣＴ及びＩＤＣＴについても、同様に、分割
された２次元ブロックに対して実施される。即ち、大き
さをＬ（Ｌ×Ｌ画素）のブロックにに対して次の（１）
式のＤＣＴと（２）式のＩＤＣＴが実行される。
【０００３】
【数１】 以降、大きさＬを８としてＤＣＴ及びＩＤＣＴ処理につ
いて説明する。大きさＬが８のとき、（１）式は（３）
式となり、（３）式は、（４）および（５）式と分ける
ことができる。
いて説明する。大きさＬが８のとき、（１）式は（３）
式となり、（３）式は、（４）および（５）式と分ける
ことができる。
【０００４】
【数２】 即ち、（４）式の後（５）式を実施することによりＤＣ
Ｔ演算を行うことができる。（４）式を１次ＤＣＴ、
（５）式を２次ＤＣＴと称する。一方、ＩＤＣＴは、
（２）式から、（６）及び（７）式となり、（６）式の
後（７）式を実施することによりＩＤＣＴ演算を行うこ
とができる。（６）式を１次ＩＤＣＴ、（７）式を２次
ＩＤＣＴと称する。
Ｔ演算を行うことができる。（４）式を１次ＤＣＴ、
（５）式を２次ＤＣＴと称する。一方、ＩＤＣＴは、
（２）式から、（６）及び（７）式となり、（６）式の
後（７）式を実施することによりＩＤＣＴ演算を行うこ
とができる。（６）式を１次ＩＤＣＴ、（７）式を２次
ＩＤＣＴと称する。
【０００５】
【数３】 従来のＤＣＴ及びＩＤＣＴの変換装置としては、文献１
開示された方法があり、（４）〜（７）式にの乗算回数
を１／２にしてＤＣＴ処理前段に前処理、ＩＤＣＴ後段
に後処理を行う方法が示されている。この場合は、ＤＣ
Ｔ及びＩＤＣＴのための専用回路を構成している。一
方、専用回路でなく汎用性を有する回路で実現しようと
した場合、文献３に示されているように、ＤＳＰ（Digi
tal SignalProcessor）に用いられている積和演算回路
を並列に動作させる方法が考えられる。
開示された方法があり、（４）〜（７）式にの乗算回数
を１／２にしてＤＣＴ処理前段に前処理、ＩＤＣＴ後段
に後処理を行う方法が示されている。この場合は、ＤＣ
Ｔ及びＩＤＣＴのための専用回路を構成している。一
方、専用回路でなく汎用性を有する回路で実現しようと
した場合、文献３に示されているように、ＤＳＰ（Digi
tal SignalProcessor）に用いられている積和演算回路
を並列に動作させる方法が考えられる。
【０００６】図２は、従来例のＤＣＴ及びＩＤＣＴ用装
置の構成ブロック図であり、並列の複数の積和演算回路
を有し、汎用性を有した回路で入力データに対してＤＣ
Ｔ及びＩＤＣＴ演算を実施する。図２の装置は、８×８
画素の２次元マトリックスで構成されたブロックに対
し、ＤＣＴまたはＩＤＣＴ演算を実施する８個の並列の
演算部Ａ0 〜Ａ7 で構成され、１個の８×８画素のブロ
ックの８成分に対して演算を同時に実施する装置であ
る。各演算部Ａ0 〜Ａ7 は、図２の変換装置は、各成分
毎のブロック内の画素データが予め格納されている８個
の入力メモリ１０〜１７と、各入力メモリ１０〜１７の
出力側にそれぞれ接続されて入力を切り替える８個の入
力セレクタ２０〜２７と、内蔵した乗算器及び和算器を
用いて各入力セレクタ２０〜２７で選択されたデータに
対してそれぞれ積和演算をする８個の積和演算回路３０
〜３７と、積和演算回路３０〜３７の演算結果をそれぞ
れ格納する８個の入出力メモリ４０〜４７とを、備えて
いる。各入出力メモリ４０〜４７の出力データは、入力
セレクタ２０〜２７にそれぞれ入力され、各入力セレク
タ２０〜２７は、その入出力メモリ４０〜４７の出力デ
ータと入力メモリ１０〜１７からのデータをそれぞれ選
択する。また、各積和演算回路３０〜３７には、図示し
ない内蔵乗算器の一方の入力となる係数を格納するメモ
リを有している。
置の構成ブロック図であり、並列の複数の積和演算回路
を有し、汎用性を有した回路で入力データに対してＤＣ
Ｔ及びＩＤＣＴ演算を実施する。図２の装置は、８×８
画素の２次元マトリックスで構成されたブロックに対
し、ＤＣＴまたはＩＤＣＴ演算を実施する８個の並列の
演算部Ａ0 〜Ａ7 で構成され、１個の８×８画素のブロ
ックの８成分に対して演算を同時に実施する装置であ
る。各演算部Ａ0 〜Ａ7 は、図２の変換装置は、各成分
毎のブロック内の画素データが予め格納されている８個
の入力メモリ１０〜１７と、各入力メモリ１０〜１７の
出力側にそれぞれ接続されて入力を切り替える８個の入
力セレクタ２０〜２７と、内蔵した乗算器及び和算器を
用いて各入力セレクタ２０〜２７で選択されたデータに
対してそれぞれ積和演算をする８個の積和演算回路３０
〜３７と、積和演算回路３０〜３７の演算結果をそれぞ
れ格納する８個の入出力メモリ４０〜４７とを、備えて
いる。各入出力メモリ４０〜４７の出力データは、入力
セレクタ２０〜２７にそれぞれ入力され、各入力セレク
タ２０〜２７は、その入出力メモリ４０〜４７の出力デ
ータと入力メモリ１０〜１７からのデータをそれぞれ選
択する。また、各積和演算回路３０〜３７には、図示し
ない内蔵乗算器の一方の入力となる係数を格納するメモ
リを有している。
【０００７】次に、図２の変換装置の動作を説明する。
各入力メモリ１０〜１７の出力データを、入力セレクタ
２０〜２７を介して積和演算回路３０〜３７へそれぞれ
入力するモードとすることにより、（４）式が実行され
る。８×８画素ブロック分の１次ＤＣＴが終了の後、各
入出力メモリ４０〜４７からの出力データを、入力セレ
クタ２０〜２７を介して積和演算回路３０〜３７へそれ
ぞれ入力するモードとすることにより、（５）式が実行
される。以上の動作を経ることにより、８個の８×８画
素ブロックのデータが、同時にＤＣＴ処理される。ＩＤ
ＣＴにおいては、８×８画素のＤＣＴデータを予め各入
出力メモリ４０〜４７に格納した後、（６）及び（７）
式が実行される。汎用的な変換装置を用いる利点は、そ
の変換装置を他の画像処理演算、例えばフィルタ処理等
に使用することができる点にある。即ち、変換装置を複
数動作させることにより、画像処理装置としての総合性
能を向上することができる点が利点であった。
各入力メモリ１０〜１７の出力データを、入力セレクタ
２０〜２７を介して積和演算回路３０〜３７へそれぞれ
入力するモードとすることにより、（４）式が実行され
る。８×８画素ブロック分の１次ＤＣＴが終了の後、各
入出力メモリ４０〜４７からの出力データを、入力セレ
クタ２０〜２７を介して積和演算回路３０〜３７へそれ
ぞれ入力するモードとすることにより、（５）式が実行
される。以上の動作を経ることにより、８個の８×８画
素ブロックのデータが、同時にＤＣＴ処理される。ＩＤ
ＣＴにおいては、８×８画素のＤＣＴデータを予め各入
出力メモリ４０〜４７に格納した後、（６）及び（７）
式が実行される。汎用的な変換装置を用いる利点は、そ
の変換装置を他の画像処理演算、例えばフィルタ処理等
に使用することができる点にある。即ち、変換装置を複
数動作させることにより、画像処理装置としての総合性
能を向上することができる点が利点であった。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ＤＣＴまたはＩＤＣＴの変換装置おいては、次のような
課題があった。図２のように、演算部Ａ0 〜Ａ7 を並列
した変換装置では、全ての演算部にデータを供給してい
ない場合、演算部中Ａ0 〜Ａ7 の積和演算回路３０〜３
７の動作効率が低下し、無駄が発生する。文献２は、画
像符号化等で扱うカラー画像のフォーマットが２種類あ
ることを示している。画像の輝度成分においては、画像
が１６×１６画素のマクロブロックと呼ばれる単位に分
割され、その画像処理はマクロブロック単位に実施され
る。マクロブロック単位中には、８×８画素のブロック
が４個存在し、輝度成分に対しては、図２中の演算部が
４個使用される。その４個の演算部で使用される輝度成
分をそれぞれ成分Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 と称する。一
方、画像の色成分は２種類の色差成分Ｃｂ，Ｃｒで構成
されている。色差成分Ｃｂ，Ｃｒの両成分とも水平方向
画素数は、輝度成分の１／２である。しかし、色差成分
Ｃｂ，Ｃｒの両成分の垂直方向の画素数は、輝度成分と
等しい場合と輝度成分の１／２である場合の２通りあ
る。前者の場合を、後者の場合４；２；０フォーマット
という。即ち、画像処理において、４；２；２フォーマ
ットは、Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ0 ，Ｃｒ0 ，Ｃ
ｂ1 ，Ｃｒ1 の８ブロックのデータ処理、４；２；０フ
ォーマットでは、Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ
の６ブロックの処理で構成される。
ＤＣＴまたはＩＤＣＴの変換装置おいては、次のような
課題があった。図２のように、演算部Ａ0 〜Ａ7 を並列
した変換装置では、全ての演算部にデータを供給してい
ない場合、演算部中Ａ0 〜Ａ7 の積和演算回路３０〜３
７の動作効率が低下し、無駄が発生する。文献２は、画
像符号化等で扱うカラー画像のフォーマットが２種類あ
ることを示している。画像の輝度成分においては、画像
が１６×１６画素のマクロブロックと呼ばれる単位に分
割され、その画像処理はマクロブロック単位に実施され
る。マクロブロック単位中には、８×８画素のブロック
が４個存在し、輝度成分に対しては、図２中の演算部が
４個使用される。その４個の演算部で使用される輝度成
分をそれぞれ成分Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 と称する。一
方、画像の色成分は２種類の色差成分Ｃｂ，Ｃｒで構成
されている。色差成分Ｃｂ，Ｃｒの両成分とも水平方向
画素数は、輝度成分の１／２である。しかし、色差成分
Ｃｂ，Ｃｒの両成分の垂直方向の画素数は、輝度成分と
等しい場合と輝度成分の１／２である場合の２通りあ
る。前者の場合を、後者の場合４；２；０フォーマット
という。即ち、画像処理において、４；２；２フォーマ
ットは、Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ0 ，Ｃｒ0 ，Ｃ
ｂ1 ，Ｃｒ1 の８ブロックのデータ処理、４；２；０フ
ォーマットでは、Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ
の６ブロックの処理で構成される。
【０００９】図２の従来例では、演算回路が８個使用さ
れているので、４；２；２フォーマットの処理を実施す
るには、都合がよい。しかしながら、４；２；０フォー
マットの場合には、図２の従来例の変換装置は、２ブロ
ック分の演算回路が動作しないことになる。このこと
は、変換装置の動作効率が低下したことを示している。
動作効率の低下を避けるために、複数のマクロブロック
分のデータを同時に処理しようとすると、ＤＣＴまたは
ＩＤＣＴ以外の処理と同期をとる制御が複雑になるとい
う問題があった。演算部を６個とすると４；２；０フォ
ーマットの画像には適するが、４；２；２フォーマット
の画像には、適さなかった。また、文献１に開示されて
いる回路構成によれば、マクロブロック内に存在するブ
ロック数に関わらずＤＣＴまたはＩＤＣＴの演算が行わ
れるが、専用回路であるため他の演算回路を必要とし、
画像処理装置全体のハード量が増加していた。本発明は
前記従来技術が持っていた課題として、汎用的な回路構
成でＤＣＴまたはＩＤＣＴ回路を構成すると演算回路に
無駄が生じる点について解決をした離散コサイン変換及
び逆コサイン変換装置を提供するものである。
れているので、４；２；２フォーマットの処理を実施す
るには、都合がよい。しかしながら、４；２；０フォー
マットの場合には、図２の従来例の変換装置は、２ブロ
ック分の演算回路が動作しないことになる。このこと
は、変換装置の動作効率が低下したことを示している。
動作効率の低下を避けるために、複数のマクロブロック
分のデータを同時に処理しようとすると、ＤＣＴまたは
ＩＤＣＴ以外の処理と同期をとる制御が複雑になるとい
う問題があった。演算部を６個とすると４；２；０フォ
ーマットの画像には適するが、４；２；２フォーマット
の画像には、適さなかった。また、文献１に開示されて
いる回路構成によれば、マクロブロック内に存在するブ
ロック数に関わらずＤＣＴまたはＩＤＣＴの演算が行わ
れるが、専用回路であるため他の演算回路を必要とし、
画像処理装置全体のハード量が増加していた。本発明は
前記従来技術が持っていた課題として、汎用的な回路構
成でＤＣＴまたはＩＤＣＴ回路を構成すると演算回路に
無駄が生じる点について解決をした離散コサイン変換及
び逆コサイン変換装置を提供するものである。
【００１０】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、乗算器及び加算器を有し、入力デー
タと設定された係数との積を求めかつその積に該入力デ
ータに対応したデータを加算して積和演算を実施するＮ
（Ｎは正の整数）個の演算回路を備え、２次元のマトリ
ックスで構成されたＮ以下の任意個数の２次元ブロック
データに対して離散コサイン変換を行う離散コサイン変
換装置において、次のような手段を講じている。即ち、
第１の発明の離散コサイン変換装置は、前記各２次元ブ
ロックデータ中の所定ラインのデータまたは帰還された
データを選択して前記各演算回路へそれぞれ伝達する複
数の入力セレクタと、前記各演算回路の演算結果のデー
タを格納すると共に該格納データを前記入力セレクタに
それぞれ帰還する複数の入出力メモリとを設けている。
そして、前記各演算回路は前記離散コサイン変換過程中
の設定された期間のみ縦続接続され、該演算回路の演算
結果と前段の演算回路の演算結果を選択し前記積と加算
し、最終段の演算回路は前記２次元ブロックデータに対
応した離散コサイン変換結果を出力する構成としてい
る。
を解決するために、乗算器及び加算器を有し、入力デー
タと設定された係数との積を求めかつその積に該入力デ
ータに対応したデータを加算して積和演算を実施するＮ
（Ｎは正の整数）個の演算回路を備え、２次元のマトリ
ックスで構成されたＮ以下の任意個数の２次元ブロック
データに対して離散コサイン変換を行う離散コサイン変
換装置において、次のような手段を講じている。即ち、
第１の発明の離散コサイン変換装置は、前記各２次元ブ
ロックデータ中の所定ラインのデータまたは帰還された
データを選択して前記各演算回路へそれぞれ伝達する複
数の入力セレクタと、前記各演算回路の演算結果のデー
タを格納すると共に該格納データを前記入力セレクタに
それぞれ帰還する複数の入出力メモリとを設けている。
そして、前記各演算回路は前記離散コサイン変換過程中
の設定された期間のみ縦続接続され、該演算回路の演算
結果と前段の演算回路の演算結果を選択し前記積と加算
し、最終段の演算回路は前記２次元ブロックデータに対
応した離散コサイン変換結果を出力する構成としてい
る。
【００１１】第２の発明は、乗算器及び加算器を有し、
入力データと設定された係数との積を求めかつその積に
該入力データに対応したデータを加算して積和演算を実
施するＮ（Ｎは正の整数）個の演算回路を備え、２次元
のマトリックスで構成されたＮ以下の任意個数の２次元
ブロックデータに対して逆離散コサイン変換を行う逆離
散コサイン変換装置において、次のような手段を講じて
いる。即ち、第２の発明の逆離散コサイン変換装置は、
前記各２次元ブロックデータ中の所定ラインのデータま
たは帰還されたデータを選択して前記各演算回路へそれ
ぞれ伝達する複数の入力セレクタと、前記各演算回路の
演算結果のデータを格納すると共に該格納データを前記
入力セレクタにそれぞれ帰還する複数の入出力メモリと
を設けている。そして、前記各演算回路は前記逆離散コ
サイン変換過程中の設定された期間のみ縦続接続され、
該演算回路の演算結果と前段の演算回路の演算結果を選
択して前記積と加算し、最終段の演算回路は前記離散コ
サイン変換結果を出力する構成としている。
入力データと設定された係数との積を求めかつその積に
該入力データに対応したデータを加算して積和演算を実
施するＮ（Ｎは正の整数）個の演算回路を備え、２次元
のマトリックスで構成されたＮ以下の任意個数の２次元
ブロックデータに対して逆離散コサイン変換を行う逆離
散コサイン変換装置において、次のような手段を講じて
いる。即ち、第２の発明の逆離散コサイン変換装置は、
前記各２次元ブロックデータ中の所定ラインのデータま
たは帰還されたデータを選択して前記各演算回路へそれ
ぞれ伝達する複数の入力セレクタと、前記各演算回路の
演算結果のデータを格納すると共に該格納データを前記
入力セレクタにそれぞれ帰還する複数の入出力メモリと
を設けている。そして、前記各演算回路は前記逆離散コ
サイン変換過程中の設定された期間のみ縦続接続され、
該演算回路の演算結果と前段の演算回路の演算結果を選
択して前記積と加算し、最終段の演算回路は前記離散コ
サイン変換結果を出力する構成としている。
【００１２】
【作用】第１の発明によれば、以上のようにＤＣＴ装置
を構成したので、例えば、１次ＤＣＴのとき、入力セレ
クタは、各２次元ブロックデータ中の所定ラインのデー
タを選択し、該所定ラインのデータが、各演算回路へそ
れぞれ伝達される。各演算回路は、所定の係数とその伝
達されたデータに対して積和演算をそれぞれ実施する。
積和演算の結果が、１次ＤＣＴの演算結果として入出力
メモリに格納される。２次ＤＣＴのとき、各演算回路が
縦続接続され、各演算回路は、１つのパイプラインとし
て動作する。２次ＤＣＴのとき、各入力セレクタは、１
次ＤＣＴの演算結果を格納した入出力メモリの出力を順
次選択して各演算回路へそれぞれ伝達する。各演算回路
は、伝達されたデータに対して設定された係数を乗算
し、さらに前段の演算回路の演算結果とを加算する。即
ち、積和演算の結果が順次次段の演算回路に送られ、最
終段の演算回路の演算結果が、求めるＤＣＴの演算結果
となる。第２の発明によれば、例えば、１次ＩＤＣＴの
とき、入力セレクタは、各２次元ブロックデータ中の所
定ラインのデータを選択し、該所定ラインのデータが、
各演算回路へそれぞれ伝達される。各演算回路は、所定
の係数とその伝達されたデータに対して積和演算をそれ
ぞれ実施する。積和演算の結果が、１次ＩＤＣＴの演算
結果として入出力メモリに格納される。２次ＩＤＣＴの
とき、各演算回路が縦続接続され、各演算回路は、１つ
のパイプラインとして動作する。２次ＩＤＣＴのとき、
各入力セレクタは、１次ＩＤＣＴの演算結果を格納した
入出力メモリの出力を順次選択して各演算回路へそれぞ
れ伝達する。各演算回路は、伝達されたデータに対して
設定された係数を乗算し、さらに前段の演算回路の演算
結果とを加算する。即ち、積和演算の結果が順次次段の
演算回路に送られ、最終段の演算回路の演算結果が、求
めるＩＤＣＴの演算結果となる。従って、前記課題を解
決できるのである。
を構成したので、例えば、１次ＤＣＴのとき、入力セレ
クタは、各２次元ブロックデータ中の所定ラインのデー
タを選択し、該所定ラインのデータが、各演算回路へそ
れぞれ伝達される。各演算回路は、所定の係数とその伝
達されたデータに対して積和演算をそれぞれ実施する。
積和演算の結果が、１次ＤＣＴの演算結果として入出力
メモリに格納される。２次ＤＣＴのとき、各演算回路が
縦続接続され、各演算回路は、１つのパイプラインとし
て動作する。２次ＤＣＴのとき、各入力セレクタは、１
次ＤＣＴの演算結果を格納した入出力メモリの出力を順
次選択して各演算回路へそれぞれ伝達する。各演算回路
は、伝達されたデータに対して設定された係数を乗算
し、さらに前段の演算回路の演算結果とを加算する。即
ち、積和演算の結果が順次次段の演算回路に送られ、最
終段の演算回路の演算結果が、求めるＤＣＴの演算結果
となる。第２の発明によれば、例えば、１次ＩＤＣＴの
とき、入力セレクタは、各２次元ブロックデータ中の所
定ラインのデータを選択し、該所定ラインのデータが、
各演算回路へそれぞれ伝達される。各演算回路は、所定
の係数とその伝達されたデータに対して積和演算をそれ
ぞれ実施する。積和演算の結果が、１次ＩＤＣＴの演算
結果として入出力メモリに格納される。２次ＩＤＣＴの
とき、各演算回路が縦続接続され、各演算回路は、１つ
のパイプラインとして動作する。２次ＩＤＣＴのとき、
各入力セレクタは、１次ＩＤＣＴの演算結果を格納した
入出力メモリの出力を順次選択して各演算回路へそれぞ
れ伝達する。各演算回路は、伝達されたデータに対して
設定された係数を乗算し、さらに前段の演算回路の演算
結果とを加算する。即ち、積和演算の結果が順次次段の
演算回路に送られ、最終段の演算回路の演算結果が、求
めるＩＤＣＴの演算結果となる。従って、前記課題を解
決できるのである。
【００１３】
【実施例】図１は、本発明の実施例のＤＣＴ及びＩＤＣ
Ｔ装置を示す構成ブロック図である。このＤＣＴ及びＩ
ＤＣＴ装置は、画像における分割された局所的な２次元
の８×８画素マトリックスのブロックに対し、ＤＣＴま
たはＩＤＣＴ演算を実施する画像処理用の装置である。
図１のＤＣＴ及びＩＤＣＴ装置は、積和演算を行う８個
の演算回路５０〜５７と、各演算回路５０〜５７の演算
結果のデータＤｏを格納するとともに格納されたデータ
を帰還データとしてそれぞれ出力する入出力メモリ６０
〜６７と、ＤＣＴ実行時にマクロブロックの画像データ
が格納され、ＩＤＣＴ実行時にはマクロブロックの２次
元周波数スペクトルデータが格納される８個の入力メモ
リ７０〜７７と、各入力メモリ７０〜７７からのデータ
または入出力メモリ６０〜６７からの帰還データとをそ
れぞれ選択して演算回路５０〜５７へ伝達する入力セレ
クタ８０〜８７とを、備えている。２次ＤＣＴまたは２
次ＩＤＣＴの実行中、各演算回路５０〜５７は縦続接続
され、各演算回路５０〜５６の出力データＤｏは、次段
の演算回路５１〜５７の入力データＤ-oとされる。最終
段の演算回路５７の出力データＤｏがＤＣＴまたはＩＤ
ＣＴの結果として出力される。
Ｔ装置を示す構成ブロック図である。このＤＣＴ及びＩ
ＤＣＴ装置は、画像における分割された局所的な２次元
の８×８画素マトリックスのブロックに対し、ＤＣＴま
たはＩＤＣＴ演算を実施する画像処理用の装置である。
図１のＤＣＴ及びＩＤＣＴ装置は、積和演算を行う８個
の演算回路５０〜５７と、各演算回路５０〜５７の演算
結果のデータＤｏを格納するとともに格納されたデータ
を帰還データとしてそれぞれ出力する入出力メモリ６０
〜６７と、ＤＣＴ実行時にマクロブロックの画像データ
が格納され、ＩＤＣＴ実行時にはマクロブロックの２次
元周波数スペクトルデータが格納される８個の入力メモ
リ７０〜７７と、各入力メモリ７０〜７７からのデータ
または入出力メモリ６０〜６７からの帰還データとをそ
れぞれ選択して演算回路５０〜５７へ伝達する入力セレ
クタ８０〜８７とを、備えている。２次ＤＣＴまたは２
次ＩＤＣＴの実行中、各演算回路５０〜５７は縦続接続
され、各演算回路５０〜５６の出力データＤｏは、次段
の演算回路５１〜５７の入力データＤ-oとされる。最終
段の演算回路５７の出力データＤｏがＤＣＴまたはＩＤ
ＣＴの結果として出力される。
【００１４】図３は、図１中の各演算回路を示す構成ブ
ロック図である。図３に示された各演算回路５０〜５７
は、（４）〜（７）式で使用する定数が格納された定数
ＲＡＭ５０1 と、その定数ＲＡＭ５０1 に格納されたデ
ータと各入力セレクタから伝達された入力データＤｉｎ
との積を求める乗算器５０2 と、乗算器５０2 の出力デ
ータが２入力の内の一方に入力される加算器５０3 をそ
れぞれ有している。また、各演算回路５０〜５７は、加
算器５０3 の演算結果を保持するすると共に出力データ
Ｄｏを出力するレジスタ５０4 と、レジスタ５０4にか
ら帰還されたデータＤｒと前段の演算回路からの入力デ
ータＤ-oを選択して加算器５０3 の他方の入力端子に入
力するにセレクタ５０5 をそれぞれ有している。図４
は、ＤＣＴ演算における入力メモリと入出力メモリの格
納データを示す図である。図４中の（Ａ）には、入力メ
モリ７０〜７７の構成が示され、（Ｂ）には、一次ＤＣ
Ｔ終了時の入出力メモリ６０〜６７の構成が示されてい
る。４；２；０フォーマットのＤＣＴ演算において入力
メモリ７０〜７７は、２次元ブロック中の所定ラインの
画像成分Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒのデータ
が格納されている。即ち、入力メモリ７０は、例えば画
素マトリックスのライン画素Ｘ（０，０）〜Ｘ（７，
０）のＹ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分を格納
し、入力メモリ７１は、ライン画素Ｘ（０，１）〜Ｘ
（７，１）のＹ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分
を格納している。以下同様に、各入力メモリ７２〜７７
はライン毎のＹ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分
をそれぞれ格納している。また、４；２；０フォーマッ
トのＤＣＴ演算において各入出力メモリ６０〜６７に
は、１次ＤＣＴの演算結果のデータがライン毎にそれぞ
れ格納され、その後該格納データが、２次ＤＣＴの入力
データＤｉｎとして読出される。２次ＤＣＴ終了後、最
終段の入出力メモリ６７には、ＤＣＴの出力データが格
納される。
ロック図である。図３に示された各演算回路５０〜５７
は、（４）〜（７）式で使用する定数が格納された定数
ＲＡＭ５０1 と、その定数ＲＡＭ５０1 に格納されたデ
ータと各入力セレクタから伝達された入力データＤｉｎ
との積を求める乗算器５０2 と、乗算器５０2 の出力デ
ータが２入力の内の一方に入力される加算器５０3 をそ
れぞれ有している。また、各演算回路５０〜５７は、加
算器５０3 の演算結果を保持するすると共に出力データ
Ｄｏを出力するレジスタ５０4 と、レジスタ５０4にか
ら帰還されたデータＤｒと前段の演算回路からの入力デ
ータＤ-oを選択して加算器５０3 の他方の入力端子に入
力するにセレクタ５０5 をそれぞれ有している。図４
は、ＤＣＴ演算における入力メモリと入出力メモリの格
納データを示す図である。図４中の（Ａ）には、入力メ
モリ７０〜７７の構成が示され、（Ｂ）には、一次ＤＣ
Ｔ終了時の入出力メモリ６０〜６７の構成が示されてい
る。４；２；０フォーマットのＤＣＴ演算において入力
メモリ７０〜７７は、２次元ブロック中の所定ラインの
画像成分Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒのデータ
が格納されている。即ち、入力メモリ７０は、例えば画
素マトリックスのライン画素Ｘ（０，０）〜Ｘ（７，
０）のＹ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分を格納
し、入力メモリ７１は、ライン画素Ｘ（０，１）〜Ｘ
（７，１）のＹ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分
を格納している。以下同様に、各入力メモリ７２〜７７
はライン毎のＹ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分
をそれぞれ格納している。また、４；２；０フォーマッ
トのＤＣＴ演算において各入出力メモリ６０〜６７に
は、１次ＤＣＴの演算結果のデータがライン毎にそれぞ
れ格納され、その後該格納データが、２次ＤＣＴの入力
データＤｉｎとして読出される。２次ＤＣＴ終了後、最
終段の入出力メモリ６７には、ＤＣＴの出力データが格
納される。
【００１５】図５は、１次ＤＣＴの処理手順を示すタイ
ムチャートであり、図６は、２次ＤＣＴの処理手順を示
すタイムチャートである。図４〜図６を参照しつつ、図
１の装置のＤＣＴ動作を説明する。まず、一次ＤＣＴ演
算のとき、各入力セレクタ８０〜８７は、入力メモリ７
０〜７７を選択して演算回路５０〜５７へそれぞれ伝達
する。各演算回路５０〜５７中のセレクタ５０5 は、該
セレクタ５０5 の所属するレジスタ５０4 の出力Ｄｒを
加算器５０2 へ出力し、セレクタ５０5 、レジスタ５０
4 及び加算器５０2は、累積加算器を構成する。画像デ
ータＸ（ｘ，ｙ）及び定数Ｃ（ｘ，ｕ）の入力順序は図
５のようになり、第８サイクルでＹ0 成分のＹ（０，
０），Ｙ（０，１），…，Ｙ（０，７）が各演算回路５
０〜５７からそれぞれ出力され、以後、 第１６サイクルでＹ0 成分Ｙ（１，０），Ｙ（１，１），…，Ｙ（１，７） 第２４サイクルでＹ0 成分Ｙ（２，０），Ｙ（２，１），…，Ｙ（２，７） ………………… 第６４サイクルでＹ0 成分Ｙ（７，０），Ｙ（７，１），…，Ｙ（７，７） 第７２サイクルでＹ1 成分Ｙ（０，０），Ｙ（０，１），…，Ｙ（０，７） ………………… 第３８４サイクルでＣｒ成分Ｙ（７，０），Ｙ（７，１），…，Ｙ（７，７） が出力されて１次ＤＣＴが終了する。一次ＤＣＴの出力
データは、データの出力順に図４の（Ｂ）のように入出
力メモリ６０〜６７にそれぞれ格納される。
ムチャートであり、図６は、２次ＤＣＴの処理手順を示
すタイムチャートである。図４〜図６を参照しつつ、図
１の装置のＤＣＴ動作を説明する。まず、一次ＤＣＴ演
算のとき、各入力セレクタ８０〜８７は、入力メモリ７
０〜７７を選択して演算回路５０〜５７へそれぞれ伝達
する。各演算回路５０〜５７中のセレクタ５０5 は、該
セレクタ５０5 の所属するレジスタ５０4 の出力Ｄｒを
加算器５０2 へ出力し、セレクタ５０5 、レジスタ５０
4 及び加算器５０2は、累積加算器を構成する。画像デ
ータＸ（ｘ，ｙ）及び定数Ｃ（ｘ，ｕ）の入力順序は図
５のようになり、第８サイクルでＹ0 成分のＹ（０，
０），Ｙ（０，１），…，Ｙ（０，７）が各演算回路５
０〜５７からそれぞれ出力され、以後、 第１６サイクルでＹ0 成分Ｙ（１，０），Ｙ（１，１），…，Ｙ（１，７） 第２４サイクルでＹ0 成分Ｙ（２，０），Ｙ（２，１），…，Ｙ（２，７） ………………… 第６４サイクルでＹ0 成分Ｙ（７，０），Ｙ（７，１），…，Ｙ（７，７） 第７２サイクルでＹ1 成分Ｙ（０，０），Ｙ（０，１），…，Ｙ（０，７） ………………… 第３８４サイクルでＣｒ成分Ｙ（７，０），Ｙ（７，１），…，Ｙ（７，７） が出力されて１次ＤＣＴが終了する。一次ＤＣＴの出力
データは、データの出力順に図４の（Ｂ）のように入出
力メモリ６０〜６７にそれぞれ格納される。
【００１６】次に２次ＤＣＴ演算のとき、各入力セレク
タ８０〜８７は、入出力メモリ６０〜６７を選択して演
算回路５０〜５７へそれぞれ伝達する。各演算回路５１
〜５７中のセレクタ５０5 は、前段の演算回路の出力デ
ータＤ-oを選択して加算器５０2 へ出力する。即ち、８
個の演算回路５０〜５７全体が８段パイプラインで動作
し、２次ＤＣＴ演算結果が、全て演算回路５７から順次
出力される。図６の手順で各演算回路５０〜５７へ入出
力メモリ６０〜６７のデータを入力すると、第８サイク
ル以降、ＤＣＴの結果がＦ（０，０），Ｆ（１，０）…
の順で、 第８サイクル〜第７１サイクルでＹ0 成分出力 第７２サイクル〜第１３５サイクルでＹ1 成分出力 第１３６サイクル〜第１９９サイクルでＹ2 成分出力 第２００サイクル〜第２６３サイクルでＹ3 成分出力 第２６４サイクル〜第３２７サイクルでＣｂ成分出力 第３２８サイクル〜第３９１サイクルでＣｒ成分出力 が演算回路５７から毎サイクル出力される。図７は、Ｉ
ＤＣＴ演算における入力メモリと入出力メモリの格納デ
ータを示す図である。図７中の（Ａ）には、入力メモリ
７０〜７７の構成が示され、（Ｂ）には、一次ＩＤＣＴ
Ｔ終了時の入出力メモリ６０〜６７の構成が示されてい
る。４；２；０フォーマットのＩＤＣＴ演算において入
力メモリ７０〜７７は、２次元ブロック中の所定ライン
の画像データＦ（ｕ，ｖ）の成分Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ
3 ，Ｃｂ，Ｃｒのデータが格納されている。即ち、入力
メモリ７０は、例えば第０ラインのデータＦ（０，０）
〜Ｆ（７，０）を格納し、入力メモリ７１は、第１ライ
ンのデータＦ（０，１）〜Ｆ（７，１）を格納してい
る。以下同様に、各入力メモリ７２〜７７はライン毎の
Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分に対応したデ
ータをそれぞれ格納される。
タ８０〜８７は、入出力メモリ６０〜６７を選択して演
算回路５０〜５７へそれぞれ伝達する。各演算回路５１
〜５７中のセレクタ５０5 は、前段の演算回路の出力デ
ータＤ-oを選択して加算器５０2 へ出力する。即ち、８
個の演算回路５０〜５７全体が８段パイプラインで動作
し、２次ＤＣＴ演算結果が、全て演算回路５７から順次
出力される。図６の手順で各演算回路５０〜５７へ入出
力メモリ６０〜６７のデータを入力すると、第８サイク
ル以降、ＤＣＴの結果がＦ（０，０），Ｆ（１，０）…
の順で、 第８サイクル〜第７１サイクルでＹ0 成分出力 第７２サイクル〜第１３５サイクルでＹ1 成分出力 第１３６サイクル〜第１９９サイクルでＹ2 成分出力 第２００サイクル〜第２６３サイクルでＹ3 成分出力 第２６４サイクル〜第３２７サイクルでＣｂ成分出力 第３２８サイクル〜第３９１サイクルでＣｒ成分出力 が演算回路５７から毎サイクル出力される。図７は、Ｉ
ＤＣＴ演算における入力メモリと入出力メモリの格納デ
ータを示す図である。図７中の（Ａ）には、入力メモリ
７０〜７７の構成が示され、（Ｂ）には、一次ＩＤＣＴ
Ｔ終了時の入出力メモリ６０〜６７の構成が示されてい
る。４；２；０フォーマットのＩＤＣＴ演算において入
力メモリ７０〜７７は、２次元ブロック中の所定ライン
の画像データＦ（ｕ，ｖ）の成分Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ
3 ，Ｃｂ，Ｃｒのデータが格納されている。即ち、入力
メモリ７０は、例えば第０ラインのデータＦ（０，０）
〜Ｆ（７，０）を格納し、入力メモリ７１は、第１ライ
ンのデータＦ（０，１）〜Ｆ（７，１）を格納してい
る。以下同様に、各入力メモリ７２〜７７はライン毎の
Ｙ0 ，Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｃｂ，Ｃｒ成分に対応したデ
ータをそれぞれ格納される。
【００１７】図６は、１次ＩＤＣＴの処理手順を示すタ
イムチャートであり、図９は、２次ＩＤＣＴの処理手順
を示すタイムチャートである。図７〜図９を参照しつ
つ、図１の装置のＩＤＣＴ動作を説明する。一次ＩＤＣ
Ｔ演算のとき、各入力セレクタ８０〜８７は、入力メモ
リ７０〜７７を選択して演算回路５０〜５７へそれぞれ
伝達する。各演算回路５０〜５７中のセレクタ５０
5 は、該セレクタ５０5 の所属するレジスタ５０4 の出
力Ｄｒを加算器５０2 へ選択出力する。データＦ（ｕ，
ｖ）及び定数Ｃ（ｙ，ｖ）の入力順序は図８のようにな
り、第８サイクルでＹ0 成分のＹ（０，０），Ｙ（１，
０），…，Ｙ（７，０）が各演算回路５０〜５７からそ
れぞれ出力され、以後、 第１６サイクルでＹ0 成分Ｙ（０，１），Ｙ（１，１），…，Ｙ（７，１） 第２４サイクルでＹ0 成分Ｙ（０，２），Ｙ（１，２），…，Ｙ（７，２） ………………… 第６４サイクルでＹ0 成分Ｙ（０，７），Ｙ（１，７），…，Ｙ（７，７） 第７２サイクルでＹ1 成分Ｙ（０，０），Ｙ（１，０），…，Ｙ（７，０） ………………… 第３８４サイクルでＣｒ成分Ｙ（０，７），Ｙ（１，７），…，Ｙ（７，７） が出力されて１次ＩＤＣＴが終了する。
イムチャートであり、図９は、２次ＩＤＣＴの処理手順
を示すタイムチャートである。図７〜図９を参照しつ
つ、図１の装置のＩＤＣＴ動作を説明する。一次ＩＤＣ
Ｔ演算のとき、各入力セレクタ８０〜８７は、入力メモ
リ７０〜７７を選択して演算回路５０〜５７へそれぞれ
伝達する。各演算回路５０〜５７中のセレクタ５０
5 は、該セレクタ５０5 の所属するレジスタ５０4 の出
力Ｄｒを加算器５０2 へ選択出力する。データＦ（ｕ，
ｖ）及び定数Ｃ（ｙ，ｖ）の入力順序は図８のようにな
り、第８サイクルでＹ0 成分のＹ（０，０），Ｙ（１，
０），…，Ｙ（７，０）が各演算回路５０〜５７からそ
れぞれ出力され、以後、 第１６サイクルでＹ0 成分Ｙ（０，１），Ｙ（１，１），…，Ｙ（７，１） 第２４サイクルでＹ0 成分Ｙ（０，２），Ｙ（１，２），…，Ｙ（７，２） ………………… 第６４サイクルでＹ0 成分Ｙ（０，７），Ｙ（１，７），…，Ｙ（７，７） 第７２サイクルでＹ1 成分Ｙ（０，０），Ｙ（１，０），…，Ｙ（７，０） ………………… 第３８４サイクルでＣｒ成分Ｙ（０，７），Ｙ（１，７），…，Ｙ（７，７） が出力されて１次ＩＤＣＴが終了する。
【００１８】一次ＩＤＣＴの出力データは、データの出
力順に図７の（Ｂ）のように入出力メモリ６０〜６７に
それぞれ格納される。次に２次ＩＤＣＴ演算のとき、各
入力セレクタ８０〜８７は、入出力メモリ６０〜６７を
選択して演算回路５０〜５７へそれぞれ伝達する。各演
算回路５１〜５７中のセレクタ５０5 は、前段の演算回
路の出力データＤ-oを選択して加算器５０2 へ出力す
る。即ち、８個の演算回路５０〜５７全体が８段パイプ
ラインで動作し、２次ＩＤＣＴ演算結果が全て演算回路
５７から順次出力される。図９の手順で各演算回路５０
〜５７へ入出力メモリ６０〜６７のデータを入力する
と、第８サイクル以降、ＩＤＣＴの結果がＸ（０，
０），Ｘ（１，０）…の順で、 第８サイクル〜第７１サイクルでＹ0 成分出力 第７２サイクル〜第１３５サイクルでＹ1 成分出力 第１３６サイクル〜第１９９サイクルでＹ2 成分出力 第２００サイクル〜第２６３サイクルでＹ3 成分出力 第２６４サイクル〜第３２７サイクルでＣｂ成分出力 第３２８サイクル〜第３９１サイクルでＣｒ成分出力 が演算回路５７から毎サイクル出力される。
力順に図７の（Ｂ）のように入出力メモリ６０〜６７に
それぞれ格納される。次に２次ＩＤＣＴ演算のとき、各
入力セレクタ８０〜８７は、入出力メモリ６０〜６７を
選択して演算回路５０〜５７へそれぞれ伝達する。各演
算回路５１〜５７中のセレクタ５０5 は、前段の演算回
路の出力データＤ-oを選択して加算器５０2 へ出力す
る。即ち、８個の演算回路５０〜５７全体が８段パイプ
ラインで動作し、２次ＩＤＣＴ演算結果が全て演算回路
５７から順次出力される。図９の手順で各演算回路５０
〜５７へ入出力メモリ６０〜６７のデータを入力する
と、第８サイクル以降、ＩＤＣＴの結果がＸ（０，
０），Ｘ（１，０）…の順で、 第８サイクル〜第７１サイクルでＹ0 成分出力 第７２サイクル〜第１３５サイクルでＹ1 成分出力 第１３６サイクル〜第１９９サイクルでＹ2 成分出力 第２００サイクル〜第２６３サイクルでＹ3 成分出力 第２６４サイクル〜第３２７サイクルでＣｂ成分出力 第３２８サイクル〜第３９１サイクルでＣｒ成分出力 が演算回路５７から毎サイクル出力される。
【００１９】以上のように、本実施例では、各演算回路
５０〜５７への入力データを画素ライン単位とすること
により、４；２；０フォーマットの画像処理時に演算回
路の動作効率の低下を招くこと無くＤＣＴまたはＩＤＣ
Ｔを行うことができる。また、４；２；２フォーマット
の画像処理に対しても全く同じ方法で処理することが可
能であり、１ブロックから８ブロックまでのいずれの大
きさのデータに対しても同一の処理でＤＣＴまたはＩＤ
ＣＴを実行できる。なお、本発明は、上記実施例に限定
されず種々の変形が可能である。その変形例としては、
例えば入力メモリと入出力メモリを別に設けず、入出力
メモリ６０〜６７に予め入力データを図４の（Ａ）及び
図７の（Ａ）のように格納することも可能である。ま
た、（１）及び（２）式で２次元ブロックの大きさのＬ
を８としたが、他の値の場合も、入力メモリと入出力メ
モリの大きさを変えることで対応が可能となる。
５０〜５７への入力データを画素ライン単位とすること
により、４；２；０フォーマットの画像処理時に演算回
路の動作効率の低下を招くこと無くＤＣＴまたはＩＤＣ
Ｔを行うことができる。また、４；２；２フォーマット
の画像処理に対しても全く同じ方法で処理することが可
能であり、１ブロックから８ブロックまでのいずれの大
きさのデータに対しても同一の処理でＤＣＴまたはＩＤ
ＣＴを実行できる。なお、本発明は、上記実施例に限定
されず種々の変形が可能である。その変形例としては、
例えば入力メモリと入出力メモリを別に設けず、入出力
メモリ６０〜６７に予め入力データを図４の（Ａ）及び
図７の（Ａ）のように格納することも可能である。ま
た、（１）及び（２）式で２次元ブロックの大きさのＬ
を８としたが、他の値の場合も、入力メモリと入出力メ
モリの大きさを変えることで対応が可能となる。
【００２０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、各演算回路への入力データを２次元ブロック
データ中の所定ラインとし、さらに、各演算回路を例え
ば１次ＤＣＴの演算時に並列状態で使用し、２次ＤＣＴ
演算時に縦続接続の状態で使用する構成である。そのた
め、２次元ブロックの数が少ないデータのＤＣＴに対し
ても、各演算回路がすべて有効に動作し、無駄を省くこ
とができる。また、このＤＣＴ装置は、汎用性を有して
おり、例えば、フィルタ等としても用いることが可能で
あり、画像処理における装置構成の複雑化を防止するこ
とができる。第２の発明によれば、各演算回路への入力
データを２次元ブロックデータ中の所定ラインとし、さ
らに、各演算回路を例えば１次ＩＤＣＴの演算時に並列
状態で使用し、２次ＩＤＣＴ演算時に縦続接続の状態で
使用する構成である。そのため、２次元ブロックの数が
少ないデータのＩＤＣＴに対しても、各演算回路がすべ
て有効に動作し、無駄を省くことができる。また、この
ＩＤＣＴ装置は、汎用性を有しており、例えば、フィル
タ等としても用いることが可能であり、画像処理におけ
る装置構成の複雑化を防止することができる。
によれば、各演算回路への入力データを２次元ブロック
データ中の所定ラインとし、さらに、各演算回路を例え
ば１次ＤＣＴの演算時に並列状態で使用し、２次ＤＣＴ
演算時に縦続接続の状態で使用する構成である。そのた
め、２次元ブロックの数が少ないデータのＤＣＴに対し
ても、各演算回路がすべて有効に動作し、無駄を省くこ
とができる。また、このＤＣＴ装置は、汎用性を有して
おり、例えば、フィルタ等としても用いることが可能で
あり、画像処理における装置構成の複雑化を防止するこ
とができる。第２の発明によれば、各演算回路への入力
データを２次元ブロックデータ中の所定ラインとし、さ
らに、各演算回路を例えば１次ＩＤＣＴの演算時に並列
状態で使用し、２次ＩＤＣＴ演算時に縦続接続の状態で
使用する構成である。そのため、２次元ブロックの数が
少ないデータのＩＤＣＴに対しても、各演算回路がすべ
て有効に動作し、無駄を省くことができる。また、この
ＩＤＣＴ装置は、汎用性を有しており、例えば、フィル
タ等としても用いることが可能であり、画像処理におけ
る装置構成の複雑化を防止することができる。
【図１】本発明の実施例のＤＣＴ及びＩＤＣＴ装置を示
す構成ブロック図である。
す構成ブロック図である。
【図２】従来例のＤＣＴ及びＩＤＣＴ装置を示す構成ブ
ロック図である。
ロック図である。
【図３】図１中の演算回路を示す構成ブロック図であ
る。
る。
【図４】ＤＣＴ演算における入力メモリと入出力メモリ
の格納データを示す図である。
の格納データを示す図である。
【図５】１次ＤＣＴの処理手順を示すタイムチャートで
ある。
ある。
【図６】２次ＤＣＴの処理手順を示すタイムチャートで
ある。
ある。
【図７】ＩＤＣＴ演算における入力メモリと入出力メモ
リの格納データを示す図である。
リの格納データを示す図である。
【図８】１次ＩＤＣＴの処理手順を示すタイムチャート
である。
である。
【図９】２次ＩＤＣＴの処理手順を示すタイムチャート
である。
である。
２０〜２７，８０〜８７ 入力セレクタ ３０〜３７，５０〜５７ 演算回路 ４０〜４７，６０〜６７ 入出力メモリ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/133 Ｚ
Claims (2)
- 【請求項１】 乗算器及び加算器を有し、入力データと
設定された係数との積を求めかつその積に該入力データ
に対応したデータを加算して積和演算を実施するＮ（Ｎ
は正の整数）個の演算回路を備え、２次元のマトリック
スで構成されたＮ以下の任意個数の２次元ブロックデー
タに対して離散コサイン変換を行う離散コサイン変換装
置において、 前記各２次元ブロックデータ中の所定ラインのデータま
たは帰還されたデータを選択して前記各演算回路へそれ
ぞれ伝達する複数の入力セレクタと、前記各演算回路の
演算結果のデータを格納すると共に該格納データを前記
入力セレクタにそれぞれ帰還する複数の入出力メモリと
を設け、 前記各演算回路は、前記離散コサイン変換過程中の設定
された期間のみ縦続接続され、該演算回路の演算結果と
前段の演算回路の演算結果を選択し前記積と加算し、最
終段の演算回路は前記２次元ブロックデータに対応した
離散コサイン変換結果を出力する構成としたことを特徴
とする離散コサイン変換装置。 - 【請求項２】 乗算器及び加算器を有し、入力データと
設定された係数との積を求めかつその積に該入力データ
に対応したデータを加算して積和演算を実施するＮ（Ｎ
は正の整数）個の演算回路を備え、２次元のマトリック
スで構成されたＮ以下の任意個数の２次元ブロックデー
タに対して逆離散コサイン変換を行う逆離散コサイン変
換装置において、 前記各２次元ブロックデータ中の所定ラインのデータま
たは帰還されたデータを選択して前記各演算回路へそれ
ぞれ伝達する複数の入力セレクタと、前記各演算回路の
演算結果のデータを格納すると共に該格納データを前記
入力セレクタにそれぞれ帰還する複数の入出力メモリと
を設け、 前記各演算回路は前記逆離散コサイン変換過程中の設定
された期間のみ縦続接続され、該演算回路の演算結果と
前段の演算回路の演算結果を選択して前記積と加算し、
最終段の演算回路は前記離散コサイン変換結果を出力す
る構成としたことを特徴とする逆離散コサイン変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23308293A JP3652380B2 (ja) | 1993-09-20 | 1993-09-20 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23308293A JP3652380B2 (ja) | 1993-09-20 | 1993-09-20 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784999A true JPH0784999A (ja) | 1995-03-31 |
| JP3652380B2 JP3652380B2 (ja) | 2005-05-25 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23308293A Expired - Lifetime JP3652380B2 (ja) | 1993-09-20 | 1993-09-20 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008004742A1 (en) * | 2006-07-06 | 2008-01-10 | Electronics And Telecommunications Research Institute | Multi-dimensional and multi-stage transforming apparatus and method |
| US8582657B2 (en) | 2006-07-06 | 2013-11-12 | Electronics And Telecommunications Research Institute | Multi-dimensional and multi-stage transforming apparatus and method |
-
1993
- 1993-09-20 JP JP23308293A patent/JP3652380B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008004742A1 (en) * | 2006-07-06 | 2008-01-10 | Electronics And Telecommunications Research Institute | Multi-dimensional and multi-stage transforming apparatus and method |
| US8582657B2 (en) | 2006-07-06 | 2013-11-12 | Electronics And Telecommunications Research Institute | Multi-dimensional and multi-stage transforming apparatus and method |
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| JP3652380B2 (ja) | 2005-05-25 |
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