JPH05260313A - 離散余弦変換（ｄｃｔ）によるデータ処理方法、ｄｃｔ方法、およびｄｃｔデータ処理回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 小形で処理能力の早いＤＣＴ処理方法及び回
路を得る。 【構成】 次の関係によりＮ×Ｎデータの表ｆ（ｘ，
ｙ）とＮ×Ｎ係数の表Ｆ（ｕ，ｖ）との対応を生じさせ
る。 この回路はデータ表を含むメモリと、積 のメモリとを含み、積メモリをアドレス指定するｐ
（ｘ，ｕ）、ｐ（ｙ，ｖ）の符号ならびにｎ（ｘ，
ｕ）、（ｙ，ｖ）の値の表と値対（ｕ，ｖ）、および各
対に対して対のすべての値（ｘ，ｙ）を順次与える座標
発生器と、Ｐのデータメモリのデータ組合せとの積を計
算する乗算器と、乗算の結果のトータライザとを含む。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は、いわゆる「離散余弦変換」
（ＤＣＴ）を達成するためのディジタル信号処理のため
の方法および回路に関する。

【０００２】

【背景技術】この型の変換はディジタル出力値または係
数のマトリックス（またはブロック）と、ディジタル入
力値のマトリックスとの間に対応を生じさせる。この変
換はもし対応する信号が変換なしに伝送されれば可能で
あろう速度より速い速度で伝送されるように画像を圧縮
するために特に有用である。

【０００３】余弦変換はそれ自体は何らデータ圧縮を達
成することはなく、この圧縮は変換回路の下流に位置決
めされたエンコーダによって行なわれる。しかしなが
ら、変換回路は容易に圧縮され得る入力データをエンコ
ーダで与えることによって圧縮をより容易にする。この
変換回路は黒および白または色画像のディジタル伝送に
非常によく使用され、この例を参照することによってこ
の発明を説明することにする。したがって、ディジタル
入力値のマトリックスはピクセルマトリックスに対応す
るであろう。余弦変換を達成するために、伝送されるべ
き画像または枠はｎ行およびｎ列のブロックに配列さ
れ、各ブロック点はディジタル値、たとえば、８−ビッ
トの符号化された値によって表わされるピクセルに対応
する。この値は、たとえばピクセルの輝度またはクロミ
ナンス成分に対応する。

【０００４】余弦変換はｎｘｎピクセルのブロックとｎ
ｘｎ係数のブロックとの間に対応を生じさせる。ブロッ
クの座標ｘおよびｙを有するピクセルの値をｆ（ｘ，
ｙ）と呼ぶ。Ｆ（ｕ，ｖ）は余弦変換に従って計算さ
れ、かつ変換されたブロックにおいて線ｕと列ｖとの交
点に位置決めされる係数を示す。最も一般的な場合にお
いて、ｎ＝８ならびにｘ、ｙ、ｕおよびｖは０から７の
範囲であろう。

【０００５】以下の説明では、８ｘ８ピクセルブロック
のこの具体例のみを考慮することにする。当業者はｎｘ
ｎピクセルブロックに対する対応する公式を容易に計算
するまたは専門文献で見つけることが可能であろう。こ
のように、考慮される具体例において、余弦変換は以下
の関係によって示される。

【０００６】

【数５】

【０００７】この公式において、Ｋは２の積分ベキとし
て表わされる標準化係数であり、ｘ、ｙは開始ブロック
のピクセルの空間座標であり、ｕおよびｖは変換された
ブロックの係数の空間座標であり、ｆ（ｘ，ｙ）は開始
ブロックのピクセルの値であり、Ｆ（ｕ，ｖ）は余弦変
換の係数の値であり、ｃ（ｕ）、ｃ（ｖ）はｕ，ｖ＝０
に対して１／√２であり、ｕ，ｖ≠０に対して１であ
る。

【０００８】達成されるべきＤＣＴ作用素の計算ベキは
秒当たりの処理されるべきブロックの数に依存する。従
来のまたは高品位テレビ画像のために、数１００キロブ
ロックが秒当たり処理されなければならず、この目的を
達成するために、ビヨン・ジー・リー（Ｂｙｏｎｇ Ｇ
ｉ Ｌｅｅ）アルゴリズムのような複素アルゴリズム関
数を実現化する専用集積回路に頼るものもある。これら
の回路は非常に速い処理動作を達成するが、様々な動作
を同時に達成するために数多くの構成要素を必要とし、
それゆえに集積回路上の大きな表面を占有するという欠
点を有する。

【０００９】かかる回路はまた解決するべき問題がより
単純であり、かつ秒あたり少数のブロックしか処理する
必要がない、たとえばビデオホン型の画像を処理する場
合にもよく使用され、この場合約１０キロブロック／秒
の処理が十分であるように思われる。

【００１０】このように、この発明の目的は小型の集積
回路の形で達成され得る離散余弦変換によってデータを
処理するための方法および回路を提供することである。

【００１１】

【発明の概要】この目的を達成するために、この発明
は、以下の関係に従ってＮ×Ｎデータの表ｆ（ｘ，ｙ）
とＮ×Ｎ係数の表Ｆ（ｕ，ｖ）との間に対応を生じさせ
るＤＣＴデータ処理方法を提供し、

【００１２】

【数６】

【００１３】ここでＫは２の定数ベキであり、ｘ，ｙは
データ表のデータの座標を示し、ｕ，ｖは係数表の係数
の座標を示し、 ｐ（ｘ，ｕ）＝ｃ（ｕ）．ｃｏｓ［（２ｘ＋１）ｕπ／２Ｎ］ ｐ（ｙ，ｖ）＝ｃ（ｖ）．ｃｏｓ［（２ｙ＋１）ｖπ／２Ｎ］ であり、ｃ（ｕ）、ｃ（ｖ）はｕ，ｖ＝０に対して１／
√２であり、ｕ，ｖ≠０に対して１である。この方法は
以下のステップを達成することによって１対の座標ｕ，
ｖに対する各係数Ｆ（ｕ，ｖ）を順次決定することから
なり、そのステップは第１の対ｘ，ｙに対して、係数Ｐ
＝ｐ（ｘ，ｕ）．ｐ（ｙ，ｖ）の絶対値および符号を表
でサーチするステップと、ｐの絶対値にｆ（ｘ，ｙ）を
乗算するステップと、加算または減算によってその乗算
の結果を符号の関数でアキュムレータに導入するステッ
プと、さらに対ｘ，ｙのすべての値に対してこの動作を
再開し、かつアキュムレータによって与えられた結果を
抽出するステップとである。

【００１４】この発明の一実施例に従って、表でサーチ
するステップは以下のように達成される、つまり、ｘお
よびｕによってアドレス指定された第１の表で、ｐ
（ｘ，ｕ）の符号および項ｎ（ｘ，ｕ）（１からＮ−１
の範囲である）をサーチするステップを含み、ｐ（ｘ，
ｕ）＝Ｓｇｎ［ｐ（ｘ，ｕ）］．｜ｃｏｓ［ｎ（ｘ，
ｕ）π／２Ｎ］｜であり、ｙおよびｖによってアドレス
指定された第２の表で、ｐ（ｙ，ｖ）の符号および項ｎ
（ｙ，ｖ）（１からｎ−１の範囲である）をサーチする
ステップを含み、ｐ（ｙ，ｖ）＝Ｓｇｎ［ｐ（ｙ，
ｖ）］．｜ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］｜であり、
さらにｎ（ｘ，ｕ）およびｎ（ｙ，ｖ）によってアドレ
ス指定された第３の表で、係数Ｐの絶対値をサーチする
ステップとで達成される。

【００１５】この方法の他の局面は以下のステップを達
成することによって１対の座標ｕ，ｖに対する各係数Ｆ
（ｕ，ｖ）を順次決定することであり、そのステップは
データ表の中心軸に対して組毎に対称的な位置に対応す
る４つの対ｘ，ｙに対して、係数Ｐ＝ｐ（ｘ，ｕ）．ｐ
（ｙ，ｖ）の絶対値を表でサーチするステップと、これ
らの４つの対に対する加算および／または減算によって
対応するデータの値を結合するステップとを含み、各動
作の符号は４つのデータの相対的な位置の関数で決定さ
れ、結合された値に係数Ｐの値を乗算するステップと、
その乗算の結果をアキュムレータに導入するステップ
と、さらに対ｘ，ｙのすべての値に対してその動作を再
開するステップとを含み、ｘおよびｙは０から（Ｎ／
２）−１の範囲である。

【００１６】他のアプローチに従って、この発明はブロ
ックの各ケースが座標ｘ，ｙに対応するメモリにストア
されたＮ×Ｎデータのブロックのデータ（ｆ（ｘ，
ｙ））をＤＣＴ処理して、係数のブロックの係数（Ｆ
（ｕ，ｖ））を与えるための方法を提供し、この方法は
メモリのケースをアドレス指定するステップと、そのケ
ースの内容を乗算器の第１の入力に与えるステップと、
第１の表に、１からＮ−１の範囲のパラメータｎ（ｘ，
ｕ）およびｎ（ｙ，ｖ）のすべての値に対して Ｐ＝ｃｏｓ［ｎ（ｘ，ｙ）π／２Ｎ］．ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ の値をストアするステップと、第２の表に、一方でｕと
ｘ、他方でｖとｙの値の関数で余弦関数の符号の値、お
よびｎ（ｘ，ｙ）とｎ（ｙ，ｖ）の値をストアし、かつ
これらの値を第１の表をアドレス指定するために使用す
るステップと、各クロックパルスでデータブロックのケ
ースの値に第１の表の値を乗算するステップと、さらに
ｘおよびｙのすべての値に対して第２の表によって決定
された符号の関数で加算または減算によってその乗算の
結果を累積するステップとを含む。

【００１７】この発明はさらにＮ×Ｎデータの表ｆ
（ｘ，ｙ）とＮ×Ｎ係数の表Ｆ（ｕ，ｖ）との間に対応
を生じさせるＤＣＴデータ処理回路を提供し、データ処
理回路はデータ表メモリと、積 Ｐ＝｜ｃｏｓ［ｎ（ｘ，ｕ）π／２Ｎ］．ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］｜ のメモリとを含み、 ｐ（ｘ，ｕ）＝Ｓｇｎ［ｐ（ｘ，ｕ）］．｜ｃｏｓ［ｎ（ｘ，ｕ）π／２Ｎ］ ｜ ｐ（ｙ，ｖ）＝Ｓｇｎ［ｐ（ｙ，ｖ）］．｜ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ ｜であり、 ここでｎ（ｘ，ｕ）およびｎ（ｙ，ｖ）は１からＮ−１
の範囲の整数であり、積メモリをアドレス指定するｐ
（ｘ，ｕ）およびｐ（ｙ，ｖ）の符号ならびにｎ（ｘ，
ｕ）およびｎ（ｙ，ｖ）の値の表と、値対（ｕ，ｖ）、
および各対（ｕ，ｖ）に対して、対のすべての値（ｘ，
ｙ）を順次与える座標発生器と、Ｐのデータメモリのデ
ータ組合せとの積を計算する乗算器と、さらに符号表に
よって与えられる符号の関数でその乗算の結果を以前の
結果で減算するまたは加算するトータライザとを含む。

【００１８】相互的に、この発明は以下の関係に従って
Ｎ×Ｎ係数（Ｆ（ｕ，ｖ））の表とＮ×Ｎデータ（ｆ
（ｘ，ｙ））の表との間に対応を生じさせる逆離散余弦
変換によって係数を処理するための回路を提供し、

【００１９】

【数７】

【００２０】ここでＫは２の定数ベキであり、ｘ，ｙは
データ表のデータの座標を示し、ｕ，ｖは係数表の係数
の座標を示し、ｃ（ｕ）、ｃ（ｖ）はｕ，ｖ＝０に対し
て１／√２であり、ｕ，ｖ≠０に対して１である。

【００２１】この回路は係数表のメモリと、積 Ｐ＝ｃｏｓ［ｎ（ｘ，ｕ）π／２Ｎ］．ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ のメモリとを含み、ここでｎ（ｘ，ｕ）およびｎ（ｕ，
ｖ）は１から（Ｎ／２）−１の範囲の整数であり、ｃｏ
ｓ［ｎ（ｘ，ｕ）π／２Ｎ］およびｃｏｓ［ｎ（ｙ，
ｖ）π／２Ｎ］ならびにｎ（ｘ，ｕ）およびｎ（ｙ，
ｖ）の符号の表と、データ表の第１の象限およびｕとｖ
とが偶数であるか奇数であるかに依存して＋１または−
１に等しい信号ｐａｒ（ｕ）およびｐａｒ（ｖ）に対応
する値の対（ｘ，ｙ）、ならびに各対（ｘ，ｙ）に対し
て対のすべての値（ｕ，ｖ）を順次与える座標発生器
と、ｐの係数メモリの係数組合せとの積を計算する乗算
器と、さらに符号表ならびにｐａｒ（ｕ）およびｐａｒ
（ｖ）の値によって与えられる符号の関数で、以前の結
果からその乗算の結果を減算して、または以前の結果に
その乗算の結果を加算して、それぞれｆ（ｘ，ｙ）、ｆ
（ｘ′，ｙ）、ｆ（ｘ，ｙ′）およびｆ（ｘ′，ｙ′）
を与える４つのトータライザとを含み、ここでｘ′＝Ｎ
−１−ｘおよびｙ′＝Ｎ−１−ｙである。

【００２２】この発明の前述および他の目的、特徴、局
面および利点は添付の図面に関連して考えられるこの発
明の以下の詳細な説明から明らかになるであろう。

【００２３】

【発明を実行するためのベストモード】この発明は上述
のＤＣＴ公式（１）の分析に基づく。先行技術におい
て、これらの方法を実現化するために使用される方法お
よび回路は、本質的に益々多くなる電子構成要素の数を
犠牲にして、最大可能数の動作を同時に達成することを
目標としているが、この発明の目的は可能な最も単純な
方法で一連にこれらの機能を達成し、かつ可能な限り少
ない電子構成要素を使用する一方で、秒当たり約２、３
０キロブロックの画像シーケンスを処理するために十分
な計算力を与えることである。

【００２４】上の公式（１）は以下のように書直すこと
が可能であり、

【００２５】

【数８】

【００２６】ここで Ｐ（ｘ，ｕ，ｙ，ｖ）＝ｐ（ｘ，ｕ）ｐ（ｙ，ｖ） であり、 ｐ（ｘ，ｕ）＝ｃ（ｕ）．ｃｏｓ［（２ｘ＋１）ｕπ／１６］＝Ｓｇｎ［ｐ（ ｘ，ｕ）］．｜ｃｏｓ［ｎ（ｘ，ｕ）π／１６］｜ （２） であり、かつ ｐ（ｙ，ｖ）＝ｃ（ｖ）．ｃｏｓ［（２ｙ＋１）ｖπ／１６］＝Ｓｇｎ［ｐ（ ｙ，ｖ）］．｜ｃｏｓ［ｎ（ｙ，ｖ）π／１６］｜ （３） であり、ここでｎ（ｘ，ｕ）またはｎ（ｙ，ｖ）＝１な
いし７であり、さらにＳｇｎ［ｐ（ｘ，ｕ）］またはＳ
ｇｎ［ｐ（ｙ，ｖ）］＝±１はｐの符号を示す。

【００２７】これらの公式において、もしｕ＝０であれ
ば、余弦は１に等しく、かつｐ（ｘ，ｕ）＝ｃ（ｕ）＝
１／√２＝ｃｏｓ４π／１６であり、もしｕ≠０であれ
ば、ｃ（ｕ）＝１であり、かつｐ（ｘ，ｕ）＝ｃｏｓ
［（２ｘ＋１）ｕπ／１６］である。

【００２８】同一の計算がｃ（ｖ）およびｐ（ｙ，ｖ）
に当てはまる。これはｐ（ｘ，ｕ）またはｐ（ｙ，ｖ）
が正または負の符号を有するπ／１６の第１の象限倍数
の弧の余弦の絶対値に常に等しいことを意味する。した
がって、Ｆ（ｕ，ｖ）の各値はｆ（ｘ，ｙ）の正または
負の符号を有する型｜ｃｏｓ［ｎ（ｘ，ｕ）π／１
６］．ｃｏｓ［ｎ（ｙ，ｖ）π／１６］｜の係数Ｐとの
６４の積の和に対応する。一方、｜Ｐ｜は４９の異なる
値をとる。

【００２９】このように、この発明はＤＣＴ処理のため
の基礎となるべき各積ｃｏｓ［ｎ（ｘ，ｕ）π／１
６］．ｃｏｓ［ｎ（ｙ，ｖ）π／１６］の一方で符号お
よび他方で絶対値を表にストアすることを提供する。よ
り特定的に、この発明は第１のメモリで２つの表を使用
することを提供し、そのうちの一方はｘおよびｕの現在
値を受け、かつｎ（ｘ，ｕ）およびＳｇｎ（ｘ，ｕ）を
与え、第２の表はｙおよびｖの現在値を受け、かつｎ
（ｙ，ｖ）およびＳｇｎ（ｙ，ｖ）を与える。ｎ（ｘ，
ｕ）およびｎ（ｙ，ｖ）の値は双方ともＰの絶対値（余
弦積）を含む第２のメモリのためのアドレスして機能す
る。上の公式に戻って、８ｘ８のブロックの具体例にお
いて、表は相対的に小さなサイズ（第１の表の各々に対
して６４の４−ビットワード、および第２のメモリに対
して典型的に１２のビットの４９のワード）を有するこ
とが認められるであろう。

【００３０】図１はこの発明に従う第１のＤＣＴ回路実
施例を表わすブロック図である。処理されるべきブロッ
クｘ，ｙのピクセルは処理されるべき８ｘ８のブロック
の６４のピクセルを最初に含むメモリ１にストアされ
る。実務において、次のブロックの記憶の間の時間の浪
費を回避するために、メモリのサイズを二倍にし、かつ
それに二重接続ポートを与えることが賢明である。１つ
のブロックが処理されている間に、次のブロックが先行
技術に従って同時に獲得されるであろう。

【００３１】リードオンリメモリ（ＲＯＭ）３はすべて
の積 Ｐ＝｜Ｐ（ｘ，ｕ，ｙ，ｖ）｜＝｜ｃｏｓ［ｎ（ｘ，ｕ）π／１６］．ｃｏｓ ［ｎ（ｙ，ｖ）π／１６］｜、 つまり４９の係数を含む。座標発生器ｙ、ｘ、ｕ、ｖは
ｕおよびｖの値の６４の組合せを与え、かつ各対（ｕ，
ｖ）に対して、６４のクロックパルス内でｘ，ｙの６４
の可能性のある値、つまりブロック１の６４のメモリピ
クセルを走査する。座標ｘ，ｙはランダムに走査される
が、対（ｕ，ｖ）の走査順序は回路出力で入手されるべ
き順序の関数で選択されることが認められるであろう。
たとえば、もしＣＣＩＴＴ Ｈ２６１標準要求に応じる
出力を与えることが所望されれば、マトリックスｕ，ｖ
の走査はジグザグ型で達成されるであろう。

【００３２】表７は各対（ｘ，ｕ）に対してｐ（ｘ，
ｕ）の符号の対応する値（以下Ｓｇｎ［ｐ（ｘ，ｕ）］
またはより単純にＳｇｎ（ｘ，ｕ）と呼ぶ）を与える。
この表はまたメモリ３のアドレスの半割りｎ（ｘ，ｕ）
を与える。表９はｙおよびｖに対して類似の機能を達成
する。

【００３３】各対ｘ，ｙに対して、乗算器１１は現在の
ピクセルの値ｆ（ｘ，ｙ）のＰとの積を与える。この積
はトータライザ１３に与えられ、トータライザは６４の
クロックパルス毎に対ｕ，ｖに対して対応する係数Ｆ
（ｕ，ｖ）の値を与える。トータライザ１３は加算器−
減算器１５およびアキュムレータ１７を含む。アキュム
レータ１７は６４のクロックパルスの間加算器１５の出
力の代数和をストアする。加算器は第１の入力でアキュ
ムレータ１７に累積された部分結果を受け、かつその第
２の入力で表７および表９の出力で入手されたＳｇｎ
（ｘ，ｕ）およびＳｇｎ（ｙ，ｖ）の代数積を与える符
号判別回路１９の出力に依存する符号（＋）または
（−）を有する現在積Ｐ．ｆ（ｘ，ｙ）を受ける。

【００３４】図１の回路を使って、６４のクロックパル
スは各係数Ｆ（ｕ，ｖ）を計算するために必要であり、
かつ故にブロックの６４のＤＣＴ係数を計算するために
６４．６４＝４０９６クロックパルスが必要である。図
１の回路で最も遅い動作速度を有する要素は乗算器１１
である。１６−ＭＨｚクロックパルス内で１つの乗算を
行なうことを可能にする技術は４キロブロック／秒の計
算ベキを可能にする。

【００３５】一方、図１の回路の大きさのより正確な近
似値を有するために、８ｘ８ブロックに対して座標発生
器は３ビットで各座標を与え、かつもしブロックメモリ
のピクセルが鮮明度を損なわないように８ビットで規定
されれば、Ｐの値は１２ビットで実質的に規定されなけ
ればならないことが認められるであろう。

【００３６】この発明の第２の実施例において、係数Ｆ
（ｕ，ｖ）が１６−ＭＨｚクロックパルス内で１１−ビ
ット数に１２−ビット数を乗算する単一の乗算器を使用
することによって伝えられる速度を増大することが工夫
される。この目的を達成するために、係数ｐのより正確
な分析が考慮に入れられる。したがって、これらの係数
が以下の特徴を満たすことを認めることが可能である。

【００３７】もしｘ′＝７−ｘであれば、それならもし
ｕが偶数であればｐ（ｘ′，ｕ）＝＋ｐ（ｘ，ｕ）であ
り、もしｕが奇数であればｐ（ｘ′，ｕ）＝−ｐ（ｘ，
ｕ）である。

【００３８】ｕのパリティを示すために表記ｐａｒ
（ｕ）を使用することによって、この式は以下のように
書くことが可能であり、 ｐ（ｘ′，ｕ）＝ｐａｒ（ｕ）．ｐ（ｘ，ｕ） ここで、ｐａｒ（ｕ）はもしｕが偶数であれば＋１であ
り、もしｕが奇数であれば−１である。

【００３９】このように上の式（１）に戻って、かつ前
の見解を考慮に入れることによって、以下のように書く
ことが可能である。

【００４０】

【数９】

【００４１】図２に示されるように、この式はピクセル
ｘ，ｙの表の中心軸に対して対称的な４組のピクセル、
つまりピクセル（ｘ，ｙ）（ｘ′，ｙ）（ｘ，ｙ′）
（ｘ′，ｙ′）に対して、乗算係数Ｐはピクセルに対応
するデータがその位置の関数で正または負の符号を与え
られるとすれば同一であろうことを意味する。しかしな
がら、二重和は上に示されたように、８ｘ８＝６４の代
わりに４ｘ４＝１６項のみに関する。２つの結論が引出
される、つまり一方で図１のメモリ７および９のサイズ
は減少されることが可能であり、他方で係数Ｆ（ｕ，
ｖ）は６４の代わりにわずか１６のクロックパルス内で
計算することが可能である。このように、計算速度は４
倍速くなりかつ約１６キロブロック／秒の速度、つまり
上に示したようにビデオホンデータを処理するのに十分
速い速度を与える。

【００４２】図３はこの発明の第２の実施例を実現化す
る回路を概略的に示す。図１の回路と同様に、図３の回
路はブロックメモリ１、係数Ｐのメモリ３、データ発生
器５、ＲＯＭ３をアドレス指定するためにそれぞれ値ｎ
（ｘ，ｕ）およびｎ（ｙ，ｖ）を与え、かつまたＰの符
号を与える回路１９にｐ（ｘ，ｕ）およびｐ（ｙ，ｖ）
の符号を与える表７および９を含む。Ｐの絶対値は乗算
器１１に与えられ、その出力は周期的に連続値Ｆ（ｕ，
ｖ）を与えるトータライザ１３に接続される。

【００４３】図１の回路との主要な違いは座標発生器５
がメモリ１の４つのピクセル、つまりピクセルｆ（ｘ，
ｙ）、ｆ（ｘ′，ｙ）、ｆ（ｘ，ｙ′）およびｆ
（ｘ′，ｙ′）を同時にアドレス指定することである。
総和回路２１は、 ｆ（ｘ，ｙ）＋ｐａｒ（ｕ）ｆ（ｘ′，ｙ）＋ｐａｒ（ｖ）［（ｆ（ｘ，ｙ′ ）＋ｐａｒ（ｕ）ｆ（ｘ′，ｙ′）］ の値を与える。

【００４４】回路２１の出力は乗算器１１の第２の入力
に与えられる。説明された実施例において、総和回路２
１は３つの加算器／減算器を含む。第１のもの２３はｆ
（ｘ，ｙ）＋ｐａｒ（ｕ）．ｆ（ｘ′，ｙ）を与え、か
つ座標発生器５から入力ｐａｒ（ｕ）を受ける。 同様
に、第２のもの２４はｆ（ｘ，ｙ′）＋ｐａｒ（ｕ）．
ｆ（ｘ′，ｙ′）を与え、かつ座標発生器５から入力ｐ
ａｒ（ｕ）を受ける。第３のもの２５は最終結果を与
え、かつ座標発生器５から信号ｐａｒ（ｖ）を受ける。

【００４５】この実施例において、各対の値ｕ，ｖに対
して、ｙの４つの値およびｘの４つの値のみが走査さ
れ、それは上述のように総和回路２１を付加することを
犠牲にして動作持続期間を減少させる。回路２１のみが
加算器を含むので、それは製造するのが特に単純であり
かつ集積回路上の小さな表面を占有するであろう。

【００４６】この発明をよりよく理解するために、図４
はｕの８つの値およびｘの４つの走査された値の各々に
対応するｎ（ｘ，ｕ）およびＳｇｎ（ｘ，ｕ）の値の表
を示す（ｎは公式（２）および（３）で規定されたこと
が思い出されなければならない）。

【００４７】

【逆離散余弦変換】逆離散余弦変換８ｘ８は以下のよう
に書かれる。

【００４８】

【数１０】

【００４９】この等式は直接ＤＣＴを決定するための等
式（１）と同一の形式を有する。したがって、図１の回
路は修正することなくｆ（ｘ，ｙ）およびＦ（ｕ，ｖ）
を交換することによって逆ＤＣＴを計算することが可能
である。

【００５０】しかしながら、係数Ｐの因数分解を利用す
る図３の回路は可逆的ではない。しかし、図１の回路に
対して回路の動作を因数４だけ加速するための対応する
構造は逆ＤＣＴの計算に適合可能である。

【００５１】実際、同一の積 Ｆ（ｕ，ｖ）．ｐ（ｘ，ｕ）．ｐ（ｙ，ｖ） はその符号を除いては４つのピクセルの和の計算に含ま
れることが認められる。言換えれば、逆離散余弦変換の
作用素は直接ＤＣＴ計算機と同一の性能を有するよう
に、６４のクロックパルス内で４つのピクセルを同時に
計算することが可能である。前のようにｘ′＝７−ｘお
よびｙ′＝７−ｙを考慮すると、以下の関係（５）が得
られる。

【００５２】

【数１１】

【００５３】これらの関係を利用する回路は図５に示さ
れる。図５において、前の図面の要素に類似する要素は
同一の参照番号で示される。この回路はブロックメモリ
１を含むが、ピクセルｆ（ｘ，ｙ）のブロックの代わり
に、それらはここで係数Ｆ（ｕ，ｖ）のブロックであ
る。前のように、ＲＯＭ３はＰの値、つまりｃｏｓ（ｎ
π１６）の積の絶対値を含み、かつ座標発生器５ならび
に項ｎ（ｘ，ｕ）およびｎ（ｙ，ｖ）の値を決定する表
７および９に関連する。乗算器１１は一方でブロックメ
モリ１から値Ｆ（ｕ，ｖ）を直接受け、かつ他方でＲＯ
Ｍ３から値Ｐを受ける。乗算の結果は４つのトータライ
ザ３１、３２、３３、３４に同時に与えられ、それらに
対して加算または減算選択が回路１９からの出力Ｓｇ
ｎ、および座標発生器５の出力で供給されるようなｕお
よびｖのパリティ値の関数で決定される。４つのトータ
ライザの出力は同時に与えられるので、それらは適当な
速度で出力線４０に与えられる前にレジスタ３５、３
６、３７、３８で一時的にストアされる。

【００５４】しかしながら、線４０上のピクセル出力は
等式（５）の要求によって課せられたシーケンスで与え
られる。つまり、ピクセルマトリックスの中心軸に対し
て対称的な組に配列された４つの位置に対応するピクセ
ルは順次与えられる。これはピクセルマトリックスの所
望の走査シーケンスに一般に対応しない。したがって、
出力４２上の所望の順序でピクセルを再配列するために
出力順列回路４１を与えることが時として必要であろ
う。

【００５５】付加的に、逆ＤＣＴの計算に関して、ＤＣ
Ｔ動作は最も高い振幅を有する係数のみを伝送するよう
に係数を後に定量化するために一般に達成されることが
認められるであろう。したがって、逆変換動作が行なわ
れなればならないとき、項の大半がゼロである係数Ｆ
（ｕ，ｖ）のマトリックスが一般に入手される。したが
って、様々な方法が図１または図５に示されるような回
路による計算サイクルにゼロ係数をさらすことを回避す
るために使用され得る。これはたとえばブロックメモリ
および座標発生器を以下のように修正することによって
達成され得る。

【００５６】− ブロックメモリは係数リストを含むメ
モリになる。同一のブロックの非ゼロ係数は変数長のリ
ストの形式で連続メモリアドレスでそこにストアされ
る。このメモリの各ワードは一方でＦ（ｕ，ｖ）、つま
り係数の値を、かつ他方でこの係数（各３ビット）の座
標ｕ，ｖを含み、最後にリスト終端ビットｆｂを含む。

【００５７】− 座標発生器はｘおよびｙを伝達し続け
るが、ｕおよびｖの値はブロックメモリの出力によって
与えられる。最後に、ブロックメモリは次のリストを処
理する前に６４回（図１の例において）、または１６回
（図５の例において）リストを走査するようにアドレス
指定されなければならない。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す図である。

【図２】この発明の第２の実施例で実現化される方法を
理解するために有用な例証的なブロック図である。

【図３】この発明の第２の実施例を示す図である。

【図４】ｕおよびｘの様々な値に対する係数値の表を示
す図である。

【図５】逆離散余弦変換を決定するための回路を示す図
である。

【符号の説明】

５ 座標発生器 １１ 乗算器 １３ トータライザ １７ アキュムレータ ２１ 回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 以下の関係 【数１】 に従ってＮ×Ｎデータの表ｆ（ｘ，ｙ）とＮ×Ｎ係数の
   表Ｆ（ｕ，ｖ）との間に対応を生じさせる離散余弦変換
   （ＤＣＴ）によるデータ処理方法であって、ここでＫは
   ２の定数ベキであり、 ｘ，ｙはデータ表のデータの座標を示し、 ｕ，ｖは係数表の係数の座標を示し、 ｐ（ｘ，ｕ）＝ｃ（ｕ）．ｃｏｓ［（２ｘ＋１）ｕπ／２Ｎ］ ｐ（ｙ，ｖ）＝ｃ（ｖ）．ｃｏｓ［（２ｙ＋１）ｖπ／２Ｎ］ であり、 ｃ（ｕ）、ｃ（ｖ）はｕ，ｖ＝０に対して１／√２であ
   り、かつｕ，ｖ≠０に対して１であり、前記方法は以下
   のステップを達成することによって１対の座標ｕ，ｖに
   対して各係数Ｆ（ｕ，ｖ）を順次決定することからな
   り、そのステップは第１の対ｘ，ｙに対して、係数Ｐ＝
   ｐ（ｘ，ｕ）．ｐ（ｙ，ｖ）の絶対値および符号を表で
   サーチするステップと、 Ｐの絶対値にｆ（ｘ，ｙ）を乗算するステップと、 前記符号の関数で加算または減算によって乗算の結果を
   アキュムレータ（１７）に導入するステップと、さらに
   対ｘ，ｙのすべての値に対して動作を再開し、かつアキ
   ュムレータによって与えられた結果を抽出するステップ
   とである、データ処理方法。
2. 【請求項２】 サーチするステップが以下のように、つ
   まりｘおよびｕによってアドレス指定される第１の表で
   ｐ（ｘ，ｕ）の符号および項ｎ（ｘ，ｕ）（１からＮ−
   １の範囲である）をサーチするステップであって、 ｐ（ｘ，ｕ）＝Ｓｇｎ［ｐ（ｘ，ｕ）］．｜ｃｏｓ［ｎ（ｘ，ｕ）π／２Ｎ］ ｜であり、 ｙおよびｖによってアドレス指定される第２の表でｐ
   （ｙ，ｖ）の符号および項ｎ（ｙ，ｖ）（１からＮ−１
   の範囲である）をサーチするステップであって、 ｐ（ｙ，ｖ）＝Ｓｇｎ［ｐ（ｙ，ｖ）］．｜ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ ｜ であり、さらにｎ（ｘ，ｕ）およびｎ（ｙ，ｖ）によっ
   てアドレス指定される第３の表で係数Ｐの絶対値をサー
   チするステップによって達成される、請求項１に記載の
   データ処理方法。
3. 【請求項３】 以下の関係 【数２】 に従ってＮ×Ｎデータの表ｆ（ｘ，ｙ）とＮ×Ｎ係数の
   表Ｆ（ｕ，ｖ）との間に対応を生じさせる離散余弦変換
   （ＤＣＴ）によるデータ処理方法であって、ここでＫは
   ２の定数ベキであり、 ｘ，ｙはデータ表のデータの座標を示し、 ｕ，ｖは係数表の係数の座標を示し、 ｐ（ｘ，ｕ）＝ｃ（ｕ）．ｃｏｓ［（２ｘ＋１）ｕπ／２Ｎ］ ｐ（ｙ，ｖ）＝ｃ（ｖ）．ｃｏｓ［（２ｙ＋１）ｖπ／２Ｎ］ であり、 ｃ（ｕ），ｃ（ｖ）はｕ，ｖ＝０に対して１／√２であ
   り、ｕ，ｖ≠０に対して１であり、前記方法は以下のス
   テップを達成することによって１対の座標ｕ，ｖに対す
   る各係数Ｆ（ｕ，ｖ）を順次決定することからなり、そ
   のステップは、 データ表の中心軸に対して対称的な値の組によって配列
   される位置に対応する４つの対ｘ，ｙに対して、係数Ｐ
   ＝ｐ（ｘ，ｕ）．ｐ（ｙ，ｖ）の絶対値を表でサーチす
   るステップと、 対応するデータの値をこれらの４つの対に対する加算お
   よび／または減算によって組合せるステップとを含み、
   各動作の符号は４つのデータの相対的位置の関数で決定
   され、 組合された値に係数Ｐの前記値を乗算するステップと、 前記乗算の結果をアキュムレータ（１７）に導入するス
   テップと、さらに対ｘ，ｙのすべての値に対して上のス
   テップを再開するステップとを含み、ｘおよびｙは０か
   ら（Ｎ／２）−１の範囲である、データ処理方法。
4. 【請求項４】 メモリ（１）にストアされたＮ×Ｎデー
   タのブロックのデータ（ｆ（ｘ，ｙ））を処理するため
   のＤＣＴ方法であって、ブロックの各ケースは係数のブ
   ロックの係数（Ｆ（ｕ，ｖ））を与えるために座標ｘ，
   ｙに対応し、前記ＤＣＴ方法はメモリ（１）のケースを
   アドレス指定するステップと、 前記ケースの内容を乗算器（１１）の第１の入力に与え
   るステップと、 １からＮ−１の範囲のパラメータｎ（ｘ，ｕ）およびｎ
   （ｙ，ｖ）のすべての値に対して、 Ｐ＝ｃｏｓ［ｎ（ｘ，ｙ）π／２Ｎ］・ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ の絶対値を第１の表（３）にストアするステップと、 一方でｕとｘの値、および他方でｖとｙの値ならびにｎ
   （ｘ，ｕ）とｎ（ｙ，ｖ）との値の関数で余弦関数の符
   号の値を第２の表（７，９）にストアし、かつ前記第１
   の表をアドレス指定するために前記値を使用するステッ
   プと、 各クロックパルスでデータブロックのケースの値に前記
   表の値を乗算するステップと、さらにｘおよびｙのすべ
   ての値に対して第２の表によって決定された符号の関数
   で加算または減算によって乗算の結果を累積するステッ
   プとを含む、ＤＣＴ方法。
5. 【請求項５】 以下の関係 【数３】 に従ってＮ×Ｎデータの表ｆ（ｘ，ｙ）とＮ×Ｎ係数の
   表Ｆ（ｕ，ｖ）との間に対応を生じさせるＤＣＴデータ
   処理回路であって、ここでＫは２の定数ベキであり、 ｘ，ｙはデータ表のデータの座標を示し、 ｕ，ｖは係数表の係数の座標を示し、 ｐ（ｘ，ｕ）＝ｃ（ｕ）．ｃｏｓ［（２ｘ＋１）ｕπ／２Ｎ］ ｐ（ｙ，ｖ）＝ｃ（ｖ）．ｃｏｓ［（２ｙ＋１）ｖπ／２Ｎ］ であり、 ｃ（ｕ）、ｃ（ｖ）はｕ，ｖ＝０に対して１／√２であ
   り、かつｕ，ｖ≠０に対して１であり、前記回路はデー
   タ表メモリ（１）と、積 Ｐ＝｜ｃｏｓ［ｎ（ｘ，ｙ）π／２Ｎ］．ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］｜ のメモリ（３）とを含み、 ｐ（ｘ，ｕ）＝Ｓｇｎ［ｐ（ｘ，ｕ）］．｜ｃｏｓ［ｎ（ｘ，ｕ）π／２Ｎ］ ｜、 ｐ（ｙ，ｖ）＝Ｓｇｎ［ｐ（ｙ，ｖ）］．｜ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ ，｜であり、 ここでｎ（ｘ，ｕ）およびｎ（ｙ，ｖ）は１からＮ−１
   の範囲の整数であり、 前記積メモリ（３）をアドレス指定するｐ（ｘ，ｕ）お
   よびｐ（ｙ，ｖ）の符号ならびにｎ（ｘ，ｕ）およびｎ
   （ｙ，ｖ）の値の表（７、９、１９）と、 値対（ｕ，ｖ）および各対（ｕ，ｖ）に対して、対のす
   べての値（ｘ，ｙ）を順次与える座標発生器（５）と、 Ｐのデータメモリからのデータの組合せとの積を計算す
   る乗算器（１１）と、さらに符号表によって与えられる
   符号の関数で前の結果を乗算の結果から減算するまたは
   それに加算するトータライザ（１３）とを含む、回路。
6. 【請求項６】 前記組合せはデータ値ｆ（ｘ，ｙ）に対
   応する、請求項５に記載の回路。
7. 【請求項７】 前記組合せは ｛ｆ（ｘ，ｙ）＋ｐａｒ（ｕ）ｆ（ｘ′，ｙ）＋ｐａｒ（ｖ）［（ｆ（ｘ，ｙ ′）＋ｐａｒ（ｕ）ｆ（ｘ′，ｙ′）］｝ に対応し、ここで ｘ′＝Ｎ−１−ｘであり、 ｙ′＝Ｎ−１−ｙであり、 ｐａｒ（ｕ）およびｐａｒ（ｖ）はｕまたはｖが偶数で
   あるか奇数であるかに依存して＋１または−１である、
   請求項５に記載の回路。
8. 【請求項８】 前記組合せは、ｆ（ｘ，ｙ）、ｆ
   （ｘ′，ｙ）およびｐａｒ（ｕ）を受け、かつｆ（ｘ，
   ｙ）＋ｐａｒ（ｕ）ｆ（ｘ′，ｙ）を与える第１の加算
   器／減算器（２３）、ｆ（ｘ，ｙ′）、ｆ（ｘ′，
   ｙ′）およびｐａｒ（ｕ）を受け、かつｆ（ｘ，ｙ′）
   ＋ｐａｒ（ｕ）ｆ（ｘ′，ｙ′）を与える第２の加算器
   ／減算器（２４）、および前記第１の２つの加算器の出
   力を受け、かつ第１の結果プラスｐａｒ（ｖ）を乗算さ
   れた第２の結果を与える第３の加算器／減算器（２５）
   を含む回路（２１）によって与えられる、請求項７に記
   載の回路。
9. 【請求項９】 以下の関係 【数４】 に従ってＮ×Ｎ係数（Ｆ（ｕ，ｖ））の表とＮ×Ｎデー
   タ（ｆ（ｘ，ｙ））の表との間に対応を生じさせる逆離
   散余弦変換によってデータを処理するための回路であっ
   て、ここでＫは２の定数ベキであり、 ｘ，ｙはデータ表のデータの座標を示し、 ｕ，ｖは係数表の係数の座標を示し、 ｃ（ｕ），ｃ（ｖ）はｕ，ｖ＝０に対して１／√２であ
   り、かつｕ，ｖ≠０に対して１であり、前記回路は、 係数表のメモリ（１）と、 積 Ｐ＝ｃｏｓ［ｎ（ｘ，ｙ）π／２Ｎ］．ｃｏｓ［ｎ（ｙ，ｖ）π／２Ｎ］ のメモリ（３）とを含み、ここでｎ（ｘ，ｕ）およびｎ
   （ｙ，ｖ）は１から（Ｎ／２）−１の範囲の整数であ
   り、 ｃｏｓ［ｎ（ｘ，ｕ）π／２Ｎ］およびｃｏｓ［ｎ
   （ｙ，ｖ）π／２Ｎ］ならびにｎ（ｘ，ｕ）およびｎ
   （ｙ，ｖ）の符号の表（７、９、１９）と、 データ表の第１の象限と同様にｕおよびｖが偶数である
   か奇数であるかに依存して＋１または−１に等しい信号
   ｐａｒ（ｕ）およびｐａｒ（ｖ）に対応する値の対
   （ｘ，ｙ）、ならびに各対（ｘ，ｙ）に対して、対のす
   べての値（ｕ，ｖ）を順次与える座標発生器（５）と、 Ｐの係数メモリの係数組合せとの積を計算する乗算器
   （１１）と、さらに前記符号表によって与えられた符号
   ならびにｐａｒ（ｕ）およびｐａｒ（ｖ）の値の関数で
   前の結果から乗算の結果を減算して、または前の結果に
   乗算の結果を加算して、それぞれｆ（ｘ，ｙ）、ｆ
   （ｘ′，ｙ）、ｆ（ｘ，ｙ′）およびｆ（ｘ′，ｙ′）
   を与える４つのトータライザ（１３）とを含み、ここで ｘ′＝Ｎ−１−ｘであり、かつ ｙ′＝Ｎ−１−ｙである、回路。
10. 【請求項１０】 前記係数表メモリ（１）は非ゼロ係数
    のみを含み、前記メモリの各ワードは前記係数の座標
    ｕ，ｖが後に続く非ゼロ係数値を含む、請求項９に記載
    の回路。