KR950012222B1 - 코사인 변환 회로 - Google Patents

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Abstract

내용 없음.

Description

코사인 변환 회로
제1도는 순방향 이산 코사인 변환 코더의 블록도.
제2도는 역 이산 코사인 변환의 블록도.
제3도는 16×16순방향 코사인 변환 계산을 포함하는 행렬 연산도.
제4도는 제3도의 행렬 연산의 재순서도.
제5도는 순방향 코사인 변환 회로의 실시예도.
제6도는 제4도의 행렬 중배의 가단한 재배열도.
제7도는 순방향 코사인 변환 회로의 다른 실시예도.
제8도는 제7도의 변환 회로내에 포함된 가산기 모듈용의 다른 실시예도.
제9도는 역 변환 행렬 방정식도.
제10도는 행렬에 존재하는 수직 및 수평 대칭을 강조한 제9도의 재배열 변형도.
제11도는 직접 이산 코사인 변환과 역 이산 코사인 변환을 수행할 수 있는 코사인 변환 발생기의 블록도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 램 15 : 버퍼
20, 40 : 이산 코사인 변한기 25 : 후프만 디코더
3 : 램 35 : 비양자화기
45 : 역 전송 50 : 적응 양자화기
55 : 버퍼 60 : 가변장 후프만 코더
600 : 병·직렬 컨버터 605 : 가산기 모듈
본 발명은 효율적인 방식으로 2차원 정보를 인코딩 및 디코딩을 위한 데이터 처리 장치에 관한 것으로, 특히 2차원 코사인 변환과 그것의 역 변환을 산출하기 위한 장치에 관한 것이다.
영상 데이터 압축은 정보 및 통신의 성장 분야이기 때문에 최근에 상당히 중요한 관심이 되고 있다. 영상 데이터 압축은 화상이 다수의 픽셀 또는 기본적인 화상 요소를 함유해야만이 만족한 결과를 얻을 수 있기 때문에 필수적이다. 그러나 이러한 영상은 다수의 잉여 정보를 함유한다. 이러한 잉여물의 감소를 위해 여러 가지 방법으로 영상을 인코드 하도록 많은 연구가 행하여지고 있고 그로 인하여 전송 및 저장을 실현한다. 이런 인코딩 해결 방법은 광범위하게 펄스코드 변조, 보간 또는 보외 코딩, 벡터 양자화 및 변환 코딩내로 분리될 수 있다.
차동 펄스 코드 변조(DPCM)와 같이, 전조가 되는 코딩에서, 인코드될 픽셀을 전조하도록 시도된다. 그전조는 이전의 인코드된 픽셀의 인코드 값을 사용하므로써 만들어진다. 통상 이런 픽셀은 예견 값을 발생시키기 위해 결합된다. 실제 값과 발생된 예견값간의 발생차는 양자화되어 전송 또는 저장 이전에 인코드 한다. 예견 알고리즘이 국부 화상 통계를 기초로 하는 적응 DPCM은 이러한 해결 방법상의 변형이다.
보간 및 보외 코딩에서, 픽셀의 부분 집합은 단지 수신기로 보내진다. 이 수신기는 디코드된 픽셀을 발생하도록 유용한 정보를 보간해야만 한다.
벡터 양자화에서, 영상 블록은 벡터 세트로 분해된다. 가능한 신호 패턴과 그의 대응 벡터로부터 대표 벡터의 부분 집합은 선택되며 코드북내에 포함된다. 인코딩할때, 코드북에서 가장 근사한 대표 벡터를 대체하며, 압축은 대표 벡터를 라벨로 대체함으로써 이루어진다.
최종적으로 샘플링 점의 불연속 세기 값과 같이 영상을 코딩하는 대신에 변환 코딩에 있어서, 선택적인 대표벡터는 맨먼저 픽셀 블록을 한 세트의 계수내로 변환시킴으로써 첫째로 만들어진다. 이것이 양자화 및 전송화된 계수이다. 본 기술 분야에 사용되어 왔던 다양한 변환으로 하다마드, 카루넨-로베 및 이산 코사인 변환등이 있다. 이러한 변환은 변환 영역에서 신호 에너지로 보존되나 통상 에너지의 대부분은 비교적 소수의 샘플에 집중한다. 거의 영에 가까운 샘플은 전송될 필요가 없으며, 비교적 낮은 값의 샘플은 저질의 양자화가 될 수 있다. 이는 데이터의 실제적 압축이 저장되던가 또는 전송되게 한다. 후프만 코딩은 전송율을 더 감소시키도록 양자화한 후에 종종 사용된다.
이산 코사인 변환은 보통 사용되는 변환이다. 이는 보통 초당 약 8-10메가 샘플비로 비디오 처리하는 TTL 또는 ECL 하드웨어로 제조된 프로세서로 실현된다. 변환은 n소자 벡터를 n×n행렬로 곱하여 구성된다. 그러나 병렬 하드웨어 증배기는 비경제적이므로 대부분 이론적 연구는 증배의 합산수가 감소되도록 대칭 코사인 행렬이 더 소형인 형렬로 분리되게 하는데 개발을 집중하고 있다. 이는 다양한 고속 이산 코사인 변환 및 알고리즘을 초래하는데 이는 FFT와 유사한 기술이다.
이산 코사인 변환 계산용 알고리즘의 하나는 1977년 9월에 씨이. 에이취. 스미스에 의해 "불연속 코사인 변한용 고속 계산 알고리즘"이란 제목으로 발간된 책에 기술된다. 이 알고리즘을 기초로 하여, 1983년 5월 24일에 허여된 워더그렌등에 의한 미합중국 특허 제4385363호에서는 셔플(Shuffle) 회로와 함께, 이산 산술 논리 유니트를 사용한 다수의 셔플 및 가산 회로, 승산 회로 및 가산 회로를 사용하여 이산 코사인 변환 발생용 장치를 기술하고 있다.
다른 구조를 사용하여, 알.엘.빌헬름은 1984년 5월 15일에 허여된 미합중국 특허 제 4,449,194호에 다수의 점 이산 변환 프로세서를 기술한다. 빌헬름 프로세서는 모든 수학적 단계가 디지털 신호를 변위 및 감산함으로써 수행되도록 2항의 누승에 의하여 이산 코사인 변환의 각 항에 접근된다.
TTL 및 ECL 기본 칩에서 VLSI설계까지 진전으로 증배기 설계에서 더 많은 융통성이 허용된다. 그러므로, 본 발명의 목적은 VLSI 설계에서 고유의 장점을 이용하여 더 효율적인 변환이 성취되도록 이산 코사인 변환 구조를 개발하는데에 있다.
본 발명에 따라서, 코사인 행렬 계수의 대칭은 모든 증배가 순람표 및 가산기의 조합을 구비하는 "상수 증배기"에 의해 수행되도록 하는데 이용된다. 변환 계수는 미리 선택된 크기의 순차 블록 각각으로 분리시킴으로서 발생되며, 블록내의 정보는 특정한 순서를 발생하도록 분류되며 재정리된 블록은 상수 증배기를 사용하는 제1일차원 코사인 변환 회로에 대해서 차례로 인가된다. 제1코사인 변환 회로의 출력은 반전 메모리에 인가되어 역시 "상수 증배기"를 사용하는 제2코사인 변환회로에 인가된다. 직접 이산 코사인 변환과 역 이산 코사인 변환 양자는 이런 방법으로 성취되며, 한 도해 수행 실시예에서 양자의 변환은 동일한 상수 증배기 및 근본적으로 동일한 지지 회로를 발생시킨다.
본 발명은 도면 설명을 참조하여 더 상세한 설명을 기술한다.
변환 코딩은 각각 하나의 프레임 비디오에서 잉여물을 제거하는 하부 프레임 코딩 기술과 같이 통상 응용된다. 전형적인 변환 코더에서, 화상은 n×n(n픽셀×n라인)크기의 블록으로 분리되며, 여기서 n은 2의 누승이며 통상 8, 16 또는 32이다. 변환 연산은 각 블록에 응용되며, 그 결과 픽셀 값(소구역 정보)을 변환 계수 n-(전 블록 정보)으로 대체한다. 변환 계수의 각각은 완전한 블록에 대해 무엇인가 나타낸다. 예를 들면 "DC 계수"는 블록에서 픽셀이 평균치를 나타낸다. 다른 계수는 소정의 2차원 공간 주파수 패턴이 블록에 존재하는 크기를 타나낸다. 왜냐하면 코사인 벡터 세트가 직교하기 때문에, 하나의 계수내의 정보가 소정의 다른 조합에 의해 표시될 수 없게 된다.
압축은 다수의 계수(이를 디코더의 제로로 대체함)를 포기하며 더 작은 다른 것 또는 더 저질인 값의 범위를 제한함으로써 성취된다. 이 해결 방법은 화상에서 대부분 정보가 저 공간 주파수 패턴내에 함유되며, 고주파수 패턴은 제로에 가까운 값을 가지므로 양호하다. 중심이 빗나가는 버려진 고주파수 정보는 시야에서 쉽게 놓치지는 않는다.
변환 코딩과 양자화에 따라, 후프만 코딩은 여전히 전송율을 감소시키기 위해 종종 사용된다. 고 공간 주파수 계수의 큰 값은 긴 코드가 주어지나 반면에 제로에 가까운 값은 매우 짧은 코드가 주어진다.
제1도는 m비트 워드를 갖는 16×16변환 프로세서의 블록도이다. 16×16변환 및 8비트의 초기 샘플 정확도에서, m은 반올림 오차를 피하도록 12에서 16까지의 범위를 가진다. 만약 압축이 높다면, 양자화 오차는 높아지며 12비트 정확도는 충분하다. 더욱더 적당한 압축과 더 높은 질을 위하여는, 14 내지 16비트가 더욱 더 유용하다. 제1도에서 초기 16라인 "블록 재정리 메모리"(10)는 16 또는 256픽셀에 의해 블록안으로 16레스터 주사된 라인의 각 블록을 재배열 되도록 사용된다. 그것은 또한 미리 선택된 재정리 패턴에 따라 각 블록에서 재정리 샘플의 기능을 수행한다. 이러한 패턴의 하나는 아래에 기술한다.
코사인 변환은 제1도에서 2차원 연산이 두 개의 일차원 연산의 연속으로 이루어질 수 있다는 것을 의미하는 "분리형"이기 때문에, 메모리(10)의 출력은 일차원 변환회로(2)에 인가되며, 변환 회로의 출력은 "주사 반전"메모리(30)에 인가되며, 메모리(30)의 출력은 회로에 동일한 제2일차원 코사인 변환 회로(40)에 인가된다. 메모리(30)는 256×m의 크기이며, 그것은 제2변환이 "수직적으로"인가되도록, 제일 16소자 변화의 변환된 결과가 수평적으로 재정리되는데 사용된다. 회로가 스크램블(scramble)된 출력을 제공하는 범위로, 회로(40)는 다르게 재정리된 입력 순차를 요하며, 메모리(30)의 기능은 회로(20)에 의해 제공된 신호 순차로부터 회로(40)에 의해 요구된 신호 순차를 발생한다. 회로(40)의 출력은 이차원 이산 코사인 변환의 바람직한 계수의 세트이다. 임의의 회로(40)의 출력은 제1도에서와 같이 양자화(50)에 인가되며, 가변장 인코더(60)와 같은 회로의 부가적인 압축으로 잇따른다.
디코더는 인코더의 역이다. 제1도의 인코더에 대응되는 제2도의 디코더는 버퍼(15), 후프만 디코더(25), 및 역 코사인 변환 회로 다음에 위치한 대표값 순람("비-양자화기")로 표(35)를 포함한다. 본 발명의 원리에 따라 역 코사인 변환 회로는 ×m 주사 반전 메모리(55)를 에워싸는, 두 개의 동일한 변환 회로 단(45 및 65)를 포함한다. 임의로, 단(65)다음에 또다른 메모리(75)가 있다. 역 코사인 변환은 코사인 계수 행렬이 순방향 변환의 반전이라는 것이 순방향 변환과 다르다. 이 "반전 행렬"연산은 "주사반전"과 혼동해서는 안되며, 2차원 공간에서 계수를 재정리 시킨다.
본 발명의 원리 이해를 증가시키기 위해서, 제3도는 16×16코사인 변환 계산을 포함하는 행렬 연산을 기술한다. P-요소는 픽셀 샘플을 나타내며, 행렬의 숫자는 코사인 계수이며, C요소는 발생된 코사인 변환 계수를 나타낸다. 제4도는 코사인 변환 행렬에서 존재하는 대칭성을 강조하기 위해 제3도 행렬 연산을 가능한 재정리한 다수중의 하나를 나타낸다. 이 정리는 왼쪽 하단에서 오른쪽 상단까지의 사선상의 상수는 동일한 절대치를 가지므로 행렬내에서 세그먼트 또는 "블록"을 생성한다.
제5도는 제4도의 명백한 대칭을 사용한 제1도의 코사인 변환 회로(20)의 다른 실시예도이다. 제4도의 행렬은 두 개가 일치한 계수 세그먼트(.707), 두 개의 계수 세그먼트(923과 .382), 네 개의 계수 세그먼트(.980,.555,.195, 및 .831), 및 여덟 개의 계수 세그먼트(.995,.471,.773,. 290,.098,.881,.634, 및 .956)로 분리된다. 제5도의 회로도 유사하게 분리되는데, 즉, 증배기(201)와 결합된 회로, 증배기(202-203)와 결합된 회로, 증배기(204 내지 207)와 결합된 회로, 및 증배기(208-215)와 결합된 회로이다.
회로 구조 및 연산의 "동작"을 도시한 제5도에서 4개의 계수 세그멘트를 주지해보면, 증배기(204-207)는 제4도에 도시한 순서에서 라인(200)에 인가된 입력 픽셀 샘플, 즉 P0, P5, P3, P6, P7, P2, P4, P1, P15, P10, P12, P9, P8, P13, P11, 및 P14에 응답한다. 증배기(204-207)인가되지 않은 상수(.980, .555, .195, 및 .831)와 함께 인가된 입력 신호의 생성에 대응되는 출력 신호를 발생한다. 증배기(204-207)(및 제5도 회로의 다른 증배기 즉 201-203 및 208-215)는 1985년 4월 전에 에스.가나퍼시에 의해 미합중국 특허원 제725,921호에 기술된 소형 롬(ROM), 또는 ROM의 조합 및 가산기에 의해 간단하게 수행할 수 있다.
증배기(204-207)의 출력 신호는 각각 신호 제어 회로(304-307)에 인가된다. 기호 제어 회로(304-307)는 버스(300)에 의해 인가된 제어 신호의 제어하에서 증배기 계수를 가져야만 한다(제4도행렬). 특히 제5도 회로는 15기호, 제어회로(301-315)를 포함하며, 가장 간단하게 버스(300)는 15리드를 포함하고, 각각은 다른 기호 제어회로에 접속된다.
제5도에 도시한 네 계수 세그먼트를 참조하면, 기호 제어 회로(304)의 출력은 가산기(404)에 인가되며 가산기(404)의 출력은 레지스터(504)에 인가된다. 기호 제어 회로(305)의 출력 및 레지스터(504)의 출력은 가산기(405)에 인가되며 가산기(405)의 출력은 레지스터(505)에 인가된다. 같은 방식으로, 기호 제어 회로(306)의 출력 및 레지스터(505)의 출력은 가산기(406)에 인가되며 가산기의 출력(406)은 레지스터(506)에 인가된다. 마지막으로, 기호 제어 회로(307)의 출력 및 레지스터(506)의 출력은 가산기(407)에 인가되며 가산기(407)의 출력은 레지스터(507)에 인가된다. 레지스터(507)의 출력은 가산기(404)에 궤환되어, 궤환루프를 폐쇄하여 이것에 따라 순회 정보 루트 누산기 구조를 형성한다. 상기에서 순회 정보 루트 누산기는 제4도의 네 계수 세그먼트에 존재하는 순회 구조이기 때문에 변환 계산의 기능에 매우 적당하다. 변환 계수(C2)는 증배기 순차(.980,.555,.195, 및 .831)를 통하여 사이클링에 의해 발생된다. 하나씩의 오프셋에서, 변환 계수(C10)는 증배기 순차(.555,.195,.831, 및 .980)를 통하여 사이클링에 의해 발생된다. 하나이상씩의 오프셋은 변환계수(C14)이며 변환계수(C6)은 마지막으로 온다. 증배기(204)에서 증백(P0)하여, 레지스터(504)내에서 생성을 임시 저장하고, 증배기(205)내에서 발생된 생성을 거기에 추가하여 이를 레지스터(505)에 저장하면, 증배기(206)내에서 발생된 생성을 거기에 추가하여 레지스터(506)에 임시 저장하고, 마지막으로 증배기(207)의 생성을 거기에 추가하므로써 C2출력은 발생된다. 정보 루드 방식에서 레지스터(504)는 변환계수(C2)에 대한 부분 생성을 임시 저장하며, 레지스터(505)는 계수(C10)에 대한 일부분의 생성을 임시 저장하고, 레지스터(506)은 계수(C14)에 대한 일부분의 생성을 저장하며 레지스터(507)은 계수(C6)에 대해 일부분의 생성을 저장한다.
16화상 요소가 리드(200)에 인가된 후에 레지스터(507)의 출력은 계수(C2)를 함유하며, 레지스터(504)의 출력은 계수(C10)를 함유하고, 레지스터(505)의 출력은 계수(C14)를 함유하며, 레지스터(506)의 출력은 계수(C6)를 함유한다. 출력 계수는 제4도에 도시된 순서에 따라 리드(601)상에서 일련의 계수(C0-C3)를 출력하는 병·직렬 컨버터 레지스터(600)에 제5도와 같이 인가된다. 상기한 네 계수 세그먼트는 다른 세그먼트의 대표이다. 이들은 증배기의 수와 순회 정보 루트 누산기에서 회로단의 수, 및 입력 신호가 증배되는 상수에서는 다르다.
제5도에 구성된 모든 회로는 통상적인 디지틀 소자이다. 수의 견본은 기호 크기 형태 또는 소정의 다른 기호 대표로 할 수 있다. 소자(301-315)가 기호 비트상에서 배타적(exclusive) OR로 간단히 수행되므로 기호 크기 형태로 약간의 잇점이 있다. 버스(300)의 출력 신호를 발생하는 기호 제어 ROM(320)은 소형 판독 전용 메목리이다. 제5도 회로는 간단한 15×15메모리이다. 실제적으로 부가적인 대칭은 아래에 기술한 것처럼, ROM(320)의 크기 뿐만 아니라 모든 회로의 감소를 위해 사용된다.
코사인 변환 계수를 실현하기 위한 여타 하드웨어 구조로서 제4도 행렬의 상단 좌측 상한은 상단 우측상한과 동일하며, 하단 좌측 상한은 하단 우측 상한의 반대이다. 제6도는 이러한 대층을 개발한 제4도의 행렬 증배의 재정열을 간단히 도시하며, 제7도는 이것을 충족시킨 구조를 도시한다. 그것은 8두개 상수 증배기가 제5도의 16 하나 상수 증배기를 대신한다. 제7도 회로를 구성하는 소자는 멀티플렉서(602),(603) 및 (604) (하나의 폴, 두 개의 스윗치)와 입력 가산기 모듈(605)를 제외하면 제5도 소자와 일치된다. 멀티플렉서(602 내지 604)는 제6도의 상단부에 지정된 것처럼(세개의 독립 연산 세그먼트를 갖는) 우수 계수 또는 제6도의 하단부에 지정된 것처럼(하나의 연산 세그먼트를 갖는) 기수 계수의 계산을 하도록 배열된다.
기수 계수를 계산하도록 사용할 때, 멀티플렉서 스윗치(602 내지 604)는 제7도에 도시한 바와 같이, 단자 Ⅱ에 접속되며, 우수 계수를 사용할때 멀티플렉서는 단자 Ⅰ에 스윗치 된다. 더 많은 대칭이 행렬 상단에 존재하며 이 대칭은 우수 계수를 계산하도록 요구되는 증배의 수를 감소시키기 위해 사용한다는 것을 알 수 있다. 그러나 8증배기가 기수 계수용으로 요구될 때, 거의 이득이 없다. 입력 가산기 모듈(605)은 제6도에서 지정한 것처럼 적당한 지연 및 입력 신호의 조합을 제공한다. 우수 계수를 계산하기 위하여 픽셀 P0내지 P1(초기에 지정된 혼합 순서대로)은 레지스터(606)에서 지연되며, 가산기(607)에서 픽셀 P15내지 P14에 각기 가산되고, 멀티플렉서 스윗치(608)를 통해 증배기(701-708)를 통과한다. 동시에, 픽셀 P15내지 P14는 소자(609)에서 지연된 픽셀 P0내지 P1으로부터 감산되며, 발생된 다른 신호는 레지스터(610)에서 지연되며 멀티플렉서 스윗치(608)를 통해 증배기(701-708)로 인가된다.
증배기(701-708)는 두 상수중의 하나에 의해 증배되도록 배열된 점에서 증배기(301-315)와는 다르다. 그들의 수행은 증배기(301-315)와 거의 동일하다. 다소 상세하게 기술하지 않은 것은 제7도의 회로를 명백히 하기 위함이다.
제8도는 가산기 모듈(605)에 대한 다른 실시예도이다. 그것은 제7도에 도시한 모듈보다 더 복합적이며, 제8도 모듈은 역 이산 코사인 변환에서 적절히 사용된다. 제8도에서, 소자(611)는 두 개의 입·출력 연산소자이다. 입력(A) 및 (B)에 응답하여 소자(611)는 (A+B) 및 (A-B) 출력 신호를 발생한다. 출력(A-B)는 멀티플렉서 스윗치(612)를 통해 4-픽셀 레지스터(613)로 인가되며, 출력(A+B)는 2-픽셀 레지스터(614)와 2-입력 멀티플렉서 스윗치(615)에 인가된다. 레지스터(614)의 출력은 제2의 2-픽셀 레지스터(618) 및 4-입력 멀티플렉서 스윗치(616)의 제1입력에 인가된다. 레지스터(618)의 출력은 제2의 입력 스윗치(616)에 인가되며, 반면에 레지스터(613)의 출력은 제3의 입력 스위치(616) 및 제2의 4-픽셀 레지스터(617)의 입력에 인가된다. 마지막으로, 레지스터(617)의 출력은 입력 멀티플렉서 스윗치(616)의 제4입력 및 스윗치(615)의 제2입력에 인가된다.
P0내지 P1이 입력에 인가되는 동안에, 스윗치(612)는 (제8도에 되시된) "인(in)"입력에 접속되며 스윗치(615)는 레지스터(617)의 출력에 접속된다. 이때, 레지스터(617)( 및 스윗치(615)의 출력)는 P0-P15내지 P1-P14까지의 종래 순차의 픽셀 신호다. 제1의 8-픽셀 순차의 종단에서, P0내지 P1은 레지스터(617) 및 (613)에 저장되고, 스윗치(612)는 (A-B) 입력에 접속되고, 스윗치(615)는 (611)의 (A+B)출력에 접속되고, 스윗치(616)는 레지스터(167)의 출력에 접속된다. 픽셀 신호 P15내지 P14는 소자(611)의 (B)입력에 인가되며, 소자(611)의 (A+B)출력에서 및 대응적으로는 스윗치(615)의 출력에서 P0+P15를 산출하며, 반면에 소자(611)의 (A-B)출력에서 P0내지 P15를 산출하여 스윗치(612)를 통해 레지스터(613)로 인가된다. 다음의 8-픽셀 샘플에 대하여는, 합신호 P0+P15내지 P1+P14는 출력에서 나타나며 반면에 차 신호 P0-P15내지 P1-P14는 다음 순차로 출력용의 레지스터(613) 및 (617)안에 저장된다.
제9도는 역 변환 행렬 방정식도이다. 역 변환 계산에 사용한 계수의 행렬은 순 변환의 수학적인 반전이며, 따라서 제5도에서 분리된 블록의 제9도에서도 분리할 수 있다. 제5도 행렬에 관하여, 세가지의 관찰 결과는 제7도 회로를 현실화 할 수 있는데, 하나는 코사인 계수 행렬은 입력 신호 및 변환 계수 계산 순차의 적절한 재정리에 의해 대칭이 강조되도록 재배열될 수 있으며, 둘째는 계산 작업의 적절한 분할에 의해 추출된 변환 계수 세트는 순회 정보 루트 방식으로 분배된 하드웨어에서 계산 될 수 있으며, 셋째는 더 소형세그먼트는 하나의 가장 큰 세그먼트용으로 사용된 물리적인 순회정보 루트 누산기 하드웨어를 시분할 하므로써 실현될 수 있다.
제9도에 관하여도 유사한 관찰 결과가 있을 수 있는데, 여기에서 변환 계수 C는 입력 샘플로써 C0,C8, C4, C12, C2, C14, C6, C1, C11, C13, C15, C5, C9및 C3순서로 되어 있고, 픽셀 샘플 P 는 출력으로써 P0, P5, P3, P6, P7, P2, P4, P1, P15, P10, P12, P9, P8, P13, P11및 P14순서로 되어 있다. 특히 샘플 C0및 C8이 도달하자마자 0.707증배기의 사용을 요하는 모든 증배가 실행된다. 샘플 C4및 C12가 도달할 때, 0.923증배기와 0.382증배기의 사용을 요하는 모든 증배는 실행된다.
제10도는 제9도 행렬에 나타나는 수평 및 수직 대칭을 강조하는 변형 재배열도이다. 제10도의 상단부에 따라, 출력 픽셀 샘플은 네 컬럼에 지정된, 네 성분을 가산하여 얻어진다. 제10도의 상단부에서 식별된 요소[A,B], [C,D], [E,F,G,H], 및 [I,J,K,L,M,N,O,P]는 제10도의 하단부에서 지정한 것처럼 계산된다.
제11도는 순방향 이산 코사인 변환 및 역 이산 코사인 변환의 실현가능한 변환 발생기이다. 순 변환 모드의 연산은 이미 기술되었으므로, 다음 설명을 제외하고 단지 역 변환 연산을 아래에 설명한다. 순 변환모드에서, 라인(110)상의 입력 신호는 멀티플렉서 스윗치(111)를 통해 가산기 모듈(605)로 인가되며, 그곳에서 멀티플렉서 스윗치(212)를 통해 라인(200)으로 인가된다. 회로의 출력은 멀티플렉서 스윗치(113)를 통해 병·직렬 컨버터(600)로부터 나온다. 제11도에 도시된 스윗치(111),(112), 및 (113)는 역 이산 코사인 변환 위치에 있다.
역 변환에서, 입력 신호(코사인 변환 계수 C)는 가산기 모듈을 통하지 않고 멀티플렉서 스윗치(112)를 통하여 버스(200)에 인가된다. 인가된 변환 계수의 순서는 상기 기술 되었으며 제9도에 도시되었다. 만약 인가된 계수의 순서에서 재배열을 필요로 한다면, 메모리는 재정리를 수행하도록 재공한다.
입력 샘플 C0및 C8이 도달하자마자 제10도의 성분 A 및 B는 증배기(701)과 (702)의 도움으로 각기 계산된다. 성분(A)는 레지스터(501)에 저장되며 성분(B)는 레지스터(502)에 저장된다. 입력 샘플 C4및 C12이 도달될 때, 증배기(703) 및 (704)는 활성화 되며, 가산기(403) 및 (404)와 레지스터(503) 및 (504)를 포함하는 제11도의 순환 정보 루트 누산기 세그먼트는 성분(C) 및 (D)를 발생한다. 성분(C)는 레지스터 (503)에 저장되며 반면에 성분(D)는 레지스터(504)에 저장된다. 다음에 네 입력 샘플(C2,C10,C14,C8)이 도달될 때, 증배기(705-708)는 활성화되며 가산기(405-408) 및 레지스터(505-508)를 포함하는 제11도의 순회 정보 루트 누산기 세그먼트는 성분(E),(F),(G) 및 (H)를 발생한다. 성분(E),(F),(G) 및 (H)가 발생하도록 요구되는 계산의 완료에 따라, 상기 성분을 포함하는 레지스터(505 내지 508) 및 레지스터(501-504)의 내용은 병·직렬 컨버터(600)에 전송된다. 다음 세그먼트중에, 입력 샘플(C1,C4,C7,C13,C15,C5,C9및 C3)이 도달되며, 레지스터(601)는 라인(601) 및 스위치(612)를 통해 레지스터의 내용물을 가산기 모듈(605)로 이동시킨다. 동시에, 증배기(701 내지 708)는 순방향 변환에 수행된 계산과 동일한 방법으로 성분(I 내지 p)를 계산한다. 성분(I-p)가 발생하도록 요구된 계산의 완료에 따라 레지스터(505-508)의 내용은 병·직렬 컨버터(600)에 전송되며 라인(601)를 통하여 가산기 모듈(605)로 이동된다.
가산기 모듈(605)은 성분(A-p)를 차례로 수신하며, 그 기능은 제10도의 상단부에 실시된 명세에 따라 다양한 성분을 가산하는 것이다. 예를 들어, (P0)를 발생하기 위해, 값(A+C+E+I)의 계산을 필요로 한다. (P7)을 발생하기 위하여, 값(A+C-E+M)의 계산을 필요로 한다. 이 결합에 필요한 성분은 아래 표에 따라 스위치(616) 및 (615)를 제어시켜 제8도에 도시된 가산기 모듈에서 성취된다.
[표 1]
Figure kpo00001
제10도의 상단부에서 가산 및 감산 패턴이 매우 규칙적이므로, 제11도에 도시된 가산기 모듈 해결 방법은 대단히 훌륭하다. 다른 해결 방법은 실행될 산술 연산 및 억세스 어드레스의 RMA 및 ROM 제어의 사용으로서 가능하다.
상기의 상세한 설명은 제2 및 3도에서 회로(20),(40),(25) 및 (45)의 상세한 세부 사항을 기술한다. 상기 기술로 명백한 바와 같이, 이들 회로를 선행하는 메모리는 전술한 샘플 재정리를 이행하여야 한다. 이것은 메모리에서 읽기와 쓰기를 제어하는 매우 소형인 ROM 또는 매우 간단한 결합 회로 또는 단순 스틸로 성취될 수 있다.
제2 및 3도에서 나머지 회로는 완전히 종래의 것이며 그러므로 설계자가 가장 적합한 설계를 선정하도록 변리사에게 맡겼다.
픽셀 샘플 및 코사인 변환 계수의 특정 순차에 관해서, 예를 들면, 제공된 순차(15,10,12,9,8,13,11 및 14)실시예는 1의 보수 순차(0,5,3,6,7,2,4 및 1)선택으로 쉽게 획득하며, 상기 후자의 순차는 2진 대표 순차(1,11,7,13,15,5,9 및 3)우측 이동으로 쉽게 획득된다. 순차 발생을 더 통상적으로 취급한다면, 순차에 의해 다음에 나타나는 방법으로 변환점(8,16 및 32)을 획득할 수 있다.
아래 방정식에서, N은 변환점 갯수의 반이며, P(X)는 X차 픽셀 기호이며, 및 C(X)는 X차 계수 기호 이다. "X"는 기호 리스트에서 P(X)또는 C(X) 기호의 위치를 나타낸다. 변환 크기(2N)에 대한 P(X)의 N값은 다음에 의해 구해진다. 즉, P(0)=C(0)=0로 하고 P(1)을 1부터 N-1까지의 값으로 한다. P(1)으로 각기 설정시킨 잔여 P(X)는
2P(X+1)[(2P(X)+1)(2P(X)+1)]mod 2N, 0<X<N
으로부터 구해지다. 0부터 N까지 모든 값을 포함하는 결과 순열 세트는 유효(다소는 진부하지만)하다. 대응하는 C(X)를 찾기 위해, 각 P(X)의 "원형"은 더 적은 값을 좌측에서 끝나도록 N값을 교체하므로써 발견된다. 0<X N-1인 급수 P(X)는 "원형"변환점(2N)의 처음 N항에 대응된다. 최종의 기호(N)는
P(X+N)=N-1-P(X), 0<=X<N
C(X+N)=2P(X)+1, 0<=X<N으로 설정된다.
다수의 특정 실행만이 직접 및 역 변환에 대해 기술할지라도, 본 발명의 원리를 구체화시킨 다른 실시예가 있음은 물론이다. 예를 들면, 다른 삼각 함수 변환은 실현되며, 코사인 계수 행렬의 다른 재정리는 다른 하드웨어 구성이 개발되도록 사용되고, 다른 하드웨어는 예비적 처리 및 최종 처리등을 위해 사용될 수 있다. 그러므로, 상기 설명은 단지 본 발명 원리를 기술한 것 뿐이지 어떤 의모 제한하지는 않는다.

Claims (14)

  1. 인가된 입력 신호의 순차로부터 일련의 변환 신호를 발생시키기 위한 변환 회로에 있어서, 여러개 선정된 상수에 의해 상기 입력 신호를 각각 증배하고 이것으로써 다수의 적신호를 발생하며, 상기 입력 신호에 응답하는 다수의 증배기(201-215)와, 상기 다수의 적신호에 응답하여, 상기 발생하는 세트의 변환 신호로부터 상기 적신호를 가산하거나 또는 감산하기 위한 순회 정보 루트 누산기 수단을 구비하며, 상기 발생하는 세트의 변환 신호로부터 가산 또는 감산은 선정된 순차에 따라 제어되며, 그리고 상기 발생하는 세트의 변환 신호는 상기 가산 또는 감산의 완료에 따라 상기 일련의 변환 신호가 되는 것을 특징으로 하는 코사인 변환 회로.
  2. 제1항에 있어서, 상기 순회 정보 루트 누산기 수단은 상기 증배기의 각각에 대해 선정된 순차에 따라 상기 적신호의 기호(301-315)를 반전시키기 위한 수단과, 상기 반전 수단에 응답하여 상기 변환 신호(C8,…C3)를 발생시키기 위해 다수의 순회 정보 루트 누산기 수단(401-415,501-513)을 특징으로 하는 코사인 변환 회로.
  3. 제2항에 있어서, 상기 인가된 입력 신호의 상기 순차와 상기 다수의 상수 증배기 사이에 삽입된 입력 신호 재정리 수단을 특징으로 하는 코사인 변환 회로.
  4. 제2항에 있어서, 상기 변환 신호에 응답하는 출력 신호 재정리 수단을 특징으로 하는 코사인 변환회로.
  5. 제2항에 있어서, 병렬로 상기 변환의 수신 및 상기 변환 회로의 출력부에서 직렬로 상기 변환 신호의 제공을 위해 상기 변한 신호에 응답하는 수단을 특징으로 하는 코사인 변환 회로.
  6. 제5항에 있어서, 상기 변환 회로의 출력부에 직렬로 나타나는 상기 변환 신호에 응답하는 출력 신호 재정리 수단을 특징으로 하는 코사인 변환 회로.
  7. 제6항에 있어서, 상기 인가된 입력 신호의 순차와 상기 다수의 상수 증배기 사이에서 삽입된 입력 신호 재정리 수단을 특징으로 하는 코사인 변환 회로.
  8. 제2항에 있어서, 상기 각각의 정보 루트 누산기는 각각 두 개의 입력과 하나의 입력을 가지며, 상기 두 개의 입력에서 신호를 산술적으로 결합하고, 결합된 신호를 저장하며 상기 하나의 출력에서 저장된 신호를 유용하게 만드는 다수의 결합 및 저장 회로망(401,501)을 구비하며, 링에 접속된 상기 결합 및 저장 회로망에서, 상기 각각의 결합 및 저장 회로망의 상기 입력 중 하나는 상기 결합 및 저장 회로망중의 다른 회로망의 상기 출력에 접속되며, 각각의 상기 결합 및 저장 회로망의 상기 제2입력은 상기 적신호에 응답하는 것을 특징으로 하는 코사인 변환 회로.
  9. 제1항에 있어서, 상기 순회 정도 루트 누산기 수단은 각각 두 개의 입력 및 하나의 입력을 가지며, 상기 두 개의 입력에서 신호를 산술적으로 결합하고, 결합된 신호를 저장하며 상기 하나의 입력에서 저장된 신호를 유용하게 만드는 다수의 결합 및 저장 회로망을 구비하며, 링에 접속된 상기 결합 및 저장 회로망에서 각각의 상기 결합 및 저장 회로망의 상기 입력중의 하나는 상기 결합 및 저장 회로망중의 다른 회로망의 상기 출력에 접속되며, 각각의 상기 결합 및 저장 회로망의 상기 출력에 접속되며, 각각의 상기 결합 및 저장 회로망의 상기 제2입력은 상기 적신호에 응답하는 것을 특징으로 하는 코사인 변환 회로.
  10. 2차원 변환 발생기에 있어서, 제1적신호의 순차를 발생하기 위해 다수의 제1상수 증배기를 포함하는 입력 신호에 응답하는 제1일차원 변환 발생기와, 상기 다수의 제1증배기에서 상기 각각의 증배기에 대한 선정된 순차에 따라 상기 적신호의 기호를 반전하기 위한 제1수단과, 매개 계수 신호 발생을 위해, 상기 반전 제1수단에 응답하는 다수의 제1순회 정보 루트 누산기 수단과, 상기 매개 계수 신호에 응답하는 매개 재정리 메모리 및 제2적신호 순차를 발생시키기 위해 상기 매개 재정리 메모리에 접속되어 있고, 다수의 제2상수 증배기를 포함하는 제2일차원 변환 발생기와, 상기 다수의 제2증배기에서 각각의 상기 증배기에 대한 선정된 순차에 따라 상기 제2적신호의 기호를 반전하기 위한 제2수단과, 최종의 계수 신호발생을 위해, 상기 반전 제2수단에 응답하는 다수의 제2순회 정보 루트 누산기 수단을 특징으로 하는 이차원 변화 발생기.
  11. 제10항에 있어서, 상기 입력 신호 및 상기 제1일차원 변환 발생기 사이에 삽입된 예비적 처리 재정리 메모리를 특징으로 하는 이차원 변환 발생기.
  12. 제10항에 있어서, 상기 최종 계수 신호에 응답하는 최종 처리 재정리 메모리를 특징으로 하는 코사인 변환 회로.
  13. 제11항에 있어서, 상기 최종 세트의 계수 신호에서 이산 코사인 변환 계수를 발생하도록 상기 영상 샘플을 상기 예비적 처리 재정리 메모리로 인가하기 위한 수단 및, 상기 최종 세트의 계수 신호를 압축하기 위한 수단을 특징으로 하는 코사인 변환 회로.
  14. 제12항에 있어서, 상기 최종 세트의 계수 신호에서 영상 샘플을 발생하기 위해 이산 코사인 변환 신호를 상기 제1일차원 변환 발생기로 인가하기 위한 수단을 특징으로 하는 코사인 변환 회로.
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