KR940004467A - 이산코사인 변환장치 및 그 역변환장치 - Google Patents

이산코사인 변환장치 및 그 역변환장치 Download PDF

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KR940004467A
KR940004467A KR1019930016442A KR930016442A KR940004467A KR 940004467 A KR940004467 A KR 940004467A KR 1019930016442 A KR1019930016442 A KR 1019930016442A KR 930016442 A KR930016442 A KR 930016442A KR 940004467 A KR940004467 A KR 940004467A
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미추하루 오키
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오오가 노리오
소니 가부시끼가이샤
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    • G—PHYSICS
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    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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    • G—PHYSICS
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Abstract

본 발명은 승산회로의 수가 적고, 간단한 회로구성의 이산코사인 변환장치, 예를 들면 2차원 4행X8열 이산코사인변환(2차원 4X8DCT)장치를 제공하는 것을 목적으로 한다.
그 구성을 보면 2차원 4X 8DCT를 정수행렬등을 이용한 식을 변형하고, 간단한 회로로 하드웨어화를 가능하게 된다. 2차훤 4X8DCT장치는 입력행렬[X]에 행렬[Q]을 승하는 것에 대신하여 입력행렬[X]의 데이터의 늘어놓기 바꾸는 회로(2), 정수행렬[L]을 승하는 2차내적연산회로(4), 행렬[R]을 승하는 것에 대신하여 데이터를 늘어 놓기 바꾸는 회로(6), 정수행렬[T]을 승하는 8차내적연산회로(8), DCT의 계수에 의존하는 무리수를 가지는 행렬[V]을 승하는 4차내적연산회로(10) 및 행렬[W]을 승하는 것에 대신하여 데이터의 늘어놓기 바꾸기를 하는 회로(12)를 가진다. 승산회로는 4차내적연산회로(10)에만 4개 설치되고, 다른 내적연산회로는 간단한 가감산회로로 구성할 수 있다. 또 늘어놓기 바꾸는 회로는 랜덤 억세스 메모리(RAM)등을 이용하여 구성할 수 있다.

Description

이산코사인 변환장치 및 그 역변환장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 이산코사인 변환장치의 제1실시예로서의 2차원 4행X8열 이산코사인 변환장치의 구성도이다,
제3도는 제1도 및 제2도에 있어서의 변환장치에 있어서 사용되는 행렬내의 계수가 +1 및 -1만의 행렬에 대하여 2차내적연산을 하는 2차내적 연산회로의 회로구성도이다,
제6도는 제5도에 도시한 8차내적연산회로의 변형회로도이다.

Claims (31)

  1. 행렬형식의 입력데이터에 각행 각열의 1개소에 인자(1)를 가지는 제1정수행렬([Q])을 승하는 것에 대신하여 상기 입력데이터를 늘어놓기를 바꾸는 제1늘어놓기 바꾸는 회로와, 이 늘어놓기를 바꾼 결과에 대각선에 따라서 복수의 소행렬을 가지고, 이들 소행렬의 인자가 +1 및 -1의 조합으로 구성되는 제2정수행렬([L])을 승하는 제1내적연산회로와, 이 제1내적연산결과에 각행 각열의 1개소에 1을 가지는 제3정수행렬([R])을 승하는 것에 대신하여, 이 제1내적연산결과를 늘어놓기를 바꾸는 제2늘어놓기 바꾸는 회로와, 이 제2늘어놓기를 바꾼 결과에 대각선에 따라서 복수의 소행렬을 가지고. 이들 소행렬의 인자가 0, +1 및 -1의 조합으로 구성되는 제4정수 행렬 ([T])을 승하는 제2내적연산회로와, 이 제2내적연산결과에 대각선에 따라서 복수의 소행렬을 가지고, 이들 소행렬의 인자가 이산코사인 변환에 있어서의 무리수의 계수를 가지는 행렬([V])을 승하는 제3내적연산회로와, 이 제3내적연산결과에 각행 각열의 1개소에 1을 가진는 제5정수행렬 ([W])을 승하는 것에 대신하여 이 제3내적 연산결과를 늘어놓기를 바꾸는 제3늘어놓기 바꾸는 회로를 가지는 이산코사인 변환장치.
  2. 제1항에 있어서, 상기 제2내적연산회로 및 상기 제3내적연산회로를 복수병렬로 구성한 이산코사인 변환장치.
  3. 제2항에 있어서, 상기 제1내적연산회로와 상기 제2늘어놓기 바꾸는 회로를 일체화하여 가산회로로 구성한 이산코사인 변환장치.
  4. 제1항∼제3항의 어느 항에 있어서, 상기 제1내적연산회로는 인가되는 바이너리데이터의 2의 보수를 산출하는 회로와. 인가되는 바이너리 데이터를 그대로 통과시키느냐, 또는 상기 2의 보수산출회로를 통과시킨 데이터를 선택적으로 출력하는 스위치회로와를 가지는 단위 회로를 복수계열 및 상기 복수계열의 연산결과를 가산하는 회로를 가지는 이산코사인 변환장치.
  5. 제1항∼제3항의 어느 항에 있어서, 상기 제1내적연산회로는 인가되는 하이너리데이터의 2의 보수를 산출하는 회로와 인가되는 바이너리데이터를 그대로 통과시키느냐, 또는 상기 2의 보수산출회로를 통과시킨 데이터를 선택적으로 출력하는 스위치회로로 되는 제1연산회로와. 상기 스위치회로에 접속된 가산회로와, 이 가산회로에 접속된 데이터유지 레지스터와를 가지는 제2연산회로를 가지는 단위연산회로가 복수 설치되어서 구성되는 이산 코사인 변환장치.
  6. 제1항∼제3항의 어느 항에 있어서. 상기 제2내적연산회로는 인가되는 바이너리데이터의 2의 보수를 산출하는 회로와, 인가되는 바이너리데이터를 그대로 통과시키느냐, 상기 2의 보수산출회로를 통과시킨 데이터를 출력 하느냐, 또는 데이터(0)를 출력시키는 선택적으로 제어되는 스위치 회로로 되는 제1연산회로와 상기 스위치회로에 접속된 가산회로와 이 가산회로에 접속된 데이터 유지 레지스터를 가지는 제2연산회로를 가지는 단위 연산회로가 복수 설치되어서 구성되는 이산코사인 변환장치.
  7. 제6항에 있어서, 인접하는 상기 단위 연산회로를 한편의 계열의 연산에 있어서 상기 스위치회로에 있어서 데이터(0)가 출력될 때, 상기 제2연산회로에 있어서의 연산동작을 실질적으로 무효화하고, 다른편 계열의 연산을 상기 제2연산회로에 있어서 행하게 하도록, 일체구성한 것을 특징으로 하는 이산코사인 변환장치.
  8. 제1항∼제7항의 어느 항에 있어서, 상기 제1늘어놓기 바꾸는 회로, 상기 제2늘어놓기 바꾸는 회로 및 상기 제3늘어놓기 바꾸는 회로를 고쳐쓰기 가능한 메모리에 일체로 구성하고, 입력데이터의 기입순서와 독출순서를 다르게 하여 데이터의 늘어놓기를 바꾸게 하도록 구성한 이산코사인 변환장치.
  9. 이산코사인 변환장치의 역변환을 하는 이산코사인 역변환장치로서 행렬형식의 입력데이터에 각행 각열의 1개소에 계수1을 가지는 제1정수전치행렬 (t[W])을 승하는 것에 대신하여, 상기 입력데이터의 늘어놓기를 바꾸는 제1늘어놓기 바꾸는 회로와, 이 늘어놓기를 바꾸는 결과에 대각선에 따라서 복수의 소행렬을 가지고, 이들 소행렬의 인자가 이산코사인변환에 있어서의 무리수의 계수를 가지는 전치행렬 (t[L])을 승하는 제1내적연산회로와, 이 제1내적연산결과에 대각선에 따라서 복수의 소행렬을 가지고 이들 소행렬의 인자가 0, +1 및 -1의 조합으로 구성되는 제2정수 전치행렬(t[T])을 승하는 제2내적연산회로와 이 제2내적연산결과에 각행 각열의 1개소에 1을 가지는 제3정수 전치행렬(t[R])을 승하는 것에 대신하여 이 제2내적연산결과를 늘어놓기를 바꾸는 제2늘어놓기 바꾸는 회로와, 이 제2늘어놓기 바꾸는 결과에 대각선에 따라서 복수의 소행렬을 가지고 이들 소행렬의 인자가 +1 및 -1의 조합으로 구성되는 제4정수행렬 ([L])을 승하는 제3내적연산회로와, 이 제3내적연산결과에, 각행 각열의 1개소에 1을 가지는 제5전치행렬 (t[Q])을 승하는 것에 대신하여, 이 제3내적연산결과를 늘어놓기를 바꾸는 제3늘어놓기 바꾸는 회로를 가지는 이산코사인 역변환장치.
  10. 제9항에 있어서, 상기 제1내적연산회로 및 상기 제2내적연산회로를 복수병렬로 구성한 이산코사인 역변환장치.
  11. 제10항에 있어서, 상기 제2늘어놓기 바꾸는 회로와 상기 제3내적연산회로와를 일체화하여 가산회로 구성한 이산코사인 역변환장치.
  12. 제9항∼제11항의 어느 항에 있어서. 상기 제3내적연산회로는 인가되는 바이너리데이터의 2의 보수를 산출하는 회로와 인가되는 바이너리데이터를 그대로 통과시키느냐. 또는 상기 2의 보수산출회로를 통과시킨 데이터를 선택적으로 출력하는 스위치회로와를 가지는 단위회로를 복수계열 및 상기 복수계열의 연산결과를 가산하는 회로를 가지는 이산코사인 역변환장치.
  13. 제9항∼제11항의 어느 항에 있어서, 상기 제3내적연산회로는, 인가되는 바이너리데이터의 2의 보수를 산출하는 회로와 인가되는 바이너리데이터를 그대로 통과시키느냐, 또는 상기 2의 보수산출회로를 통과시킨 데이터를 선택적으로 출력하는 스위치회로로 되는 제1연산회로와, 상기 스위치회로에 접속된 가산회로와. 이 가산회로에 접속된 데이터유지 레지스터와를 가지는 제2연산회로를 가지는 단위 연산회로가 복수설치되어서 구성되는 이산코사인 역변환장치.
  14. 제9항∼제11항의 어느 항에 있어서. 상기 제2내적연산회로는 인가되는 바이너리데이터의 2의 보수를 산출하는 회로와, 인가되는 바이너리데이터를 그대로 통과시키느냐, 상기 2의 보수산출회로를 통과시킨 데이터를 출력하느냐, 또는 데이터(0)를 출력시키는 선택적으로 제어되는 스위치회로와를 가지는 단위회로를 복수계열 및 상기 복수계열의 연산결과를 가산하는 회로가 설치되어서 구성되는 이산코사인 역변환장치.
  15. 제14항에 있어서, 인접하는 상기 단위회로를 한편의 계열의 연산에 있어서 상기 스위치 회로에 있어서 데이터(0)가 출력될 때, 상기 가산하는 회로에 있어서의 연산 동작을 실질적으로 무효화하고, 상기 단위회로의 수를 적게 한 것을 특징으로 하는 이산코사인 역변환장치.
  16. 제9항∼제15항의 어느 항에 있어서, 상기 제1늘어놓기 바꾸는 회로, 상기 제2늘어놓기 바꾸는 회로 및 상기 제3늘어놓기 바꾸는 회로를 고쳐쓰기 가능한 메모리에 일체로 구성하고, 입력데이터의 기입순서와 독출순서를 다르게 한 데이터의 늘어놓기 바꾸기를 행하도록 구성한 이산코사인 역변환장치.
  17. 2차원 4×8이산코사인 변환을 하는 장치에 있어서, 계수가 +1 및 -인 2차의 제1내적연산회로와, 계수가 +1및 -인 8차의 재2내적연산회로와, 정수행렬의 데이터성분이 격납된 기억회로를 포함하는 4차의 제3내적연산 회로와를 설치하고, 4행 8열의 입력 데이터를 제1늘어놓기 바꾸는 회로틀 통하여 상기 제1내적 연산회로에 공급하고, 당해 제1내적연산회로의 출력을 제2늘어놓기 바꾸는 피로를 통하여, 상기 제2내적연산회로에 공급하고. 당해 제2내적연산회로의 출력을 직접으로 상기 제3내적연산회로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하는 2차원 4×8이산코사인 변환장치.
  18. 2차원 4X8이산코사인 역변환을 하는 장치에 있어서, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 4차의 제1내적연산회로와. 계수가 +1 및 -1인 8차의 제2내적연산회로와, 계수가 +1 및 -1인 2차의 제3내적연산회로와를 설치하고. 4행 8열의 입력데이터를 제1늘어놓기 바꾸는 회로를 동하여, 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에, 당해 제2내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여. 상기 제3내적연산회로에 공급하고. 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하는 2차원 4×8이산코사인 역변환장치.
  19. 2차원 7×8이산코사인 변환장치에 있어서, 계수가 +1 및 -1인 4차의 제1내적연산회로와, 계수가 +1 및 -1인 4차의 제2내적연산회로와와, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 4차의 제3내적연간회로와를 설치하고, 4행 8열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여 상기 제2내적연산회로의 출력을 직접으로 상기 제3내적연산회로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여. 도출하도록 한 것을 특징으로 하는 2차원 4×8이산코사인 변환장치.
  20. 2차원 4×8역이산코사인장치에 있어서, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 4차의 제1내적연산최로와. 계수가 +1 및 -1인 4차의 제2내적연산회로와. 계수가 +1 및 -1인 4차의 제3내적연산회로와를 설치하고, 4행 8열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에, 당해 제2내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여, 상기 제3내적연산회로에 공급하고, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여, 도출하도록 한 것을 특징으로 하는 2차원 4×8이산코사인 역변환장치.
  21. 2차원 4×8이산코사인 변환장치에 있어서, 계수가 +1 및 -1인 4차의 제1내적연산회로와, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 4차의 제2내적연산회로와, 계수가 0, +1 및 -1인 4차의 제3내적연산회로와를 설치하고, 4행 8열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여, 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여 상기 제2내적연산회로에 공급하고, 당해 제2내적연산회로의 출력을 직접으로 상기 제3내적연산회로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여, 도출하도록 한 것을 특징으로 하는 2차원 4×8이산코사인 변환장치.
  22. 2차원 4×8역이산코사인변환장치에 있어서, 계수가 0, +1, 및 -1일 4차의 제1내적연산회로와, 정수행렬의 데이터 성분이 격납된 메모리를 포함하는 4차의 제2내적연산회로와, 계수가 +1 및 -1인 4차의 제3내적연산회로와를 설치하고, 4행 8열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여, 상기 제1내적연산회로에 공급하고, 당해 제1내적연간회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에. 당해 제2내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여, 상기 제3내적연산회로에 공급하고, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여, 도출하도록 한 것을 특징으로 하는 2차원 4×7이산코사인 역변환장치.
  23. 2차원 4×4이산코사인 변환장치에 있어서, 계수가 +1 및 -1인 4차의 제1내적연산회로와, 계수가 0, +1 및 -1인 4차의 제2내적연산회로와와, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 2차의 제3내적연산회로와를 설치하고, 4행 4열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여, 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여, 상기 제2내적연산회로에 공급하고, 당해 제2내적연산회로와의 출력을 직집으로 상기 제3내적연산회로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하는 2차원 4×4이산코사인 변환장치.
  24. 2차원 4×4이산코사인 역변환장치에 있어서, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 2차의 제1내적연산회로악, 계수가 0, +1 및 -1인 4차의 제2내적연산회로와, 계수가 +1 및 -1인 4차의 제3내적연산 회로와를 설치하고, 4행 4열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여, 상기 제1내적연산최로에 공급하고, 당해 제1내적연산회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에, 당해 제2내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여, 상기 제3내적연산회로에 공급하고, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하는 2차원 4×4이산코사인 역변환장치.
  25. 2차원 4×4이산코사인 변환장치에 있어서, 계수가 +1 및 -1인 4차의 제1내적연산회로와, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 2차의 제2내적연산회로와, 계수가 0, +1 및 -1인 4차의 제3내적연산회로와를 설치하고, 4행 4열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여, 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여 상기 제2내적연산회로에 공급하고, 당해 제2내적연산회로의 출력을 직접으로 상기 제3내적연산회로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여, 도출하도록 한 것을 특징으로 하는 2차원 4×4이산코사인 변환장치.
  26. 2차원 4×4이산코사인 역변환장치에 있어서, 계수가 0, +1 및 -1인 4차의 제1내적연산회로와, 정수행렬의 데이터성분이 격납된 메모리를 포함하는 2차의 제2내적연산회로와, 계수가 +1 및 -1인 4차의 제3내적연산회로와를 설치하고, 4행 4열의 입력데이터를 제1늘어놓기 바꾸는 회로를 통하여 상기 제1내적 연산회로에 공급하고,당해 제1내적연산회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에 당해 제2내적연산회로의 출력을 제2늘어놓기 바꾸는 회로를 통하여 상기 제3내적연산회로에 공급하고, 당해 제3내적연산회로의 출력을 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하는 2차원 4×4이산코사인 역변환장치.
  27. 2차원 8×8이산코사인 변환 및 2차원 4×8이산코사인 변환을 겸용하는 장치에 있어서, 계수가 +1및 -1인 4차의 제1내적연산회로와, 제어회로로부터의 제어신호에 의해 계수가 0, +1 및 -1인 8차의 내적연산 혹은 계수가 +1및 -인 4차내적연산의 어느 것을 계산하는 제2내적연산회로와. 제어회로로부터의 제어신호에 비해 선택된 특정의 정수와 내적연산을 하는 4차의 제3내적연산회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제1늘어놓기 바꾸는 회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제2늘어놓기 바꾸는 회로와, 제어회로로부터 의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제3늘어놓기 바꾸는 회로와를 설치하고, 입력데이터를 상기 늘어놓기 바꾸는 회로를 통하여 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 상기 제2늘어놓기 바꾸는 회로를 통하여 상기 제2내적연산에 공급하고, 당해 제2내적 연산회로의 출력을 직접으로 상기 제3내적연산회로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 상기 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하고, 제어회로로부터의 신호에 의해 2차원 8X8이산코사인 변환 또는 2차원 4×8이산코사인 변환의 어느 것을 계산하는 장치.
  28. 2차원 8×8이산코사인 역변환 및 2차원 4×8이산코사인 역변환을 겸용하는 장치에 있어서, 제어회로로부터의 제어신호에 의해 선택된 특정의 정수와 내적연산회로를 하는 4차의 제1내적연산회로와, 제어회로로부터의 제어신호에 의해 계수가 0, +1 및 -1인 8차의 내적연산신호 혹은 계수가 +1 및 -1인 4차의 내적연산의 어느 것을 계산하는 제2내적연산회로와, 계수가 +1 및 -1인 4차의 제3내적연산회로와. 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제2늘어놓기 바꾸는 회로와, 제어 회로로부터의 제어 신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제3늘어놓기 바꾸는 회로와를 설치하고, 입력데이터 를 상기 제1늘어놓기 바꾸는 회로를 통하여 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에, 당해 제2내적연간회로의 출력을 상기 제2늘어놓기 바꾸는 회로를 통하여 상기 제3내적연산회로에 공급하고, 당해 제3내적연산회로의 출력을 상기 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하고. 제어신호로부터의 신호에 의해 2차원 8×8이산코사인 역변환 또는 2차원 4×8이산코사인 역변환의 어느 것을 계산하는 장치.
  29. 2차원 8×8이산코사인 변환 및 2차원 4×8이산코사인 변환을 겸용하는 장치에 있어서. 제어회로로부터의 제어신호에 의해 계수가 +1 및 -1인 4차의 내적연산 혹은 계수가 +1 및 -1인 2차의 내적연산의 어느 것을 계산하는 제1내적연산회로와, 제어회로로부터의 제어신호에 의해 계수가 0, +1 및 -1인 8차의 내적연산 혹은 계수가 +1 및 -1인 8차의 내적연산의 어느 것을 계산하는 제2내적연산회로와, 제어회로로부터의 제어신호에의 선택된 특정의 정수와 내적연산을 하는 4차의 제3내적연산회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제1늘어놓기 바꾸는 회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제2늘어놓기 바꾸는 회로와, 제어회로로부터의 제어 신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제3늘어놓기 바꾸는 회로와를 설치하고, 입력 데이터를 상기 제1늘어놓기 바꾸는 회로를 통하여 상기 제1내적 연산회로에 공급하고, 당해 제1내적연산회로의 출력을 상기 제2늘어놓기 바꾸는 회로를 통하여 상기 제2내적연산회로에 공급하고, 당해 제2내적연산회로의 출력을 직접으로 상기 제3내적연산최로에 공급하는 동시에, 당해 제3내적연산회로의 출력을 상기 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하고. 제어회로로부터의 신호에 의해 2차원 8X8이산코사인변환, 또는 2차원 4×8이산코사인 변환의 어느 것을 계산하는 장치.
  30. 2차원 8×8이산코사인 역변환 및 2차원 4×8이산코사인 역변환을 겸용하는 장치에 있어서, 제어회로로부터의 제어신호에 의해 선택된 특정의 정수와 내적연산회로를 하는 4차의 제1내적연산회로와, 제어회로로부터의 제어신호에 의해 계수가 0, +1 및 -1인 8차의 내적연산신호 혹은 계수가 +1 및 -1인 8차의 내적연산의 어느 것을 계산하는 제2내적연산회로와, 제어회로로부터의 제어신호에 의해 계수가 +1 및 -1인 4차의 내직연산 혹은 계수가 +1 및 -1인 2차의 내적연산의 어느 것을 계산하는 제3내적연산회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제1늘어농기 바꾸는 회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제2늘어놓기 바꾸기 회로와, 제어회로로부터의 제어신호에 의해 결정되는 늘어놓기 바꾸는 순으로 늘어놓기를 바꾸는 최대 64워드의 데이터의 늘어놓기 바꾸기를 하는 제3늘어놓기 바꾸는 회로와를 설치하고. 입력데이터를 상기 제1늘어놓기 바꾸는 회로를 통하여 상기 제1내적연산회로에 공급하고, 당해 제1내적연산회로의 출력을 직접으로 상기 제2내적연산회로에 공급하는 동시에, 당해 제2내적 연산회로의 출력을 상기 제2늘어놓기 바꾸는 회로를 통하여 상기 제3내적 연산회로에 공급하고, 당해 제3내적 연산회로의 출력을 상기 제3늘어놓기 바꾸는 회로를 통하여 도출하도록 한 것을 특징으로 하고, 제어신호로부터의 신호에 의해 2차원 8×8이산코사인 역변환, 또는 2차원 4×8이산코사인 역변환의 어느 것을 계산하는 장치.
  31. 제17항∼제30항의 어느 항에 있어서, 직련하여 설치되는 상기 내적연산회로외 어느 것을 복수병렬로 구성한 변환장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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