JPH0375868A - 行列データ乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 Ｇ１　一実施例の構成（第１図） Ｇ２　一実施例の動作（第１図〜第３図）Ｇ３　他の実
施例 発明の効果 Ａ　産業上の利用分野 この発明は、デジタル画像処理等に好適な行列データ乗
算装置に関する。

Ｂ　発明のキ既要 この発明は、第１の行列と第２の行列との内積を演算す
る内債演算回路と、行列のデータを並べ替える並べ替え
回路とを備える行列データ乗算装置において、並列出力
型の並べ替え回路を介して並列入力型の内債演算回路に
第２の行列のデータを入力することにより、内積演算回
路の構成を簡単化すると共に、並べ替え回路の単位メモ
リの容量を低減して演算速度を向上させるようにしたも
のである。

Ｃ従来の技術 従来、デジタル画像処理に適した各種の離散的直交変換
が知られており、そのうち、離散的コサイン変換（Ｄｉ
ｓｃｒｅｔｅ　Ｃｏ５１ｎｅ　Ｔｒａｍｓｆｏｒｍ、０
ＣＴ）はフィルタリングや帯域圧縮に用いて誤差が小さ
く、処理方式が比較的簡単である。

この、Ｄ　ＣＴは第１行のすべてがｌ、第２行以下は （＆　　ｃｏｓ　　（２ｘ＋　１　）　　ｋ　π／２Ｎ
）（ｘ　　＝Ｏ，Ｌ　　−・　・・　Ｎ　−１；　　ｋ
　　＝Ｏ，Ｌ　　＝　−Ｎ　−１）の要素からなる行列
を用いて、変換、逆変換が定義され、２次元の場合、次
のように表わされる。

（Ｙ）　−ＣＭ）　　・　［Ｘ：］　　・’（Ｍ〕−＝
　　（ｌａ）ＣＸ〕−’ＣＭ〕　・　（Ｙ：］　　・　
ＣＭ、］　−（ｌｂ）なお、行列の規模が２Ｎ行２Ｎ列
のとき、（１ａ）式には１／２”’　の係数が掛るが、
Ｎ＋１ビア）のデータソフトと等価であるから、この係
数の記載は省略する。

ところで、（ｌａ）、　（ｌｂ）　　式のような行列デ
ータの乗算には、第４図に示すような、内債演算回路と
並べ替え回路（コーナターナ）とからなる乗算装置が従
来用いられていた。

第４図において、（１０）、　（２０）　　は内債演算
回路であって、簡単のために、いずれも４行４列の規模
の行列に対応する４次構成とされ、コーナターナ（３０
）を介して接続される。

即ち、端子ＩＮから次の（２）式のようなデータ行列〔
ｘ〕が入力され、一方の内債演算回路（１０）において
、（３）式のような係数行列〔Ａ〕との内債演算が行な
われる。

［Ｘ３Ｉ　　　Ｘ３２　　　Ｘ３３　　　Ｘ１１　□Ｘ
４１　　Ｘ４２　　Ｘ４３　　Ｘ４４　ＪＣＡ：］＝ｔ
ａ”１ ａ、　　　　ａ１３　　　ａ１４　　　””（３）内債
演算回路（１０）は、３個の単位遅延器（１１゜）（１
１２）、　（１１，）　　が逆順に縦続接続されて、そ
の出力端１両接続中点及び入力端に４個のラッチ（１２
、）（１２２）、　（１，２３）　　及び（１２４）　
　がそれぞれ接続され、各ラッチ（１２，）〜（１２４
）　　にそれぞれ縦続する乗算器（１３，）〜（１３，
）　　に係数ＲＯＭ（１４１）〜（１４４）　　がそれ
ぞれ接続され、各乗算器（１３，）〜（１，３，）　　
の出力が加算器（１５）に接続されて、有限インパルス
応答（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓ
ｅ、ＦＩＲ）型のトランスバーサルフィルタ構成とされ
る。

同様に、内債演算回路（２０）もＦＩＲ型トランスバー
サルフィルタ構成とされ、対応する各要素の符号の「１
０」め位の数字をｒ２ｊに替えて重複説明を省略する。

ただし、ＲＯＭ（２Ｌ）〜（２４４）　　に格納される
係数ｂ□、がＲＯＭ　（１４１）〜（１４，）　　の係
数ａ１ｊど異なる。

コーナターナ（３０）は工対のＲＡ　Ｍ（３１）及び（
３２）と、入力端及び出力側の切換スイフチ（３３）及
び（３４）とて構成され、両スイッチ（３３）及び（３
４）は、１対のＲＡＭ（３１）及び（３２）の一方にデ
ータが書き込まれる期間に、他方からデータが読み出さ
れるように連動して切り換えられる。ＲＡ　Ｍ　（３１
）及び（３２）の容量は、前述のような４行４列の規模
の行列に対応して、それぞれ１６ワードとされる。

次に、第５図を参照しながら、第４図の従来例の行列デ
ータ乗算について説明する。

入力端子ＩＮから、第５図Ａに示すような１６ワ一ド単
位の入力行列〔Ｘ〕のデータ■が第１列（Ｘ目＋　　ｘ
２１＋　　Ｘ３＋、　　Ｘ４１）　〜第４列（Ｘｌ。

Ｘ２４　＋　　Ｘ３４　＋　　Ｘ４４　）の順序で供給
される。

単位データの入力開始時点ｔ。から３サイクル分の時間
３Ｔが経過したｔｌ　時点では、単位遅延器（１１，）
、　（１１゜）及び（１１３）　　の各出力端に第１列
のデータＸ１ｌｌ　　Ｘ２＋及びＸ３１が存在すると共
に、４番目のデータＸ４＋が遅延器（１１３）　　の入
力端に存在する。

この状態で、各ラッチに共通のイネイブルパルスが供給
されて、第１列の４個のデータＸ。

Ｘ２１＋　　Ｘ３１及びＸ４□が４個のラッチ（１２，
）、　（１２２）（１２３）及び（１２４）　　にそれ
ぞれ取り込まれ、第５図Ｂ、Ｄ、Ｆ及びＨに示すように
、入力開始時点ｔ。

から４Ｔ時間経過後のｔ２　時点から４Ｔ時間にわたっ
て保持される。

ＲＯＭ（１４，）、　（１４２）、　（１４３）　　及
び（１４４）　　には係数行列〔Δ〕の各列の係数ａｌ
　ｌ　＋　　ａｌ　２　＋　　ａｌ　３及びａｉ４（ｉ
　＝１．２．３．４）が格納されており、同図ＣＥ、Ｇ
及びＪに示ずように、ｔ２　時点以後の１サイクルごと
に、対応する乗算器（１３，）、　（１３２）、　（１
３３）及び（１３４）　　に順次供給され、それぞれ対
応するラッチ（１２，）、　（１２２＞、　（１２３）
　　及び（１２４）　　に保持された第１列のデータＸ
ｉｌ　（ｉ　＝１２．３．４）と乗算される。

即ち、ｔ２時点以降の１．２．３及び４番目の各ザイク
ルで、係数行列の１．２．３及び４行の係数ａｌ　Ｊ　
＋　　２４　、ａ３　ｊ及びａＢ　＜　ｊ＝Ｌ２，３．
４）が入力行列の第１列のデータＸ１ｌ＝　　２１＋　
　Ｘ３１及びＸ４１と乗算される。

加算器（１５）において、各乗算器（１３，）〜（１３
，）の出力が加算されて、同図Ｋに示すように、ｔ２時
点以降の４サイクルで次の（４）式に示すような積の行
列〔Ｕ〕の第１列のデータｕ　＋　＋　＋　＋１２１１
　　ｕ、　３及びｕ４１が得られる。

［：Ｕ〕＝　［Ａ：］　　・　〔ｘ〕　・・・　（４）
方、同図Ａに示すように、ｔ２　時点で行列〔Ｘ〕の第
２列のデータＸ１２＋　　２２１　　Ｘ３２及びＸ４２
の入力が開女合されて、前述と同様に、ｔ２時点から４
Ｔ時間後の時点ｔ３　ては、第２列のデータＸ１２　＋
　　Ｘ２２　＋　　Ｘ３２及びＸ４２がそれぞれランチ
（１２，）、　（１２２）、　（１２３＞　　及び（１
２４）　　にラッチされている。また、ｔ３　時点以降
の１サイクルごとに、ＲＯＭ（１４゜）、　（１４゜）
、　（１４３）　及び（１４，）　　から、前述と同様
に、行列〔Δ〕の各列の係数ａｌ　ｌ　＋　　ａ　ｉ　
２ａｉ３及びａ、４（ｉ　−Ｌ２．３．４）が順次出力
される。

以下前述と同様にして、ｔ３　時点以降の４サイクルで
前出（４）式に示すような積の行列ＣＵＪの第２列のデ
ータｕｌ　２　＋　　２□、ｕ３□及びｕ４２が得られ
る。

以下同様にして、次のｔ４　時点以降の４サイクルで、
積の行列〔Ｕ〕の第３列のデータｕ１３〜ｕ４３が得ら
れ、その次のｔ５　時点以降の４サイクルで、積の行列
［’Ｕ〕の第４列のデータｕ１４〜ｕ４４が得られる。

上述のようにして得られた行列〔Ｕ〕の１６ワードの列
順のデータはコーナターナ（３０）のＲＡＭ（３１）及
び（３２）に交互に書き込まれる。書き込み時のアドレ
スと読み出し時のアドレスとを変えることにより、ＲＡ
　Ｍ（３１）及び（３２）から桁順で交互に読出された
行列〔Ｕ〕のデータが第２の内債演算回路（２０）に供
給され、上述と全く同様にして、第２の係数行列Ｃ［＋
と乗算されて、次の（５）式で表わされる積の行列〔Ｙ
〕のデータが端子ＯＵＴに導出される。

ＣＹ：］　−ＣＵ〕　・　〔Ｂ〕 〔Ａ〕　・　〔Ｘ〕　・　ｌ：Ｂ〕−（５）Ｄ　発明が
解決しようとする課題 前述のように、従来の行列データ乗算装置では、内債演
算回路（１０）が直列型であるため、ＦＩＲ型トランス
バーサルフィルタ構成とされると共に、ラッチを用いて
データを保持する必要があり、構成が複雑になるという
問題があった。

また、処理すべき行列の規模と等しい量のデータがコー
ナターナに供給されるため、コーナタナの１対のＲＡＭ
の容量が大きくなり、演算速度が制約されるという問題
があった。

かかる点に鑑み、この発明の目的は、構成を簡単化する
と共に、演算速度を向上させた行列データ乗算装置を提
供するところにある。

Ｅ　課題を解決するための手段 この発明は、第１の行列のデータ成分ａ、ｊが格納され
たメモリを含み、第２の行列のデータＸｉ。

が入力される内債演算回路と、行列のデータ成分の並べ
替えを行なう並べ替え回路とを備える行列データ乗算装
置において、内債演算回路を並列入力型に構成すると共
に、並べ替え回路を並列出力型に構成し、この並列出力
型の並べ替え回路（５０）０ を介して第２の行列のデータを並列入力型の内債演算回
路（４０）に入力するようにした行列データ乗算装置で
ある。

Ｆ　作用 この発明によれば、内債演算回路の構成が簡単化される
と共に、並べ替え回路の単位メモリの容量が低減されて
演算速度が向上する。

Ｇ　実施例 以下、第１図〜第３図を参照しながら、この発明による
行列データ乗算装置の一実施例について説明する。

Ｇ１　一実施例の構成 この発明の一実施例の構成を第１図に示す。この第１図
において、前出第４図に対応する部分には同一の符号を
付ける。

第１図において、（４０）　ｉｔ並列入力型の４次の内
債演算回路であって、前出第４図の直列入力型の４次の
内積演算回路（１０）からすべての単位遅延器（↑１．
）〜（１，Ｌ）　　とラッチ（１２，）〜（１２４）　
　を除去したような簡単な構成とされ、対応する各要素
の符号の「１０」の位の数字を「４」に替えて重複説明
を省略する。

後述のように、内債演算回路（４０）の各ＲＯＭ（４４
，）〜（４４，、）　　の係数ａ、ｊの読み出しのタイ
ミングが第４図の内債演算回路（↑０）と異なる。

演算回路（４０）とデータ入力端子ＩＮとの間に並べ替
え回路（５０）が介挿される。この並べ替え回路（５０
）は各４個の２組のＲＡＭ　（５Ｌ）〜（５１４）　　
及び（５２，）〜（５２４）　を備え、各ＲＡＭの容量
は、行列の規模が４行４列の場合、それぞれ４ワードと
される。一連の入力データが所定のタイミンクで各ＲＡ
Ｍ（５１□）〜（５２４）　　に振り分けられて書き込
まれると共に、各ＲＡＭ　（５Ｌ）〜（５２４）　　か
ら所定のタイミングで読み出されて、演算回路（４０）
にそれぞれ供給される。説明の便宜上、並べ替え回路（
５０）には切換スイッチ（５５）〜（５８）が設けられ
、それぞれ図示の周期で切り換えられる。

１ ２ 演算回路（４０）の出力は、共通の加算器（４５）から
内積演算回路（２０）に供給される。

Ｇ２　一実施例の動作 次に、第２図及び第３図をも参照しながら、第１図の実
施例の動作について説明する。

第２図Ａに示すような（第５図Δと同様の）連の入力デ
ータ■が端子ＩＮからスイッチ（５５）に供給されて、
１６ワードごとにスイッチ（５６）及び（５７）に振り
分けられる。この１６ワードの入力デク■が一方のスイ
ッチ（５６）によって、同図Ｂ−Ｅに示すように、１ワ
ードごとに分割されて、ＲＡＭ　（５１，）〜（５１４
）　　に順次循環的に書き込まれる。

同様に、次の１６ワードの入力データが他方のスイッチ
（５７）によって１ワードごとに分割され−Ｃ１ＲＡＭ
　（５２，）〜（５２，）　　に書き込まれる。

同図Ｂ−Ｅに示すように、ＲＡＭ　（５１１）〜（５２
４）に書き込まれた各分割データ■〜■は時間的に連続
して読み出される。

この実施例においては、第３図ＢＢ−ＥＥに示すように
、ＲＡＭ（５１、）〜（５Ｌ）　　のテ°−夕は４回繰
返して読み出され、それぞれスイッチ（５８，）〜（５
８４）　　を介して、４次内積演算回路（４０）に並列
に供給される。同様に、ＲＡＭ　（５２，）〜（５２４
）　　から次の各４ワードの分割データも４回繰返して
読み出される。

並べ替え回路（５０）の分割データＱ〜■の読み出し開
始時点ｔ。から最初の１サイクルでは、演算回路（４０
）の各乗算器（４３，）、　（４３２）、　（４３３）
及び（４３４）に第１列の各データｘｌ　ｌ　＋　　　
２１　＋　　ｘ３１及びＸ４１が存在する。

同図Ｆ、Ｇ、Ｈ及びＪに示すように、ｔｏ　時点から４
サイクルにわたって、演算回路（４０）のＲＯＭ（４４
，）、　（４４２）、　（４４３）及び（４４４）　　
から第１行の係数ａｚ、　　Ｇ１２１　　ａ＋３及びＧ
１４がそれぞれ読み出される。乗算器（４３，）、　（
４Ｌ）、　（４３３）　及び（４３，）　　において、
この第１行の係数ａｌｌ〜ａ１４と、ｔｏ　時点でＲＡ
Ｍ　（５１１）〜（５Ｌ）　　から読み出された第１列
のデータＸｌｌ〜Ｘ４１とがそれぞれ乗算され、加算器
（４５）で加算されて、同図Ｋに示すように、積の３ ４ 行列〔Ｕ〕の第１行第１列の内債データｕｌｌが得られ
る。

ｔｏ　時点から２番目のサイクルでは、ＲＡＭ（５Ｌ）
〜（５Ｌ）　から第２列のデータＸ１２〜Ｘ４２が読み
出され、乗算器（４３０〜（４３４）　　において、第
１行の計数ａｌｌ〜ａ１４とそれぞれ乗算され、加算器
（４５）で加算されて、第１行第２列の内債データｕ１
２が得られる。

同様に、ｔｏ　時点から３番目及び４番目の各サイクル
では、ＲＡＭ　（５１，）〜（５Ｌ）　　から第３列及
び第４列のデータＸ１３〜Ｘ４３及びＸ１４〜Ｘ４４が
それぞれ読み出され、乗算器（４３，）〜（４３，）　
　において、第１行の計数ａｌｌ〜ａ１４とそれぞれ乗
算され、加算器（４５）で加算されて、第１行第３列及
び第４列の内積データｕ１３及び第１４がそれぞれ得ら
れる。

このようにして、ｔｏ　時点から４１時点までの４ザイ
クルで、４行４列の入力データＸｌｌ〜Ｘ４４と、（行
４列の係数ａｌｌ〜ａｌｌとの内債演算が行なわれて、
行列〔Ｕ〕の第１行の内積データＵ〜ｕｌ（が得られる
。

ｔ１□１□からの次の４サイクルでは、演算回路（４０
）のＲＯＭ　（４４，）、　（４４２）、　（４４３）
及び（４４，）から第２行の係数ａ２＋、　　２□、ａ
２３及びａ２４がそれぞれ読み出されろ。乗算器（４３
，）、　（４３２）、　（４３３）及び（４３，）　　
において、この第２行の係数２２１〜ａ２４と、前述と
同様に、ＲＡ　Ｍ　（５Ｌ）〜（５１４）から１サイク
ルごとに１列ずつ読み出された４行４列のブタＸ１、〜
Ｘ４４とがそれぞれ乗算され、加算器（４５）で加算さ
れて、同１ｆｆｌＫに示すように、積の行列〔Ｕ〕の第
２行の内積データｕ２１，２２＋　　ｕ２３及びｕ　２
４が得られる。

ｔ１２時点以後の８サイクルでは、第３図ＢＢＣＣ，Ｄ
　Ｄ、　　Ｅ　Ｅ　ｌ：示１−ヨウニ、演算回路（４０
＞　）乗算器（４３，）〜（４３４）　　には、上述と
同様に、ＲＡＭ（５１１）〜（５Ｌ）　　から４行４列
の入力データＸ〜Ｘ４４がそれぞれ１サイクルずつ供給
される。

方、ＲＯＭ　（４４，）〜（４，４４）　からは、同図
Ｆ、　ＧＨ，Ｊに示すように、第３行及び第４行の係数
ａ３１〜ａ３４及びａ４１〜ａ４４がそれぞれ４サイク
ルずつ読み出される。

５ １に れにより、同図Ｋに示すように、ｔ１２時点以後の８ザ
イクルで行列〔Ｕ〕の第３行及び第４行の内積データｕ
３１〜ｕ３４及びｕ４１〜ｕ４４が得られ、ｔ１２時点
以前の８サイクルと合わせて、行列〔Ｕ〕の４行４列の
全内積データｕ　ｌ　ｌ−ｕ　４４が揃うことになる。

第４図の従来の内債演算回路（１０ンの出力が第５図Ｋ
に示すような列順であるのに対して、第３図Ｋから明ら
かなように、この実施例の演算回路（４０）の内債デー
タｕ　ｌ　ｌ−ｕ　４４は前歴であって、後段の４次の
内積演算回路（２０）に直接に供給され、前出（５）式
のような所要の行列［’Ｙ〕のデータが端子ＯＵＴに導
出される。

第１図の実施例では、並列入力型の４次内積演算回路（
４０）に、並列出力型の並べ替え回路（５０）を介して
４行４列のデータ行列のデータＸｌｌ〜Ｘ４４を入力す
るようにしたので、内債演算回路の構成が簡単化される
と共に、並べ替え回路（５０）の単位メモリの容量が低
減されて、演算速度が向上する。

以上、簡単のために、４行４列の正方行列の場合につい
て説明したが、勿論、大規模の正方行列及び矩形行列に
対してもこの発明を適用することができる。

Ｇ、他の実施例 第１図の実施例では、後段の内積演算回路（２０）を直
列入力型のままとしたが、この内積演算回路（２０）を
も並列入力型とすることができる。この場合、通常は演
算回路（２０〉の出力側に設けられる直列出力型の並べ
替え回路（図示せず）に代えて、並列出力型の並べ替え
回路が前段及び後段の内債演算回路の間に介挿されて、
所要の順序でデータが出力される。

また、第１図の実施例では、計数ａ、ＪはＲＯＭ（４４
，）〜（４４，）　　に格納するようにしているが、こ
のＲＯＭに代えてＲＡＭを用いてもよい。この場合、こ
のＲＡＭに別の計数行列ＣＫ　）の成分に１゜を書き込
むことによりｌ：Ｖ〕＝　ＣＫ：］　　・　〔Ｘ〕の乗
算を行うことができる。

更に、第１図のＲＯＭ（４４，）〜（４４，）　　に代
えて、■７ ８ 並べ替え回路（５０）と同一構成の別の並べ替え回路を
用いることもできる。この場合は、２つの直列入力Ｘ、
ｊ及びｙｉ　ｊから 〔ｚ〕−〔ｘ〕　・　〔Ｙ〕 を計算して、ｚｉ、１を任意の順序で出力することがで
きる。

のタイムチャート、第４図は従来の行列データ乗算装置
の構成例を示すブロック図、第５図は従来例の動作を説
明するだめのタイムチャートである。

（２０）、　（４０）は内債演算回路、（４４，）〜（
４４，）　　はＲＯＭ、（５０）は並べ替え回路、（５
Ｌ）〜（５Ｌ）、　（５２１）〜（５２４）　　はＲＡ
Ｍである。

Ｈ発明の効果 以上詳述のように、この発明によれば、並列出力型の並
べ替え回路を介して並列入力型の内債演算回路にデータ
行列のデータを入力するようにしたので、内債演算回路
の構成が簡単化されると共に、並べ替え回路の単位メモ
リの容量が低減されて演算速度が向上した行列データ乗
算装置が得られる。

代　　理　　人 松　　隈　　秀　　盛

【図面の簡単な説明】

第１図はこの発明による行列データ乗算装置の一実施例
の構成を示すブロック図、第２図及び第３図はこの発明
の一実施例の動作を説明するため９ ０ 特開平３ ７５８６８　（８） 特開平３ ７５８６８　（９） 特開平 ３ ７５８６８　（１０） 特開平３ ７５８６８（１１） 二」三　統　ネｄｉ　正　書 １．事件の表示 平底　１年　特　１／「ｊ豹１　第２］１６３０号２、
発明の名称 行列データ乗算装置 ３、補正をする者 事件との関係　　　特許出願人 住　所　東京部品用回能品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役　大　賀　ＪＩＱ　　Ａｉｔ４、代理人 ６、補正により増加する請求項の数 ７、補正の対象 ［］　　−〔Ａ）　　・　〔χ］ が計算され、ｕＩＩ＋　　ｕ１２＋　　ｕ１３＋　　ｕ
１４＋　　ｕ２ｕ２□・・・・ｕ４４という桁順に出力
されるが、任意の順番でデータＸｉｊを入力して、任意
の順番でデータＬｌｉｊを出力する事も可能である。 この場合は、システム制御回路（図示せず）等により、
入力されるデータに応して、スイッチ（５６）を切り換
えて、例えばＸ、が入力された時はＲＡＭ（５１，）に
書き込まれ、Ｘ２□が入力された時はＲＡ　Ｍ　（５１
２）に書き込まれるようにする。他のＸ、についても、
スイッチ（５６）によって、次の第１表のように、ＲＡ
Ｍ（５１，）〜ＲＡ　Ｍ　（５１４）のいずれかに書き
込まれる。 なお、この場合、スイッチ（５６）　、　（５７）の切
換周期はＴとは限らない。 （１）明細書中、第３頁８〜９行に「フィルタ・小さく
、」とあるを「帯域圧縮に適しており、」に訂正する。 （２）同、同頁１１〜１４行に「この・・・・Ｎ−１，
）　Ｊとあるを下記のとおりに訂正する。 「このＤＣＴはＮ次の場合、第１行のずべてが１／、／
Ｎ、第２行以下は ｃｏｓ　（（２ｘ＋］、）　ｋπ／２Ｎｌ（Ｘ＝Ｏ，］
、、−＝・Ｎ−１；に＝１゜＝＝Ｎ−１）Ｊ（３）　　
同、第１３頁１６〜１８行に「同図・・・・読み出され
る。」とあるをｒＲＡＭ　（５１，１）〜（５２４）に
書き込まれた各分割データは時間的に連続して読み出さ
れる。」に訂正する。 （４）　　同、第１４頁７行に「０〜０」とあるを削除
する。 （５）　　同、第１７頁１３行の「・・・・導出される
。」の後に改行して下記を加入する。 「第１図の実施例では、データがＸｌｌ　　ｘ、。 Ｘ３１＋　　Ｘ４１．　　Ｘ＋２．　　Ｘ２２１　　”
”、　　Ｘ４４という列順に入力されて 第　　１　　表 任意の順番でｕ、ｊを出力する場合、まずｕｉＺ’　（
ｉ’＋Ｊ’はそれぞれ１〜４のいずれか）か出力される
とする。 ＲＡＭ　　（５］、、）〜（５１，１）　から、ＸＩＪ
′〜χ４゜が読み出され、スイッチ（５８１）〜（５８
，）を介して、乗算器（４３１）〜（４３，）に入力さ
れる。 これと同時にＲＯＭ　（４４，）〜（４４４）から、ａ
　ｉ’　ｌ〜ａ、′４が読み出され、乗算器（／１３１
）〜（４３，）に供給される。乗算器（４３１）〜（４
３４）及び加算器（４５）により、ａ、′、χ、　；’
　＋ａ　４’　２Ｘ２；’＋ａ％３Ｘ３３’＋ａ％ａＸ
４ｊ’が、即ちｕ、＋、＋が計算され、出力される。 次に、ｕ、′ｒ　、ｎ　（、ｒｒ　、　、ｒｒはそれぞ
れ１〜４のいずれか）が出力されるとする。 ＲＡＭ　（５１，１）〜（５１４）及びＲＯＭ（４４，
）〜（４４，）からＸ、ｊ″〜Ｘ０″とａ、、〜ａ、″
４がそれぞれ読み出され、ａ　＋″＋　Ｘ　＋　３”　
十ａ　、”ｚ　Ｘ　ｚｈ−１−ａ　ｉ″３Ｘ　３　ｊ″
＋　ａ　ｉ”　４　Ｘ　４　ｊ″が、即ちｕ、Ｈ、ｒＪ
が計算され、出力される。 以下、同様にして任意の順番でｕｉｔを出力する事が可
能である。」 （６）同、第１８頁３行の「できる。」の後に改行して
下記を加入する。 「一般に、入力行列（、Ｘ）がｆｆｉＸｍ行列という矩
形行列で、計数行列〔Ａ〕がｋＸＮ行列の時は、並べ替
え回路（５０）を構成するＲＡＭはｍワードのものが２
×乏個必要である。そして内積演算回路（４ｃ）を構成
するＲＯＭはにワドのものがｉ個、乗算器がＬ個必要で
ある。 （７）同、第１８頁３行及び同頁１Ｇ行にそれぞれ「計
数」とあるをそれぞれ「係数」に訂正する。 」 （８）図面中、第２図及び第４図を別紙のとおり訂正す
る。 特開平３ ７５８６８　（１４）

Claims (1)

1. 【特許請求の範囲】 第１の行列のデータ成分が格納されたメモリを含み、第
   ２の行列のデータが入力される内積演算回路と、行列の
   データ成分の並べ替えを行なう並べ替え回路とを備える
   行列データ乗算装置において、 上記内積演算回路を並列入力型に構成すると共に、 上記並べ替え回路を並列出力型に構成し、 この並列出力型の並べ替え回路を介して上記第２の行列
   のデータを上記並列入力型の内積演算回路に入力するよ
   うにしたことを特徴とする行列データ乗算装置。