JPH0368070A - 行列データ乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｅ　課題を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１一実施例の構成（第１図） Ｇｚ−実施例の動作（第１図〜第３図）Ｈ発明の効果 Ａ　産業上の利用分野 この発明は、デジタル画像処理等に好適な行列データ乗
算装置に関する。

Ｂ　発明の概要 この発明は、係数行列とデータ行列との内積を演算する
内積演算回路と、この内積演算回路の出力データを並べ
替える並べ替え回路とを備える行列データ乗算装置にお
いて、ＦＩＲ型トシトランスバーサルフィルタ構成積演
算回路を複数個に分割して、それぞれにデータ行列のデ
ータを分配することにより、並べ替え回路のメモリの容
量を低減して演算速度を向上させるようにしたものであ
る。

Ｃ従来の技術 従来、デジタル画像処理に適した各種の離散的直交変換
が知られており、そのうち、離散的コサイン変換（口１
ｓｃｒｅｔｅ　Ｃｏ５１ｎｅ　Ｔｒａｉ＋５ｆｏｒ＋ｗ
、ＤＣＴ）はフィルタリングや帯域圧縮に用いて誤差が
小さく、処理方式が比較的簡単である。

このＤＣＴは第１行のすべてが１、第２行以下は （Ａ’　ｃｏｓ　（２ｘ＋ｌ）　　ｌπ／２Ｎ）（ｘ＝
（Ｌｉｔ””Ｎ−１：に＝０＋Ｌ””Ｎ−１）の要素か
らなる行列を用いて、変換、逆変換が定義され、２次元
の場合、次のように表わされる。

（Ｙ）　＝（Ｍ）　　・　（Ｘ）　　・”（Ｍ）”　　
（ｌａ）（Ｘ）＝”ＣＭ）　　・　（Ｙ）　　・　（Ｍ
）・・・・　（ｌｂ）なお、行列の規模が２Ｎ行２Ｎ列
のとき、（１ａ〉式には１／２”’の係数が掛るが、Ｎ
＋１ビツトのデータシフトと等価であるから、この係数
の記載は省略する。

ところで、（ｌａ）　、　（ｌｂ）式のような行列デー
タの乗算には、第４図に示すような、内積演算回路と並
べ替え回路（コーナターナ）とからなる乗算装置が従来
用いられていた。

第４図において、（１０）　、　（２０）は内積演算回
路であって、簡単のために、いずれも４行４列の規模の
行列に対応する４次構成とされ、コーナターナ（３０）
を介して接続される。

即ち、端子ＩＮから次の（２）式のようなデータ行列〔
Ｘ〕が入力され、一方の内積演算回路（１０）において
、（３）式のような係数行列（Ａ）との内積演算が行な
われる。

内積演算回路（１０）は、３個の単位遅延器（１１１）
。

（１１り　、　（１１３）が逆順に縦続接続されて、そ
の出力端１両接続中点及び入力端に４個のラッチ（１２
１）。

（１２□）、（１２３）及び（１２４）がそれぞれ接続
され、各ラッチ（１２１）〜（１２４）にそれぞれ縦続
する乗算器（１３＋）〜（１３，）に係数ＲＯＭ　（１
４１）〜（１４，）がそれぞれ接続され、各乗算器（１
３，）〜（１３４）の出力が加算器（１５）に接続され
て、有限インパルス応答（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓ
ｅ　Ｒｅ５ｐｏｎｓｅ、ＦＩＲ）型のトランスバーサル
フィルタ構成とされる。

同様に、内積演算回路（２０）もＦＩＲ型トランスバー
サルフィルタ構戒構成れ、対応する各要素の符号の「１
０」の位の数字を「２」に替えて重複説明を省略する。

ただし、ＲＯＭ　（２４＋）〜（２４ａ）に格納される
係数１）ｉｊがＲＯＭ　（１４１）〜（１４ｎ）の係数
ａｉｊと異なる。

コーナターナ（３０）はｌ対のＲＡ　Ｍ　（３１）及び
（３２）と、入力側及び出力側の切換スイッチ（３３）
及び（３４）とで構成され、両スイッチ（３３）及び（
３４）は、１対のＲＡ　Ｍ　（３１）及び（３２）の一
方にデータが書き込まれる期間に、他方からデータが読
み出されるように連動して切り換えられる。ＲＡ　Ｍ　
（３１）及び（３２）の容量は、前述のような４行４列
の規模の行列に対応して、それぞれ１６ワードとされる
。

次に、第５図を参照しながら、第４図の従来例の行列デ
ータ乗算について説明する。

入力端子ＩＮから、第５図Ａに示すような１６ワ一ド単
位の入力行列（Ｘ）のデータ■が第１列（ＸＩＩ＋　　
Ｘ！ｌ＋　　Ｘ３１＋　　Ｘ４１）　”’第４列（Ｘ＋
４゜Ｘｔａｒ　　Ｘ２４１　　Ｘ４４）の順序で供給さ
れる。

単位データの入力開始時点ｔｏから３サイクル分の時間
３Ｔが経過した１１時点では、単位遅延器（ＩＬ）、（
ｌｉｇ）及び（ｌｌりの各出力端に第１列のデータＸＩ
ｌ＋Ｘ□及びＸ、が存在すると共に、４番目のデータＸ
。が遅延器（１１３）の入力端に存在する。

この状態で、各ラッチに共通のイネイブルパルスが供給
されて、第１列の４個のデータシフト。

Ｘ！ｌ＋　　Ｘ３１及びＸ４１が４個のラッチ（１２＋
）、　（１２り。

（１２３）及び（１２４）にそれぞれ取り込まれ、第５
図Ｂ、Ｄ、Ｆ及びＨに示すように、入力開始時点ｔ。

から４Ｔ時間経過後の１２時点から４Ｔ時間にわたって
保持される。

ＲＯＭ　（１４１）　、　（１４□）、　（１４３）及
び（１４４）には係数行列（Ａｌの各列の係数ａｉｌ＋
　　ａｊ！＋　　ａｊ３及びａ　１４　（ｉ　＝Ｌ２，
３＋４）が格納されており、同図Ｃ１Ｅ、　Ｇ及びＪに
示すように、１２時点以後の１サイクルごとに、対応す
る乗算器（１３１）、　（ｘ３ｇ）　、　（１３ｓ）及
び（１３，）に順次供給され、それぞれ対応するランチ
（１２，）、　（１２□）、（１２３）及び（１２，）
に保持された第１列のデータＸ　ｉ＋　（１−Ｌ２＋３
＋４）と乗算される。

即ち、ｔ４時点以降の１．２．３及び４番目の各サイク
ルで、係数行列の１．２．３及び４行の係数ａｌｊ＋　
　ａ！ｊ＋　　ａ３Ｊ及びａ。（ｊ　＝１．２．３．４
）が人力行列の第１列のデータＸ　Ｉ　Ｉ　＋　　Ｘ　
！　Ｉ　＋　　Ｘ　３１及びχ４１と乗算される。

加算器（１５）において、各乗算器（１３１）〜（１３
４）の出力が加算されて、同図Ｋに示すように、１２時
点以降の４サイクルで次の（４）式に示すような積の行
列（Ｕ）の第１列のデータｕｌＬ＋　　ｕｆｌ＋　ｕ３
１及びｕ４１が得られる。

（ｕ）−ＣＡ）　　・　〔Ｘ〕・・・・・・　（４）一
方、同図Ａに示すように、１２時点で行列（Ｘ）の第２
列のデータＸ　１２＋　　Ｘ２！＋　　Ｘ　３２及びｘ
４□の入力が開始されて、前述と同様に、１２時点から
４Ｔ時間後の時点ｔ３では、第２列のデータＸ１ｇ＋ｘ
２□、ｘ、２及びｘ４□がそれぞれラッチ（１２１）、
（１２□）、（１２：ｌ）及び（１２，）にラッチされ
ている。また、１３時点以降の１サイクルごとに、ＲＯ
Ｍ　（１４１）　、　（１４□）、（１４，）及び（１
４ａ）から、前述と同様に、行列（Ａ”ｌの各列の係数
ａｊ　ｌ＋　　ａｔＺ＋ａ＝ａ及びａ　、ａ　（ｉ　＝
１＋２＋３．４）が順次出力される。

以下前述と同様にして、１３時点以降の４サイクルで前
出（４）弐に示すような積の行列（Ｕ）の第２列のデー
タｕ、□、　　ｕ２□＋ｕ３□及びｕ４□が得られる。

以下同様にして、次のｔ１時点以降の４サイクルで、積
の行列（Ｕ）の第３列のデータｕ１３〜ｕａｓが得られ
、その次のり３時点以降の４サイクルで、積の行列（Ｕ
）の第４列のデータＬＪｚ〜ｕ４４が得られる。

上述のようにして得られた行列（Ｕ）の１６ワードの列
順のデータはコーナターナ（３０）のＲＡＭ（３１）及
び（３２）に交互に書き込まれる。書き込み時のアドレ
スと読み出し時のアドレスとを変えることにより、ＲＡ
　Ｍ　（３１）及び（３２）から行順で交互に読出され
た行列（Ｕ）のデータが第２の内積演算回路（２０〉に
供給され、上述と全く同様にして、第２の係数行列（Ｂ
）と乗算されて、次の（５）式で表わされる積の行列（
Ｙ）のデータが端子０ｔＪＴに導出さたれる−０ （Ｙ）＝　（Ｕ）　　・　ＣＢ） （Ａ）　　・　（Ｘ）　　・　〔Ｂ〕・・・・　（５）
Ｄ　発明が解決しようとする課題 前述のように、従来の行列データ乗算装置では、処理す
べき行列の規模と等しい量のデータがコーナターナに供
給されるため、コーナターナの１対のＲＡＭの容量が大
きくなり、演算速度が制約されるという問題があった。

かかる点に鑑み、この発明の目的は、演算速度を向上さ
せた行列データ乗算装置を提供するところにある。

Ｅ　課題を解決するための手段 この発明は、第１の行列のデータ成分ａｉｊが格納され
たメモリを含み、有限インパルス応答型のトランスバー
サルフィルタ構成とされて第２の行列のデータＸｉｊが
入力される内積演算回路と、この内積演算回路から出力
される第３の行列のデータ成分の並べ替えを行なう並べ
替え回路（３０）とを備える行列データ乗算装置におい
て、内積演算回路を複数個に分割すると共に、第２の行
列のデータを複数系統に分割して分割された内積演算回
路（４０Ａ）　、　（４０Ｂ）にそれぞれ人力するよう
にした行列データ乗算装置である。

Ｆ　作用 この発明によれば、並べ替え回路のメモリの容量が低減
されて演算速度が向上する。

Ｇ　実施例 以下、第１図〜第３図を参照しながら、この発明による
行列データ乗算装置の一実施例について説明する。

Ｇｌ−実施例の構成 この発明の一実施例の構成を第１図に示す。この第１図
において、前出第４図に対応する部分には同一の符号を
付ける。

第１図において、（４０Ａ）及び（４０Ｂ）はいずれも
２次の内積演算回路であって、前出第４図の４次の内積
演算回路（１０）から２番目の単位遅延器（１ｈ）を除
去したように構成され、対応する各要素の符号のｒｌＯ
，の位の数字をｒ４Ｊに替えて重複説明を省略する。

後述のように、両内積演算回路（４０Ａ）　、　（４０
Ｂ）の各ラッチ（４２＋）〜（４２４）のデータＸ１４
の保持期間と、各ＲＯＭ　−（４４１）　〜（４４４）
の係数ａｉｊの読み出しのタイミングとが第４図の内積
演算回路（ｌＯ）と異なる。

両演算回路（４０＾）　、　（４０Ｂ）とデータ入力端
子ＩＮとの間に分配回路（５０）が介挿される。この分
配回路（５０）は４個のＲＡ　Ｍ　（５１）〜（５４）
を備え、一連の入力データが所定のタイミングで各ＲＡ
　Ｍ　（５１）〜（５４）に振り分けられて書き込まれ
ると共に、各ＲＡＭ（５１）〜（５４）から所定のタイ
ミングで読み出されて、演算回路（４０Ａ）　、　（４
０Ｂ）にそれぞれ供給される。説明の便宜上、分配回路
（５０）には切換スイッチ（５５）〜（５９）が設けら
れ、それぞれ図示の周期で切り換えられる。

両演算回路（４０Ａ）　、　＜４０８）の出力は、共通
の加算器（４５）からコーナターナ（３０１（）に供給
される。このコーナターナ（３０Ｈ）のＲＡ　Ｍ　（３
１１１）　、　（３２８）の容量は、行列の規模が４行
４列の場合、それぞれ従来例の半分の８ワードとされる
。

Ｇ２一実施例の動作 次に、第２図及び第３図をも参照しながら、第１図の実
施例の動作について説明する。

第２図Ａに示すような（第５図Ａと同様の）−連の入力
データ■が端子ＩＮからスイッチ（５５）に供給されて
、１６ワードごと比スイッチ（５６）及び（５７）に振
り分けられる。この１６ワードの入力データ■が一方の
スイッチ（５６）によって、同図Ｂ及びＣに示すように
、２ワードごとに分割されて、ＲＡ　Ｍ　（５１）及び
（５２）にそれぞれ書き込まれる。同様に、次の１６ワ
ードの入力データが他方のスイッチ（５７）によって２
ワードごとに分割されて、ＲＡＭ（５３）及び（５４〉
に書き込まれる。

同図り及び已に示すように、ＲＡ　Ｍ　（５１）〜（５
４）に書き込まれた分割データＸ３１は時間的に連続し
て読み出される。

この実施例においては、第３図ＤＤ及びＥＥに示すよう
に、ＲＡ　Ｍ　（５１）及び（５２）のデータは２回繰
返して読み出され、それぞれスイッチ（５８〉及び（５
９）を介して、２次内積演算回路（４０Ａ）及び（４０
Ｂ）に供給される。同様に、ＲＡ　Ｍ　（５３）及び（
５４）から次の各８ワードの分割データも２回繰返して
読み出される。

分配回路（５０〉の分割データＸ３１の読み出し開始時
点ｔｏから１サイクル分の時間ＩＴが経過したｔ０時点
では、一方の演算回路（４０Ａ）の遅延器（４１，）の
出力端及び入力端に第１列の前側のデータＸ、及びＸ、
が存在すると共に、他方の演算回路（４０Ｂ）の遅延器
（４１りの出力端及び入力端に第１列の後側のデータＸ
３１及びＸ４１が存在する。

この時点ｔｌｌで、両演算回路（４０Ａ）　、　（４０
Ｂ）に共通のイネイブルパルスが供給されて、これらの
データＸ３１”’Ｘ４１はラッチ（４２，）　〜（４２
４）にそれぞれ取り込まれ、第３図Ｆ、Ｈ，Ｋ及びＭに
示すように、ｔ０時点の１７時間後のｔ＋ｚ時点からり
。

時点までの２Ｔ時間にわたって保持される。

同図Ｇ、Ｊ、Ｌ及びＮに示すように、ｔ＋ｚ時点以後、
最初の１サイクルには、両演算回路（４０Ａ）　。

（４０Ｂ）のＲＯＭ　（４４＋）　、（４４り　、（４
４３）及び（４４，）から第１行の係数ａｌｌ＋　　ａ
ｌｈ　　ａ＋３及びａ１４がそれぞれ読み出される。乗
算器（４３，）、　（４３□）　、　（４３，）及び（
４３４）において、この第１行の係数ａ、〜ａ１４と、
ラッチ（４２１）〜（４２４）に保持された第１列のデ
ータＸ、〜Ｘ４１とがそれぞれ乗算され、加算器（４５
）で加算されて、同図Ｐに示すように、積の行列（ｔＪ
）の第１行第１列の（内積）データＵ、が得られる。

次の１サイクルでは、両演算回路（４０Ａ）　、　（４
０Ｂ）のＲＯＭ　（４４１）　、　Ｃ４４２）　、　（
４４３）及び（４４，）から第２行の係数ａ　２１＋　
　ａ　０．ａ　＠５及びａ！４がそれぞれ読み出される
。乗算器（４３，）　、　（４３り　、　（４３３）及
び（４３４）において、この第２行の係数ａ□〜ａｚｎ
と、う・ンチ（４２，）〜（４２４）に保持された第１
列のデータＸ、〜Ｘ４１とがそれぞれ乗算され、加算器
（４５）で加算されて、同図Ｐに示すように、積の行列
（ＬＪ）の第２行第１列の（内積）データｕｚｉが得ら
れる。

ｔ１３時点からｔ１４時点までの２サイクルでは、第２
列の人力データχ目＋　　Ｘ！ｔ、Ｘ３Ｋ及びＸ４ｔと
、ｔ’ｓ時点以前の２サイクルと同様の第１行及び第２
行の係数ａ、〜ａ、及びａ、〜ａｘｎとがそれぞれ乗算
されて、行列（Ｕ）の第１行第２列、第２行第２列の内
積データｕ１□、ｕ！２が得られる。以下、同様にして
、ｔ１４時点からｔ１６時点までの４サイクルで、第３
列及び第４列の入力データχ、。

〜Ｘ４３及びＸ、〜Ｘ４４と第１行及び第２行の係数ａ
、〜ａ、及びａｚ＋〜ａ２４とがそれぞれ乗算されて、
第１行第３列及び第４列の内積データｕ＋１及びｕｚと
、第２行第３列及び第４列の内積データｕ２ｆｆ及びｕ
２４が得られる。

このようにして、ｊ１２時点からｔｌ＆時点までの８サ
イクルで、４行４列の入力データＸ、〜Ｘ４４と、２行
４列の係数ａｌｌ〜ａｉ１４との内積演算が行なわれて
、行列［］の第１行及び第２行の内積データＵ、〜ｕ２
４が得られる。

ｔ１時点以後の８サイクルでは、第３図Ｆ、Ｈ。

Ｋ、　Ｍに示ずように、両演算回路（４０＾）、（４０
Ｂ）のラッチ（４２１）〜（４Ｌ）には、上述と同様に
、４行４列の入力データＸｌｌ−Ｘ４４がそれぞれ２サ
イクルずつ保持される。一方、ＲＯＭ　（４４，）〜（
４４，）からは、同図Ｇ、Ｊ、Ｌ、Ｎに示すように、第
３行及び第４行の係数３３１”ａ４４がそれぞれ１サイ
クルずつ読み出される。

これにより、同図Ｐに示すように、ｔｕｂ時点以後の８
サイクルで行列［Ｕ）の第３１テ及び第４行の内積デー
タｕ１〜ｕ４４が得られ、乞い時点以前の８サイクルと
合わせて、行列（ｔＪ）の４行４列の全内積データＵ、
〜ｕ４４が揃うことになる。

最初の８ワードの内積データＵ、〜ｕｚ、が並べ替え回
路（３０Ｈ）の一方のＲＡ　Ｍ　（３１Ｈ）に書き込ま
れ、次の８ワードの内積データｕｓ　ｌ−ｕ　４４は並
べ替え回路（３０Ｈ）の他方のＲＡ　Ｍ　（３２Ｈ）に
書き込まれる。

第３図Ｐから明らかなように、両ＲＡＭ（３１Ｈ）。

（３２Ｈ）に書き込まれた内積データは、各列ごとに２
ワードのデータが連続している。前述のように書き込み
時と読み出し時のアドレスを変えて、両ＲＡ　Ｍ　（３
１）１）　、　（３２＋１）から行順の８ワードのデー
タが交互に読み出されて、４次の内積演算回路（２０〉
に供給され、前出（５）式のような所要の行列（Ｙ）の
データが端子ＯＵＴに導出される。

第１図の実施例では、２個の２次内積演算回路（４０Ａ
）　、　（４０Ｂ）に４行４列のデータ行列のデータＸ
、〜Ｘａａを分配するようにしたので、コーナターす（
３０Ｈ）のメモリ容量が半減すると共に、演算速度が向
上する。

以上、簡単のために、４行４列の行列の場合について説
明したが、勿論、大規模の行列に対してもこの発明を適
用することができる。また、この場合は、内積演算回路
の分割数も行列の規模に対応して大きくすることができ
る。

Ｈ発明の効果 以上詳述のように、この発明によれば、ＦＩＲ型トシト
ランスバーサルフィルタ構成積演算回路を複数個に分割
して、それぞれにデータ行列のデータを分配するように
したので、並べ替え回路のメモリの容量を低減して演算
速度を向上させた行列データ演算装置が得られる。

【図面の簡単な説明】

第１図はこの発明による行列データ乗算装置の一実施例
の構成を示すブロック図、第２図及び第３図はこの発明
の一実施例の動作を説明するためのタイムチャート、第
４図は従来の行列データ乗算装置の構成例を示すブロッ
ク図、第５図は従来例の動作を説明するためのタイムチ
ャートである。 （２０）　、　（４０Ａ）　、　（４０Ｂ）は内積演算
回路、（３０Ｈ）は並べ替え回路、（４４，）〜（４４
４）はＲＯＭである。 代 理 人 松 隈 秀 盛 手続補正書 １．事件の表示 平底　１年　特　　許　　願 第２０５２２３号 ２・ａ　明（’）　名；ｉｒｊ″’　　　　ｉ？３’ｌ
□アーヶイ算装い３、７ｉｌｉ正をする者 事件との関係　　　特許出願人 住　所　東京部品用区北品用６丁目７番３５４ｊ名称（
２１８）ソニー株式会社 代表取締役　大　賀　典　雄 ４、代　理　人 ６、　？ｄｉ正により坩加する請求項の数７、補正の対
象 り」綱害０発１！ＩＩ　（７）　ａ’ｉ’ｉ細′″鋭１
９Ｊ１７）　ｆ［及３図面”４”：：、（］）明細書中
、第３頁６〜７行に「フィルタ・・・・小さく、」とあ
るを「帝域圧縮に適しており、」に訂正する。 （２）同、同頁９〜１２行に「この・・・・Ｎ−１）Ｊ
とあるを下記のとおりに訂正する。 「このＤＣＴはＮ次の場合、第１行のすべてが１／杆、
第２行以下は ｃｏｓ　（（２ｘ＋１）ｋｚ／２Ｎ） （Ｘ＝０．１．・・・・Ｎ　−１；　ｋ　＝１．・・・
・Ｎ−１）Ｊ（３）同、第９頁１１行に「導出さたれる
。」とあるを「導出される。」に訂正する。 （４）同、第１３頁１１〜１３行に「同図・・・・読み
出される。」とあるをｒ　ＲＡ　Ｍ　（５１）〜（５４
）に書き込まれた分割データは時間的に連続して読み出
される。」に訂正する。 （５）同、第１４頁１行に’Ｏ，（ＥＩＪとあるを削除
する。 （６）同、第１７頁１７行の「・・・・導出される。」
の後に改行して下記を加入する。 「第１図の実施例では、データがＸ＋ｔ、　　Ｘｚ（。 χ：ｌｌ＋　　Ｘ４＋＋　　Ｘ１２＋　　Ｘ２２＋　　
””＋　　Ｘ４４という列順に入力されるが、任意の順
番でデータＸｉｊを入力する事も可能である。 この場合は、システム制御回路（図示せず）等により、
入力されるデータに応じて、スイッチ（５６）を切り換
えて、例えばＸ１１が入力された時はＲＡ　Ｍ　（５１
）に書き込まれるようにする。他のＸｊｌについても、
スイッチ（５６）によって、次の第１表のように、ＲＡ
　Ｍ　（５１）又はＲＡ　Ｍ　（５２）のどちらかに書
き込まれる。 なお、この場合、スイッチ（５６）　、　（５７）の切
換周期は２Ｔとは限らない。 第　　１　　表 （７）同、第１８頁１４行に「演算装置」とあるを「乗
算装置」に訂正する。 （８）図面中、第２図及び第４図を別紙のとおり訂正す
る。　　　　　　　　　　　　　　以　上」 第２図

Claims (1)

1. 【特許請求の範囲】 第１の行列のデータ成分が格納されたメモリを含み、有
   限インパルス応答型のトランスバーサルフィルタ構成と
   されて第２の行列のデータが入力される内積演算回路と
   、この内積演算回路から出力される第３の行列のデータ
   成分の並べ替えを行なう並べ替え回路とを備える行列デ
   ータ乗算装置において、 上記内積演算回路を複数個に分割すると共に、上記第２
   の行列のデータを複数系統に分割して上記分割された内
   積演算回路にそれぞれ入力するようにしたことを特徴と
   する行列データ乗算装置。