JP3553376B2

JP3553376B2 - 並列画像処理プロセッサ

Info

Publication number: JP3553376B2
Application number: JP18401898A
Authority: JP
Inventors: 一人西田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2004-08-11
Anticipated expiration: 2018-06-30
Also published as: JP2000020705A

Description

【０００１】
【発明の属する技術分野】
本発明は、ビデオカメラ、テレビ等の画像信号をソフトウェアプログラムによりディジタル信号処理を行う並列画像処理プロセッサに関する。
【０００２】
【従来の技術】
従来のアレイ型の画像処理プロセッサの基本構成を、図８を参照しつつ説明する。
図８に示す入力ＳＡＭ部８０２は、各画素データのビット幅を有するレジスタが水平方向（列方向）にＮ個並んでおり、図の左から右へ順次データを転送できる機能を有するレジスタである。
また入力ＳＡＭ部８０２に格納された各レジスタは、同様に水平方向にＮ個並ぶレジスタにより構成されるデータメモリ８０３内の各レジスタに対して（列方向に）データを転送可能となっている。
【０００３】
演算処理部８０４は、同じ演算機能を有する演算回路が列方向にＮ個並んだ構成を有し、データメモリＡ８０３と、水平方向にＮ個並ぶレジスタにより構成されるデータメモリＢ８０５の列単位で接続されている。
【０００４】
出力ＳＡＭ部８０６は、出力信号の各画素データのビット幅を有するレジスタが水平方向にＨ個並んでおり、図の左から右へ順次データを転送できる機能を有するレジスタでデータメモリＢ８０５の各レジスタと列単位で接続されており、データメモリＢ８０５の右端からデータ出力端子８０８に出力される。各ブロック間のデータの転送や処理は、列単位の処理ユニット８０９で行われる。
【０００５】
プログラム制御部８０７は、内部に保持されたプログラムにしたがって、入力ＳＡＭ部８０２、データメモリＡ８０３、データメモリＢ８０５、出力ＳＡＭ部８０６のデータの読みだし書き込みの制御信号を出力し、さらに演算処理部８０４の演算内容を制御する制御回路である。
【０００６】
処理される画像信号は、一般的に２次元画像の各画素データを水平走査方向に１次元に配列した順次信号として画素クロックに同期して図８のデータ入力端子８０１から入力される。入力されたデータは入力ＳＡＭ部８０２に順次格納され、１水平走査期間の画素データが格納された時点でデータメモリＡ８０３に転送される。
データメモリＡ８０３に保持された画素信号は、演算処理部８０４にてプログラム制御部８０７のプログラムに基づき演算処理が行われ、データメモリ８０３ＡあるいはデータメモリＢ８０５に格納される。
プログラムの最終の演算処理が行われた時点でデータはデータメモリＢ８０５に格納され、出力ＳＡＭ部８０６に格納されていた前の水平走査期間のデータが読みだされた時点でデータメモリＢ８０５から出力ＳＡＭ部８０６に転送される。
そして、出力ＳＡＭ部８０６では画素クロックにしたがってデータ出力端子８０８へ順次データを出力する。
【０００７】
【発明が解決しようとする課題】
図８における従来の構成の場合、演算を行う周期が水平走査期間に制限されることを以下に説明する。
一般に、画像処理ではＦＩＲフィルタが多用され、フィルタの例として図８のｎ列の処理データへの水平方向のＦＩＲ（Ｆｉｎｉｔｅｉｍｐｕｌｓｅｒｅｓｐｏｎｓｅ）フィルタの処理を、下記の式（１）とする。なおこの式では次数Ｋ＝４となる。
【０００８】
【数１】

【０００９】
図９には、ｎ画素の入力信号ｘ０〜ｘｎ−１に対してＦＩＲフィルタ処理を施した、ｎ個の出力データｙ０〜ｙｎ−１を作成する場合の処理内容を示している。
【００１０】
図９において、符号９０１は入力画素データメモリを、符号９０５は出力データメモリを、そして符号９０２、９０３、９０４は演算処理部により処理されるＦＩＲフィルタの演算処理内容をそれぞれ示している。
ｉ番目の出力データＹｉを作成するＦＩＲフィルタは、符号９０３に示すように入力画素データメモリ１中の（Ｘｉ−２，Ｘｉ−１，Ｘｉ，Ｘｉ＋１，Ｘｉ＋２）番地の５個の画素データを用いて処理を行うこととなる。
【００１１】
ここで、０番目の出力データＹ０を作成するのＦＩＲフィルタ処理９０２を考えた場合、０番目の入力データＸ０の左右２画素のデータが必要になるが、左側のデータは入力画素データメモリ１には存在しないため、Ｙ０の出力データの特性は、Ｙｉの特性と異なったものとなる。
【００１２】
この特性の異なる画素は、前記のフィルタ処理の場合、入力画素データメモリ９０１の両端それぞれ２画素に発生するが、一般にはＦＩＲフィルタの次数がＫ次の場合には、データメモリ９０１の両端にＫ／２画素（偶数次の場合）、（Ｋ＋１）／２画素（奇数次の場合）特性の異なる画素が発生することとなる。
【００１３】
この特性の異なった画素は、１水平走査期間の画素列の両端に発生するために、最終の映像信号を作成する時点でマスクされる為に、画像への劣化にはならない。
【００１４】
しかし、例えば水平走査期間の画素数をＮ（個）として、データメモリＡ８０３の列の個数ｎを（１／２）Ｎ（個）とした場合、入力データＸｉは水平走査期間の画素列が２分割され、まず始めに前半の（１／２）Ｎ（個）の入力データがデータメモリＡ８０３に入力されて処理され、処理終了後に後半の（１／２）Ｎのデータが入力されて処理が行われる。
最終的にこの２組の（１／２）Ｎ（個）の処理データを連結して水平１周期のデータが作成されるが、このとき、連結部分にＫ画素の特性の異なる画素列が発生し、これが２次元画像の縦スジとして画像に発生し、画像を劣化させることとなってしまうという問題点があった。
【００１５】
このことから、アレイ型の画像処理プロセッサでは、処理の周期を１水平走査期間に一致させ、データメモリなどの並列演算アレイの列の個数を１水平走査期間の画素数に合わせる必要がある。処理すべき画像の水平画素数は、千数百画素あることから並列処理アレイの個数も千数百個必要となってしまい、これを集積回路にした場合、回路規模は非常に大きくなることが予想される。
【００１６】
そのため、従来のアレイ型の画像処理プロセッサでは、１アレイ当たりのゲート数を少なくする為、演算回路を１ビット処理にして数ステップで１ワードの演算を行うような構成をとるものが多かった。また、処理の周期が画像の水平画素数に規定されてしまうため、処理する画像の画素数によってアレイ数を変更する必要がある為、画像サイズによって集積回路を作成し直さなければならなかった。
【００１７】
本発明は、前記の問題点を解消するためになされたものであって、演算処理の１周期を１水平走査期間に限定されない周期で処理を行うことが可能で、少ないアレイ数の演算処理部で処理できる並列画像処理プロセッサを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記の目的を達成するために次の構成を有する。
請求項１の発明は、１周期あたりＮ個のデータからなる入力信号に対してＳＩＭＤ形の画像処理を行う並列画像処理プロセッサにおいて、演算処理回路とベースレジスタから構成される１データ単位の演算処理ユニットをＭ個並列に接続した演算処理部と、ベースレジスタをＰ個並列に設けたテンポラリレジスタと、前記演算処理部とテンポラリレジスタを制御する制御手段とを有し、演算処理部は、Ｍ個の演算処理ユニットにより構成され、前記Ｍ列のベースレジスタとテンポラリレジスタのＰ列のベースレジスタは、それぞれ前記制御手段からの制御信号に基づき列方向にデータの転送を行うとともに、Ｍ列のベースレジスタとテンポラリレジスタ間でも巡回的に列方向にデータを転送することを特徴とする並列画像処理プロセッサである。
【００１９】
請求項２の発明は、画像処理を行う１周期の単位が１水平走査期間であり、１水平走査期間で処理する画素数がＮ個である場合、演算処理ユニットの個数ＭがＮより小さい値であることを特徴とする請求項１に記載の並列画像処理プロセッサである。
【００２０】
請求項３の発明は、画像処理において、水平方向の複数画素に対して演算を行うフィルタ処理のうち最大の次数を有するフィルタ処理の次数をＫとした場合、テンポラリレジスタのベースレジスタ個数Ｐが少なくともＫ（偶数次の場合）又はＫ＋１（奇数次の場合）以上であることを特徴とする請求項１または２に記載の並列画像処理プロセッサである。
【００２１】
本発明によれば、１周期あたりＮ個のデータからなる入力信号に対してＳＩＭＤ形の画像処理を行うにあたり、Ｍ列のベースレジスタの各ベースレジスタに１データづつ格納され、テンポラリレジスタに格納されている前回の処理に用いたＭ個のデータ中の所定Ｐ個のデータが格納され、制御手段からの制御信号に基づきベースレジスタのＭ個のデータが演算処理回路により並列処理され、次にベースレジスタとテンポラリレジスタ間で所定個数のデータが巡回的に転送されて、再度、制御手段からの制御信号に基づきベースレジスタ中のＭ個のデータが演算処理回路により並列処理される。
ベースレジスタのＭ個のデータに関して影響なく処理終了した後に、所定Ｐ個のデータが、テンポラリレジスタに保存され、ベースレジスタには新たに次のＭ個のデータが格納された後に上記の処理が繰り返し行われる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。
図１は、並列画像処理プロセッサの概略ブロック図を示しており、演算処理手段２とレジスタＡおよびＢより構成される演算処理部１、前記レジスタＡ／Ｂに対応して巡回的にデータ転送を可能としているテンポラリレジスタＴＡ／ＴＢおよび前記演算処理部１とテンポラリレジスタＴＡ／ＴＢを制御するプログラム制御部３から構成され、１周期あたりＮ個のデータからなる入力信号ＤＡＴＡに対してＳＩＭＤ（Ｓｉｎｇｌｅｉｎｓｔｒｕｃｔｉｏｎｍｕｌｔｉｐｌｅｄａｔａｓｔｒｅａｍ）形の画像処理を行ものである。
【００２３】
演算処理手段２は、Ｍ個の演算処理回路を並列に設けたものであって、各演算回路はレジスタＡ，Ｂとそれぞれ接続されており、プログラム制御部３からの処理命令によりレジスタＡ，Ｂ内のデ−タの処理、例えばＦＩＲフィルタ処理を行うものである。
【００２４】
レジスタＡおよびレジスタＢは、複数ビットのレジスタを有するベースレジスタを並列にＭ個設けたレジスタであり、プログラム制御部３からの処理命令により各ベースレジスタに格納するデ−タを、隣り合うベースレジスタにシフト可能とするものである。
【００２５】
なお、演算処理部１は、前記したように演算処理手段２、レジスタＡおよびレジスタＢにより構成されるものであるが、より詳しくは１データ単位の演算処理ユニットＵ（１の演算回路、レジスタＡ、Ｂの各１ベースレジスタ）をＭ個並列に接続した構成をなしている。
【００２６】
テンポラリレジスタＴＡ、ＴＢは、それぞれ複数のレジスタを有するベースレジスタをＰ列並列に設けたレジスタであり、前記したレジスタＡ、Ｂと同様に各ベースレジスタに格納するデ−タを、隣り合うベースレジスタにシフト可能とするものである。
【００２７】
また、レジスタＡとテンポラリレジスタＴＡは、それぞれのレジスタ内でデ−タのシフトが可能であるとともに、プログラム制御部３からの制御信号に基づきレジスタＡとテンポラリレジスタＴＡ間でも巡回的に列方向にデータ転送が可能となっている。同様にレジスタＢとテンポラリレジスタＴＢ間でも巡回的に列方向にデータ転送が可能となっている。
【００２８】
以上説明した構成の並列画像処理プロセッサの動作を図２、３のブロック図を参照しつつ説明をする。図２、３中のステップ（１）〜（６）は、処理の順番を示している。
図２のステップ（１）の上半部の図は、画像処理プロセッサで処理対象となる１水平走査期間の画素数Ｈ（個）の画素データ１を示しており、画像処理プロセッサの外部に設けられたメモリ（内蔵ＤＲＡＭ）に保持されているものとする。また、ステップ（１）の下半部には、画像処理プロセッサを構成するレジスタＡ、およびレジスタＡに接続するテンポラリレジスタＴＡに格納されたデ−タを示している。尚、演算処理ユニットＵの個数を画素数Ｎの１／４としている。
【００２９】
先ず始めに、ステップ１において内蔵ＤＲＡＭの画素データ１の一部であるＢＬＫ＃２がレジスタＡに転送される。このとき、テンポラリレジスタＴＡには、１サイクル前の処理においてＢＬＫ＃１の画素データの一部（Ｂ）、（Ｃ）が保持されているものとする。
【００３０】
次に、ステップ２においてテンポラリレジスタＴＡとレジスタＡが接続された状態で列方向に右にシフトされ、レジスタＡには左から各画像デ−タＢＬＫ＃１の（Ｃ）、ＢＬＫ＃２の（Ａ）及びＢＬＫ＃２の（Ｂ）が保持される。
また、レジスタＡに保持されていたＢＬＫ＃２の（Ｃ）部のデータは、テンポラリレジスタＴＡに転送される。
その後、レジスタＡに保持されている画素データに対しての処理が行われて、その演算処理結果のデータはレジスタＢや後述するレジスタＣに格納され、レジスタＡのデータは更新されない。
【００３１】
水平ＦＩＲフィルタの処理では、例えばｉ番目の画素のＦＩＲフィルタ出力を前記の式（１）のフィルタにて作成する場合、（ｉ−２、ｉ−１、ｉ、ｉ＋１、ｉ＋２）番目の５つの画素データを使用するが、これはレジスタＡとテンポラリレジスタＴＡを接続した状態で左右方向へのシフトを行うことでｉ番目の演算処理部に必要なデータが接続される。
レジスタＡに保持されている画素データに対する水平ＦＩＲフィルタ処理では、フィルタ次数Ｋである場合に、左右にそれぞれＫ／２（偶数次）、又は（Ｋ−１）／２（奇数次）画素の画素データが必要になるが、これはＰが少なくともＫ（偶数次）、又はＫ＋１（奇数次）であるＰ列のレジスタにより構成されているテンポラリレジスタＴＡにＢＬＫ＃１の（Ｂ）部とＢＬＫ＃２（Ｃ）部が保持されており、必要な時点でレジスタＡに巡回シフトにより転送されるため、レジスタＡの両端の画素に対するフィルタ処理での画素欠落による特性の違いは発生し
ない。
【００３２】
信号処理が完了後、ステップ（３）にて、レジスタＡに保持されているＢＬＫ＃２の（Ｂ）部がテンポラリレジスタＴＡに転送され、ＴＡには、ＢＬＫ＃２の（Ｂ），（Ｃ）部が保持されることになり、ＢＬＫ＃２の画素データに対する処理が完了する。
【００３３】
次に図３に移り、ステップ（４）にて、ＢＬＫ＃３のデータがレジスタＡに転送された後、ステップ（５）、（６）の処理が行われるがこれは、図２のステップ（１）、（２）、（３）と同一処理となる。
【００３４】
なお、以上は入力画素データを保持しているレジスタＡについての処理であるが、信号処理の途中のデータを保持するレジスタＢについても同じ処理動作が可能である。
【００３５】
以上説明した並列画像処理プロセッサでは、信号処理の途中のＦＩＲフィルタ処理の場合、次のブロックでの同じフィルタ処理のときに使用される両端画素に対する欠落画素に相当する画素データをテンポラリレジスタＴＡ／ＴＢに退避させておく。そして次のブロックのデータをレジスタＡ／Ｂに入力し、途中のＦＩＲフィルタの演算を行う直前に、レジスタＡ／Ｂのデータと１周期前に作成されたテンポラリレジスタＴＡ／ＴＢのデータを巡回的にシフトすることでＦＩＲフィルタにおける欠落画素の影響を除去することができる。
ただし、この場合、テンポラリレジスタＴＡ／ＴＢに退避される画素データは、過去の処理によって作成されたもののみになるため、ＦＩＲフィルタの処理を行った時点でＦＩＲフィルタの次数Ｋに対してＫ／２画素分（偶数次）又は（Ｋ＋１）／２画素分（奇数次）、水平方向に位相が遅れたデータが作成されることになるが、レジスタＡ／Ｂと同様に処理を行うブロックとブロックの境界のデータについての画素の特性劣化は発生しない。
【００３６】
次に以上説明した並列画像処理プロセッサのより詳細な説明をする。
図４には、演算処理部１とテンポラリレジスタＴＡ／ＴＢを含めた並列処理アレイ部４のブロック図、図５にはプログラム制御部３のブロック図、図６には演算処理部１の１組のアレイ部Ｕのブロック図及び図７にはテンポラリレジスタＴＡのブロック図を示す。
【００３７】
図４において、レジスタＡはレジスタバンク＃１と＃２に分かれており、セレクタ５を介して画像処理プロセッサの外部バスであるローカルバスにいずれか１つのレジスタバンク＃１／＃２が接続されている。ローカルバスに接続されていないレジスタバンクは、レジスタＢ、演算部２にセレクタ６を介して接続されている。
【００３８】
また、テンポラリレジスタＴＡにもレジスタバンク＃１／＃２のいずれか１つが接続されるようになっており、列方向に巡回的にデータ転送を行うことが可能である。レジスタＢは、演算部２、レジスタＡに接続され、さらにテンポラリレジスタＴＢにも巡回的にデータ転送が可能なように接続されている。
【００３９】
演算部２の下方には、処理データの一時保持用のレジスタＣが設けられている。図の右端の各制御信号やデータバス（ＤＡ）〜（ＤＨ）は、図５のプログラム制御部７に接続されている。
【００４０】
図５は、プログラム制御部３であり、制御用プログラムを格納するプログラム用ＲＡＭ（Ｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）７、ワークＲＡＭ８、プログラムカウンタ９とその制御部１０、演算部（ＡＬＵ（ＡｒｉｔｈｍｅｔｉｃａｎｄＬｏｇｉｃａｌＵｎｉｔ）／ＭＬＴ（（乗算器）Ｍｕｌｔｉｐｌｉｅｒ）１１および外部との制御を行うＤＭＡ（Ｄｉｒｅｃｔｍｅｍｏｒｙａｃｃｅｓｓ）コントローラ１２にて構成される。
【００４１】
図６は、図４に示した並列処理アレイ部４内のアレイ１組（それぞれ下付き文字（_２）を付して区別する）を示したものである。ベースレジスタＡ_２、ベースレジスタＢ_２、ベースレジスタＣ_２の構成は、例として複数ビットのレジスタＤＦＦ（０）、ＤＦＦ（１）、ＤＦＦ（２）、ＤＦＦ（３）の４ワードからなるベースレジスタの場合を示している。尚、上記ベースレジスタは、４ワードに限定されるものではない。
【００４２】
ベースレジスタＡ_２の出力は、左右の隣り合うアレイのベースレジスタＡ_２につながるようになっており左右への列方向のデータ転送を行う機能を有する。
また、ベースレジスタＡ_２の出力は、セレクタ１３を介して演算部Ｂ_２の入力に接続されている。ベースレジスタＢ_２もベースレジスタＡ_２と同様に、出力は左右の隣り合うアレイのベースレジスタＢ_２につながるようになっており左右への列方向のデータ転送を行う機能を有する。
【００４３】
また、ベースレジスタＢ_２の出力は、演算部３_２の入力に接続されている。演算部３_２の図面下方には、ベースレジスタＣ_２があり、演算部３_２とレジスタを介して入力に接続されている。
【００４４】
演算部３_２では、各ベースレジスタＡ_２、Ｂ_２、Ｃ_２、およびコモンデータバスを通じてプログラム制御部３から送られる全アレイ共通のデータを選択するセレクタ１４と乗算器１５、ＡＬＵ１６、ステータスレジスタ１７により構成される。ＡＬＵ１６およびステータスレジスタ１７の出力は、ベースレジスタＡ_２、ベースレジスタＢ_２、ベースレジスタＣ_２の入力につながっており、コントロール信号によってプログラムにより選択されたレジスタに書き込まれる。
【００４５】
図７は、テンポラリレジスタＴＡ／ＴＢの詳細図である。例として、複数ビットのレジスタＤＦＦを４ワード並べたものを列方向に３列並べた構成のものを示している。各ベースレジスタＴＡ_２／ＴＢ_２間は、隣り合うレジスタに対してデータの転送が行えるようになっており、テンポラリレジスタの両端のレジスタＴＡ_２／ＴＢ_２の入出力は、レジスタＡ／Ｂの両端のベースレジスタＡ_２／Ｂ_２に接続されることで、レジスタＡ／ＢとテンポラリレジスタＴＡ／ＴＢが巡回的にデータ転送が行えるようになっている。
【００４６】
以上説明したように、テンポラリレジスタＴＡ／ＴＢを設けることにより、水平ＦＩＲフィルタ処理において発生する処理対象の画素データの両端で発生する画素欠落による特性劣化を無くすことができ、画像処理プロセッサでの処理単位を１水平期間に限定することなく分割処理が可能となり、任意の水平画素数の画像の処理が可能な固定アレイ数の画像処理プロセッサが実現できた。
【００４７】
なお、前記の実施形態では本発明の好適例を説明したが、本発明はこれに限定されるものではないことはもちろんである。
例えば、本実施形態では、複数列のベースレジスタからなり、列方向に巡回的にデータ転送を可能とするレジスタとテンポラリレジスタのセットとして、レジスタＡとテンポラリレジスタＴＡ、及びレジスタＢとテンポラリレジスタＴＢの２組のセットを設けて説明したが、少なくとも１組以上設けていれば本発明の実施は可能である。
【００４８】
【発明の効果】
以上説明したように本発明によれば、ベースレジスタとの間で所定個数のデータを巡回的に転送可能とするテンポラリレジスタを設けたことにより、１周期あたりＮ個のデータからなる入力信号に対して、Ｎ個より少ないＭ列のベースレジスタを用いた水平ＦＩＲフィルタ処理を行っても、従来発生していた画素データ両端の画素欠落による特性劣化を無くすことができた。
よって、画像処理プロセッサでの処理単位を従来のように１水平期間に限定することなく分割処理が可能となったので、水平画素数の画像の処理を任意の固定アレイ数の画像処理プロセッサにより実現可能となり、処理速度の高速化に伴って装置の小型化、更なる高機能化を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかる並列画像処理プロセッサのブロック図である。
【図２】本発明の実施形態にかかる並列画像処理プロセッサの動作説明ブロック図である。
【図３】本発明の実施形態にかかる並列画像処理プロセッサの図２に続く動作説明ブロック図である。
【図４】本発明の実施形態にかかる並列画像処理プロセッサの一部のブロック図である。
【図５】本発明の実施形態にかかる並列画像処理プロセッサのプログラム制御部３のブロック図である。
【図６】本発明の実施形態にかかる並列画像処理プロセッサの演算処理ユニットＵのブロック図である。
【図７】本発明の実施形態にかかる並列画像処理プロセッサのテンポラリレジスタＴＡ／ＴＢのブロック図である。
【図８】従来の並列画像処理プロセッサの処理のブロック図である。
【図９】ＦＩＲフィルタの処理の説明図である。
【符号の説明】
１演算処理部
２演算処理手段
３プログラム制御部
Ａ、Ｂレジスタ
Ａ_２、Ｂ_２ベースレジスタ
ＴＡ、ＴＢテンポラリレジスタ
ＴＡ_２、ＴＢ_２ベースレジスタ
Ｕ演算処理ユニット
ＤＡＴＡ水平走査期間の画素数Ｎ個のデータ

Claims

１周期あたりＮ個のデータからなる入力信号に対してＳＩＭＤ形の画像処理を行う並列画像処理プロセッサにおいて、
演算処理回路とベースレジスタから構成される１データ単位の演算処理ユニットをＭ個並列に接続した演算処理部と、
ベースレジスタをＰ個並列に設けたテンポラリレジスタと、
前記演算処理部とテンポラリレジスタを制御する制御手段とを有し、
前記Ｍ列のベースレジスタとテンポラリレジスタのＰ列のベースレジスタは、それぞれ前記制御手段からの制御信号に基づき列方向にデータの転送を行うとともに、Ｍ列のベースレジスタとテンポラリレジスタ間でも巡回的に列方向にデータを転送することを特徴とする並列画像処理プロセッサ。
画像処理を行う１周期の単位が１水平走査期間であり、１水平走査期間で処理する画素数がＮ個である場合、演算処理ユニットの個数ＭがＮより小さい値であることを特徴とする請求項１に記載の並列画像処理プロセッサ。
画像処理において、水平方向の複数画素に対して演算を行うフィルタ処理のうち最大の次数を有するフィルタ処理の次数をＫとした場合、テンポラリレジスタのベースレジスタの個数Ｐが少なくともＫ（偶数次の場合）、又はＫ＋１（奇数次の場合）以上であることを特徴とする請求項１または２に記載の並列画像処理プロセッサ。