JPH0233191B2

JPH0233191B2 -

Info

Publication number: JPH0233191B2
Application number: JP58163113A
Authority: JP
Inventors: Hiroyuki Myata
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1983-09-07
Filing date: 1983-09-07
Publication date: 1990-07-25
Also published as: JPS6055477A

Description

【発明の詳細な説明】本発明はデジタル画像に対して局所領域の一様
重み線形フイルタ処理を高速に実現するフイルタ
回路に関するものである。

なお、ここで説明する一様重み線形フイルタ処
理とは、デイジタル画像を構成する各画素におい
て、その近傍局領域（例えば３×３）の総和を求
めることである。

従来、画像処理は汎用大型機などの遂次実行型
の計算機により行なわれていた。しかしながら、
その膨大なデータ数に対して逐次実行型の計算機
は非力であり、近年、画像処理専用のプロセツサ
が望まれている。

画像処理プロセツサは大別すると、完全並列
型、パイプライン型、局所並列型、マルチプロセ
ツサ型の４通りに分けられる。

ここでは、この４通りのうち、完全並列型とパ
イプライン型の画像処理プロセツサに着目し一様
重み線形フイルタの実現法について説明する。

第１図に完全並列型プロセツサの典型的な構成
を示す。完全並列型プロセツサ１は通常、ホスト
コンピユータ２のバツクエンドプロセツサとして
画像処理を行ない、画像データは画像メモリ３と
の間で入出力を行なう。第２図に完全並列型プロ
セツサ１の部分拡大図を示す。完全並列型プロセ
ツサ１とは、対象とするデイジタル画像の画素ご
とにセル４を配置し、全セル４が同時動作するこ
とにより高速処理を目指したものである。この完
全並列型プロセツサで一様重み線形フイルタ処理
を行なうためには、各セルがその対象とする近傍
局所領域の画素値を自身のセル内に取り込みその
後、総和を求める必要がある。以下第３図の例で
説明する。

第３図において、画像６に示す各画素が存在し
中央のＡの画素を所有しているセルで、近傍局所
領域のＢ、Ｃを取り込む事とする。この時には、
そのままの画像７で自身のＡは所有しているた
め、まず左下へシフトすることにより画像８に示
す様にＢを取り込むことができる。

次に元の画像６から上へシフトすると画像９に
示す様にＣが得られる。これらの処理により画素
Ａ、Ｂ、Ｃが中央のセルに取り込まれ、加算を施
すことにより、画像１０に示すその和Ｘ（＝Ａ＋
Ｂ＋Ｃ）が求まる。

完全並列型による一様重み線形フイルタ処理は
並列性の観点から見れば、全画素同時の処理が可
能であり、他のプロセツサに比べ最も高速処理が
可能であると思われるが、以下に述べる欠点があ
る。

まず処理の前に、画像メモリ３から画像データ
を入力する必要があり、また処理後画像メモリな
りデイスプレイ装置に出力する必要がある。しか
し、この入出力動作と演算動作とを同時に並行し
て実行することは困難であり、いかに高速演算処
理が可能であつても、入出力動作の時間が大きな
ウエイトを占め、全体の処理時間は長くなる。

また完全並列型プロセツサが扱える画像の大き
さ以上の画像を扱う場合、各セルが複数個の画素
を担当することになり、完全並列型の並列性が活
かしきれず、高速演算処理が困難になる。

次にパイプライン型プロセツサについて考案す
る。第４図Ａにパイプライン型プロセツサによる
一様重み線形フイルタ回路の例を示す。この回路
は３×３近傍局所領域の一様重み線形フイルタ処
理を行なうものである。１２〜１４，１６〜１
８，２０〜２２は各々１画素を所有するレジスタ
である。動作原理を示すため入力画像を第４図Ｂ
のように定義する。すなわち大きさはｌ×ｌであ
り、また各画素を行と列で表わす。つまり第ｉ行
第ｊ列は（ｉ、ｊ）で表わす。

第４図Ａの回路において、まずデータライン１
１を使用して画像データを（１、１）、（１、２）、
（１、３）と順に（１、ｌ）まで画素ごとに入力
していく。（１、ｌ）まで入力が終了したならば、
続いて（２、１）、（２、２）、（２、３）と入力し
ていき、以下同様に（ｌ、ｌ−１）、（ｌ、ｌ）ま
で入力する。入力された各画素はレジスタ１２〜
１４を順に経てシフトレジスタ１５に入力され
る。このシフトレジスタ１５は画像の１行分（す
なわちｌ個）の画素を所有する。よつてこのシフ
トレジスタ１５からレジスタ１６に値が出力され
る場合には、レジスタ１２には同じ列の次の行の
画素値が入力される。〔例：（１、１）の値がレジ
スタ１６にある時、レジスタ１２には（２、１）
の画素が入力される。〕。シフトレジスタ１９に関
しても同様である。すなわち、１２〜１４，１６
〜１８，２０〜２２の９個のレジスタには、常に
３×３近傍局所領域の値が保存されることにな
る。よつて、これらの値の加算を加算回路２３で
行なうことにより、一様重み線形フイルタが実現
される。

このパイプライン方式の欠点には、次のものが
あげられる。

まず、データを各画素毎に入力するため並列性
に欠け、実行速度が遅い。

また、例えば３×３フイルタ用に作成されたプ
ロセツサを５×５フイルタなどに用いることは不
可能であり、融通性に欠ける。

また、完全並列型プロセツサ、パイプライン型
プロセツサ両者に関する共通の欠点として、効率
の問題がある。これを第５図の例をもとにして示
す。第５図は、４×４入力画像を表わし、各添字
付きアルフアベツトは画素値を表わす。今この４
×４画像について３×３一様重み線形フイルタを
施すことを考える。対象とする近傍局所領域に
は、２４〜２７の４領域がある。完全並列型、パ
イプライン型とも各々９個の値を加算するが、そ
れらは完全に独立である。すなわち、例えば領域
２４の９個の値を加算する際にB₁＋B₂＋B₃、C₁
＋C₂＋C₃の値を求めているが、領域２５の９個
の値の加算においてもB₁＋B₂＋B₃、C₁＋C₂＋C₃
の値を別に求めている。これらは領域２６、領域
２７に関しても言え、結果的には同じ加算を何度
も繰り返し、非常に効率を悪くしている。

この発明はこれらの欠点を解決するため並列性
を活かしたセルの２次元配置構成による回路を提
案したもので、以下図面によつて詳細に説明す
る。

第６図はこの発明の実施例による回路を構成す
るセルを示したものである。セル２８において、
入力は上部Ｘと右側Ｙからなされ、その和Ｚがク
ロツク毎に左側へ出力される。本発明の実施例の
回路はすべてこの１種類のセル２８の２次元配置
による。

本発明の実施例を詳細に述べるため、第５図の
４×４画像データに対して、３×３近傍局所領域
の一様重み線形フイルタを施す場合を例にとり、
以下説明する。第５図の３×３近傍局所領域の線
形フイルタを求める場合、先の従来の方式の欠点
でも述べた様に、各領域にはオーバラツプ領域が
存在する。これを効率よく用いるため、本発明に
おいては次の手順で処理を行なう。まず初めに、
局所領域の各行ごとの加算を入力画像１列すべて
について求める〔領域２４、領域２５の例では₃ 〓ⁱ⁼¹ Ai、₃ 〓ⁱ⁼¹ Bi、₃ 〓ⁱ⁼¹ Ci、₃ 〓ⁱ⁼¹ Diに相当する。〕。

次に各局所領域に従つて対応する上記の結果の
列ごとの加算を行なう〔領域２４、領域２５の例では、₃ 〓ⁱ⁼¹ Ai＋₃ 〓ⁱ⁼¹ Bi＋₃ 〓ⁱ⁼¹ Ci、₃ 〓ⁱ⁼¹ Bi＋₃ 〓ⁱ⁼¹ Ci＋₃ 〓ⁱ⁼¹ Di に相当する。〕。

入力が進むにつれて、領域２６、領域２７でも
同様の処理が行なわれていく。この処理により、
従来の方式の欠点であつた効率の問題すなわち重
複演算は解消される。以後、前述の各行ごとの加
算の処理を行加算処理、その和の列ごとの加算の
処理を列加算処理と呼ぶ。

第７図に、第５図を入力とするこの発明の実施
例における一様重み線形フイルタ回路の構成を示
す。２９〜４９は第６図に示すセル２８と同一の
セルである。第７図に示す回路は、各セルが上部
から取り込むデータバスの違いにより左右に２分
割できる。右方のセル２９〜４０では前述の行加
算処理を、左方のセル４１〜４９では列加算処理
を行なう。まずセル２９〜４０について説明す
る。

セル２９〜４０の入力は、外部からの画像デー
タ入力であるが、各行ごとにずらして入力され
る。これを第８図に示す。ｔ＝１には、バス５０
にA₁が入力され、ｔ＝２においてバス５０にA₂、
バス５１にB₁が、ｔ＝３ではバス５０にA₃、バ
ス５１にB₂、バス５２にC₁が入力される。

以下ｔ＝４からｔ＝７についても同様である。
各セルの処理について説明する。セル２９〜３２
は、右方からの入力は“０”であり、単にデータ
をバスから取り込み、左方へ送る役目をなす。セ
ル３３〜３６では、現在の入力画素値がバスによ
り送られ１時刻前に入力された値が、各々セル２
９〜３２から送られてくるため、それらの値を加
算し左方に送る。すなわちセル３３〜３６では左
右に隣接する画素値の和が順次作成される。セル
３７〜４０では、現在の入力値を上部から取り込
むと共にセル３３〜３６から１時刻前、２時刻前
の入力画素の和を受け取りそれらの加算を行な
う。すなわち、連続３時刻における入力画素値の
和が順次作成されることになり、先に示した近傍
局所領域の各行ごとの和がセル３７〜４０の各セ
ルで求められる。但し入力が順にずらして行なわ
れるため、セル４１〜４４への出力値もずらして
生じる。

以上述べてきた手順を各時刻、各セルごとに具
体的に、第９図から第１５図に示し説明する。第
９図では、A₁のみが入力され、セル２９に取り
込まれる。第１０図では、次のA₂がセル２９に
取り込まれると同時に、A₁との和がセル３３に
作成される。またセル３０にはB₁が入力される。
第１１図ではセル３７にA₁＋A₂＋A₃が作成さ
れ、セル４１に送られる。他のセルでの処理は同
様である。第１２図ではセル３７で次の近傍局所
領域である領域２６のAiの行の和、すなわちA₂
＋A₃＋A₄が作成され、同時にセル３８では領域
２５のBiの行の和、B₁＋B₂＋B₃が求められる。
第１２図以下第１５図まで、同様の処理が施さ
れ、最後の領域２７のDi行の和、D₂＋D₃＋D₄が
第１５図のセル４０から出力され、処理が終了す
る。なお第９図から第１５図中実際に値は送られ
ているが、本処理に関係のない部分については、
各セルを白ぬきのままとした。第１３図以下、第
１５図までは順に上部のセルが白ぬきとなるが、
もし入力画像が４×４以上に連続しているならば
ここに引き続き画素値を入力すればよいし、ま
た、別の画像を入力していつてもよい。

次にセル４１〜４９の列加算処理について説明
する。セル３７〜４０から近傍局所領域ごとに行
加算した値が、順に行ごとずれて入力される。セ
ル４１〜４４は、セル２９〜３２と同様に、単に
それらの値を取り込むだけである。セル４５〜４
７では、その対応する行のセル３７〜４０からの
出力を、バスを介して上部から取り込むと共に右
上のセルから、値を受けとる。右上のセルの値は
１時刻前にその行に入力された値である。結局、
セル４５〜４７の入力値は、現在その行にセル３
８〜４０から入力された値と１時刻前に１つ上の
行に入力された値の２種である。本来、セル４１
〜４４への入力は、行ごとにずらして入力されて
いたため、この２種の入力は、結局、同じ近傍局
所領域内の２個の行加算が行なわれた値である。
セル４５〜４７では、こうして各近傍局所領域内
の隣接する２個の行加算の和を順次求めていく。
セル４８〜４９では、セル４５〜４７と同様なこ
とから、順次、近傍局所領域の値の総和を求め、
一様重み線形フイルタの出力として外部に送る。

第１６図から第２０図にかけて、先述と同様に
第９図から第１５図の後のセル４１〜４９での実
行結果を示す。

但し、 P_i＝A_i＋A_i+1＋A_i+2 Q_i＝B_i＋B_i+1＋B_i+2 R_i＝C_i＋C_i+1＋C_i+2 S_i＝D_i＋D_i+1＋D_i+2 （ｉ＝１、２）とする。第１６図では、第１１図の後、P₁が入
力され、セル４１に取り込まれる。第１７図で
は、セル４５にセル４１からP₁が、データバス
からQ₁がそれぞれ入力されるため、それらの和
P₁＋Q₁が作成される。第１８図では、セル４８
に右上からP₁＋Q₁が、データバスからR₁がそれ
ぞれ入力されるため、その和P₁＋Q₁＋R₁が計算
され、結局、領域２４の３×３近傍局所領域の総
和が求められたことになる。第１９図では入力さ
れたP₁、Q₁、R₁、S₁を使用して、セル４９でQ₁
＋R₁＋S₁すなわち領域２５の３×３近傍局所領
域の総和が求められており、演算の無駄な繰り返
しが除かれている。またセル４８では、同時に領
域２６の近傍局所領域の総和も出力されている。
第２０図により領域２７の総和が求められ、すで
ての処理が終了する。なお、上述したこの発明の
実施例では、３×３近傍局所領域の例について述
べてきたが、この発明のフイルタ回路は、セルの
数を増やすことにより容易に任意の大きさの近傍
局所領域に拡張できる。すなわち、縦方向ｍ、横
方向ｎの矩形領域の一様重み線形フイルタを求め
る場合には、先に示した第７図の回路を次の様に
拡張する。まずセル２９〜３２に関しては、入力
画像の列方向の画素数だけ用意する。またセル２
９、セル３３、セル３７の横方向に関しては、ｎ
個分のセルを並べる。すなわち入力画像をｌ×ｌ
とした場合には、セル２９〜４０の矩形は、縦ｌ
個、横ｎ個のセルnl個に置き換わる。セル４１〜
４４はセル３７〜４０と同様にｌ個並べられる。
セル４４、セル４７、セル４９の横方向のセル
は、ｍ個並べられる。すなわちセル４１〜４９を
拡張したものは、上部がｍ×ｍの正方形の対角方
向の一方を除いたもので、その下部が（ｌ−ｍ）
×ｍ個の矩形領域にセルが並べられた形となる。
ちなみに、入力画像の大きさｌ×ｌ、縦方向ｍ、
横方向ｎの矩形領域の一様重み線形フイルタを求
める回路は、｛ｌ（ｍ＋ｎ）−１／２ｍ（ｍ−１）｝個
のセルから構成されることになる。

さらに、セル４１〜４９の列加算処理について
述べるならば、第７図に示されているように、セ
ル４４とセル４７は、どこにも出力していないの
で、なくてもよい。また、セル４３は、セル４７
にのみ出力しているので、同様になくてもよい。
すなわち、上部のみならず、下部においても
mxmの正方形の対角方向の右下を除いたもので
もよく、列加算処理は、全体として、平方四辺形
状にセルが配置されればよいことになる。

このことを縦方行ｍ、横方向ｎの矩形領域の一
様重み線形フイルタの場合に拡張して考えると、
列加算処理は、ｍ行加算するためｍ個のセルがセ
ル４１，４５，４８のように階段状にｍ列を形成
してならび、この階段状セルがｌ−ｍ＋１個縦方
向にならべばよいことになる。このｌ−ｍ＋１個
は、ｌ行からｍ行を順に取り出した場合の数であ
り、例えば、第７図のようにｌ行＝４からｍ行＝
３を取り出すときは、ｌ−ｍ＋１＝４−３＋１＝２となり階段状のセルは縦方向に２個あればよいこ
とになる。

以上のことを別な言葉で言えば、列番号＝１、
２、３、……ｍ、行番号１、２、３、……、ｌを
持つｌ行ｍ列の配列上で、ｌ−ｍ＋１個のセル
を、第１列第１行から縦方向に配置し、同じく、
ｌ−ｍ＋１個のセルを、第２列第２行から縦方向
に配置し、同じく、ｌ−ｍ＋１個のセルを、第３
列第３行から縦方向に配置し、これを第ｍ列第ｍ
行まで繰り返したことになる。つまり、ｌ−ｍ＋
１個のセルを第１列から第ｍ列までのそれぞれ第
１行から第ｍ行を先頭にして行番号の大きくなる
方向に配置したということができる。

以上述べてきた様に、単純で同一なセルを２次
元配置することにより、一様重み線形フイルタ処
理を効率よく高速に処理することができる。ま
た、もし入力画像の列方向の幅だけセルを配置で
きない場合には、本発明の回路に入力できる幅に
分割して入力することにより、容易に同様の結果
が得られる。

以上説明したように、この発明に係る一様重み
線形フイルタ回路では、入出力動作と演算処理動
作とを同時並行して実行することにより、大量デ
ータの高速フイルタリングを実現しており、また
その構成に均一で単純なセルの規則的配置を採用
しているため、VLSI化に適し、拡張性に富む効
果を有する。

【図面の簡単な説明】

第１図は従来の完全並列型プロセツサ構成例を
示す図、第２図は完全並列型プロセツサのアーキ
テクチヤ例を示す図、第３図はその完全並列型プ
ロセツサでの一様重み線形フイルタ処理例を示す
図、第４図Ａは従来のパイプライン型プロセツサ
の一様重み線形フイルタ処理例を示す図、第４図
Ｂは第４図Ａに示したものの説明のため使用する
入力画像構成を示す図、第６図はこの発明の実施
例における一様重み線形フイルタ回路を構成する
セルを示す図、第５図は例題解説の際に用いる４
×４画像データを示す図、第７図は第６図に示し
た一画像データ例を処理するためこの発明の実施
例における一様重み線形フイルタ回路構成の具体
例を示す図、第８図は第７図の回路へのデータの
入力順序を説明するための図、第９図から第２０
図はこの発明の実施例による一具体例の実行結果
を説明するための図である。図に於て、２４〜２７は３×３近傍局所領域、
２８はセル、２９〜４９は各々セル、５０〜５３
は入力データバスである。なお図中、同一あるい
は相当部分には同一符号を付して示してある。

Claims

【特許請求の範囲】１２入力１出力の加算器と加算結果を記録する
レジスタを所有し、外部からのデータを加算器に
入力する第１と第２の２つの入力ポートと、加算
結果を出力する出力ポートを持つ基本セルを、ｌ
行ｎ列（行番号＝１、２、３、……、ｌ、列番号
＝１、２、３、……、ｎ）の２次元上に配列し、
各行の各基本セルの第１の入力ポートに共通デー
タが入力できるように配線し、さらに各行の各基
本セルの第２の入力ポートに同一行前列の基本セ
ルの出力ポートからの加算結果を入力できるよう
に配線した行加算処理群と、上記行加算処理群の各行に対応する行を持つｌ
行ｍ列（列番号＝１、２、３、……、ｍ）の配列
上で、ｌ−ｍ＋１個の上記基本セルを第１列から
第ｍ列までそれぞれ第１行から第ｍ行を先頭にし
て行番号の大きくなる方向に配置し、各行の各基
本セルの第１の入力ポートに、行加算処理群の対
応する行にある第ｎ列の基本セルの出力ポートか
らの加算結果を入力するように配線し、さらに各
行の各基本セルの第２の入力ポートに前行前列の
基本セルの出力ポートからの加算結果を入力する
ように配線した列加算処理群とを設け、共通データを順次入力し、パイプライン的にデ
ータを処理し、順次出力することにより、一様重
み線形フイルタが実現できることを特徴とした一
様重み線形フイルタ回路。