JP2647379B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置、特に画像メモリの制御技術に
より画像データの高速処理及び並列処理を行う画像処理
装置に関するものである。

［従来の技術］ 一般に高速に画像を処理する場合に、コンピユータに
よる処理としてはソフトウエアで行う方式がとられる
が、画像データが膨大になるにつれて高速化が必要とな
つてくる。高速化の手法としては２通りの方法があり、
１つはパイプライン方式と呼ばれる逐次処理型のハード
ウエアで行う方式、もう一つは複数個のプロセツサを置
く並列処理型と呼ばれるものである。前者は画像データ
の高速処理に伴つて処理のクロツク周波数が高くなり限
界がある。一方後者は並列に置くプロセツサの数を増す
ことにより、高速化をいくらでも高める事ができる。極
端に言えば、画素の数の分だけプロセツサを置く事によ
り最大のスピードを得る事が可能である事から、現在注
目されている技術の一つである。

ところで、この時に各画素間での通信処理が重要とな
り、相互通信を行いつつ処理を進めていく必要がある。
かかる並列処理方式に於ては、プロセツサを各画素の数
だけ持つ事は高解像データを取り扱う場合には不可能と
なる。例えば、A4を16画素/mm（pel）でよんだ画像を取
り扱う場合、画素数は約16M画素（pixels）となり、こ
れだけのプロセツサを同時に持つ事は不可能と言える。

［発明が解決しようとする課題］ 本発明は、画像の任意倍率の拡大又は縮小を高速に並
列処理できる画像処理装置を提供する。

［課題を解決するための手段］ この課題を解決するために、本発明の画像処理装置
は、入力側画像メモリ（実施例では、第22図の316に相
当する）の画像に対し、補間が必要な変倍演算を行い出
力側画像メモリ（実施例では、第22図の317に相当す
る）に出力する画像処理装置であって、出力側画像メモ
リを２次元ブロック領域に分割した際の該２次元ブロッ
ク領域の画素数に対応する数からなる複数のプロセッサ
エレメント（実施例では、第24図に333で示したプロセ
ッサ（1,1）〜（４、４）、第46頁第６行〜第10行に相
当する）と、入力側画像メモリを２次元ブロック領域に
分割した際に、アクセスすべき領域を指示する第１生成
手段（実施例では、第22図のアドレス生成部312、詳細
には第23図及び第24図の331、第46頁第10行〜第48頁第1
2行に相当する）と、前記第１生成手段の指示に従う領
域からアクセスされた画素からの変倍演算に必要な画素
の選択と、補間演算とのための制御情報を生成する第２
生成手段（実施例では、第22図のアドレス補正部312、
詳細には第23図及び第24図の331,332、第48頁第13行〜
第51頁第10行に相当する）とを有し、前記複数のプロセ
ッサエレメントは、前記第２生成手段の出力に応じて補
間演算を行う（実施例では、第25図〜第28図、第51頁第
10行〜第53頁第16行に相当する）ことを特徴とする。

［実施例］ 以下、本発明の一実施例を説明する。

本実施例の画像処理装置の構成は、１頁分の画像メモ
リ１とプロセツサ・ユニツト２及び入出力装置等の周辺
部３から成る。第１図はその基本部のみの原理構成を示
したもので、画像メモリ１にプロセツサ・ユニツト２が
連絡されている。画像メモリ１上の任意位置のｎ×ｍの
画像データは、ｎ×ｍのプロセツサ・エレメント2aのア
レイで構成されるプロセツサ・ユニツト２へ転送され、
高速処理をされた後、再び画像メモリ１へ戻される。ｎ
×ｍのプロセツサ・エレメント2aのアレイ内での各処理
は同時に行われる、所謂並列処理方式のアーキテクチヤ
ーである。又、第９図（ａ），（ｂ）には他の構成を示
した。第９図（ａ）では、制御回路94の制御に従つて、
入力側画像メモリよりの画像データは、複数のプロセツ
サ・エレメントから成るプロセツサ・ユニツト92で複数
画素が並列に所定の処理されて、出力側画像メモリ93に
格納される。一方第９図（ｂ）では、画像メモリ91ある
いは93とプロセツサ・ユニツト92と、更に入力装置96と
出力装置ちが共通バスによつて繋がれた構成である。

以下画像メモリ１について詳述する。

今、簡単のため、画像サイズを1024×1024画素，各８
ビツト／画素のデータをもつ画像メモリで話を進める。
画像サイズの変更は、本実施例のアーキテクチヤーを拡
張するのみでよい。又、プロセツサ・ユニツト２は４×
４の計16個のプロセツサ・エレメント2aで構成されるも
のとする。

第２図は画像メモリ１の構成を示す図である。画像の
構成が図の如く1024×1024画素で出来ているとすると、
これを４×４の単位で分けていくと、256×256の合計64
K（＝65536）個のブロツクに分割される。今、これを第
３図の如く４×４画素単位で再編成し、４×４画素が64
K個あると想定する（各画素当り８ビツト長のデータを
有す）。従つてメモリのアドレス空間は、４×４×64K
の三次元アドレス指定となる。４×４内の１つの64K画
素を１つのメモリチツプが受け持つものとすると、64K
のアドレス空間で各アドレスが８ビツトの深さのメモリ
・チツプが必要となる。これは512Kビツト（＝64Kバイ
ト）の容量のメモリ・チツプが必要であるが、本実施例
では256KビツトのダイナミツクRAM（Ｄ−RAM）２個を組
み合わせて用いる。即ち、256KビツトＤ−RAMのうち64K
×４ビツト構成のものを２個用いて、64K×８ビツトと
して用いる。かかる２個のメモリ・チツプを今後、メモ
リ・エレメント1aと呼ぶ。

４×４のマトリツクスに対応して、上記画像メモリ１
は16個のメモリ・エレメント1aから構成される。第４図
はかかる４×４のメモリ・エレメント1aの構成を示す。
各メモリ・エレメント1aはローアドレス及びカラムアド
レスを指定されて、４×４画素の内の一画素の64Kのア
ドレス空間の画像データを入・出力する。ローアドレス
・ジエネレータ４及びカラムアドレス・ジエネレータ５
からは４×４の各メモリ・エレメント1aへアドレスを与
える。尚、メモリ・エレメント1aがＤ−RAMでローアド
レス及びカラムアドレスをタイムシエアして与えるもの
であれば、このアドレス・ジエネレータは１つでよい。
この時には、ローアドレスとカラムアドレスの時分割切
換制御が必要となる。

かかるアドレス・ジエネレータからそれぞれのアドレ
スを与える事により、４×４画素のメモリ・エレメント
1aをリード／ライトする事が可能となる。即ち、一回の
アドレス指定により４×４画素分の画像データが同時に
駆動可能となる。このため、データ・ラインとしては、
各メモリ・エレメント1aから直接８ビツトのデータ線が
出ているものとする。

今、ローアドレスがＡ（０≦Ａ≦255）、カラムアド
レスがＢ（０≦Ｂ≦255）のデータが画像メモリ１から
呼び出されたものとすると、画像データとしては、第２
図における（A,B）のアドレスに相当する４×４画素の
８ビツト長の画像データが読み出される。

更に複数画素の同時アクセスについて一般化して、説
明する。

第10図は画像１頁ををのまま表わしたものであり、こ
の画像データを図示するように連続して隣接するｋ×ｌ
画素のブロツクで分割し、第11図の様にｋ×ｌ個のメモ
リ・エレメント1aに対応させる。又、ｋ×ｌ画素のブロ
ツクは端から（0,0），（0,1），（0,2），（0,3）…と
番号付けされ、第12図のようなｋ×ｌ個のメモリ・エレ
メント1aからなるメモリ・ユニツト１に対応する。第13
図はメモリ・ユニツト１を二次元的に表わしたものであ
る。又、アクセスするメモリサイズはｋ×ｌ画素のブロ
ツクサイズの単位なので、任意の位置のｋ×ｌ画素のブ
ロツクＲをアクセスした場合でも、ｋ×ｌ個のメモリ・
エレメント1aすべてがアクセスされ、しかも１つのメモ
リ・エレメント1aにつき、各１個のアドレスのアクセス
となる。

この様に画像中の任意位置の隣接するｋ×ｌ個の複数
画素の画像データを一度にアクセスし、リードした後に
プロセツサ・ユニツト２で処理を行う。プロセツサ・ユ
ニツト２で処理を行われた画像データは、再びｋ′×
ｌ′画素のブロツクサイズで、しかも任意の位置をアク
セスしてライトできる。ここでは、ｋ′＝k,l′＝ｌと
して今後説明を行う。

前述のｋ′×ｌ′画素のみのメモリのアクセスについ
て補足説明すると、プロセツサ・ユニツト２における処
理が空間フイルタ処理等の場合には、読み出し側のアク
セスするブロツクサイズｋ×ｌよりも書き込み側のアク
セスするブロツクサイズが小さくなることがある。一般
的には書き込み側のブロツクサイズｋ′×ｌ′は１×１
になる処理が多い。又、プロセツサ・ユニツト２におけ
る処理が画像の縮小処理の場合にも、リード側のアクセ
スするブロツクサイズｋ×ｌよりもライト側のアクセス
するブロツクサイズが小さくなる。

一般的にライト側のブロツクサイズｋ′×ｌ′は縦横
の縮小率を、α，βとした時にｋ′≧αk,l′≧βｌを
満たす最小の整数がｋ′,l′となる。仮に読み出しと書
き込みのメモリが同一、又は同一のｋ×ｌのメモリ構成
の時に、前述の２例のような処理を行う場合は、書き込
み側のメモリ・ユニツト１の構成サイズｋ×ｌよりも小
さなサイズｋ′×ｌ′に書き込みを行わなければならな
い。この場合にはメモリ・エレメント1aのｋ×ｌ個のす
べてにアクセスをかけないで、書き込みに該当しないメ
モリ・エレメント1aをマスクして、アクセスしない様に
しなければならない。しかしながら、ｋ×ｌ個のメモリ
・エレメント1aで構成される画像メモリ１は１度にアク
セスして読み出しできるデータは隣接する画像データの
最大ｋ×ｌ個であるが、それより小さいサイズの隣接す
るｋ′×ｌ′の画像データも前記マスクを行う事により
自由にアクセスできる。マスクしてｋ′×ｌ′個のみを
同時にアクセスする事は、メモリ・エレメント1aのチツ
プのイネーブルを操作する事で容易に可能となる。

次に順を追つて、任意の位置の所定画素のメモリアク
セスの実施例について、メモリ・ユニツト構成が４×４
の場合とｋ×ｌの場合とについて説明し、前記マスクす
るためのチツプイネーブルの制御についても説明する。

まずブロツクサイズｋ×ｌを４×４とした場合の実施
例より示す。

第２図の一部分を拡大した図を第５図に示す。画像メ
モリ１中任意の４×４のブロツクＳの画像データを読み
出し、これを前述プロセツサ・ユニツト２で処理した後
に、任意の４×４のブロツクＴに転送する場合の処理に
ついて説明する。第５図及び第６図上の４×４のます目
は、４×４の16個のメモリ・エレメント1aを区切るます
目である。この16個のメモリ・エレメント1aに仮にAa,A
b,…,Ba,Bb,…Ca,…Dc,Ddと名前をつける。まず最初に
４×４のブロツクＳを読み出す場合、16個のメモリ・エ
レメント1aの内、メモリ・エレメントDdには（ローアド
レス，カラムアドレス）として（N,M）が与えられる。
メモリ・エレメントDb,Dc,Ddには（N,M＋１）、メモリ
・エレメントAd,Bd,Cdには（Ｎ＋1,M）残りのメモリ・
エレメントには（Ｎ＋1,M＋１）が与えられる。これは
前述したローアドレス・ジエネレータ4,カラムアドレス
・ジエネレータ５により発生される。又、４×４のブロ
ツクＳの端点ｕの位置が定まれば、その水平方向と垂直
方向の位置アドレスを４で割り、その余りの数n,mによ
り、メモリ・エレメントAa〜Ddまでに割りつけるローア
ドレス・カラムアドレスは一意的に決まる事は明らかで
ある。仮にｕの位置アドレスｕ（Y,X）とすると、 Ｙ＝4N＋ｎ（ｎ＝0,1,2,3） Ｘ＝4M＋ｍ（ｍ＝0,1,2,3） 例えば、アドレス・ジエネレータ4,5ではM,Nの情報とm,
nの情報をルツクアツプテーブル等に入力し、メモリ・
エレメントAa〜Ddに与えるアドレスを出力するような構
成も考えられる。この時出力はM,N,M＋1,N＋１のいずれ
かである事は、前述の説明より明らかである。又、この
性質を利用して、第７図のように、ルツクアツプテーブ
ルにｎ、又はｍを入力し、この値に応じて0,1を出力
し、メモリ・エレメントAa〜Ddに与えるアドレスＮまた
はＭをインクリメントするかしないかの制御を行えば良
い。ローアドレス・ジエネレータ４ではn,Nを使用し、
カラムアドレス・ジエネレータ５ではm,Mを使用する。

このようにして、４×４の16個のメモリ・エレメント
に前述したようにアドレス・ジエネレータ4,5よりアド
レスが与えられて、同時に16個のデータを得る事ができ
る。

この16個のデータは、プロセツサ・ユニツト２におい
て、何らかの処理をされ、又は何も処理されないで、再
び第５図に示す４×４のブロツクＴに転送される。しか
しながら、16個のメモリ・エレメントAa〜Ddから読み出
された画像データそれぞれが必ずしも同じメモリ・エレ
メントAa〜Ddに転送されるとは限らない。第５図の４×
４のメモリブロツクＳが４×４のメモリブロツクＴに転
送される場合には、４×４のメモリブロツクＳのうちメ
モリ・エレメントAaから読み出されたデータは、メモリ
・エレメントDcに転送されなければならない。

では、４×４のメモリブロツクS,Tがその端点u,vを任
意の位置（Y,X），（Ｙ′,X′）を有している時に、メ
モリ・エレメントAa〜Ddの16個の読み出しデータがメモ
リ・エレメントAa〜Ddのどのメモリ・エレメントに書き
込まれれば良いのか説明する。

第５図のように Ｙ ＝4N＋ｎ（ｎ＝0,1,2,3） Ｘ ＝4M＋ｍ（ｍ＝0,1,2,3） Ｙ′＝4P＋ｐ（ｐ＝0,1,2,3） Ｘ′＝4Q＋ｑ（ｑ＝0,1,2,3） と表わせる時に、 ｐ−ｎ＝4y′＋ｙ （ｙ′＝−1,0y＝0,1,2,3） … ｑ−ｍ＝4x′＋ｘ （ｘ′＝−1,0x＝0,1,2,3） … なるx,yを求める。

まず（Aa,Ab,Ac,Ad）からなる行配列Ａを右方向にｘ
回ローテーシヨンする。これを行配列Ａ′と名付ける。
同様に行配列B,C,Dを右方向にｘ回ローテーシヨンした
ものを行配列Ｂ′,C′,D′と名付ける。

次に行配列Ａ′,B′,C′,D′より成る配列（ABCD）′
を下方向にｙ回ローテーシヨンする。

第５図の場合には、第５図によりn,m,p,qは3,3,2,1な
のは明らかなので，式よりｙ′＝−1,y＝3,x′＝−
1,x＝２を得る。故に前述の説明より次の行列を得る。

右方向に２回ローテーシヨンすると、 行配列 Ａ′＝（Ac,Ad,Aa,Ab） Ｂ′＝（Bc,Bd,Ba,Bb） Ｃ′＝（Cc,Cd,Ca,Cb） Ｄ′＝（Dc,Dd,Da,Db） 下方向に３回ローテーシヨンすると、 （Bc,Bd,Ba,Bb） （Cc,Cd,Ca,Cb） （Dc,Dd,Da,Db） （Ac,Ad,Aa,Ab） … この行列を下の基本配列と対比させて考えて見る
と、 Aa,Ab,Ac,Ad Ba,Bb,Bc,Bd Ca,Cb,Cc,Cd Da,Db,Dc,Dd …基本配列 基本配列はメモリ・エレメントAa〜Ddの読み出しデ
ータを順に左から右、上から下と並べて２次元配列した
だけのもので、行列は、メモリ・エレメントAa〜Ddに
書き込むべきデータを順に並べて２次元配列したものに
相当する。即ち、例としてメモリ・エレメントAaから読
み出されたデータは、配列を見ると、４行目３列目に
書き込まれる。これを基本配列を参照すると４行目３
列目にDcとなつているので、メモリ・エレメントDcにメ
モリ・エレメントAaの読み出しデータが書かれれば良い
事がわかる。

補足説明すると、第５図上のメモリ・エレメントAaの
読み出しデータがDcの位置に書き込まれれば良い事は容
易に気がつくが、このAaからDcの位置への変位は、位置
アドレスｕからｖへの変位に等しい。又、メモリ・エレ
メント1aの構成が４×４なので、水平方向、垂直方向の
位置を共に４で割つた余りが、メモリ・エレメントの変
位x,yと考えて良い。例えばu,vの変位が４の倍数であれ
ば、変位x,yは０になり、あるメモリ・エレメントから
読み出したデータは、処理が行なわれた後に、同じメモ
リ・エレメントに書き込まれるわけである。

以上の処理のハードウエア化について簡単に説明す
る。第８図は、４×４の16個のメモリ・エレメント1aよ
りなるメモリ・エレメント10から同時に読み出したデー
タが、プロセツサ・ユニツト２で処理され、そのデータ
をそれぞれ４要素ずつｘ変位ローテータ81においてｘの
数だけローテーシヨンを行う。その後にｙ変位ローテー
タ82によつてｙの数だけローテーシヨンを行い、それぞ
れをAa〜Ad,Ba〜Bd,Ca〜Cd,Da〜Ddのメモリ・エレメン
ト1aに書き込む構成になつている。

尚、ｙ変位ローテータ82は、入力がそれぞれ４要素の
データなので、ｘ変位ローテータ81と全く同じもの４つ
で構成できる事は言うまでもない。又、前記ローテータ
は、メモリデータの深みと同じビツト数の深みを持つて
も良いし、１ビツトの深みのものをメモリデータの深み
と同じ数だけ使用しても良い事も言うまでもない。又、
ローテータはシフトレジスタやバレルシフタ等を使用で
きる事は容易に推察できる。

さらに一般化して考えてみると、メモリブロツクをｋ
×ｌのサイズにした場合には、メモリ・エユニツト10の
構成もｋ×ｌになる。この場合に、任意の位置にｋ×ｌ
のメモリブロツクＳをプロセツサ・ユニツト２で処理し
た後に、任意の位置のｋ×ｌのメモリブロツクＴに転送
する場合に、 Ｙ＝kN＋ｎ（ｎ＝0,1,…,k−１） Ｘ＝lM＋ｍ（ｍ＝0,1,…,l−１） （N,M,P,Qは0,1,2,3…） Ｙ′＝kP＋ｐ（ｐ＝0,1,…,k−１） Ｘ′＝lQ＋ｑ（ｑ＝0,1,…,q−１） 但し、Ｓの端点の位置アドレスを （Y,X）、 Ｔの端点の位置アドレスを（Ｙ′,X′） …（10） なるn,m,p,qを求め、 ｐ−ｎ＝Ky′＋ｙ （ｙ′＝1,0,y＝0,1,2,3,…,k−１） ｑ−ｍ＝lx′＋ｘ （ｘ′＝−1,0,x＝0,1,2,3,…,l−１）…（11） なx,yを用いて、例えば第８図のようなｘ変位ローテー
タ81、ｙ変位ローテータ82を使用して処理を行えば良
い。この場合、ｘ変位ローテータ81は、ｌ個の入力を持
ち、０〜ｌ−１までのシフトができる。ｙ変位ローテー
タ82は、ｋ個の入力を持ち、０〜ｋ−１までのシフトが
できる。しかも、ｙ変位ローテータ82のｋ個の入力はそ
れぞれｌ個の要素をもつため、入力１要素のローテータ
がｌ個の構成となる。

第10図に示すように前述のｋ′×ｌ′のブロツクの同
時アクセスのためのメモリ・エレメントのアクセス制御
について説明する。

ｋ′×ｌ′のブロツクの端点ｉの位置アドレスを（f,
g）と仮定する。前述の式（10）に従いアクセスするメ
モリをリードする場合は、Y,Xにf,gを代入し、アクセス
するメモリにライトする場合は、Ｙ′,X′にf,gを代入
する。その結果を式（11）に代入してy,xを求めると、
第７図，第８図に示した実施例をｋ×ｌに一般化したも
のにもそのまま適用できる。

又、この際に、ｋ×ｌのメモリ・エレメントのうち、
ｋ′×ｌ′のメモリ・エレメントのみをチツプイネーブ
ルにする。このイネーブルにするチツプはｋ′×ｌ′の
端点ｉの（f,g）の位置アドレスさえ決まれば、式（1
0）よりn,m、又はp,qが一意的に決まり、アクセスすべ
きｋ′×ｌ′個のメモリ・エレメントも一意的に決ま
る。

ところで、今まで説明した様にｋ×ｌのメモリ・エレ
メントから成るメモリ構成において、リードアクセス側
をｋ′×ｌ′のブロツクを同時にアクセスし、ライト側
をｋ″×ｌ″のブロツクを同時にアクセスする場合も
（但し、０≦ｋ″≦k,0≦ｌ″≦ｌ）考えられるが、こ
れも今までの説明と同様である。この場合のメモリ・エ
レメントに与えるチツプイネーブルの制御の実施例を第
14図に示す。

ｋ′×ｌ′、ｋ″×ｌ″のブロツクの端点の位置アド
レスを（Y,X）、（Ｙ′,X′）とする時に、式（10）よ
りn,m及びp,qが求まる。このn,m及びp,qはセレクタのデ
ータ入力に入力される。さらにセレクタの選択制御信号
として、メモリアクセスのリードライト信号R/Wが入力
され、リードの時にn,mを選択出力し、ライトの時にp,q
を選択出力する。

同様にブロツクサイズ、ｋ′,l′及びｋ″,l″もセレ
クタに入力され、R/W信号が選択制御信号として入力さ
れている。リード時には、ｋ′,l′を選択出力し、ライ
ト時にはｋ″,l″が選択出力される。ところで、アクセ
スするメモリ・エレメントはリード側のn,m,k′,l′、
又はライト側のｋ″,l″,p,qが定まれば一意的に決まる
事は明白なので、セレクタから出力されたこれらのデー
タはルツクアツプテーブルに入力し、それぞれｋ×ｌの
メモリ・エレメントのうちアクセスするメモリを制御す
る信号を出力する。

ところでプロセツサ・ユニツト２で処理する前後の画
像メモリ１が別のメモリで、しかもそのメモリ構成がそ
れぞれｋ×ｌ、Ｋ×Ｌの場合には、第15図の様に、２つ
のルツクアツプテーブルを用いれば良いことは容易に推
察できる。この場合ルツクアツプテーブル151とルツク
アツプテーブル152は別の内容のテーブルとなる。

又、ｋ＝K,l＝Ｌとなつても全く問題はない。以上前
述したような構成をすれば、アクセスするメモリ・エレ
メントをｋ×ｌ個のメモリ・エレメント全部としない
で、一部マスクする事が可能である。そしてｋ×ｌのメ
モリ・エレメントの構成は最大必要とするｋ×ｌの大き
さに設定すれば良い。

次にメモリ・エレメントをどのようにアクセスして前
画面全体にあたる画像データすべてを処理するか、即ち
全メモリデータのアクセスのスキヤン方法について説明
する。

例えばアクセスする隣接するｋ×ｌのブロツクの端点
ｕの位置アドレス、つまり垂直方向で端から、０から順
に数えた時の番号をＹとし、水平方向で端から、０から
順に数えた時の番号をＸとした時のY,Xが定まつた場合
のメモリのアクセスの仕方は、すでに説明した。それで
は、このX,Yをどの様な順番でスキヤンして全画像を処
理するかの実施例を説明する。

（第１例） ｋ×ｌのメモリ・エレメントをアクセスするための画
像データの位置アドレスY,Xをそれぞれk,lの整数倍ずつ
増減させてスキヤンする方法で、例えばはじめにY,Xを
０に設定し、Ｘを順次ｌずつ増やす。水平方向の終点ま
でＸを増やしたら、次はＸを０に設定し直し、Ｙをｋ増
やしてまたＸをｌずつ増やす。これをシーケンシヤルに
繰り返して全画面又は画面の一部をスキヤンする。仮り
にこれを第１シーケンシヤルスキヤン方式と名付ける。

（第２例） 又、X,Yの増減を前述のようにシーケンシヤルに行わ
ないで、画像全画面のあちらこちらの連続するｋ×ｌの
ブロツクをとびとびにアクセスし、しかもそのアクセス
する時のX,Yがk,lの整数倍の変位である時に、仮りにこ
れを第１ランダムスキヤン方式と名付ける。

（第３例） ｋ×ｌのメモリ・エレメントをアクセスするための画
像データの位置アドレスY,Xをそれぞれ整数ずつ増減さ
せてスキヤンする方法で、例えばはじめにY,Xを０に設
定し、Ｘを順次ｌずつ増やす。水平方向の終点までＸを
増やしたら、次にＸを再び０に設定し直し、Ｙを１増や
してからＸを１ずつ増やしていく。これをシーケンシヤ
ルに繰り返して全画面又は画面の一部をスキヤンする。
これを仮に第２シーケンシヤルスキヤン方式と名付け
る。この場合、同じメモリデータを何度もアクセスされ
る。

（第４例） 又、X,Yの増減を前述のようにシーケンシヤルに行わ
ないで、画像全画面のあちらこちらのｋ×ｌのブロツク
をとびとびにアクセスし、全X,Yについてこれを実行す
る。又は画面全画面の内、連続する一部分全部のX,Yに
ついて実行。それがランダムである時に、これを第２ラ
ンダムスキヤン方式と仮りに名付ける。

（第５例） ｋ×ｌのメモリ・エレメントを有するメモリ構成にお
いて、アクセスするメモリブロツクがｋ′×ｌ′の時
に、（１≦ｋ′≦k,1≦ｌ′≦ｌ）位置アドレスY,Xを
ｋ′,l′の整数倍ずつ増減させてこれをシーケンシヤル
に繰り返して全画面をスキヤンする方式を第１シーケン
シヤルスキヤン方式と区別して、ブロツクワイズ・シー
ケンシヤルスキヤン方式と名付ける。

（第６例） 又、X,Yの増減を（第５例）のようにシーケンシヤル
に行わないで、画像全画面のあちらこちらの連続する
ｋ′×ｌ′のブロツクをとびとびにアクセスし、そのY,
Xがｋ′×ｌ′の整数倍の変位である時に、仮りにこれ
をブロツクワイズ・ランダムスキヤン方式と名付ける。

（第７例） メモリ・エレメントのｋ×ｌのメモリ構成に関係な
く、シーケンシヤルにスキヤンするもの、例えば任意の
数ｄ′,f′おきにX,Yを変化させてスキヤンするもの
を、単にシーケンシヤルスキヤン方式と呼ぶ。

（第８例） （第７例）でランダムにスキヤンする場合や（第４
例）の場合でも、全てのX,Yの組み合わせについてメモ
リアクセスを行わない場合に、単にランダムスキヤン方
式と呼ぶ事にする。

以上のように数々のスキヤン方式が考えられるが、こ
れとは別に、メモリアクセスには、リード側のメモリア
クセスがあり、このリード側のメモリアクセスのスキヤ
ン方式とライト側のメモリアクセスのスキヤン方式が一
致するとは限らない。

又、このスキヤン方法はリード側が決まれば、ライト
側のアクセスするＸ′,Y′はプロセツサ・ユニツト２の
処理内容で決まる。又、ライト側のスキヤン方法を先に
決めてもよい。この場合はリード側のスキヤンは処理内
容で決まる。

又、リード側とライト側でのアクセスするブロツクサ
イズｋ′,l′が異なる事もあれば、メモリ・エレメント
構成ｋ×ｌのサイズが異なる事もある。

以上の説明を基にプロセツサ・ユニツト２としてアレ
ーププロセツサ・ユニツトを用い、空間フイルタ処理を
行う後述実施例の場合のスキヤンの方式の一例について
説明する。

まず後述実施例では、入力ｍ″×ｎ″画素領域出力を
ｋ×ｌ画素領域とするが、この場合には出力側１画
面全ての出力を得るためには、入力側のｍ″×ｎ″の読
み出し画素領域を全画面に対して水平方向ｋ、垂直方
向ｌ単位ずつずらしてスキヤンすれば良い。又、この
際にｍ″×ｎ″,k×ｌの画素領域のうち、左上端の
画素の位置を（Y,X），（Ｙ′,X′）とすれば、Y,Xはそ
れぞれｋ,lずつ縦方向、横方向のアドレスを増減さ
せて、全メモリアドレスをスキヤンすれば良い。

この場合、リード側のメモリスキヤンはのシーケンシ
ヤルスキヤン方式に相当し、ライト側のメモリスキヤン
はブロツクワイズ・シーケンシヤルスキヤン方式とな
る。又、ライト側のメモリ構成自体がｋ×ｌ個のメ
モリユニツトで構成されていれば、第１シーケンシヤル
スキヤン方式である。

前述の如くして、原画上の矩形領域ｍ画素×ｎ画素に
対応する画像メモリ上の画像データに同時にアクセスを
かけ、各画素にそれぞれ１個の演算素子（プロセツサ・
エレメント、以下PEと記す）を対応させたｍ×ｎ個のPE
よりなるアレープロセサユニツト（アレープロセツサ・
ユニツト、以下APUと記す）に画素データを取り込んだ
後に、APUにて空間フイルタ演算処理を施して結果を出
力する過程を説明する。

第18図は原図に対応する入力ブロツク181及び各画素1
81aとAPU182及びPE182a、並びに出力画素ブロツク183と
各画素183aの対応を示す図である。ここで、ｍ＝ｎ＝４
である。よつて、入力側メモリの16画素分のデータを同
時にアクセスしてAPUに取り込む。APUは16個のPEより構
成される。APUは３画素×３画素の領域での空間フイル
タ演算を施し、２画素×２画素の４画素よりなる出力側
メモリのブロツクに出力する。

ここで、APU内の各PEは４×４の画素に対応し、正方
格子状に４×４＝16個で構成されている。行方向及び列
方向にそれぞれ順に番号をつけ、その組合わせで、第19
図に示すように、各PEに（行番号、列番号）といつた表
現をすることにより各PEの区別をする。

ここで、空間フイルタ演算とは、例えば、第20図に示
されるような係数マトリクスを用いて、それぞれ対応す
る画素毎に各係数と積をとり、その総和を中心位置に対
応するメモリに出力するものである。第21図を用いて説
明すれば、（1,1）、（1,2）、（1,3）、（2,1）、（2,
2）、（2,3）、（3,1）、（3,2）、（3,3）で構成され
る３×３の領域に対しては、（2,2）が演算を行い、他
のPEよりデータを受け取り、空間フイルタ演算を行う。
同様に、（1,2）、（1,3）、（1,4）、（2,2）、（2,
3）、（2,4）、（3,2）、（3,3）、（3,4）で構成され
る３×３の領域に対しては、（2,3）が空間フイルタ演
算を行い、（2,1）、（2,2）、（2,3）、（3,1）、（3,
2）、（3,3）、（4,1）、（4,2）、（4,3）で構成され
る３×３の領域に対しては（3,2）が空間フイルタ演算
を行う。また、（2,2）、（2,3）、（2,4）、（3,2）、
（3,3）、（3,4）、（4,2）、（4,3）、（4,4）で構成
される３×３の領域に対しては、（3,3）が空間フイル
タ演算を行うのである。

ここで、空間フイルタ演算を行う（2,2）、（2,3）、
（3,2）、（3,3）のPEは、例えば第21図に示されるよう
な回路を具備し、これをもつって前記空間フイルタ演算
を実現する。第21図の回路は、隣接する８つのPEよりの
データを加算器221〜227で全て加算し、シフタ228で1/8
倍して、減算器229で注目画素となるこの回路をもつPE
自体の取り込んだ値を遅延回路231で遅延したものとの
差をとり、加算器230で減算器229の出力する差とPE自体
の取り込んだ値を更に遅延回路232で遅延したものとの
和をとることにより空間フイルタ演算を実行するもので
ある。これにより、４×４画素領域を入力し、２×２画
素領域に出力してゆくものである。

また、説明では４×４画素領域を入力に、２×２画素
領域を出力に、空間フイルタを３×３画素領域として説
明したが、これに限るものではなく、入力をｍ×ｎ画素
領域、出力をｋ×ｌ画素領域、空間フイルタをｐ×ｑ画
素領域（但し、ｍ≧ｋ＋ｐ、かつｎ≧ｌ＋ｑ）とできる
ことは明らかである。また、空間フイルタの係数も第20
図に限るものではなく、係数マトリクスに対応した処理
回路を具備するPEを用いることにすればよい。

以上説明したように、従来１出力画素毎に繰り返して
いた処理を、同じサイクルで複数の出力画素に対して処
理結果を出力するため、非常に高速な処理が可能とな
る。

また、入力側の連続する近傍画素を一度に入力するこ
とにより、空間フイルタ演算を１サイクルで実行でき、
かつ、複数の出力画素に対して空間フイルタ演算出力を
同時に可能であるといつた点で効果がある。

又、入力データを同時に複数アクセスして処理するこ
とにより、データを１つずつアクセスするより、処理の
実行速度が速くなるのみならず、各PE間でデータの授受
を行うことで同時にアクセスするデータの間の相関関係
をも考慮した演算（空間フイルタ演算、色処理等）を１
回の入力データアクセスで実行できるという利点も有す
る。

後述する本発明の他の実施例においては、画像の拡大
処理をプロセツサ・ユニツト２において行うが、リード
側とライト側との画像メモリを構成するメモリ・エレメ
ントの数ｋ×ｌ、Ｋ×Ｌについては限定しない。又、リ
ード側とライト側とでアクセスする画素のブロツクサイ
ズｋ′×ｌ′、Ｋ′×Ｌ′についても限定しない。しか
しながら、プロセツサ・ユニツト２で行う画像の拡大処
理により、リード側アクセスサイズｋ′×ｌ′を拡大し
たサイズが、最大の縦・横変倍率をα，βとした時に、
Ｋ≧αｋ′、Ｌ≧βｌ′を満足しなければいけない事は
容易に推察できる。

拡大処理について説明する。第22図に示すように、プ
ロセツサ・ユニツト312はアドレス生成部313と演算回路
部315よりなり、制御回路311の制御に従つて動作する。
アドレス生成部313は、演算回路部315内にある各プロセ
ツサ・エレメントが出力する出力側画像メモリ317に対
応した画像データを、算出するために必要とする入力画
像データを保持している入力側画像メモリ316の開始ア
ドレスを生成する。演算回路部315は該開始アドレスを
画像領域の一端とするデータ領域の画像データを全て取
り込む。各プロセツサ・エレメントは、取り込んだデー
タの中から、演算結果を出力する出力側画像メモリ317
の位置に対応する入力データを選択し、２次元補間演算
を施して出力するものである。

以下、もう少し詳細に説明する。説明の都合上、プロ
セツサ・ユニツト312は主走査方向に４列、副走査方向
に４行の構成、即ち16個のプロセツサ・エレメントより
構成されているものとする。入力側画像メモリ316は常
に主走査方向に５列、副走査方向に５行の構成、即ち25
画素領域のデータを同時にプロセツサ・ユニツトに対し
て出力する。この際、どの５×５の領域のデータを出力
するかは、前記アドレス生成部313より指示されるもの
である。第23図に従つてアドレス生成部の説明を行う。
レジスタ321には、主走査方向倍率の逆数の４倍の値が
予め制御回路311よりセツトされる。また、レジスタ322
には、副走査方向倍率の逆数の４倍の値が予め制御回路
311によりセツトされる。また、ラツチ325は副走査方向
の動作同期信号により零にクリアされ、主走査方向の動
作同期信号327で加算器323の出力を取り込む。加算器32
3は主走査方向の動作同期信号327で、レジスタ321の保
持する値とラツチ325の保持する値とを加算して出力す
る。これにより、主走査方向の動作同期によつて、ラツ
チ325が出力する値は主走査方向倍率の逆数の４倍の値
づつ増大し、副走査方向の動作同期が入る度に０にクリ
アされる。レジスタ322,加算器324,ラツチ326も、レジ
スタ321,加算器323,ラツチ325の動作で、主走査動作同
期を副走査動作同期に、副走査動作同期をページ同期に
置換えると全く同様に動作する。

ラッチ325及びラッチ326の出力をもって、入力側画像
メモリ316の５×５の画素領域の端点の位置アドレス
（X,Y）を指示するアドレス信号とする。入力側画像メ
モリ316は、該アドレス位置から主走査方向に５画素及
び副走査方向に５画素の領域の25画素分のデータを出力
するもの５×５である。ここで、ｋ×ｌのメモリ・エレ
メントから成るメモリ・ユニットから５×５（＝ｋ′×
ｌ′）の画素領域を入力するためのチップイネーブル信
号は、前述の式（10）に従って第14図、あるいは第15図
等により生成される。又、メモリ・エレメントへのアク
セスアドレスは、前述の第７図等により生成される。本
例の場合には、ｋ×ｌ＝５×５であればチップイネーブ
ル信号の制御を必要としないので好ましい。

出力側画像メモリ317のアドレスに関しては、主走査
動作同期に従って、出力側画像メモリ317の主走査方向
に位置アドレスＸ′を４ずつ増加させ、副走査動作同期
に応じて副走査方向に位置アドレスＹ′を４ずつ増加さ
せるものである。ここで、Ｋ×Ｌのメモリ・エレメント
から成るメモリ・ユニットから４×４（＝ｋ″×ｌ″）
の画素領域を入力するためのチップイネーブル信号は、
前述の式（10）に従って第14図、あるいは第15図等によ
り生成される。又、メモリ・エレメントへのアクセスア
ドレスは、前述の第７図等により同様に生成される。本
例の場合には、Ｋ×Ｌ＝４×４であればチップイネーブ
ル信号の制御を必要とせず、且つｐ＝ｑ＝０となってア
クセスアドレスがどのメモリ・エレメントに対しても共
通であるので好ましい。

プロセツサ・ユニツト312内のアドレス補正部314は、
演算回路部315内の16個の各プロセツサ・エレメントに
対して、入力された25画素分のデータのうち適切な４画
素分のデータをセレクトし、かつ補間演算用の補間係数
を与えるためのアドレス補正信号を生成する。

第24図はプロセツサ・ユニツト２の構成を示してお
り、331は第23図で説明したアドレス生成部313そのもの
である。332は第23図で説明した回路と同様の回路で構
成されているが、主走査方向のレジスタ321は、主２は
主１よりも主走査方向の倍率の逆数分だけ常に大きな値
をもち、主３は主２より、主４は主３よりそれぞれ同様
に大きな値をもつ。一方、副走査方向のレジスタ322に
は副走査方向の倍率の逆数分だけ、副４は副３より、副
３は副２より、副２は副１よりも大きな値をもつもので
ある。また、主２〜主４及び副２〜副４は入力エリアの
25画素のどの４画素を選択すべきかを示す信号として用
いる。例えば、主走査方向に2.5倍、副走査方向に1.5倍
の拡大を行う場合を考えると、主１は1.600（＝４×1/
2.5）づつカウトアツプし、副１は2.666（≒４×1/1.
5）づつカウントアツプし、主１及び副１のカウンタの
整数部を用いて、入力側画像メモリ316の25画素の領域
の開始アドレス（X,Y）として用いる。この開始アドレ
スに基づき、前述のように式（10）に従ってチップイネ
ーブル信号が、又、前述の第７図等によりメモリ・エレ
メントへのアクセスアドレスが生成される。また、主１
の出力の小数部はプロセッサアレイの１列、即ち、第24
図の（1,1），（2,1），（3,1），（4,1）の４個のプロ
セツサ・エレメント（PE）に対して主走査方向の補間係
数データとして用いられる。副１の出力の小数部はプロ
セツサアレイの１行、即ち第24図の（1,1），（1,2），
（1,3），（1,4）の４個のプロセツサ・エレメントに対
して副走査方向の補間係数データとして用いられる。主
２、主３、主４は各々の値の間に0.400（＝1/2.5）づつ
カウント量に差があり、副２、副３、副４は各々の値の
間に0.666（≒1/1.5）づつカウント量に差がある。ま
た、これらのカウントを記憶するラツチは整数部が毎回
クリアされ、小数部は累積される。主２〜主４は各々プ
ロセツサアレイの２列〜４列の各プロセツサ・エレメン
トに整数部及び小数部を出力し、副２〜副４は各々プロ
セツサアレイの２行〜４行の各プロセツサ・エレメント
に整数部及び小数部を出力する。各プロセツサアレイは
対応する主走査方向のラツチ325及び対応する副走査方
向のラツチ326からの整数部をもつて、入力側画像メモ
リ316からの25画素のデータから４画素を選択し、小数
部をもつて補間係数として２次元の内挿補間を行つて、
対応する出力側画像メモリ317に補間演算結果を出力す
るものである。出力側画像メモリ317は、常に４画素×
４画素の16画素の領域を単位としてアクセスされ、各PE
がその16画素の１個に対応付けられているものである。

第25図は各PEが１個づつ持つ25画素から４画素を選択
する選択回路を表わしており、第26図は第25図の選択回
路の構成例を示し、選択回路が主走査選択器351〜355と
副走査選択器356,357より構成されることを示してお
り、第27図は各主走査選択器及び副走査選択器の構成例
を示し、各主走査選択器及び副走査選択器が２個の４入
力１出力の選択器361,362で構成できることを示してい
る。又、主１及び副１からの整数部は常に０の値を各１
列及び１行のPEに出力しているものである。これによ
り、各PE（i,j）は、主ｉ、副ｊの整数部の出力（I,J）
に対して４入力のＩ番目とＩ＋１番目及びＪ番目とＪ＋
１番地を選択するものである。これにより、PE（i,j）
は25画素のうち［I,J］，［Ｉ＋1,J］，［I,J＋１］，
［Ｉ＋1,J＋１］を４画素として選択するものである。

次に第28図の二次元線形補間回路において、４画素の
各入力値をV_[I,J]，V_[I,J+1]，V_[I+1,J]，V_[I+1,J+1]と
し、主走査及び副走査の補間係数をそれぞれα、βとす
ると、これらは主１〜４及び副１〜４の対応する小数部
出力として与えられ、 （１−β）｛１−α）V_[I,J]＋αV_[I+1,J]｝＋β｛（１
−α）V_[I,J+1]＋αV_[I+1,J+1]｝を演算し、補間出力す
るものである。（０≦α，β＜１） 以上、プロセツサ・ユニツト312の動きを説明した
が、入力側画像メモリ316とプロセツサ・ユニツト312と
出力側画像メモリ317の画素エリアの対応は第29図に示
すような関係となる。即ち、プロセツサ・ユニツト312
のプロセツサ・エレメントの数は出力側画像メモリ317
の画素数に等しく、入力側画像メモリ316の演算に用い
られる画像エリアの画素数は、プロセツサ・ユニツト31
2のプロセツサ・エレメントの数より少なくなる。

以上説明した如く本実施例によれば、従来１出力画素
毎に繰り返していた処理を同じサイクルで複数の出力画
素に対して処理結果を出力するため、非常に高速な処理
が可能となる。

また、入力側の連続する近傍画素を一度に入力するこ
とにより、補間演算を実行することが可能となるメリツ
トも有する。

［第２の実施例］ 同時にｋ×ｌ個のデータをアクセスするためのｋ×ｌ
個のメモリ・エレメントへの画像データの割り付けの第
２の実施例について説明する。第16図は画像１画面の上
方をデータに置き換えた状態を示す図で、これを水平方
向ｌ等分に分割し、垂直方向ｋ等分に分割する。この時
にｋ×ｌに分割されたエリアを説明のために、（0,
0），（0,1），…（0,l），…，（k,l）とすると、この
１つ１つのエリアを第17図に示すように１つ１つのメモ
リ・エレメントに割り付ける。割り付け方は、第16図に
示す破線斜線の部分を、各々のメモリ・エレメントの０
番地に割り付け、次に隣りの画像データを各々のメモリ
・エレメントの１番地に割り付け、同様にエリア内の１
ラインすべての割り付けが終わつたら、２ライン目を同
様に左から右へと割り付け、すべての画像データを割り
付ける。すると、ｋ×ｌ個の全てのメモリ・エレメント
に対し、第４図に示すローアドレス・ジエネレータ４、
及びカラムアドレス・ジエネレータ５が与えるアドレス
が全て同一である時に、第16図に示す斜線部のように、
とびとびの画像データを一度にアクセスする事ができ
る。

この様な構成をとる事により、あるアドレスを指定し
て画像メモリ１をリードして、プロセツサ・ユニツト２
において処理を受けた後に、ｋ×ｌ個のメモリ・エレメ
ント1aにライトする際のアドレスを変える事なく、デー
タを書き込める可能性が生じる。例えば、第16図に示す
様に、前記エリアがＫ×Ｌの画素データで構成される場
合に、画像１画面中の１部分を水平方向にＬの整数倍、
垂直方向にＫの整数倍の変位の移動や転送等の処理を行
う場合にはリードアドレスとライトアドレスは同一で構
わない。このために、ローアドレス・ジエネレータ4,カ
ラムアドレス・ジエネレータ５等のアドレス制御関係の
負荷が極端に減る。

この移動や転送の処理はプロセツサ・ユニツト２にお
いて処理される。プロセツサ・ユニツト２には、第16図
に示す破線斜線で示す様にｋ×ｌ個の画像データ、それ
も画面全体にわたる画像データが入力され、そのデータ
の１つ１つは水平方向と垂直方向にL,Kの整数倍の変位
をもつているので、プロセツサ・ユニツト２内でｋ×ｌ
個のデータの変換や移動転送を行い、メモリ・エレメン
トの全アドレスについて、０から順番にシーケンシヤル
に処理を実行すれば良い。この結果、画面全体での処理
ができる。

本実施例中、ｋ×ｌ個のメモリ構成を例えば１×l,k
×１等の構成にして、画像１画面中の水平１ライン、又
は垂直１ラインを各メモリ・ユニツトに割り付ける事に
より、プロセツサ・ユニツト２における処理が画像１ラ
イン分のヒストグラム演算や、一次元フーリエ変換等の
各種画像処理に適応できる事は類推できる。又、複数画
素同時アクセスの際に、画像１画面中のデータをどのメ
モリ・エレメントのどの番地に割りつけるかを限定する
ものではない。

［発明の効果］ 本発明によれば、２次元ブロック領域に分割された出
力側画像メモリの領域の画素数に対応する数からなる複
数のプロセッサエレメントの各々が、独立に、与えられ
た制御情報により、２次元ブロック領域に分割された入
力側画像メモリからアクセスされた指定された領域の画
素から、変倍演算に必要な画素を選択し、選択された画
素間で所望の補間演算を行うので、画像の任意倍率の拡
大又は縮小を高速に並列処理できる画像処理装置が提供
される。

【図面の簡単な説明】

第１図は本実施例の画像処理装置の構成を示す図、 第２図は画像１画面をメモリ・エレメントの番地に対応
させる図、 第３図は４×４個のメモリ・エレメントから成るメモリ
全体を示す図、 第４図はメモリとそれに与えるアドレス生成器の図、 第５図は画像の一部分を示す図、 第６図は画像一部分のメモリ割り付けを示す図、 第７図はメモリアドレスの制御回路を示す図、 第８図は画素データ制御のブロツク図、 第９図（ａ），（ｂ）は本実施例の他の画像処理装置の
構成を示す図、 第10図は画像１画面を示す図、 第11図はｋ×ｌ個のメモリ・エレメントを示す図、 第12図、第13図は１個のメモリ・エレメントを示す図、 第14図、第15図はメモリ・エレメントアクセスの制御回
路を示す図、 第16図は画像１画面を示す図、 第17図はｋ×ｌ個のメモリ・エレメントを示す図、 第18図は入力側メモリの入力画素エリアサイズ及び出力
側メモリの出力画素エリアサイズとプロセツサ・ユニツ
トのアレイサイズとの対応を示す図、 第19図はプロセツサ・ユニツトを構成する各プロセツサ
・エレメント間におけるデータの受渡しを示す図、 第20図はプロセツサ・ユニツトで実行される空間フイル
タ演算の係数マトリツクスを示す図、 第21図は空間フイルタ演算を行う回路の構成例図、 第22図は拡大処理時のブロツク概念図、 第23図はプロセツサ・ユニツトのアドレス生成部の構成
図、 第24図はプロセツサ・ユニツトの内部のブロツク概念
図、 第25図は各プロセツサ・エレメント内のデータ選択回路
部の概念図、 第26図はデータ選択回路の構成図、 第27図は第26図の主走査選択器及び副走査選択器のさら
に詳細な構成図、 第28図は二次元線形補間回路の概念図、 第29図は入出力の画素エリアサイズとプロセツサ・ユニ
ツトのアレイサイズの対応を表わした図である。 図中、１…画像メモリ、1a,1b…メモリ・エレメント、
２…プロセツサ・ユニツト、2a…プロセツサ・エレメン
ト、３…周辺部、４…ローアドレス・ジエネレータ、５
…カラムアドレス・ジエネレータ、91…入力側画像メモ
リ、92…プロセツサ・ユニツト、93…出力側画像メモ
リ、94…制御回路、95…入力装置、96…出力装置、181
…入力画像メモリブロツク、181a…入力画素、182…プ
ロセツサ・ユニツト、182a…プロセツサ・エレメント、
183…出力画像メモリブロツク、183a…出力画素、311…
制御回路、312…プロセツサ・ユニツト、313…アドレス
生成部、314…アドレス補正部、315…演算回路部、316
…入力側画像メモリ、317…出力側画像メモリである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河村 尚登 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭52−43326（ＪＰ，Ａ) 特開 昭61−16369（ＪＰ，Ａ) 特開 昭62−988（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力側画像メモリの画像に対し、補間が必
   要な変倍演算を行い出力側画像メモリに出力する画像処
   理装置であって、 出力側画像メモリを２次元ブロック領域に分割した際の
   該２次元ブロック領域の画素数に対応する数からなる複
   数のプロセッサエレメントと、 入力側画像メモリを２次元ブロック領域に分割した際
   に、アクセスすべき領域を指示する第１生成手段と、 前記第１生成部の指示に従う領域からアクセスされた画
   素からの変倍演算に必要な画素の選択と、補間演算との
   ための制御情報を生成する第２生成手段とを有し、 前記複数のプロセッサエレメントは、前記第２生成部の
   出力に応じて補間演算を行うことを特徴とする画像処理
   装置。