JPS63201779A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置、特に画像メモリの制御技術によ
り画像データの高速処理及び並列処理を行う画像処理装
置に関するものである。

［従来の技術］ 一般に高速に画像を処理する場合に、コンピュータによ
る処理としてはソフトウェアで行う方式がとられるが、
画像データが膨大になるにつれて高速化が必要となって
くる。高速化の手法としては２通りの方法があり、１つ
はパイプライン方式と呼ばれる逐次処理型のハードウェ
アで行う方式、もう一つは複数個のプロセッサを置く並
列処理型と呼ばれるものである。前者は画像データの高
速処理に伴って処理のクロック周波数が高くなり限界が
ある。一方後者は並列に置くプロセッサの数を増すこと
により、高速化をいくらでも高める事ができる。極端に
言えば、画素の数の分だけプロセッサを置く事により最
大のスピードを得る事が可能である事から、現在注目さ
れている技術の一つである。

ところで、この時に各画素間での通信処理が重要となり
、相互通信を行いつつ処理を進めていく必要がある。か
かる並列処理方式に於ては、プロセッサを各画素の数だ
け持つ事は高解像データを取り扱う場合には不可能とな
る。例えば、Ａ４を１６画素／ｍｍ（ｐｅｌ）でよんだ
画像を取り扱う場合、画素数は約１６Ｍ画素（ｐｉｘｅ
ｌｓ）となり、これだけのプロセッサを同時に持つ事は
不可能と言える。

［発明が解決しようとする問題点コ 本発明は、画像の圧縮及び伸長を高速に並列処理する画
像処理装置を提供する。

［問題点を解決するための手段］ この問題点を解決するための一手段として、本発明の画
像処理装置は、他のメモリと独立にアドレスを指定して
アクセスすることができる複数のメモリ・エレメントか
ら成る第１の画像メモリと、 処理結果の種類に対応する複数のプロセッサ・エレメン
トから成り、前記画像メモリ内の複数画素を同時に処理
して画像データの圧縮を行うプロセッサ・ユニットと、 該プロセッサ・ユニットの処理結果を記憶する第２の画
像メモリとを備える。

［作用］ かかる構成において、プロセッサ・ユニットにより第１
の画像メモリの複数画素を読み込み同時に処理して画像
データの圧縮を行い、対応する第２の画像メモリに処理
結果を記憶する。

以下余白 ［実施例コ 以下、本発明の一実施例を説明する。

本実施例の画像ｌＡ理装置の構成は、１頁分の画像メモ
リ１とプロセッサ・ユニット２及び入出力装置等の周辺
部３から成る。第１図はその基本部のみの原理構成を示
したものて、画像メモリ１にプロセッサ・ユニット２が
連絡されている。画像メモリ１上の任意位置のｎｘｍの
画像データは、ｎｘｍのプロセッサ・エレメント２ａの
アレイで構成されるプロセッサ・ユニット２へ転送され
、高速処理をされた後、再び画像メモリ１へ戻される。

ｎｘｍのプロセッサ・エレメント２ａのアレイ内での各
処理は同時に行われる、所謂並列処理方式のアーキテク
チャ−である。又、第９図（ａ）、（ｂ）には他の構成
を示した。第９図（ａ）では、制御回路９４の制御に従
って、入力側画像メモリよりの画像データは、複数のプ
ロセッサ・エレメントから成るプロセッサ・ユニット９
２で複数画素が並列に所定の処理されて、出力側画像メ
モリ９３に格納される。−１第９図（ｂ）では、画像メ
モリ９１あるいは９３とプロセッサ・ユニット９２と、
更に入力装置９６と出力装置ちが共通バスによって繋が
れた構成である。

以下画像メモリ１について詳述する。

今、簡単のため、画像サイズを１０２４　Ｘ　　１０２
４画素、各８ビット／画素のデータをもつ画像メモリで
話を進める。画像サイズの変更は、本実施例のアーキテ
クチャ−を拡張するのみでよい。又、プロセッサ・ユニ
ット２は４×４．の計１６個のプロセッサ・エレメント
２ａで構成されるものとする。

第２図は画像メモリ１の構成を示す図である。

画像の構成が図の如＜　　１０２４　ｘ　　１０２４画
素で出来ているとすると、これを４×４の単位で分けて
いくと、２５６　Ｘ　２５６の合計６４　Ｋ　（＝６５
５３６　）個のブロックに分割される。今、これを第３
図の如く４×４画素単位で再編成し、４×４画素が６４
に個あると想定する（各画素当り８ビツト長のデータを
有す）。従ってメモリのアドレス空間は、４Ｘ４Ｘ６４
にの三次元アドレス指定となる。

４×４内の１つの６４に画素を１つのメモリチップが受
は持つものとすると、６４にのアドレス空間で各アドレ
スが８ビツトの深さのメモリ・チップが必要となる。こ
れは５１２にビット（＝　６４　Ｋバイト）の容量のメ
モリ・チップが必要であるが、本実施例では２５６にビ
ットのダイナミックＲＡＭ　（Ｄ−ＲＡＭ）２個を組み
合わせて用いる。即ち、２５６にビットＤ−ＲＡＭのう
ち６４に×４ビット構成のものを２個用いて、６４ＫＸ
８ビツトとして用いる。かかる２個のメモリ・チップを
今後、メモリ・エレメント１ａと呼ぶ。

４×４のマトリックスに対応して、上記画像メモリ１は
１６個のメモリ・エレメント１ａから構成される。第４
図はかかる４×４のメモリ・エレメント１ａの構成を示
す。各メモリ・エレメント１ａはローアドレス及びカラ
ムアドレスを指定されて、４×４画素の内の一画素の６
４にのアドレス空間の画像データを入・出力する。ロー
アドレス・ジェネレータ４及びカラムアドレス・ジェネ
レータ５からは４×４の各メモリ・エレメント１ａヘア
ドレスを与える。尚、メモリ・エレメント１ａがＤ−Ｒ
ＡＭてローアドレス及びカラムアドレスをタイムシェア
して与えるものであれば、このアドレス・ジェネレータ
は１つでよい。この時には、ローアドレスとカラムアド
レスの時分割切換制御が必要となる。

かかるアドレス・ジェネレータからそれぞれのアドレス
を与える事により、４×４画素のメモリ・エレメント１
ａをリード／ライトする事が可能となる。即ち、−回の
アドレス指定により４×４画素分の画像データが同時に
駆動可能となる。このため、データ・ラインとしては、
各メモリ・エレメント１ａから直接８ビツトのデータ線
が出ているものとする。

今、ローアドレスがＡ（０≦Ａ≦２５５）、カラムアド
レスがＢ（０≦Ｂ≦２５５）のデータが画像メモリ１か
ら呼び出されたものとすると、画像データとしては、第
２図における（Ａ、、Ｂ）のアドレスに相当する４×４
画素の８ビツト長の画像データが読み出される。

更に複数画素の同時アクセスについて一般化して、説明
する。

第１０図は画像１頁ををのまま表わしたものであり、こ
の画像データを図示するように連続して隣接するｋＸｕ
画素のブロックで分割し、第１１図の様にｋｘ４２個の
メモリ・エレメント１ａに対応させる。又、ｋＸｕ画素
のブロックは端から（ｏ、ｏ）、（ｏ、　　１）、（０
，２）。

（０，３）・・・と番号付けされ、第１２図のようなｋ
Ｘ１個のメモリ・エレメント１ａからなるメモリ・ユニ
ット１に対応する。第１３図はメモリ・ユニット１を二
次元的に表わしたものである。又、アクセスするメモリ
サイズはｋｘＪ１画素のブロックサイズの単位なので、
任意の位置のｋＸｕ画素のブロックＲをアクセスした場
合でも、ｋＸ１個のメモリ・エレメント１ａすべてがア
クセスされ、しかも１つのメモリ・エレメント１ａにつ
き、各１個のアドレスのアクセスとなる。

この様に画像中の任意位置の隣接するｋＸ１個の複数画
素の画像データを一度にアクセスし、リードした後にプ
ロセッサ・ユニット２で処理を行う。プロセッサ・ユニ
ット２で処理を行われた画像データは、再びに’　Ｘｉ
’画素のブロックサイズで、しかも任意の位置をアクセ
スしてライトできる。ここでは、ｋ’　＝に、ｕ’　ｌ
ｊとして今後説明を行う。

前述のに’　ｘ、Ｑ’画素のみのメモリのアクセスにつ
いて補足説明すると、プロセッサ・ユニット２における
処理が空間フィルタ処理等の場合には、読み出し側のア
クセスするブロックサイズｋｘｆＬよりも書き込み側の
アクセスするブロックサイズが小さくなることがある。

一般的には書き込み側のブロックサイズに’　Ｘｕ’　
は１×１になる処理が多い。又、プロセッサ・ユニット
２における処理が画像の縮小処理の場合にも、リード側
のアクセスするブロックサイズｋｘ、Ｑよりもライト側
のアクセスするブロックサイズが小さくなる。

一般的にライト側のブロックサイズに’ｘ、ｌ’は縦横
の縮小率を、α、βとした時にに′≧αに、見′≧β見
を満たす最小の整数かに’　、Ｍ’　となる。仮に読み
出しと書き込みのメモリが同一、又は同一のｋｘｕのメ
モリ構成の時に、前述の２例のような処理を行う場合は
、書き込み側のメモリ・ユニット１の構成サイズｋｘ、
Ｑよりも小さなサイズに’ｘ、Ｑ’　に書き込みを行わ
なければならない。この場合にはメモリ・エレメント１
ａのｋＸ、Ｑ個のすべてにアクセスをかけないで、書と
込みに該当しないメモリ・エレメント１ａをマスクして
、アクセスしない様にしなければならない。しかしなが
ら、ｋＸ旦文例メモリ・エレメント１ａで構成される画
像メモリ１は１度にアクセスして読み出しできるデータ
は隣接する画像データの最大ｋｘ文文例あるが、それよ
り小さいサイズの隣接するに’ｘ、Ｑ’の画像データも
前記マスクを行う事により自由にアクセスできる。マス
クしてｋｒ　ｘ　ｘ　’個のみを同時にアクセスする事
は、メモリ・エレメント１ａのチップのイネーブルを操
作する事で容易に可能となる。

次に順を追って、任意の位置の所定画素のメモリアクセ
スの実施例について、メモリ・ユニット構成が４×４の
場合とｋＸ、Ｑの場合とについて説明し、前記マスクす
るためのチップイネーブルの制御についても説明する。

まずブロックサイズｋＸＪ１を４×４とした場合の実施
例より示す。

第２図の一部分を拡大した図を第５図に示す。

画像メモリ１中任意の４×４のブロックＳの画像データ
を読み出し、これを前述プロセッサ・ユニット２で処理
した後に、任意の４×４のブロックＴに転送する場合の
処理について説明する。

第５図及び第６図上の４×４のます目は、４×４の１６
個のメモリ・エレメント１ａを区切るます目である。こ
の１６個のメモリ・エレメント１ａに仮にＡａ、Ａｂ、
−、Ｂａ、Ｂｂ、−Ｃａ、　・−・Ｄｃ、Ｄｄと名前を
つける。まず最初に４×４のブロックＳを読み出す場合
、１６個のメモリ・エレメント１ａの内、メモリ・エレ
メントＤｄには（ローアドレス、カラムアドレス）とし
て（Ｎ、Ｍ）が与えられる。メモリ・エレメントＤｂ、
ＤＣ，Ｄｄには（Ｎ、Ｎ＋１）、メモリ・エレメントＡ
ｄ、Ｂｄ、Ｃｄには（Ｎ＋１．Ｍ）残りのメモリ・エレ
メントには（Ｎ＋１．Ｎ＋１）が与えられる。これは前
述したローアドレス・ジェネレータ４．カラムアドレス
・ジェネレータ５により発生される。又、４×４のブロ
ックＳの端点Ｕの位置が定まれば、その水平方向と垂直
方向の位置アドレスを４で割り、その余りの数ｎ。

ｍにより、メモリ・エレメントＡａＮＤｄまでに割りつ
けるローアドレス・カラムアドレスは一意的に決まる事
は明らかである。仮にＵの位置アドレスｕ　（Ｙ、Ｘ）
とすると、 Ｙ−４Ｎ＋ｎ　（ｍ＝ｏ、１，２．３）Ｘ＝４Ｍ＋ｍ　
（ｍ＝０．１，２．３）例えば、アドレス・ジェネレー
タ４．５ではＭ。

Ｎの情報とｍ、ｎの情報をルックアップテーブル等に人
力し、メモリ・エレメントＡ　ａ　−Ｄ　ｄに与えるア
ドレスを出力するような構成も考えられる。この時出力
はＭ、Ｎ、Ｎ＋１．Ｎ＋１のいずれかである事は、前述
の説明より明らかである。

又、この性質を利用して、第７図のようにミルツクアッ
プテーブルにｎ、又はｍを入力し、この値に応じて０．
１を出力し、メモリ・エレメントＡ　ａ　−Ｄ　ｄに与
えるアドレスＮまたはＭをインクリメントするかしない
かの制御を行えば良い。

ローアドレス・ジェネレータ４ではｎ、Ｎを使用し、カ
ラムアドレス・ジェネレータ５ではｍ、　Ｍを使用する
。

このようにして、４×４の１６個のメモリ・エレメント
に前述したようにアドレス・ジエネレータ４，５よりア
ドレスが与えられて、同時に１６個のデータを得る事か
できる。

この１６個のデータは、プロセッサ・ユニット２におい
て、何らかの処理をされ、又は何も処理されないで、再
び第５図に示す４×４のブロックＴに転送される。しか
しながら、１６個のメモリ・エレメントＡａ−Ｄｄから
読み出された画像データそれぞれが必ずしも同じメモリ
・エレメントＡ　ａ　−Ｄ　ｄに転送されるとは限らな
い。第５図の４×４のメモリブロックＳが４×４のメモ
リブロック丁に転送される場合には、４×４のメモリブ
ロックＳのうちメモリ・エレメントＡａから読み出され
たデータは、メモリ・エレメントＤｃに転送されなけれ
ばならない。

では、４×４のメモリブロックＳ、Ｔがその端点ｕ、ｖ
を任意の位置（Ｙ、Ｘ）、（Ｙ’　、Ｘ’）を有してい
る時に、メモリ・エレメントＡａ〜Ｄｄの１６個の読み
出しデータがメモリ・エレメントＡ　ａ　ＮＤ　ｄのど
のメモリ・エレメントに書き込まれれば良いのか説明す
る。

第５図のように Ｙ　　＝４Ｎ＋ｎ　（ｎ＝ｏ、１，２．３）Ｘ　　＝４
Ｍ＋ｍ　（ｍ＝ｏ、１，２．３）Ｙ’　＝４Ｐ十ｐ　（
ｐ＝ｏ、１，２．３）Ｘ’　　＝４Ｑ＋ｑ　　（ｑ＝ｏ
、１．２．３）と表わせる時に、 ｐ−ｎ＝４ｙ’　＋ｙ　　（ｙ’　＝−１，０ｙ＝ｏ、
１，２，３） ・・・■ ｑ−ｍ＝４ｘ’　＋ｘ　　（ｘ’　＝−１，０ｘ＝０．
１，２．３） ・・・■ なるｘ、ｙを求める。

まず（Ａａ、Ａｂ、Ａｃ、Ａｄ）からなる行配列Ａを右
方向にＸ回ローテーションする。これを行配列Ａ′と名
付ける。同様に行配列Ｂ、Ｃ，Ｄを右方向にＸ回ローテ
ーションしたものを行配列Ｂ’　、Ｃ’　、Ｄ’　と名
付ける。

次に行配列Ａ’　、Ｂ’　、Ｃ’　、Ｄ’　より成る配
列（ＡＢＣＤ）′を下方向に７回ローテーションする。

第５図の場合には、第５図によりｎ、ｍ、ｐ。

ｑは３，３，２．１なのは明らかなので■、■式％式％ 得る。故に前述の説明より次の行列を得る。

右方向に２回ローテーションすると、 行配列 Ａ’　＝　（Ａｃ、Ａｄ、Ａａ、Ａｂ）Ｂ’　　＝　　
（Ｂｃ、’Ｂｄ、　　Ｂａ、　　Ｂｂ）Ｃ’　　＝　　
（Ｃｃ、　　Ｃｄ、　　Ｃａ、　　Ｃｂ）Ｄ’　　＝　
　（Ｄａ、　　Ｄｄ、　　Ｄａ、　　Ｄｂ）下方向に３
回ローテーションすると、 （Ｂｅ、Ｂｄ、Ｂａ、Ｂｂ） （Ｃｃ、Ｃｄ、Ｃａ、Ｃｂ） （ＤＣ，Ｄｄ、Ｄａ、Ｄｂ） （Ａｃ、Ａｄ、Ａａ、Ａｂ）　　　・・・■この行列■
を下の基本配列■と対比させて考えて見ると、 Ａａ、Ａｂ、Ａｃ、Ａｄ Ｂａ、Ｂｂ、Ｂｅ、Ｂｄ Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ Ｄａ、Ｄｂ、ＤＣ，Ｄｄ　　　−基本配列■基本配列■
はメモリ・エレメントＡ　ａ　”　Ｄ　ｄの読み出しデ
ータを順に左から右、上から下と並べて２次元配列した
だけのもので、行列■は、メモリ・エレメントＡ　ａ　
−Ｄ　ｄに書き込むべきデータを順に並べて２次元配列
したものに相当する。即ち、例としてメモリ・エレメン
トＡａから読み出されたデータは、配列■を見ると、４
行目３列目に書き込まれる。これを基本配列■を参照す
ると４行目３列目にＤＣとなっているので、メモリ・エ
レメントＤＣにメモリ・エレメントＡａの読み出しデー
タが書かれれば良い事がわかる。

補足説明すると、第５図上のメモリ・エレメントＡａの
読み出しデータがＤＣの位置に書き込まれれば良い事は
容易に気がつくが、このＡａからＤＣの位置への変位は
、位置アドレスＵからＶへの変位に等しい。又、メモリ
・エレメント１ａの構成が４×４なので、水平方向、垂
直方向の位置を共に４で割った余りが、メモリ・エレメ
ントの変位ｘ、ｙと考えて良い。例えばｕ、ｖの変位が
４の倍数であれは、変位ｘ、ｙは０になり、あるメモリ
・エレメントから読み出したデータは、処理が行なわれ
た後に、同じメモリ・エレメントに書き込まれるわけで
ある。

以上の処理のハードウェア化について簡単に説明する。

第８図は、４×４の１６個のメモリ・エレメント１ａよ
りなるメモリ・エレメント１ｏから同時に読み出したデ
ータが、プロセッサ・ユニット２で処理され、そのデー
タをそれぞれ４要素ずつＸ変位ローデータ８１におい几
ｘの数だけローテーションを行う。その後にｙ変位ロー
データ８２によってｙの数たけローテーションを行い、
それぞれをＡａ　ＮＡｄ、ＢａＮＢｄ、Ｃａ〜Ｃｄ、Ｄ
ａ〜Ｄｄのメモリ・エレメント１ａに書き込む構成にな
っている。

尚、ｙ変位ローデータ８２は、入力がそれぞれ４要素の
データなので、Ｘ変位ローデータ８１と全く同じもの４
つで構成できる事は言うまでもない。又、前記ローデー
タは、メモリデータの深みと同じビット数の深みを持っ
ても良いし、１ビツトの深みのものをメモリデータの深
みと同じ数だけ使用しても良い事も言うまでもない。又
、ローデータはシフトレジスタやバレルシフタ等を使用
できる事は容易に推察できる。

さらに−膜化して考えてみると、メモリブロックをｋｘ
Ｊｌのサイズにした場合には、メモリ・エユニット１０
の構成もｋｘＪｌになる。この場合に、任意の位置にあ
るｋｘＪｌのメモリブロックＳをプロセッサ・ユニット
２で処理した後に、任意の位置のｋｘＭのメモリブロッ
クＴに転送する場合に、 Ｙ　＝　ｋ　Ｎ　＋　ｎ　　（ｎ　＝　０　、　１　、
　−　、　　ｋ　−１）Ｘ＝ＡＭ＋ｍ　　（ｍ＝ｏ、　
　１．−、ｎ　−１）（Ｎ、Ｍ、Ｐ、Ｑは０．１，２．
３・・・）Ｙ’＝ｋＰ＋ｐ　　（ｐ＝ｏ、　　１．　　
・・・、に−１）ｘ’＝文Ｑ＋ｑ　　（ｑ＝０．　１．
　　・・・、ｑ−１）但し、Ｓの端点の位置アドレスを
　（ｙ、ｘ）、Ｔの端点の位置アドレスを（Ｙ′、ＸＩ
・・・（１０） なるｎ、ｍ、ｐ、ｑを求め、 ｐ−ｎ＝Ｋｙ’＋ｙ （ｙ　′−１，０，ｙ　−０，１，２，３，・・・、に
−１）ｑ−ｍ＝文ｘ′＋ｘ （ｘ′−−１，Ｏ９ｘ　−０，１，２，３，・・・、リ
ー１）・・・（１１） なｘ、ｙを用いて、例えば第８図のようなＸ変位ローデ
ータ８１、ｙ変位ローデータ８２を使用して処理を行え
ば良い。この場合、Ｘ変位ローデータ８１は、文個の人
力を持ち、０〜交−１までの、シフトができる。、ｙ変
位ローデータ８２は、ｋ個の人力を持ち、０〜に−１ま
でのシフトができる。しかも、ｙ変位ローデータ８２の
に個の入力はそれぞれ交信の要素をもつため、入力１要
素のローデータが交信の構成となる。

第１０図に示すように前述のに’Ｘｌ’のブロックの同
時アクセスのためのメモリ・エレメントのアクセス制御
について説明する。

ｋ’Ｘ文丁のブロックの端点ｉの位置アドレスを（ｆ、
ｇ）と仮定する。前述の式（１０）に従いアクセスする
メモリをリードする場合は、Ｙ。

Ｘにｆｌｇを代入し、アクセスするメモリにライトする
場合は、Ｙ′、Ｘ’にｆ、ｇを代入する。

その結果を式（１１）に代入してｙ、ｘを求めると、第
７図、第８図に示した実施例をｋｘ、Ｑに一般化したも
のにもそのまま適用できる。

又、この際に、ｋＸｌのメモリ・エレメントのうち、ｋ
′Ｘｕ′のメモリ・エレメントのみをチップイネーブル
にする。このイネーブルにするチップはに’ｘＪＪ’の
端点ｉの（ｆ、ｇ）の位置アドレスさえ決まれば、式（
１０）よりｎ、ｍ、又はｐ、ｑが一意的に決まり、アク
セスすべきに’Ｘｕ’個のメモリ・エレメントも一意的
に決まる。

ところて、今まで説明した様にｋＸｆｌのメモリ・エレ
メントから成るメモリ構成において、リードアクセス側
をに’ｘ、ｌ’のブロックを同時にアクセスし、ライト
側をｋ”ｘｉ”′のブロックを同時にアクセスする場合
も（但し、Ｏ≦ｋ　”≦に、Ｏ≦又゛′≦旦）考えられ
るが、これも今までの説明と同様である。この場合のメ
モリ・エレメントに与えるチップイネーブルの制御の実
施例を第１４図に示す。

ｋ’ｘｕ′、ｋ”ｘＪＪ’”のブロックの端点の位置ア
ドレスを（ｙ、ｘ）、（ｙ’、ｘ’）とする時に、式（
１０）よりｎ、ｍ及びｐ、ｑが求まる。このｎ、ｍ及び
ｐ、ｑはセレクタのデータ人力に人力される。さらにセ
レクタの選択制御信号として、メモリアクセスのリード
ライト信号Ｒ／Ｗが人力され、リードの時にｎ、ｍを選
択出力し、ライトの時にｐ、ｑを選択出力する。

同様にブロックサイズ、ｋ′、ｆｌ’及びにパ。

旦′″もセレクタに入力され、Ｒ／Ｗ信号が選択制御信
号として入力されている。リード時には、ｋ′、ｉ′を
選択出力し、ライト時にはに°°。

文”が選択出力される。ところで、アクセスするメモリ
・エレメントはリード側のｎ、ｍ、に′。

旦′、又はライト側のに°、旦”、ｐ、ｑが定まれば一
意的に決まる事は明白なので、セレクタから出力された
これらのデータはルックアップテーブルに入力し、それ
ぞれｋｘＪｌのメモリ・エレメントのうちアクセスする
メモリを制御する信号を出力する。

ところでプロセッサ・ユニット２で処理する前後の画像
メモリ１が別のメモリで、しかもそのメモリ構成がそれ
ぞれｋｘｆｌ、ＫｘＬの場合には、第１５図の様に、２
つのルックアップテーブルを用いれば良いことは容易に
推察できる。この場合ルックアップテーブル１５１とル
ックアップテーブル１５２は別の内容のテーブルとなる
。

又、ｋ＝に、ｕ＝Ｌとなっても全く問題はない。以上前
述したような構成をすれば、アクセスするメモリ・エレ
メントをｋｘ旦文例メモリ・エレメント全部としないで
、一部マスクする事が可能である。そしてｋｘＪｌのメ
モリ・エレメントの構成は最大必要とするｋｘＫＬの大
ぎさに設定すれば良い。

次にメモリ・エレメントをどのようにアクセスして前画
面全体にあたる画像データすべてを処理するか、即ち全
メモリデータのアクセスのスキャン方法について説明す
る。

例えばアクセスする隣接するｋＸｕのブロックの端点Ｕ
の位置アドレス、つまり垂直方向で端から、０から順に
数えた時の番号をＹとし、水平方向で端から、０から順
に数えた時の番号なＸとした時のＹ、Ｘが定まった場合
のメモリのアクセスの仕方は、すでに説明した。それで
は、このＸ。

Ｙをどの様な順番でスキャンして全画像を処理するかの
実施例を説明する。

（第１例） ｋｘＪｌのメモリ・エレメントをアクセスするための画
像データの位置アドレスＹ、Ｘをそれぞれに、旦の整数
倍ずつ増減させてスキャンする方法で、例えばはじめに
Ｙ、Ｘを０に設定し、Ｘを順次文ずつ増やす。水平方向
の終点までＸを増やしたら、次はＸをＯに設定し直し、
Ｙをに増やしてまたＸを父ずつ増やす。これをシーケン
シャルに繰り返して全画面又は画面の一部をスキャンす
る。仮りにこれを第１シーケンシヤルスキヤン方式と名
付ける。

（第２例） 又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらの連続するｋｘＪｌ
のブロックをとびとびにアクセスし、しかもそのアクセ
スする時のＸ、Ｙかに、父の整数倍の変位である時に、
仮りにこれを第１ランダムスキヤン方式と名付ける。

（第３例） ｋＸｉのメモリ・エレメントをアクセスするための画像
データの位置アドレスＹ、Ｘをそれぞれ整数ずつ増減さ
せてスキャンする方法で、例えばはじめにＹ、Ｘを０に
設定し、Ｘを順次１ずっ増やす。水平方向の終点までＸ
を増やしたら、次にＸを再び０に設定し直し、Ｙを１増
やしてからＸを１ずつ増やしていく。これをシーケンシ
ャルに繰り返して全画面又は画面の一部をスキャンする
。これを仮に第２シーケンシヤルスキヤン方式と名付け
る。この場合、同じメモリデータを何度もアクセスされ
る。

（第４例） 又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらのｋｘｕのブロック
をとびとびにアクセスし、全Ｘ、Ｙについてこれを実行
する。又は画面全画面の内、連続する一部分全部のＸ、
Ｙについて実行。それがランダムである時に、これを第
２ランダムスキヤン方式と仮りに名付ける。

（第５例） ｋＸＵのメモリ・エレメントを有するメモリ構成におい
て、アクセスするメモリブロックかに′ｘ、Ｑ′の時に
、（１≦に′≦に、１≦文′≦父）位置アドレスＹ、Ｘ
をに′１文′の整数倍ずつ増減させてこれをシーケンシ
ャルに繰り返して全画面をスキャンする方式を第１シー
ケンシヤルスキヤン方式と区別して、ブロックワイズ・
シーケンシャルスキャン方式と名付ける。

（第６例） 又、Ｘ、Ｙの増減を（第５例）のようにシーケンシャル
に行わないで、画像全画面のあちらこちらの連糸売する
に’ｘＪＪ′のプロ・ンクをとびとびにアクセスし、そ
のＹ、Ｘかに′ｘＪＪ′の整数倍の変位である時に、仮
りにこれをブロックワイズ・ランダムスキャン方式と名
付ける。

（第７例） メモリ・エレメントのｋｘｕのメモリ構成に関係なく、
シーケンシャルにスキャンするもの、例えば任意の数ｄ
’、ｆ’おきにＸ、Ｙを変化させてスキャンするものを
、単にシーケンシャルスキャン方式と呼ぶ。

（第８例） （第７例）でランダムにスキャンする場合や（第４例）
の場合でも、全てのＸ、Ｙの組み合わせについてメモリ
アクセスを行わない場合に、単にランダムスキャン方式
と呼ぶ事にする。

以上のように数々のスキャン方式が考えられるが、これ
とは別に、メモリアクセスには、リード側のメモリアク
セスがあり、このリード側のメモリアクセスのスキャン
方式とライト側のメモリアクセスのスキャン方式が一致
するとは限らない。

又、このスキャン方法はリード側が決まれば、ライト側
のアクセスするＸ′、Ｙ′はプロセッサ・ユニット２の
処理内容で決まる。又、ライト側のスキャン方法を先に
決めてもよい。この場合はリード側のスキャンは処理内
容で決まる。

又、リード側とライト側でのアクセスするブロックサイ
ズに’、Ｊｌ′が異なる事もあれば、メモリ・エレメン
ト構成ｋｘＪ１のサイズが異なる事もある。

後述する本発明の実施例においては、プロ箋ツサ・ユニ
ット２において行う処理が画像の圧縮であるが、リード
側とライト側との画像メモリを構成するメモリ・エレメ
ントの数ｋｘ、ｌ、ＫＸＬは、これに限定するものでは
ない。

又、リード側とライト側とのメモリ内でアクセスする画
素のブロックサイズに’　ｘＱ’　、に’　ｘＬ′につ
いても後述の例に限定するものではない。ただし、１≦
に′≦に、１≦旦′≦見。

１≦に′≦に、１≦Ｌ′≦してある。

後述する実施例におけるメモリアクセスのスキャンにつ
いて補足説明するならば、リード側１ライト側に限らず
アクセスする画素サイズが各々の画像メモリを構成する
メモリ・エレメントのサイズに等しければ、各々の画像
メモリで第１シーケンシヤルスキヤン方式でスキャンで
Ｎる事は前述（第１例）で容易に推察できる。又、リー
ド側とライト側の各々の画像メモリで、各々の画像メモ
リを構成するメモリ・エレメントのサイズよりも小さい
画素サイズをアクセスする場合には、前述した（第５例
）のブロックワイズ・シーケンシャルスキャン方式でス
キャンできる事もいうまでもない。

前述の如くして、原画像メモリ上の矩形領域ｍ画素×ｎ
画素に対応する画像メモリ上の画像データに同時にアク
セスをかけ、原画像メモリ上の矩形領域のブロックサイ
ズｍｘｎより少ない数のプロセッサ・エレメント（演算
素子）から成るプロセッサ・ユニットに画像データを同
時に取り込んだ後、それぞれのプロセッサ・エレメント
が相互に画像データ等の情報を通信しつつ、それぞれの
処理を行うことによって、人力画像データの圧縮処理を
行い、結果を人力の原画像メモリ上の矩形領域のブロッ
クサイズｍｘｎより小さい出力側の画像メモリ上の矩形
領域に出力することによって、入力端の原画像データを
圧縮する過程を説明する。説明の中では簡単にするため
に、入力端の画像メモリの矩形領域のブロックサイズを
ｍ＝ｎ＝４、演算素子であるプロセッサ・エレメントの
数は２個、出力側の画像メモリの矩形領域のブロックサ
イズはｌＸ１＝１とする。

第１８図は入力端の原画像メモリ２６０に対応する入力
画素ブロック２６１及び各画素２６１ａ、演算部である
プロセッサ・ユニット２６２と、その構成要素であるプ
ロセッサ・エレメント２６３ａ、２６３ｂと、出力側の
圧縮を施したデータを出力する出力側画像メモリ２６４
に対する出力画素２６４ａの関係を示す図である。

制御部２６５からの制御信号かプロセッサ・ユニット２
６２と入力端の原画像メモリ２６０に入力され、入力側
の原画像メモリ２６０内の該当する１６画素分の画像デ
ータブロック２６１に同時にアクセスをかけ、プロセッ
サ・ユニット２６２内のそれぞれのプロセッサ・エレメ
ント２６３ａ。

２６３ｂに必要な画像データを取り込む。プロセッサ・
ユニット２６２は１６画素分の画像データから第１９図
に示すような代表濃度情報２７１と細部情報２７２を演
算し、出力側の出力画像メモリ２６４内の該当する位置
に、出力画素２６４ａとして圧縮された画像データを出
力する。

ここで、演算部であるプロセッサ・ユニット２６２内の
２つのプロセッサ・エレメント２６３ａ、２６３ｂは、
一方は１６画素の画像データの代表濃度情報２７１を専
用に演算するプ０セツサ・エレメント２６３ａてあり、
もう一方は入力画像の特性に合った固定のしきい値等の
画像情報を基に演算して求める細部情報２７２を専用に
演算するプロセッサ・エレメント２６３ｂである。以上
が人力された生画像データを圧縮するための装置と処理
フローの概要である。以下、それぞれのプロセッサ・エ
レメント２６３ａ。

２６３ｂの詳細な処理過程を説明する。

代表濃度情報２７１を専用に演算するプロセッサ・エレ
メント２６３ａは、第２０図に示す様に１６画素の画像
データを一時蓄えておくバッファ２８１と演算部２８２
から成り、１６画素の画像データの平均濃度値を求め、
この値を代表濃度情報として出力側の画像メモリ２６４
に出力する。

一方、細部情報２７２を専用に演算するプロセッサ・エ
レメント２６３ｂもやはり第２０図に示す□　様な１６
画素分のバッファ２８１と演算部２８２という構成にな
り、入力される原画像の特性に合わせて、予め図示しな
い装置により決められたしきい値により１６画素の階調
情報を２値化して得られるブロック内のパターン情報と
、しきい値とブロック内の各画素の画像データから得ら
れる分散情報等から成る細部情報２７２を出力側の画像
メモリ２６４に代表濃度情報２７１と一緒に出力する。

この時、２つのプロセッサ・エレメント２６３ａ、２６
３ｂは並列に動作することがて籾、圧縮処理を高速に行
うことができる。

以上の圧縮処理は入力側の画像メモリを４×４画素のメ
モリブロック単位にシーケンシャルにアクセスをかけて
ゆき、原画像メモリの最後の４×４のメモリブロックの
処理が終わるまで繰り返すことにより、原画像１ペ一ジ
分の画像を圧縮することができる。

また、説明では、圧縮データ内の細部情報を演算するた
めのしきい値を予め決められた固定しきい値を使用した
が、この値はもう一方のプロセッサ・エレメント２６３
ａが出力する平均濃度の値を使用しても良いことは容易
に推察することができる。さらに、演算部であるプロセ
ッサ・ユニット２６３内のプロセッサ・エレメントの数
を１つにしても良いことも容易に推察することができる
。

以上説明した如く本実施例によれば、入力される原画像
の生データをｍｘｎ（例えば４×４）のメモリブロック
毎にシーケンシャルにアクセスするため、入力側の画像
メモリ内の各画素は複数回アクセスされることはなく、
かつ、ｍＸｎ画素の画像データを同時にアクセスするこ
とができるため、高速に画像データを転送することがで
診る。

また、画像データをｍｘｎ画素のブロック単位で符号化
する際、入力端のメモリブロックのサイズを同じｍｘｎ
にすることにより、１回のメモリアクセスで１回の符号
化の処理が行えるため、処理が高速に行え、かつ装置構
成を簡単にすることができる。さらに、演算部であるプ
ロセッサ・ユニット内のプロセッサ・エレメントの数を
入力端のメモリブロック内の画素数ｍｘｎ個よりも少な
い数ｍ′Ｘｎ’　にし、各プロセッサ・エレメントに別
々の処理をさせることにより、演算部のコスト低下を図
ると共に、並列処理により処理スピードの向上を図るこ
とかできる。

次に他の実施例を説明する。

原画像上の矩形領域ｍ画素ｘｎ画素に対応する画像メモ
リ上の画像データに同時にアクセスをかけ、各画素対応
にそれぞれ１個のプロセッサ・エレメント（演算素子）
に対応させたｍｘｎ個のプロセッサ・エレメントから成
るプロセッサ・ユニットに画像データを取り込んだ後、
それぞれのプロセッサ・エレメントが画像データの圧縮
処理を施して、結果を画像メモリに出力する過程を説明
する。説明の中では簡単にするためｍ＝ｎ＝４とする。

第２１図は原画像２９０に対応する人力画素ブロック２
９１及び各画素２９１ａ、演算部であるプロセッサ・ユ
ニット２９２とその構成要素であるプロセッサ・エレメ
ント２９２ａと、出力画像メモリ２９３内の出力画像デ
ータ２９３ａの関係を示す図である。図中の制御部２９
４からの制御信号に従って、入力端の原画像メモリ２９
０内の該当する１６画素分の画像データ２９１に同時に
アクセスをかけ、プロセッサ・ユニット２９２内のそれ
ぞれのプロセッサ・エレメント２９２ａに画像データを
取り込む。プロセッサ・ユニット２９２は１６画素の画
像データ２９１から第１９図に示すような１６画素の代
表濃度情報２７１と細部情報２７２を演算し、出力側の
画像メモリ２９３に出力する。

ここで、プロセッサ・ユニット２９２内の各プロセッサ
・エレメント２９２ａは、４×４の画素１つずつに対応
し、正方格子状に４Ｘ４＝１６個で構成されている。以
上が画像データの圧縮処理の概要である。以下、それぞ
れのプロセッサ・エレメント２９２ａの詳細な処理過程
を説明する。

プロセッサ・ユニット２９２内の各プロセッサ・エレメ
ント２９２ａに行方向及び列方向にそれぞれ番号を付け
、その組合わせで第２２及び第２３図に示す様に各プロ
セッサ・エレメント２９２ａを区別する。

まず、１６画素の画像データから代表濃度情報２７１を
作る過程を説明する。第２２図に示す１６個のプロセッ
サ・エレメント２９２ａに各々対応する画像データが取
り込まれているものとする。各プロセッサ・エレメント
（１，１）、・・・（４，４）は各画素の濃度データの
１／１６を並列に計算し、その計算結果をプロセッサ・
エレメント（１，１）に全てを足し込み、１６画素の濃
度情報の平均値を求め、この値を第１９図に示す圧縮デ
ータ中の代表濃度情報２７１の値として出力画像メモリ
に出力する。

次に、第１９図に示す圧縮データ中の細部情報２７２を
求める過程を説明する。第２３図に示す各プロセッサ・
エレメントは第２２図に示すものと同じものである。

まず、１６個のプロセッサ・エレメント２９２ａが持っ
ている各画素の階調の情報を、前記第２２図中のプロセ
ッサ・エレメント（１，１）が出力する平均濃度情報で
２値化して得られる各画素のパターン情報と、平均濃度
情報と、ブロック内各画素データより得られる分散情報
を高速に求めるために、４×４のプロセッサ・エレメン
トを第２３図の実線で示す２×２の４つのブロックに分
け、その２×２の４ブロツク内で並列に演算し、その結
果を中間結果として中心の４つのプロセッサ・エレメン
ト（２，２）。

（２，３）、（３，２）、（３，３）に格納し、次に中
心の２×２のブロック内で上記の演算を施し、最終結果
をプロセッサ・エレメント（２，２）に求め、その値を
該当する１６画素の細部情報２７２として出力画像メモ
リに出力する。

以上の処理を入力端の原画像メモリを４×４のブロック
単位にシーケンシャルにアクセスをかけてゆき、原画像
メモリの最後の４×４のブロックの圧縮処理が終わるま
で繰り返すことにより、原画像１ペ一ジ分の圧縮データ
を得ることができる。

以上説明した如く本実施例によれば、人力される原画像
の生データえをｍｘｎ（例えば４×４）のメモリブロッ
ク毎にシーケンシャルにアクセスするため、入力側の画
像メモリ内の各画素は複数回アクセスされることはなく
、かつｍｘｎ画素の画像データを同時にアクセスするこ
とができるため、高速に画像データを転送することがで
きる。

また、画像データをｍ　Ｘ　ｎ画素のブロック単位で符
号化する際、入力端のメモリブロックのサイズを同じｍ
ｘｎにすることにより、１回のメモリアクセスで１回の
符号化の処理が行えるため、処理が高速に行え、かつ装
置構成を簡単にすることができる。

さらに、演算部であるプロセッサ・ユニット内の入力端
のメモリブロックのサイズと同じｍｘｎ個の各プロセッ
サ・エレメントは並列に処理を行うことができるため、
演算部の処理スピードを上げることもできる。

更に他の実施例を説明する。

入力側の原画像メモリ上の矩形領域ｍｘｎ画素に対する
複数の画像データに同時にアクセスをかけ、演算部であ
るプロセッサエレメントに画像データを取り込み、画像
データの圧縮処理を施した後、人力時のブロックサイズ
より小さいサイズｍ’　ｘｎ’　　（ｍ＞ｍ’　、ｎ＞
ｎ’　）で出力側の画像メモリ上の該当する位置に出力
する。またこれとは逆に、入力端の画像メモリのブロッ
クサイズｍ′ｘｎ’画素に同時にアクセスをかけ、プロ
セッサユニットに画像データを取り込み、伸長処理を施
した後、入力時のブロックサイズより大ぎいサイズｍｘ
ｎ　（ｍｕｍ′、ｎｕｎ’　）全ての画素の画像データ
を出力側の画像メモリに同時に出力する。この時のメモ
リブロックサイズｍｘ　ｎ。

ｍ’ｘｎ’　は固定であり、圧縮及び伸長処理等の処理
内容によって、入力側をｍｘｎ、出力側をｍ’ｘｎ’　
にしたり、逆に入力側をｍ’ｘｎ’、出力側をｍｘｎ（
但し、ｍ＞ｍ’　、ｎ＞ｎ’　）を切り替えて処理を行
うものである。以下、圧縮及び伸長処理の過程を説明す
るが、簡単なためにｍ＝ｎ＝４、ｍ’＝ｎ＝１とし、プ
ロセッサユニット内のプロセッサエレメントの数は２個
とする。

まず圧縮時には、前述した第１８図と同様に、制御部２
４４からの制御信号がプロセッサ・ユニット２４１に入
力され、入力端のブロックサイズが４×４、出力側のサ
イズが１と判断され、入力側の原画像メモリ２４０内の
該当する１６画素分の画像データに同時にアクセスをか
け、プロセッサ・ユニット２４１内のそれぞれのプロセ
ッサ・エレメント２４１ａに必要な画像データを取り込
む。プロセッサ・ユニット２４１は１６画素分の画像デ
ータから第１９図に示すような代表濃度情報２７１と細
部情報２７２を演算し、出力側の出力画像メモリ２４２
内の該当する位置に圧縮された画像データを出力する。

一方、圧縮された符号化データを伸長する時の処理を説
明する。

第２４図は入力側画像メモリ２４０の符号化データ２４
０ａと、プロセッサ・エレメント２４１ａからなるプロ
セッサ・ユニット２４１と、出力側の再生画像メモリ２
４２に対する出力画素ブロック２４３及び出力画素２４
３ａの関係を示す図である。図中に示しである制御部２
４４からの制御信号がプロセッサ・ユニット２４１に人
力され、入力端のブロックサイズが１、出力側のブロッ
クサイズが４×４と判断され、入力端の画像メモリから
第１９図に示すような符号化データが１つプロセッサ・
ユニット２４１に入力され、各プロセッサ・エレメント
２４１ａがそれぞれの処理を施し、再生された１６画素
の画像データを出力側の画像データ２４２内の該当する
４Ｘ４の矩形領域に同時に出力する。ここで演算部であ
るプロセッサ・ユニット２４１内の各プロセッサ・エレ
メント２４１ａは、前述の圧縮処理時とは逆の処理、例
えば、符号化データ中の代表濃度情報２７１と細部情報
中２７２の分散の情報等から１６画素の画像データの濃
度情報を得るなどの処理を施し、１６画素の画像データ
を同時に再生する。この時、複数のプロセッサ・エレメ
ント２４１ａは並列に動作うることかでと、伸長処理を
高速に行うことができる。

以上の伸長処理を入力端の符号化データにシーケンシャ
ルにアクセスをかけていぎ、出力側の画像データにも、
４×４のブロック単位にシーケンシャルに出力する動作
を入力端の符号化データが無くなるまで行うことによっ
て、符号化データ１ページ分の画像データから再生画像
データを作ることができる。

また説明では、圧縮データ内の細部情報を演算するため
のしき値を予め決められた固定しきい値を使用したが、
この値はもう一方のプロセッサエレメントが出力する平
均濃度の値を使用しても良いことは容易に推察すること
ができる。さらに演算部であるプロセッサユニット内の
プロセッサエレメントの数を１つにしても良いことも容
易に推察することができる。

また、プロセッサエレメントの数を人力あるいは出力側
のブロックサイズで犬とい方、本実施例の場合は、４×
４個を正方格子状に並べたものでも良いことも容易に推
察することができる。なお、本実施例では、ブロックサ
イズを４×４と１としたが、これらのサイズはいくるで
も良いことは容易に推察することができる。

以上説明した如く本実施例によれば、入力される原画像
の生データあるいは出力側の再生画像データをｍＸｎ（
例えば４×４）のメモリブロック毎にシーケンシャルに
アクセスするため、入力側の画像メモリ内の各画素は複
数回路アクセスされることはなく、かつｍＸｎ画素の画
像データを同時にアクセスすることができるため、高速
に画像データを転送することができる。

また、入力、出力側の画像メモリのブロックサイズを（
４×４と１）（１と４×４）というように切り変えるこ
とができるため、圧縮器、伸長器を別々にすることなく
、１つの装置で済み、かつそのために必要な装置を最小
とすることが可能となった。

さらに、入力端のブロックサイズを別々のサイズにする
ことができるため、必要ない画像データを読んだり、書
き替えたりしないためのマスク処理も不要となった。

かつ、プロセッサ・ユニット内の各プロセッサ・エレメ
ントは、並列に処理できるため、演算部の処理スピード
を上げることもできる。

［第２の実施例］ 同時にｋｘＪＪ個のデータをアクセスするためのｋＸ文
交信メモリ・エレメントへの画像データの割り付けの第
２の実施例について説明する。

第１６図は画像１画面の上方をデータに置き換えた状態
を示す図で、これを水平方向文等分に分割し、垂直方向
に等分に分割する。この時にｋｘＪＪに分割されたエリ
アを説明のために、（０，０）、　（０，１）、・・・
（０，立）、・・・、（ｋ、旦）とすると、この１つ１
つのエリアを第１７図に示すように１つ１つのメモリ・
エレメントに割り付ける。割り付は方は、第１６図に示
す破線斜線の部分を、各々のメモリ・エレメントの０番
地に割り付け、次に隣りの画像データを各々のメモリ・
エレメントの１番地に割り付け、同様にエリア内の１ラ
インすべての割り付けが終わったら、２ライン目を同様
に左から右へと割り付け、すべての画像データを割り付
ける。すると、ｋｘ旦文例全てのメモリ・エレメントに
対し、第４図に示すローアドレス・ジェネレータ４、及
びカラムアドレス・ジェネレータ５が与えるアドレスが
全て同一である時に、第１６図に示す斜線部のように、
とびとびの画像データを一度にアクセスする事がで診る
。

この様な構成をとる事により、あるアドレスを指定して
画像メモリ１をリードして、プロセッサ・ユニット２に
おいて処理を受けた後に、ｋｘｆＬ個のメモリ・エレメ
ント１ａにライトする際のアドレスを変える事なく、デ
ータを書き込める可能性が生じる。例えば、第１６図に
示す様に、前記エリアがＫＸＬの画素データで構成され
る場合に、画像１画面中の１部分を水平方向にＬの整数
倍、垂直方向にＫの整数倍の変位の移動や転送等の処理
を行う場合にはリードアドレスとライトアドレスは同一
で構わない。このために、ローアドレス・ジェネレータ
４．カラムアドレス・ジェネレータ５等のアドレス制御
関係の負荷が極端に減る。

この移動や転送の処理はプロセッサ・ユニット２におい
て処理される。プロセッサ・ユニット２には、第１６図
に示す破線斜線で示す様にｋＸＡ個の画像データ、それ
も画面全体にわたる画像データが入力され、そのデータ
の１つ１つは水平方向と垂直方向にり、にの整数倍の変
位をもっているので、プロセッサ・ユニット２内でｋｘ
ｕ個のデータの交換や移動転送を行い、メモリ・エレメ
ントの全アドレスについて、０から順番にシーケンシャ
ルに処理を実行すれば良い。この結果、画面全体での処
理がで診る。

本実施例中、ｋＸ１個のメモリ構成を例えばＩＸＡ、ｋ
ｘｌ等の構成にして、画像１画面中の水平１ライン、又
は垂直１ラインを各メモリ・ユニットに劃り付ける事に
より、プロセッサ・ユニット２における処理が画像１ラ
イン分のヒストグラム演算や、−次元フーリエ変換等の
各種画像処理に適応できる事は類推できる。又、複数画
素同時アクセスの際に、画像１画面中のデータをどのメ
モリ・エレメントのどの番地に割りつけるかを限定する
ものではない。

「発明の効果」 本発明により画像の圧縮及び伸長を高速に並列処理でお
こなう画像処理装置を提供できる。

【図面の簡単な説明】

第１図は本実施例の画像処理装置の構成を示す図、 第２図は画像１画面をメモリ・エレメントの番地に対応
させる図、 第３図は４Ｘ４個のメモリ・エレメントから成るメモリ
全体を示す図、 第４図はメモリとそれに与えるアドレス生成器の図、 第５図は画像の一部分を示す図、 第６図は画像一部分のメモリ割り付けを示す図、 第７図はメモリアドレスの制御回路を示す図、第８図は
画素データ制御のブロック図、第９図（ａ）、（ｂ）は
本実施例の他の画像処理装置の構成を示す図、 第１０図は画像１画面を示す図、 第１１図はｋｘ、Ｑ個のメモリ・エレメントを示す図、 第１２図、第１３図は１個のメモリ・エレメントを示す
図、 第１４図、第１５図はメモリ・エレメントアクセスの制
御回路を示す図、 第１６図は画像１画面を示す図、 第１７図はｋｘｌ個のメモリ・エレメントを示す図、 第１８図は本実施例での入力側の画像メモリ、プロセッ
サ・ユニットと、出力側の画像メモリの関係図、 第１９図は本実施例で使用した画像圧縮データの書式図
、 第２０図は本実施例での各プロセッサ・エレメントの機
能図、 第２１図は本実施例での入力端の画像メモリ、プロセッ
サ・ユニットと、出力側の画像メモリの関係図、 第２２図、第２３図は本実施例での各プロセッサ・エレ
メントの動作概略図、 第２４図は本実施例での伸長処理時における入力画像メ
モリ、プロセッサユニット及び出力画像メモリの関係図
である。 図中、１・・・画像メモリ、Ｉａ、ｌｂ・・・メモリ・
エレメント、２・・・プロセッサ・ユニット、２ａ・・
・プロセッサ・エレメント、３・・・周辺部、４・・・
ローアドレス・ジェネレータ、５・・・カラムアドレス
・ジェネレータ、９１・・・入力端画像メモリ、９２・
・・プロセッサ・ユニット、９３・・・出力側画像メモ
リ、９４・・・制御回路、９５・・・人力装置、９６・
・・出力装置、２４０，２６０，２９０・・・入力端画
像メモリ、２６１，２９１・・・入力画像ブロック、２
４０ａ、２６１ａ、２９１ａ・・・入力画素、２４１．
２６２，２９２・・・プロセッサ・ユニット、２４１ａ
、２６３ａ、２６３ｂ、２９２ａ−・・プロセッサ・エ
レメント、２４２，２６４゜２９３・・・出力側画像メ
モリ、２４３・・・出力画像ブロック、２４３ａ、２６
４ａ、２９３ａ・・・出力画素、２４４，２６５．２９
４・・・制御部である。 第２図　　　　第３図 第４図 第５図 筑Ｇ図 第７図 第２２図 第２３図

Claims (3)

【特許請求の範囲】
1. （１）他のメモリと独立にアドレスを指定してアクセス
   することができる複数のメモリ・エレメントから成る第
   １の画像メモリと、 処理結果の種類に対応する複数のプロセッサ・エレメン
   トから成り、前記画像メモリ内の複数画素を同時に処理
   して画像データの圧縮を行うプロセッサ・ユニットと、 該プロセッサ・ユニットの処理結果を記憶する第２の画
   像メモリとを備えることを特徴とする画像処理装置。
2. （２）第１の画像メモリは、隣接する所定領域内の画素
   データが同一番地に割付けられ、前記所定領域上で同一
   位置に対応する画素データが同一のメモリ・エレメント
   に割付けられることを特徴とする特許請求の範囲第１項
   記載の画像処理装置。
3. （３）プロセッサ・ユニットは隣接する所定領域内の画
   素データから代表濃度情報と細部情報とを生成すること
   を特徴とする特許請求の範囲第１項記載の画像処理装置
   。