JPH11144451A

JPH11144451A - 半導体記憶装置

Info

Publication number: JPH11144451A
Application number: JP9302842A
Authority: JP
Inventors: Seiji Hashimoto; 征史橋本
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1997-11-05
Filing date: 1997-11-05
Publication date: 1999-05-28
Anticipated expiration: 2017-11-05
Also published as: US6115323A; JP4215844B2

Abstract

(57)【要約】【課題】画像データの対角線方向のアクセスも、ページ
モードを使って高速に行いたい。【解決手段】メモリ領域を４個のメモリアレイ１５_-1〜
１５_-4に分割し、各メモリアレイに対してページアドレ
スを１番地シフトできるシフタ１３_-1〜１３_-4を設け
る。画像データを４×４のサブブロックに分割し、縦方
向の４データが同一のメモリアレイに記憶され、また水
平方向に連なるサブブロックのページアドレスが連続す
るように記憶する。対角線方向にデータをアクセスする
場合で、上から４個ずつのデータが隣のサブブロックに
またがる時には、そのまたがる列を含むメモリアレイに
ついて、シフタによりページアドレスをシフトさせる。
これにより、対角線方向のアクセスでも１つのページア
クセスに対して、常に４個のデータが得られ、ページモ
ードによる対角線方向のデータ走査が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば画像デー
タなどの２次元構造を有するデータを記憶した際に、そ
の記憶したデータの対角線方向のデータを高速にアクセ
スできる半導体記憶装置に関する。

【０００２】

【従来の技術】通常用いられている半導体記憶装置の、
データのアクセス方法について説明する。ＤＲＡＭ(Dyn
amic Random Access Memory)などの半導体記憶装置にお
いては、通常、チップ内部ではメモリ素子をシリコン平
面上に二次元的に配列してある。その二次元配列を示す
座標の一方をＸｉアドレス、他方をＹｉアドレスとする
と、まず、Ｘｉアドレスによって特定のワード線が選択
される。その結果、そのワード線につながっている全て
のメモリ素子は、それらメモリ素子と同数のセンスアン
プによって同時にアクセスされる。そして、Ｙｉアドレ
スによって、そのアクセスされたデータの中から所望の
データのみが選択され、出力される。

【０００３】このＸｉアドレスに対応したワード線の選
択から、メモリ素子のデータのセンスアンプへの出力に
至る一連の動作に要する時間は、次に続くＹｉアドレス
に対応した所望のデータの選択に要する時間の３倍、あ
るいはそれ以上と非常に長い。そこで、ＤＲＡＭでは、
データアクセス効率を上げるために、短時間で動作が完
了する、すなわちサイクルタイムの短い、Ｙｉアドレス
選択モード（ページモード）を使用可能にしている場合
が多い。ページモードは、動作サイクルごとにＸｉアド
レスとＹｉアドレスの両方のアドレスをともに異なった
値として新たに設定するということをせず、できるだけ
Ｘｉアドレスを固定したアドレスシーケンスでアクセス
を行うというものである。また、ＤＲＡＭでは、Ｘｉア
ドレスを変更するごとにプリチャージというデータのア
クセス動作からみれば余計な動作をしなければならず、
これもデータアクセス効率の低下につながっているが、
この余計な動作の回数もページモードを使うことによっ
て減少させることができる。

【０００４】また、外部からチップに与えられるＸ−Ｙ
アドレスと、チップ内部のメモリ素子配置に対応したこ
のＸｉ−Ｙｉアドレスは一致していない場合がある。も
ちろんＸ−ＹアドレスとＸｉ−Ｙｉアドレスは１対１で
対応しており、入力されたＸ−Ｙアドレスは適切にＸｉ
−Ｙｉアドレスに変換されて、特定のメモリ素子がアク
セスされる。前述したページモードにおけるページの選
択は、通常、Ｘアドレスによって行われるため、Ｘアド
レスはページアドレスとも呼ばれる。そして、このペー
ジアクセス動作を不都合なく実現させるために、Ｘｉア
ドレスは、Ｘアドレスと同じかその整数倍かに設定され
ている。

【０００５】ところで、前述したようなページモードを
通常に使用しただけでは、Ｘアドレス方向にはデータを
効率よく高速にアクセスすることができるが、Ｙアドレ
ス方向にはデータの高速かつ効率のよいアクセスはでき
ない。この不都合を解決するために、１ページ内のデー
タを二次元平面にリマッピングするという手法が採られ
ることが多い。たとえば、１ページ内に１６個のデータ
があるとする。これは４ビットのＹアドレスによって１
６個の中の１つのデータが選択される構成となっている
はずであるが、これを４ビットのアドレスで規定される
空間と見ずに、たとえば水平方向２ビット（Ｈアドレ
ス）、垂直方向２ビット（Ｖアドレス）の空間のデータ
と見なす。すなわち、図１０に示すように、４×４のブ
ロックを１つのページのデータとして記憶する。このよ
うにすれば、４つまでのデータをＨ方向にもＶ方向にも
高速に効率よくアクセスすることができる。

【０００６】この手法では、１つの方向に連続アクセス
可能な最長データ数が１６から４になってしまってお
り、効率の向上はないように思えるが、実際にはシステ
ム効率が向上する場合が多い。たとえば、ＤＶＤ(Digit
al Video Disc)の誤り訂正ではデータブロックを横方向
（ＰＩ）と縦方向（ＰＯ）に読み出し、それぞれの方向
で誤り訂正の処理を施すが、この処理は並列パイプライ
ンで行われる。そこで、縦方向と横方向でデータのメモ
リからのアクセス時間に大きな差があったりすると、パ
イプライン処理に乱れが生じ、その結果、システム効率
が低下する。しかし、前述したようなリマッピングを行
っておけば、横方向と縦方向のいずれの方向に対しても
同じ速度で読み出しができるので、並列パイプライン処
理を行っている前述したようなシステムでは、効率の向
上が期待される。

【０００７】

【発明が解決しようとする課題】ところで、前述したよ
うな方法によれば、ＸおよびＹ方向に効率よく高速にデ
ータをアクセスすることはできたが、Ｘ−Ｙアドレス空
間の対角線方向には、効率よく高速にデータをアクセス
することができない場合がある。図１１に示すような、
４×４のブロックの頂点から始まるような対角線ａであ
れば、ＸおよびＹ方向のデータのアクセスと同様に、１
つのページアクセスに基づいて４個のデータを得ること
ができるが、４×４のブロックの頂点からずれたたとえ
ば対角線ｂの場合には、１つのブロック、すなわち１回
のページアクセスから得られるデータは２個しかなく、
対角線ａやＸおよびＹ方向のデータのアクセスの２倍の
回数のページアクセスをしなければ対角線を追跡するこ
とができない。したがって、たとえば、ＣＤ−ＲＯＭ(C
ompact Disc ROM)の誤り訂正を行う場合などの、データ
ブロックを縦方向と対角線方向（ＰＯ）に読み出し、そ
れぞれの方向で誤り訂正を施すような処理を行う場合に
は、これまでのような構成のＤＲＡＭでは効率よく高速
にデータをアクセスすることができなかった。

【０００８】したがって、本発明の目的は、２次元構造
を有するデータを記憶した際に、その記憶したデータの
対角線方向のアクセスを高速に行える半導体記憶装置を
提供することにある。

【０００９】

【課題を解決するための手段】前記課題を課題を解決す
るために、メモリ空間をサブブロックの縦または横方向
のデータ数分に分割し、その各分割メモリ空間ごとに元
のページアドレスに対して１ページシフトしたページを
アクセス可能にし、これにより、対角線上のデータをア
クセスするような、規則的に１ページだけずれたデータ
が必要となるようなアクセスを、容易に行えるようにし
た。

【００１０】したがって、本発明の半導体記憶装置は、
１つのページアドレスに対して実質的にＭ個のデータを
記憶可能な記憶素子が配置されたページを所定数有する
Ｎ個のメモリアレイと、入力される所定のシフト情報に
基づいて、前記Ｎ個のメモリアレイごとに、入力される
ページアドレスの示すページ、または、当該ページアド
レスと所定番地離れたページのいずれかを選択し、対応
する前記メモリアレイの当該ページを有効にするページ
選択手段と、前記Ｎ個のメモリアレイの前記有効にされ
たページより出力される、当該ページに記憶されていた
Ｍ個×Ｎ個のデータより、所望のデータを選択するデー
タ選択手段とを有する。

【００１１】好適には、前記ページ選択手段は、入力さ
れるページアドレスをデコードして、当該ページアドレ
スの示すページを有効にするワード線を有効にするデコ
ーダと、前記Ｎ個のメモリアレイの任意のメモリアレイ
に対して各々設けられ、前記入力される所定のシフト情
報に基づいて、前記有効なワード線を前記ページアドレ
スの前または次のページを有効にするワード線にシフト
するワード線シフト手段とを有する。

【００１２】また、本発明の半導体記憶装置は、１つの
ページアドレスに対して実質的にＭ個のデータを記憶可
能な記憶素子が配置されたページを所定数有し、二次元
構造を有しＭ個×Ｎ個のデータを有するサブブロックに
分割されるデータが、第１の方向に連なる前記サブブロ
ックがアドレスが連続した前記ページに順次に記憶さ
れ、各サブブロックについて、第２の方向に連なるＭ個
の列データが同一メモリアレイの同一ページになり、そ
のＮ個の前記列データがＮ個のメモリアレイの同一アド
レスのページになり、各サブブロックの同一位置の前記
列データが同一のメモリアレイになるように記憶された
Ｎ個のメモリアレイと、入力される所望のデータを示す
アドレス、および、入力される走査対象の所望の対角線
に係わる情報に基づいて、前記所望の対角線に含まれる
データをＮ個選択可能なように、前記Ｎ個のメモリアレ
イごとに、前記所望のデータを含むサブブロックのデー
タを有するページ、または、当該ページの前または次の
ページのいずれかを選択し、前記各メモリアレイの当該
ページを有効にするページ選択手段と、前記Ｎ個のメモ
リアレイの前記有効にされたページより出力される当該
ページに記憶されていたＭ個×Ｎ個のデータより、前記
所望の対角線に含まれるＮ個のデータを選択するデータ
選択手段とを有する。

【００１３】特定的には、前記サブブロックの、前記第
２の方向のデータ数Ｍは前記第１の方向のデータ数Ｎと
同じであり、本発明の半導体記憶装置は、任意の２次元
データを記憶し、対角線方向においても、Ｎ個ずつのデ
ータをページモードでアクセス可能な画像処理用の半導
体記憶装置である。

【００１４】

【発明の実施の形態】本発明の半導体記憶装置の一実施
の形態を図１〜図８を参照して説明する。本実施の形態
においては、２次元座標で各画素が特定される画像デー
タを、たとえばＥＣＣ(Error Checking and Correctin
g) コードの付与などの処理に供するために、対角線方
向に順に読み出すのに好適なように記録することのでき
るＤＲＡＭを例示する。

【００１５】図１は、そのＤＲＡＭの本発明に係わる主
要部の構成を示すブロック図である。ＤＲＡＭ１は、Ｘ
アドレスバッファ１０、対角線アドレスバッファ１１、
デコーダ１２、Ｘアドレスデコーダ１３、第１〜第４の
アドレスシフタ１４_-1〜１４ _-4、第１〜第４のメモリア
レイ１５_-1〜１５_-4および第１〜第４のＹアドレスデコ
ーダ１６_-1〜１６_-4を有する。

【００１６】まず、第１〜第４のメモリアレイ１５_-1〜
１５_-4への画像データの記録の方法について説明する。
第１〜第４のメモリアレイ１５_-1〜１５_-4の各々は、１
つのワード線に対して４個のメモリ素子がつながってい
るメモリアレイであり、第１〜第４のメモリアレイ１５
_-1〜１５_-4全体として、１のページアドレスにより１６
ビットのデータがアクセスされる。

【００１７】ＤＲＡＭ１に書き込むＸＹ二次元空間デー
タは、図２に示すように、４×４のサブブロック（ＳＢ
００，ＳＢ０１，・・・，ＳＢｎｎ）に分割され、この
サブブロックの１６個のデータが同一のページのデータ
として、第１〜第４のメモリアレイ１５_-1〜１５_-4に記
録される。具体的には、まず、ＸＹ空間上でＸ方向にな
らんでいる第１列目のサブブロックＳＢ００，ＳＢ０１
・・・が、連続したページアドレスに順に書き込まれ
る。次に、第２列目以降のサブブロックＳＢ１０，ＳＢ
１１，・・・が、同様に連続したページアドレスに順に
書き込まれる。以下、第３列目以降についても同じであ
る。

【００１８】また、各サブブロックを記録する際には、
図３に示すように、各サブブロックの、Ｙ方向の列の各
データが同一のメモリアレイ１５_-i（ｉ＝１〜４）に記
録され、かつ、各サブブロック内における同じ位置にあ
るＹ方向の列が、同じメモリアレイ１５_-iに記録される
ように記録する。すなわち、各サブブロックＳＢ００〜
ＳＢｎｎのＹ方向１列目のデータが第１のメモリアレイ
１５_-1に、Ｙ方向２列目のデータが第２のメモリアレイ
１５_-2に、Ｙ方向３列目のデータが第３のメモリアレイ
１５_-3に、またＹ方向４列目のデータが第４のメモリア
レイ１５_-4に各々記録される。

【００１９】次に、ＤＲＡＭ１の各主要部の構成につい
て説明する。Ｘアドレスバッファ１０は、入力されるＸ
アドレス（ページアドレス）を一時的に記憶しておくバ
ッファである。

【００２０】対角線アドレスバッファ１１は、入力され
る対角線アドレスを記憶しておくバッファである。ここ
で、図２に示したようなＸＹ空間において、対角線Ｄ
（ｍ，ｎ）はＸ＝ｍ，Ｙ＝ｎを起点とする対角線であ
り、対角線はいずれも左上から右下に延びるとする。簡
単のために、ｎ＝０とすると、このように定義される対
角線Ｄのｍが、対角線を定義するアドレスであり、対角
線アドレスとして入力され、対角線アドレスバッファ１
１に記憶される。なお、このｍのＬＳＢ２ビットを除く
上位ビットは、サブブロックＳＢｘのｘを示し、ＬＳＢ
２ビットは、サブブロックをまたがるデータの数、換言
すれば、ページアドレスで指示されるサブブロックの右
隣のサブブロックＳＢ（ｘ＋１）から読み出すデータの
数を示す。

【００２１】デコーダ１２は、対角線アドレスバッファ
１１より入力される、ページアドレスで指示されるサブ
ブロックの右隣のサブブロックＳＢ（ｘ＋１）から読み
出すデータの数である対角線アドレスの下位２ビットを
デコードし、第１〜第３のアドレスシフタ１４_-1〜１４
_-3に入力するシフト信号ＳＦＴ００〜ＳＦＴ１０を生成
する。入力される対角線アドレスの下位２ビットの信号
と生成されるシフト信号の関係を表１に示す。

【００２２】

【表１】

【００２３】すなわち、対角線アドレスの下位２ビット
が００であれば、右隣のサブブロックのデータは読み出
さなくてよいので、シフト信号ＳＦＴ００〜ＳＦＴ１１
はいずれも発生しない。対角線アドレスの下位２ビット
が０１であれば、その対角線はサブブロックの左から２
列目から開始され、４番目のデータは隣のサブブロック
のデータとなる。したがって、右隣のサブブロックから
データ１個を読み出すために、シフト信号ＳＦＴ００が
１にされる。同様に、対角線アドレスの下位２ビットが
１０および１１の時には、右隣のサブブロックのデータ
を２個または３個読み出すことになるので、シフト信号
ＳＦＴ０１およびＳＦＴ１１を各々１にする。

【００２４】Ｘアドレスデコーダ１３は、Ｘアドレスバ
ッファ１０から供給されるＸアドレスをデコードし、対
応するワード線を１つアクティブにする。第１〜第４の
アドレスシフタ１４_-1〜１４_-4は、各々第１〜第４のメ
モリアレイ１５_-1〜１５_-4においてアクティブにされる
ページ選択信号（ワード線）を、各アドレスシフタ１４
_-i（ｉ＝１〜４）に入力されるシフト信号ＳＦＴ００〜
ＳＦＴ１０に基づいてシフトさせるための回路である。

【００２５】アドレスシフタ１４_-i（ｉ＝１〜４）の具
体的な回路構成を図４に示す。図４に示すように、各ア
ドレスシフタ１４_-iは、メモリアレイ１５_-iのワード線
に対応した信号入力および信号出力があり、入力される
シフト信号ＳＦＴ（ＳＦＴ００〜ＳＦＴ１０）が０の時
には、入力される各ワード線は、そのまま対応するアド
レスの出力信号に接続される。したがって、その場合、
入力されたいずれかのページを選択するページ選択信号
は、そのまま、当初のページを選択する信号として出力
され、対応するメモリアレイ１５_-iに入力される。ま
た、シフト信号ＳＦＴが１の時には、入力される各ワー
ド線は、対応するアドレスの次のアドレスの出力信号と
接続される。したがって、入力されたいずれかのページ
を選択する選択ページ選択信号は、当初のページの次の
ページを選択する信号にシフトされて出力される。

【００２６】また、アドレスシフタ１４において、Ｘ方
向の最も右のサブブロックに対するページ選択信号につ
いては、シフトさせることにより、その列の最も左のサ
ブブロックをアクセスするような回路となっている。こ
れは、対角線方向のアクセスが、画像データの右または
下の終端部に達した時に好適に処理をするためであり、
具体的な機能、動作については後述する。

【００２７】また、図１に示すように、Ｘアドレスデコ
ーダ１３の出力は、第４のアドレスシフタ１４_-4、第３
のアドレスシフタ１４_-3、第２のアドレスシフタ１
４_-2、第１のアドレスシフタ１４_-1の順に直列に入力さ
れる。したがって、いずれかのアドレスシフタ１４_-iで
選択されるワード線がシフトされると、後段のアドレス
シフタ１４_-(i-1)にも、選択されたワード線がシフトさ
れた状態で信号が入力される。また、本実施の形態にお
いては、４×４画素で１サブブロックを構成しており、
３画素以上をずらすことはないので、第４のアドレスシ
フタ１４_-4は実際には機能する必要はない。そのため、
これに対するシフト信号（ＳＦＴ１１）は接地されてい
る。

【００２８】第１〜第４のメモリアレイ１５_-1〜１５_-4
は、前述したように、各々１つのワード線に対して４個
のメモリ素子がつながっているメモリアレイである。各
第１〜第４のメモリアレイ１５_-1〜１５_-4には、対応す
る第１〜第４のアドレスシフタ１４_-1〜１４_-4を介して
ワード線が入力される。

【００２９】第１〜第４のＹアドレスデコーダ１６_-1〜
１６_-4は、第１〜第４のメモリアレイ１５_-1〜１５_-4よ
り読み出された１６個のデータより、所望の１のデータ
を選択して出力する。

【００３０】次に、このようなＤＲＡＭ１に前述したよ
うに画像データを記録した場合の、その記録した画像デ
ータをアクセスする動作について説明する。まず、前述
したように、サブブロック単位のデータを一塊として、
第１〜第４のメモリアレイ１５_-1〜１５_-4の同一ページ
内に書き込んでいるので、ＤＲＡＭ１のページモードを
使って４つまでのデータをＸ方向にもＹ方向にも高速に
アクセスできることは、これまでと同様に可能である。

【００３１】次に、この記録されている画像データを、
Ｘ−Ｙ空間の対角線方向にアクセスする動作について説
明する。まず、対角線Ｄ（０，０）の各データのアクセ
スについて説明する。図５に示すごとく、対角線Ｄ
（０，０）上のデータの最初の４個のデータはサブブロ
ックＳＢ００にあり、次の４個のデータはサブブロック
ＳＢ１１にあり、その次の４個のデータはサブブロック
ＳＢ２２にある。すなわち、対角線Ｄ（０，０）では、
サブブロック１個の中に４個のデータがある。したがっ
て、ページＰ００をアクセスすば最小の４個のデータ
が、またページＰ１１をアクセスすれば次に続く４個の
データがページバッファに読み出される。したがって、
この場合は、Ｘ方向Ｙ方向へのデータアクセスの場合と
同じで、特別な工夫をしなくても１回のアクセスで４個
ずつ高速にアクセスできる。対角線Ｄ（３，０）、Ｄ
（７，０）など、各サブブロックの左上の頂点がスター
トとなるような対角線については、対角線Ｄ（０，０）
と同様に、１回のアクセスで４個ずつ高速にアクセスで
きる。

【００３２】次に、対角線Ｄ（１，０）の各データのア
クセスについて説明する。対角線Ｄ（１，０）上のデー
タのアクセスは、図６に示すように、最初の３個のデー
タはサブブロックＳＢ００にあるが、次のデータはサブ
ブロックＳＢ０１にある。したがって、最小の３個のデ
ータはページＰ００上にあるから、第２〜第４のメモリ
アレイ１５_-2〜１５_-4をアクセスすればそれらはページ
バッファに読み出せる。残り１個のデータはサブブロッ
クＳＢ０１にある。したがって、第１のメモリアレイ１
５_-1ではページＰ０１をアクセスしなければならない。

【００３３】そこで、シフト信号ＳＦＴ００のみを１に
する。外部からページアドレスＰ００を全てのメモリア
レイに与える。シフト信号ＳＦＴ０１，ＳＦＴ１０，Ｓ
ＦＴ１１は０であるから第１のメモリアレイ１５_-1を除
く他の３つのメモリアレイにおいては、外部ページアド
レスＰ００がそのまま各々のメモリアレイの内部ページ
アドレスとして受け取られ、そのページ位置にあるデー
タがページバッファに読み出される。シフト信号ＳＦＴ
００は１であるから、第１のメモリアレイ１５ _-1の内部
ページアドレスは１番地シフトし、ページＰ０１の位置
にあるデータがページバッファに読み出される。したが
って、ＤＲＡＭメモリアレイ１回のアクセスで、図６に
黒丸で示すような４個のデータをＤＲＡＭのページバッ
ファに読み出すことができる。

【００３４】対角線Ｄ（２，０）上のデータのアクセス
の場合は、図７に示すように、最初の２個のデータはサ
ブブロックＳＢ００にあり、次の２個のデータはサブブ
ロックＳＢ０１にある。したがって、シフト信号ＳＦＴ
０１を１にすると、第１のメモリアレイ１５_-1および第
２のメモリアレイ１５_-2のページアドレスが１番地シフ
トされ、所望の４個のデータが出力できる。同様に、対
角線Ｄ（３，０）上のデータは、最初の１個のデータは
サブブロクＳＢ００にあり、次の３個のデータはサブブ
トックＳＢ０１にあるので、シフト信号ＳＦＴ１０を１
にすればよい。

【００３５】次に、対角線の終端付近のデータのアクセ
スについて図８を参照して説明する。この場合、基本的
には前述した方法と同じでよいが、ページアドレスを１
番地だけシフトさせるのではなく、同じ列の先頭アドレ
スへシフトさせることになる。図８（Ａ）に示すよう
に、対角線Ｄ（０，０）上のデータの最後の４個のデー
タはサブブロックＳＢｎｎにある。したがって、ページ
Ｐｎｎをアクセスすれば、これら４個のデータはＤＲＡ
Ｍメモリアレイ１回のアクセスでページバッファに読み
出すことができる。対角線Ｄ（１，０）の場合は、図８
（Ｂ）に示すように、最後の４個のデータのうち、３個
はサブブロクＳＢｎｎにあるが、残り１個は、サブブロ
ックＳＢ０ｎにある。図４に示したように、アドレスシ
フタ１４_-i（ｉ＝１〜４）では、Ｘ方向の最も右のサブ
ブロックをアクセスするページアドレスは、シフトさせ
ることにより、その列の最も左のサブブロックをアクセ
スするような回路となっている。したがって、第１のメ
モリアレイ１５_-1では、ページＰｎｎが外部からあたえ
られた時にシフト信号ＳＦＴ００を１にすることによっ
て、ページＰｎ０が選択でき、その結果、適切に終端の
１個のデータを得ることができる。同様に、図８（Ｃ）
に示すような対角線Ｄ（２，０）の場合、および、図８
（Ｄ）に示すような対角線Ｄ（３，０）の場合も、画像
データの右端に達した対角線は、その列の左端に適切に
継続され、所望のデータを得ることができる。

【００３６】このように、本実施の形態のＤＲＡＭ１に
よれば、記憶された２次元データを任意の画素を出発点
として対角線方向に走査する場合においても、Ｘ方向お
よびＹ方向への単純なアクセスと同様の速度で、画素デ
ータを読み出すことができる。その結果、対角線方向へ
のアクセスなどを利用する画像データに対するＥＣＣコ
ードの付与などの処理を、高速に行うことができる。

【００３７】なお、本発明の半導体記憶装置は、本実施
例に限られるものではなく、種々の改変が可能である。
たとえば、本実施の形態においては、画像データを４×
４のサブブロックに分割し、これを１つのページに記憶
するようにしたが、このサブブロックのサイズは、５×
５とか、８×８であってもよい。その場合には、シフト
信号により独立してアドレスをシフトできるメモリアレ
イを、その分割数、すなわち５個あるいは８個設けるの
が好適である。

【００３８】また、本実施の形態では、入力されたＸア
ドレスを１つのＸアドレスデコーダ１３でデコードし、
ここで生成したページ選択信号を第１〜第４のアドレス
シフタ１４_-1〜１４_-4で各々シフトさせて、各第１〜第
４のメモリアレイ１５_-1〜１５_-4に入力するページ選択
信号を生成していた。しかし、たとえば図９に示すよう
に、第１〜第４のメモリアレイ１５_-1〜１５_-4に対応さ
せて各々独立に４個のＸアドレスデコーダ１３_-1〜１３
_-4を具え、外部から入力されるページアドレスおよび対
角線アドレスに基づいて、各Ｘアドレスデコーダ１３_-i
（ｉ＝１〜４）で各々ページ選択信号を直接生成するよ
うにしてもよい。本発明の半導体記憶装置は、外部から
与えられた単一アドレスから、走査するデータに応じて
２つまたはそれ以上の異なった内部アドレスを発生さ
せ、それにより、走査方法などによらず、必ず所望なデ
ータを所定数だけアクセスすることにあり、実際のその
異なる内部アドレスの生成手段は、任意の手段で実現し
てよい。

【００３９】また、本実施の形態においては、Ｘ方向に
並んでいるサブブロックを順次連続したページに書き込
んでいくとしたが、Ｙ方向に一列に並んでいるサブブロ
ックを連続したページに書き込んでいってもよい。ま
た、本実施の形態のＤＲＡＭ１においては、第１〜第４
のメモリアレイ１５ _-1〜１５_-4に対応して第１〜第４の
アドレスシフタ１４_-1〜１４_-4が設けられているが、前
述したように４列をシフトさせることはないので、第４
のアドレスシフタ１４_-4は実際には必要としない。した
がって、これを削除したような構成であってもなんら差
し支えない。

【００４０】また、本実施の形態においては、１つのデ
ータは１ビットのデータであるものとして説明をした
が、本実施の形態でいう１つのデータ自体が、たとえば
４ビットや８ビットのデータであってもよい。通常の多
値画像データを記憶する場合などには、そのような構成
が好適である。また、１ビット構成のＤＲＡＭを複数個
並べてそのような多値画像データを記憶するようにした
場合も、本発明の範囲内であることは明らかである。ま
た、本実施の形態では、全ての回路を同一のチップに搭
載したものとして説明したが、複数のチップを用いて、
このようなアドレスのリマッピングを実現させる回路を
構成してもよい。さらに、本実施の形態の回路を２つ具
え、パイプライン方式でかわるがわる動作させれば、間
断なくデータをアクセスでき好適である。そのような構
成にしてもよい。

【００４１】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、Ｘ方向、Ｙ方向の、そして対角線の方
向に、データを高速に効率よくアクセスすることができ
る。その結果、たとえば画像データに対してＥＣＣコー
ドを付与するための処理などに用いて好適な半導体記憶
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のＤＲＡＭの主要部の構
成を示すブロック図である。

【図２】図１に示したＤＲＡＭに画像データの記憶する
際に、同一ページとして記憶するサブブロックを説明す
るための図である。

【図３】図２に示したサブブロックのデータを、図１に
示したＤＲＡＭの第１〜第４のメモリアレイに記憶する
記憶方法を説明するための図である。

【図４】図１に示したＤＲＡＭのアドレスシフタの回路
図である。

【図５】図１に示したＤＲＡＭにおいて、対角線の走査
を説明するための第１の図である。

【図６】図１に示したＤＲＡＭにおいて、対角線の走査
を説明するための第２の図である。

【図７】図１に示したＤＲＡＭにおいて、対角線の走査
を説明するための第３の図である。

【図８】図１に示したＤＲＡＭにおいて、対角線の終端
付近の走査を説明するための図である。

【図９】図１に示した本発明の一実施の形態の変形例を
示す図である。

【図１０】従来の半導体記憶装置における画像データの
記憶方法を説明するための図である。

【図１１】従来の半導体記憶装置において記憶した画像
データを対角線方向に読み出す状態を示す図である。

【符号の説明】

１…ＤＲＡＭ１０…Ｘアドレスバッファ１１…対角線アドレスバッファ１２…デコーダ１３…Ｘアドレスデコーダ１４…アドレスシフタ１５…メモリアレイ１６…Ｙアドレスデコーダ

Claims

【特許請求の範囲】

【請求項１】１つのページアドレスに対して実質的にＭ
個のデータを記憶可能な記憶素子が配置されたページを
所定数有するＮ個のメモリアレイと、入力される所定のシフト情報に基づいて、前記Ｎ個のメ
モリアレイごとに、入力されるページアドレスの示すペ
ージ、または、当該ページアドレスと所定番地離れたペ
ージのいずれかを選択し、対応する前記メモリアレイの
当該ページを有効にするページ選択手段と、前記Ｎ個のメモリアレイの前記有効にされたページより
出力される、当該ページに記憶されていたＭ個×Ｎ個の
データより、所望のデータを選択するデータ選択手段と
を有する半導体記憶装置。
【請求項２】前記ページ選択手段は、入力されるページアドレスをデコードして、当該ページ
アドレスの示すページを有効にするワード線を有効にす
るデコーダと、前記Ｎ個のメモリアレイの任意のメモリアレイに対して
各々設けられ、前記入力される所定のシフト情報に基づ
いて、前記有効なワード線を前記ページアドレスの前ま
たは次のページを有効にするワード線にシフトするワー
ド線シフト手段とを有する請求項１記載の半導体記憶装
置。
【請求項３】１つのページアドレスに対して実質的にＭ
個のデータを記憶可能な記憶素子が配置されたページを
所定数有し、二次元構造を有しＭ個×Ｎ個のデータを有
するサブブロックに分割されるデータが、第１の方向に
連なる前記サブブロックがアドレスが連続した前記ペー
ジに順次に記憶され、各サブブロックについて、第２の
方向に連なるＭ個の列データが同一メモリアレイの同一
ページになり、そのＮ個の前記列データがＮ個のメモリ
アレイの同一アドレスのページになり、各サブブロック
の同一位置の前記列データが同一のメモリアレイになる
ように記憶されたＮ個のメモリアレイと、入力される所望のデータを示すアドレス、および、入力
される走査対象の所望の対角線に係わる情報に基づい
て、前記所望の対角線に含まれるデータをＮ個選択可能
なように、前記Ｎ個のメモリアレイごとに、前記所望の
データを含むサブブロックのデータを有するページ、ま
たは、当該ページの前または次のページのいずれかを選
択し、前記各メモリアレイの当該ページを有効にするペ
ージ選択手段と、前記Ｎ個のメモリアレイの前記有効にされたページより
出力される当該ページに記憶されていたＭ個×Ｎ個のデ
ータより、前記所望の対角線に含まれるＮ個のデータを
選択するデータ選択手段とを有する半導体記憶装置。
【請求項４】前記サブブロックの、前記第２の方向のデ
ータ数Ｍは前記第１の方向のデータ数Ｎと同じであり、任意の２次元データを記憶し、対角線方向においても、
Ｎ個ずつのデータをページモードでアクセス可能な請求
項３記載の半導体記憶装置。