JPS5862686A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPS5862686A JPS5862686A JP56161714A JP16171481A JPS5862686A JP S5862686 A JPS5862686 A JP S5862686A JP 56161714 A JP56161714 A JP 56161714A JP 16171481 A JP16171481 A JP 16171481A JP S5862686 A JPS5862686 A JP S5862686A
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- Japan
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- memory
- address
- screen
- accessed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル画像処理装置等に使用される画像メ
モリ装置の改良に関するものである。
モリ装置の改良に関するものである。
従来、デジタル画像処理装置等に使用される画像メモリ
装置は、大容量でかつ高速のものが要求されるため、そ
の実現方法として、（１）高速メモリを１画面分の容量
だけ持つか、あるしは、第１図に示すように、（２）必
要な速度より低速のメモＩＪＭ。
装置は、大容量でかつ高速のものが要求されるため、そ
の実現方法として、（１）高速メモリを１画面分の容量
だけ持つか、あるしは、第１図に示すように、（２）必
要な速度より低速のメモＩＪＭ。
及びＭ、を用いて１画面分を２又は４分割して構成し、
それ等を切換器ＭＡＰにより交互に切換えて使用するこ
とにより高速化するかのいずれかの方法がとられている
。
それ等を切換器ＭＡＰにより交互に切換えて使用するこ
とにより高速化するかのいずれかの方法がとられている
。
前記（１１の方法は、最も単純であるが、高速のメモリ
素子は低速メモリ素子より高価である。また大容量の素
子がないので、プリント基板サイズが大きくなり、装置
全体が高価な゛ものとなる欠点があった。これを安価に
するために、前記（２）の方法が採用されている。一般
に、２面分割又は４面分割等の２°（ｎ＝１．２．３−
Ｊ分割法が行われている。そして、通常、画像表示装置
等の１画面のメモリ番地の順序は、第２図に示すように
、２゜（ｎ：ｔ＋ ２＋ ３・口番地で横１行が区切
られている。このため、縦方向、即ち、列方向にアクセ
スを行いたい場合（画像処理関係においては頻繁にこの
ようなアクセスを行う）に、（２）の方法では、第３図
に示すように、例えば、１画面分をメモリプロ、りＭ、
〜Ｍ４の４面に等分割し、メモリプロ、り選択回路ＭＢ
Ｃで各メモリプロ、りＭ、〜Ｍ４を選択指定してそれぞ
れのアドレスをアクセスすると常に同じメモリプロ、り
をアクセスすることになる。例えば、第４図に示すよう
に、２５６飛び、即ち、アドレス０，２５６，５１２．
７６８゜とアクセスする場合、メモリプロ、りＭ、だけ
を常にアクセスすることになる。このように、前記（２
）の方法の必要条件である。各メモリプロ、りを平等に
順次アクセスすることにならないため、速度が低下する
欠点があった。
素子は低速メモリ素子より高価である。また大容量の素
子がないので、プリント基板サイズが大きくなり、装置
全体が高価な゛ものとなる欠点があった。これを安価に
するために、前記（２）の方法が採用されている。一般
に、２面分割又は４面分割等の２°（ｎ＝１．２．３−
Ｊ分割法が行われている。そして、通常、画像表示装置
等の１画面のメモリ番地の順序は、第２図に示すように
、２゜（ｎ：ｔ＋ ２＋ ３・口番地で横１行が区切
られている。このため、縦方向、即ち、列方向にアクセ
スを行いたい場合（画像処理関係においては頻繁にこの
ようなアクセスを行う）に、（２）の方法では、第３図
に示すように、例えば、１画面分をメモリプロ、りＭ、
〜Ｍ４の４面に等分割し、メモリプロ、り選択回路ＭＢ
Ｃで各メモリプロ、りＭ、〜Ｍ４を選択指定してそれぞ
れのアドレスをアクセスすると常に同じメモリプロ、り
をアクセスすることになる。例えば、第４図に示すよう
に、２５６飛び、即ち、アドレス０，２５６，５１２．
７６８゜とアクセスする場合、メモリプロ、りＭ、だけ
を常にアクセスすることになる。このように、前記（２
）の方法の必要条件である。各メモリプロ、りを平等に
順次アクセスすることにならないため、速度が低下する
欠点があった。
本発明は、前記（２）の方法の欠点を除去するためにな
されたものであり、その特徴は、複数のメモリプロ、り
を配設し、該メモリプロ、りを選択してアクセスするメ
モリプロ、り選択手段を有する画像メモリ装置であって
、１画面の横１行の番地割゛当て数を奇数とし、前記メ
モリプロ、り数を前記番地割当て数の約数でない数にし
たことにある。
されたものであり、その特徴は、複数のメモリプロ、り
を配設し、該メモリプロ、りを選択してアクセスするメ
モリプロ、り選択手段を有する画像メモリ装置であって
、１画面の横１行の番地割゛当て数を奇数とし、前記メ
モリプロ、り数を前記番地割当て数の約数でない数にし
たことにある。
本発明の原理は、第５図に示すように、１画面の横１行
の番地割当て数を奇数化することによって、画面の縦方
向、即ち、列り向のアドレスが偶数と奇数が交互になら
ぶようにする。その結果、偶数のメモリプロ、り分割法
においても、第６図に示すように、縦方向に各メモリフ
゛口、りを平等に順次アクセスすることになるので、高
速でアクセスすることが可能となる。メモリプロ、りの
数の制限は、１画面の横−行の番地割り数が２５７など
のように素数の場合は、２５７の倍数以外ならどのよう
な数でもよい。しかし横−行の番地割当て数が５１３の
ように「３」で割れるような場合には、「３」の倍数以
外の数を選ぶ。即ち、５１３の約数以外の数に分割すれ
ばよい。また、メモリプロ、りの分割数を２°に選んだ
場合は、メモリプロ、り選択のだめの特別な回路は不要
となり、単に入力されたアドレスの下位ビットを使って
デコードすればよい。したがって、ノ・−ドウエアは簡
単である。
の番地割当て数を奇数化することによって、画面の縦方
向、即ち、列り向のアドレスが偶数と奇数が交互になら
ぶようにする。その結果、偶数のメモリプロ、り分割法
においても、第６図に示すように、縦方向に各メモリフ
゛口、りを平等に順次アクセスすることになるので、高
速でアクセスすることが可能となる。メモリプロ、りの
数の制限は、１画面の横−行の番地割り数が２５７など
のように素数の場合は、２５７の倍数以外ならどのよう
な数でもよい。しかし横−行の番地割当て数が５１３の
ように「３」で割れるような場合には、「３」の倍数以
外の数を選ぶ。即ち、５１３の約数以外の数に分割すれ
ばよい。また、メモリプロ、りの分割数を２°に選んだ
場合は、メモリプロ、り選択のだめの特別な回路は不要
となり、単に入力されたアドレスの下位ビットを使って
デコードすればよい。したがって、ノ・−ドウエアは簡
単である。
第７図は、前記本発明の原理を適用した４面分割方式の
一実施例の構成を示す図である。
一実施例の構成を示す図である。
図において、ＭＩ〜Ｍ４はそれぞれ１画面分を４等分し
た容量、例えば、２ｍＫバイトのメモリを構成しており
、それぞれ独立に読み書きができるようになっている。
た容量、例えば、２ｍＫバイトのメモリを構成しており
、それぞれ独立に読み書きができるようになっている。
そして、それぞれのメモリプロ、りＭ、〜Ｍ４には、ア
ドレスレジスタＡＤＲＲが組込まれており、入力される
アドレス信号が１メモリサイクル（アクセス時量子回復
時間）の間に変化しても良いようになっている。
ドレスレジスタＡＤＲＲが組込まれており、入力される
アドレス信号が１メモリサイクル（アクセス時量子回復
時間）の間に変化しても良いようになっている。
前記メモリブロックＭｌ〜Ｍ４にそれぞれアドレスを割
当てて行き、１画面の横−行の番地割当て数が奇数であ
り、かつ、メモリブロック数で割れない数で区切る。本
実施例では、メモリプロ。
当てて行き、１画面の横−行の番地割当て数が奇数であ
り、かつ、メモリブロック数で割れない数で区切る。本
実施例では、メモリプロ。
り数は「４」で、１画面の横−行の番地割当て数は、２
５７となっている。したがって、メモ１ノフ゛口、りＭ
、は０，４．８． ・、メモリブロックＭ。
５７となっている。したがって、メモ１ノフ゛口、りＭ
、は０，４．８． ・、メモリブロックＭ。
は１．５．９．−、メモリブロックＭ、は２，６゜１０
、 、メモ１ブロイクＭ４は３，７．１１゜−・となる
。このように、画面の横−行の番地害１４当て数を奇数
化することにより、画面の縦方向８ｐちメモリプロ、り
の列方向のアドレス力；、第５図に示すように、偶数と
奇数が交互に並ぶようになる。
、 、メモ１ブロイクＭ４は３，７．１１゜−・となる
。このように、画面の横−行の番地害１４当て数を奇数
化することにより、画面の縦方向８ｐちメモリプロ、り
の列方向のアドレス力；、第５図に示すように、偶数と
奇数が交互に並ぶようになる。
前記メモリプロ、りＭ、〜Ｍ４のそれぞれの性能は、サ
イクルタイム（連続して読み書きできる最短時間）ａＸ
↓０−０秒で表わされ、メモ１ノブ口７りＭ１〜Ｍ４の
４面全体の最高サイクルタイムは、各メモリプロ、りＭ
１〜Ｍ４が平等に順次アクセスされるものとすると、ａ
Ｘ１０’／４秒となる。ＭＢＣはメモリフ゛口、りＭ１
〜Ｍ４をアドレス信号によって選択するデコーダ等から
なるメモリプロ、り選択回路であり、第８図に示すよう
に、アドレス信号の下位２ビ、トを利用してメモリプロ
、りＭ１〜Ｍ４を選択指定する。、例えば、下位２ビ、
トが１００」であればメモリプロ、りＭ、を、「０１」
であればメモリプロ、りＭ、を、「１０」であればメモ
リプロ、りＭ３を、「１１」４ であればメモリプロ、へをそれぞれ選択指定するもので
ある。ＡＤＲはアドレス信号入力端子、Ｄはデータ入出
力端子である。
イクルタイム（連続して読み書きできる最短時間）ａＸ
↓０−０秒で表わされ、メモ１ノブ口７りＭ１〜Ｍ４の
４面全体の最高サイクルタイムは、各メモリプロ、りＭ
１〜Ｍ４が平等に順次アクセスされるものとすると、ａ
Ｘ１０’／４秒となる。ＭＢＣはメモリフ゛口、りＭ１
〜Ｍ４をアドレス信号によって選択するデコーダ等から
なるメモリプロ、り選択回路であり、第８図に示すよう
に、アドレス信号の下位２ビ、トを利用してメモリプロ
、りＭ１〜Ｍ４を選択指定する。、例えば、下位２ビ、
トが１００」であればメモリプロ、りＭ、を、「０１」
であればメモリプロ、りＭ、を、「１０」であればメモ
リプロ、りＭ３を、「１１」４ であればメモリプロ、へをそれぞれ選択指定するもので
ある。ＡＤＲはアドレス信号入力端子、Ｄはデータ入出
力端子である。
次に、本実施例の動作を説明する。
第７図において、１画面の第１列をアクセスしたい場合
、２５７飛びアクセスであるから、アドレス信号入力端
子ＡＤＲにアドレス「０」の信号が入力すると、下位２
ビ、トが「００」である力諷らメモリブロックＭ、が選
択され、そのメモ１ノブロ、りＭ、の「０」番地がアク
セスされ、データの読み書きが行われる。次にアドレス
［２５７Ｊの信号が入力すると、下位ピットが「０１」
であ＾ るからメモリプロ、りＭ、が選択され、そのメモリプロ
、りＭ、のアドレス「２５７」の２進数の３ビット目以
上の数の番地がアクセスされて、画面の番地「“２５７
．４のデータの読み書きを行う。
、２５７飛びアクセスであるから、アドレス信号入力端
子ＡＤＲにアドレス「０」の信号が入力すると、下位２
ビ、トが「００」である力諷らメモリブロックＭ、が選
択され、そのメモ１ノブロ、りＭ、の「０」番地がアク
セスされ、データの読み書きが行われる。次にアドレス
［２５７Ｊの信号が入力すると、下位ピットが「０１」
であ＾ るからメモリプロ、りＭ、が選択され、そのメモリプロ
、りＭ、のアドレス「２５７」の２進数の３ビット目以
上の数の番地がアクセスされて、画面の番地「“２５７
．４のデータの読み書きを行う。
同様にアドレス「５１４」及び［７７１Ｊが入力すると
、それぞれ下位２ビ、トが「０１」及び「ｌｌ」となる
ので、メモリプロ、りＭ８及びＭ４がそれぞれ選択され
、そのメモリブロックＭｓ及びＭ、のアドレス［５１４
Ｊ及び「７７１Ｊの２進数の３ビ、ト目以上の数の番地
がアクセスされて、画面の番地「２５７」及び「７７１
Ｊ のデータの読み書きを行う。同様に″して以後の番
地もアクセスする。このように、画面の第１列目をアク
セスする場合においても、各メモリブロック′ＭＩ〜Ｍ
４を平等に順次アクセスすることにな−るので、高速で
処理することができる。また、メモリプロ７り数が４で
あるので、メモリプロ、りの選択は拳に入力されたアド
レスの下位２ビ、トを使ってデコードするだけでよい。
、それぞれ下位２ビ、トが「０１」及び「ｌｌ」となる
ので、メモリプロ、りＭ８及びＭ４がそれぞれ選択され
、そのメモリブロックＭｓ及びＭ、のアドレス［５１４
Ｊ及び「７７１Ｊの２進数の３ビ、ト目以上の数の番地
がアクセスされて、画面の番地「２５７」及び「７７１
Ｊ のデータの読み書きを行う。同様に″して以後の番
地もアクセスする。このように、画面の第１列目をアク
セスする場合においても、各メモリブロック′ＭＩ〜Ｍ
４を平等に順次アクセスすることにな−るので、高速で
処理することができる。また、メモリプロ７り数が４で
あるので、メモリプロ、りの選択は拳に入力されたアド
レスの下位２ビ、トを使ってデコードするだけでよい。
第９図は、本発明の他の実施例の３面分割方式の構成を
示す図であり、第７図と同一のものは同一記号を付けで
ある。本実施例は、第７図の実施例′のメモリブロック
を３個配設し、その選択を行う手段として除算回路を付
加したものである。この除゛算回路は除算器又は除算結
果をテーブル化した１’ＬＯＭ （Ｒｅａｄ ０ｎｌｙ
、Ｍｅｍｏｒｙ ）で構成されている。
示す図であり、第７図と同一のものは同一記号を付けで
ある。本実施例は、第７図の実施例′のメモリブロック
を３個配設し、その選択を行う手段として除算回路を付
加したものである。この除゛算回路は除算器又は除算結
果をテーブル化した１’ＬＯＭ （Ｒｅａｄ ０ｎｌｙ
、Ｍｅｍｏｒｙ ）で構成されている。
この実施例の動作は、メモリプロ、りの選択と各メモリ
のアドレスを指定する動作が、第７図の実施例と異るだ
けであるので、この動作だけをここては説明する。第１
０図に示すように、アドレス信号が除算回路ＤＣで除数
３で割算され、アドレス信号０〈２のときはその商が「
０」余りが「 ・ＯＪ、ｒｌＪ・ 「２」となシ、
３〜５のときは商がｒＮで余りがそれ皐、れｒｏｊ、Ｉ
ｌｌ、ｒ２ｊとなり、６以後についても同様に所定の商
と余りがｒＯＪ、ｒｌＪ、ｒ２Ｊとなる。そして、余シ
「０」はメモリブロックＭ、を、余り「ｌ」はメモリプ
ロ、りＭ、を、余り「２」はメモリブロックＭｓをそれ
ぞれ指定し、前記商の値で各メモリプロ、りＭ、〜Ｍ、
のアドレスを指定する。
のアドレスを指定する動作が、第７図の実施例と異るだ
けであるので、この動作だけをここては説明する。第１
０図に示すように、アドレス信号が除算回路ＤＣで除数
３で割算され、アドレス信号０〈２のときはその商が「
０」余りが「 ・ＯＪ、ｒｌＪ・ 「２」となシ、
３〜５のときは商がｒＮで余りがそれ皐、れｒｏｊ、Ｉ
ｌｌ、ｒ２ｊとなり、６以後についても同様に所定の商
と余りがｒＯＪ、ｒｌＪ、ｒ２Ｊとなる。そして、余シ
「０」はメモリブロックＭ、を、余り「ｌ」はメモリプ
ロ、りＭ、を、余り「２」はメモリブロックＭｓをそれ
ぞれ指定し、前記商の値で各メモリプロ、りＭ、〜Ｍ、
のアドレスを指定する。
以上説明したよう−に、本発明によれば、低速メモリを
複数個配設した高速大ｉ量画像メモリ装装置において、
°画面の縦（列）方向にアクセ、スしても高速でアクセ
スできるよ′うにしたので、安価なダイナミ、り型メモ
リを用いた汎用面、像メーリ装置を提供することができ
る。また、メモリブロックの数を２’ （ｎ＝”１１２
．３＋ ・−１に選ぶこと力；できるようにしたので、
アドレス変換部が省略でき、Ｉ・−ドウーアを簡略化で
きる。
複数個配設した高速大ｉ量画像メモリ装装置において、
°画面の縦（列）方向にアクセ、スしても高速でアクセ
スできるよ′うにしたので、安価なダイナミ、り型メモ
リを用いた汎用面、像メーリ装置を提供することができ
る。また、メモリブロックの数を２’ （ｎ＝”１１２
．３＋ ・−１に選ぶこと力；できるようにしたので、
アドレス変換部が省略でき、Ｉ・−ドウーアを簡略化で
きる。
第１図は、従来のメモリ分′割方式の一例を示す図、第
２図は、画像表示装置等の１画面のメモ”番地を示す図
、第３図及び第４図れ、従来の４面分割方式の例を説明
するための図、第５図及び第６図は、本発明の詳細な説
明するための図、第７図は、本発明の一実施例の４面分
割方式の構成を示す図、第８図は、本実施例のアドレス
アクセス方法を説明するだめの図、第９図は、本発明の
他の実施−の３面分割方式の構成を示す図、第１０図は
、第９図の実施例のアートレスアクセス方法を説明する
だめの図である。 一°Ｍ、〜Ｍ、・メモリプロ、り ＤＣ除算回路 ｈｉ−Ｂｃ メモリブ・７り選択゛回路Ａ Ｄ ｌ’
ｔ Ｒ−アドレスレジスタＤ゛データ入出力端子 Ａ、Ｄ Ｒアドレス信号入力端子 代理人 弁理士 秋 １）収 喜 第１図 Ｍ。 第２図 車３図 鳩、 ＃４閃 第５図 第６図 ＃−７図 第８図
２図は、画像表示装置等の１画面のメモ”番地を示す図
、第３図及び第４図れ、従来の４面分割方式の例を説明
するための図、第５図及び第６図は、本発明の詳細な説
明するための図、第７図は、本発明の一実施例の４面分
割方式の構成を示す図、第８図は、本実施例のアドレス
アクセス方法を説明するだめの図、第９図は、本発明の
他の実施−の３面分割方式の構成を示す図、第１０図は
、第９図の実施例のアートレスアクセス方法を説明する
だめの図である。 一°Ｍ、〜Ｍ、・メモリプロ、り ＤＣ除算回路 ｈｉ−Ｂｃ メモリブ・７り選択゛回路Ａ Ｄ ｌ’
ｔ Ｒ−アドレスレジスタＤ゛データ入出力端子 Ａ、Ｄ Ｒアドレス信号入力端子 代理人 弁理士 秋 １）収 喜 第１図 Ｍ。 第２図 車３図 鳩、 ＃４閃 第５図 第６図 ＃−７図 第８図
Claims (1)
- 複数のメモリプロ、りを配設し、該メモリブロックを選
択してアクセスするメモリプロ、り選択手段を有する画
像メモリ装置において、１画面の横−行の番地割当て数
を奇数とし、前記メモリプロ、り数を前記番地割当て数
の約数でない数にしたことを特徴とする画像メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161714A JPS5862686A (ja) | 1981-10-09 | 1981-10-09 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161714A JPS5862686A (ja) | 1981-10-09 | 1981-10-09 | 画像メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862686A true JPS5862686A (ja) | 1983-04-14 |
| JPH0233158B2 JPH0233158B2 (ja) | 1990-07-25 |
Family
ID=15740477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161714A Granted JPS5862686A (ja) | 1981-10-09 | 1981-10-09 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862686A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109491U (ja) * | 1984-12-22 | 1986-07-11 | ||
| JPH01116590A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示用メモリ制御装置 |
| JPH026989A (ja) * | 1987-11-09 | 1990-01-11 | Tsuneo Ikedo | フレーム・バッファ制御回路 |
-
1981
- 1981-10-09 JP JP56161714A patent/JPS5862686A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109491U (ja) * | 1984-12-22 | 1986-07-11 | ||
| JPH0337025Y2 (ja) * | 1984-12-22 | 1991-08-06 | ||
| JPH01116590A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示用メモリ制御装置 |
| JPH026989A (ja) * | 1987-11-09 | 1990-01-11 | Tsuneo Ikedo | フレーム・バッファ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233158B2 (ja) | 1990-07-25 |
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