JP2889479B2 - ヒストグラム構築回路 - Google Patents

ヒストグラム構築回路

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JP2889479B2 JP5326955A JP32695593A JP2889479B2 JP 2889479 B2 JP2889479 B2 JP 2889479B2 JP 5326955 A JP5326955 A JP 5326955A JP 32695593 A JP32695593 A JP 32695593A JP 2889479 B2 JP2889479 B2 JP 2889479B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、大容量のデータに対す
る度数分布を抽出し、ヒストグラムを構築する構築回路
に関する。例えば、個々の画素データで構成される画像
データのヒストグラムを構築するために用いられるヒス
トグラム構築回路に関する。
【0002】
【従来の技術】従来、大量の画素データを含む画像デー
タに対して、ヒストグラムを構築する回路が広く用いら
れている。このような回路は、画像データに対する画像
処理において極めて有用なものである。例えば、このヒ
ストグラムを参照することにより、画像データを二値化
する場合のしきい値の決定等が行われる。
【0003】従来のヒストグラム構築回路の構成ブロッ
ク図が図4に示されている。図4に示されているヒスト
グラム構築回路が対象とする画像データのフォーマット
が図5に示されている。図5に示されているように、こ
のヒストグラム構築回路が取り扱う画像データは、横方
向に2n 個の画素を有しており、縦方向には2m 個の画
素を有している。そして、1画素の階調度は2l であ
る。すなわち、各画素データはlビットのデータであ
る。
【0004】上述した図4には、ヒストグラム構築回路
の構成ブロック図が示されており、ここに示されている
ヒストグラム構築回路は、外部からのパイプライン処理
起動入力(PRCSEN)に従って、データ専用バスか
ら逐次入力されるデータのヒストグラムを度数テーブル
14上に構築するものである。図4に示されているよう
に、データ専用バスはlビットであり、このデータ専用
バスを介して外部から画素データが入力される。このデ
ータ専用バスは、度数格納テーブルメモリ参照アドレス
選択器13に接続されている。この度数格納テーブルメ
モリ参照アドレス選択器13は、制御信号S1に基づい
て、データ専用バスから入力される画素データか、もし
くは外部のCPUから供給されるアドレスCPUACC
SSかのいずれかを選択して、度数格納テーブルメモリ
14に供給する。上述したパイプライン処理起動入力
(PRCSEN)によって、画素データに基づいてヒス
トグラムを構築することが指示されている場合には、制
御信号S1によって、度数格納テーブルメモリ参照アド
レス選択器13は、データ専用バスを選択しており、こ
のデータ専用バスを介して入力される画素データの値が
度数格納テーブルメモリ14に供給されるのである。
【0005】度数格納テーブルメモリ14は、上述した
ようにアドレスとしてlビットの信号が供給されている
ため、2l ワードを有するメモリである。そして、1ワ
ードは、n+m+1ビットから構成されている。前述し
たように、このヒストグラム構築回路が取り扱う画素デ
ータは2n ×2m 個であるので、最悪の場合度数格納テ
ーブルメモリ14には、n+m+1ビットの度数が格納
される可能性がある。なお、この度数格納テーブルメモ
リ14は、いわゆるデュアルポートメモリであり、デー
タの入力と出力とを同時に行うことが可能である。この
度数格納テーブルメモリ14から出力されたデータ、す
なわち度数は、CPUBUSと、インクリメンタ15と
に供給されている。このインクリメンタ15は、度数格
納テーブルメモリ14から出力された度数に1を加算し
て、再びこの度数格納テーブルメモリ14へその加算後
のデータを格納させる。なお、度数格納テーブルメモリ
14におけるデータの書き込み及びデータの読み出しは
図4に示されているようにTBLWR信号とTBLRD
信号とによって制御されている。これらの信号は、後述
するコントロール回路16で生成される。
【0006】図4に示されているコントロール回路16
は、パイプライン処理開始後のリード/ライト信号の生
成や、モード設定や、ステータス等の情報を作成、保持
する。そして、このコントロール回路16は、CPUに
対するポート(レジスタ群)や、アドレスデコード、内
部制御信号(S1〜Sn)を生成する論理回路から構成
されている。すなわち、このコントロール回路16は、
度数格納テーブルメモリ参照アドレス選択器13に供給
されるCPUACCSSや、上記度数格納テーブルメモ
リ14において使用されるTBLWR信号や、TBLR
D信号などを生成するのである。
【0007】図4に示されている従来のヒストグラム構
築回路は、データ専用バスを介して順次画素データが、
度数格納テーブルメモリ14のアドレスとして供給され
る。そして、この画素データ(アドレス)によって指定
されたワードの値が、インクリメンタ15によって+1
されて、同じアドレスにおけるワードに再び格納され
る。すなわち、いわゆるリードモディファイライトが画
素データが1個入力される度に行われるのである。な
お、このリードモディファイライトのタイミングのコン
トロールは、上述したコントロール回路16で作成され
たTBLWR信号やTBLRD信号によって行われる。
そして、この度数格納テーブルメモリ14の中に所定の
ヒストグラムが構築されたならば、外部のCPUが、C
PUPUSを介してこの度数格納テーブルメモリ14の
内容を読み出すのである。
【0008】
【発明が解決しようとする課題】従来のヒストグラム構
築回路は、度数格納テーブルメモリの各ワードは、n+
m+1ビットで構成されている。これは、最悪の場合、
図5に示されている対象画素データの全てが同一の階調
度を持つ場合を考慮したものである。すなわち、画素デ
ータの全てが同一の値を有していても、1ワードに記憶
されているデータがオーバーフローを起こさないように
各ワードを構成するビット数が設定されているのであ
る。
【0009】ところが、通常、処理対象となる画像デー
タは特に自然画像の場合、特定の階調度に分布に集中す
ることは稀であり、多くの場合には各階調度の度数は最
大値に比べて十分に小さい値となるため、多くのメモリ
が無駄となる。
【0010】また、画像データの大きさは、近年、ディ
スプレイの大画面化に伴って1024×1024が一般
的となりつつあるが、この場合には度数格納テーブルメ
モリ14は1ワード当たり21ビット必要であり、ヒス
トグラムが構築された後に外部のCPUがこの度数格納
テーブルメモリ14を参照する場合には例えば16ビッ
トCPUである場合には1ワードのデータ参照において
2回のアクセスが必要となってしまう。
【0011】本発明は上記課題に鑑みなされたもので、
その目的は、度数格納テーブルメモリの各ワードを構成
するビット数を小さくすることにより、メモリを効率的
に使用することが可能なヒストグラム構築回路を得るこ
とであり、併せて外部のCPUからアクセスの容易なヒ
ストグラム構築回路を得ることである。
【0012】
【課題を解決するための手段】第一の本発明は、上記課
題を解決するために、入力されたデータの度数値を記憶
する第1記憶手段と、前記入力されたデータをアドレス
として前記第1記憶手段に供給するアドレス供給手段
と、前記アドレス供給手段で供給されたアドレスで指定
された記憶ワードに記憶されている度数値をインクリメ
ントするインクリメント手段と、を含み、逐次入力され
るデータの値ごとに度数値を前記記憶ワード内に保持さ
せることによって、入力データのヒストグラムを構築す
るヒストグラム構築回路において、前記インクリメント
手段におけるインクリメントの結果、前記度数値の桁数
が前記記憶ワードの桁数より大きくなった場合に、キャ
リー信号を出力するキャリー出力手段と、前記キャリー
信号が出力された場合、前記インクリメントの対象とな
った前記記憶ワードのアドレスである前記入力されたデ
ータを記憶する第2記憶手段と、を含むことを特徴とす
るヒストグラム構築回路である。
【0013】第二の本発明は、上記課題を解決するため
に、入力された2i 個以下の個数のデータの度値を前記
値ごとに記憶する第1記憶手段と、前記入力されたデー
タの値をアドレスとして前記第1記憶手段に供給するア
ドレス供給手段と、前記アドレス供給手段で供給された
アドレスで指定された記憶ワードに記憶されている度数
値をインクリメントするインクリメント手段と、を含
み、逐次入力されるデータの値ごとに度数値を前記記憶
ワード内に保持させることによって、入力データのヒス
トグラムを構築するヒストグラム構築回路において、前
記インクリメント手段におけるインクリメントの結果、
前記度数値のビット数が前記記憶ワードの桁数jより大
きくなった場合に、キャリー信号を出力するキャリー出
力手段と、前記キャリー信号が出力された場合、前記イ
ンクリメントの対象となった前記記憶ワードのアドレス
である前記入力されたデータの値を記憶する第2記憶手
段であって、少なくとも2i-j 個の記憶ワードを有する
第2記憶手段と、を含むことを特徴とするヒストグム構
築回路である。
【0014】なお、iとjとは、i>jという関係を有
する正の整数である。
【0015】第三の本発明は、上記課題を解決するため
に、第二の本発明のヒストグラム構築回路において、前
記第2記憶手段は、少なくとも2i-j 個のスタック深さ
を有するスタック記憶手段であることを特徴とするヒス
トグラム構築回路である。
【0016】なお、iとjとは、i>jという関係を有
する正の整数であることは、上記第二の本発明と同様で
ある。
【0017】
【作用】第一の本発明におけるキャリー出力手段は、デ
ータの度数値がインクリメントによって第1記憶手段の
記憶ワードに格納できなくなった場合、キャリー信号を
出力する。そして、このキャリー信号が出力された場合
における第1記憶手段に供給されているアドレス信号を
第2記憶手段が記憶する。従って、いわゆるオーバーフ
ローが生じたデータの値が第2記憶手段に格納されてい
る。そのため、所定のデータの値に対する度数を求める
場合には、第1記憶手段に記憶されている値を下位デー
タとし、第2記憶手段にそのデータの値が記憶されてい
る回数を上位データとすることにより、各データの値に
対応する度数を読み出すことが可能である。
【0018】第二の本発明によれば、データの個数は最
大2個であるため、第1記憶手段のワードを構成する
ビットは従来の方法によればi必要である。しかし、第
2の本発明においては、この第1記憶手段の各ワードの
ビット数は、iより小さな正の整数jである。そして、
度数値を積算していって、その度数値がオーバーフロー
を起こした場合には、そのオーバーフローを起こしたデ
ータの値が第2記憶手段に記憶される。この場合、オー
バーフローは最悪の場合2i-j 回である。従って、第二
の本発明における第2記憶手段は2i-j 個の記憶ワード
を有しているためオーバーフローを全て記憶することが
可能である。
【0019】第三の本発明においては、上記第二の本発
明のヒストグラム構築回路において第2記憶手段をスタ
ック記憶手段としたものである。従って、オーバーフロ
ーを起こしたデータの値を記憶するのにアドレスを指定
する必要はなくなる。
【0020】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
【0021】図1には、本発明の好適な実施例であるヒ
ストグラム構築回路の構成ブロック図が示されている。
本実施例においては、このヒストグラム構築回路がヒス
トグラムの構築の対象とするデータは、1024×10
24個の画素数を有する画像データである。そして、各
画素データは8ビットである。本実施例におけるヒスト
グラム構築回路においても、外部からのパイプライン処
理起動入力(PRCSEN)によって、データ専用バス
(PIXDATA)から逐次入力される。このデータ専
用バス(PIXDATA)から入力された画素データ
は、度数格納テーブルメモリ参照アドレス選択器23を
介して、度数格納テーブルメモリ22に供給される。本
実施例においては、画素データは8ビットのデータであ
るため、図1に示されているように、度数格納テーブル
メモリ22は256ワードである。すなわち、入力され
る画素データの値、0〜255がこの度数格納テーブル
メモリ22に供給されるアドレスとなる。本実施例にお
いては、この度数格納テーブルメモリの各ワードは16
ビットで構成されている。
【0022】本実施例において特徴的なことは、度数格
納テーブルメモリの各ワードが16ビットで構成されて
いることである。上述したように対象となる画像データ
は220個あるため、従来の方法をそのまま適用すれば、
度数格納テーブルメモリの各ワードは、21ビット必要
である。本実施例においては、インクリメントによって
生じたオーバーフローの情報は、後述するオーバーフロ
ー発生データ格納スタックメモリ25に記憶されるので
ある。この結果、従来の手法に比べて、度数格納テーブ
ルメモリ22の容量を削減することが可能となり、回路
のコスト及び大きさを減少させることが可能となる。
【0023】度数格納テーブルメモリ22の出力信号は
インクリメンタ24に供給されている。このインクリメ
ンタ24は、16ビットのインクリメンタであり、入力
された画素データ値アドレスのデータ内容を読み出し
て、+1してから同一のアドレスに書き戻すのである。
そして、本実施例において特徴的なことはこのインクリ
メンタが度数格納テーブルメモリ22と同様に16ビッ
ト幅であり、インクリメントの結果オーバーフローが生
じた場合には、キャリー信号を出力することである。こ
のキャリー信号は、後述するオーバーフロー発生データ
格納スタックメモリ25にオーバーフローの情報を記憶
するのに用いられる。
【0024】上述したように、本実施例におけるヒスト
グラム構築回路に用いられている度数格納テーブルメモ
リ22は、画素データの総数を表わすのに必要なビット
数より小さいビット数で構成されているワードしか有し
ていない。従って、ある所定の階調値を有する画素デー
タの個数が多い場合には、インクリメンタ24において
オーバーフローが生じる。ここでインクリメンタ24が
出力するキャリー信号は、ANDゲート26に供給され
る。図1に示されているように、このANDゲート26
の他方の入力端子にはコントロール回路27から出力さ
れるライト信号TBLWRが供給されている。このTB
LWR信号は、本来度数格納テーブルメモリ22におけ
る書き込みを制御するために生成された信号である。従
って、このANDゲート26は、インクリメンタ24が
キャリー信号を発生している場合に、度数格納テーブル
メモリ22へデータが格納されるタイミングと同一のタ
イミングで、画素データの値がオーバーフロー発生デー
タ格納スタックメモリ25に書き込まれるようにライト
信号を作り出すのである。図1に示されているように、
画素データ(PIXDATA)が、度数格納テーブルメ
モリ参照アドレス選択器23に供給されていると共に、
オーバーフロー発生データ格納スタックメモリ25にも
供給されていることに注意されたい。
【0025】本実施例において特徴的なことは、度数格
納テーブルメモリ22の各ワードを構成するビット数を
少なく構成したことである。上述したように、このヒス
トグラム構築回路が取り扱う画像データに含まれる画素
データの個数は1024×1024個あるので、度数格
納テーブルメモリの各ワードは21ビットとなるはずで
ある。すなわち、本実施例における度数格納テーブルメ
モリ22は本来のメモリと比べて4ビット足りないこと
になる。その結果、最悪の場合24 =16回オーバーフ
ローがインクリメンタ24において生じる可能性があ
る。本実施例においては、このオーバーフローが生じた
場合には、その時の画素データ(PIXDATA)の値
をオーバーフロー発生データ格納スタックメモリ25に
順番に格納した。このオーバーフロー発生データ格納ス
タックメモリ25は16ワード用意されているため、発
生し得るオーバーフローの情報を全て記憶することが可
能である。なお、本実施例におけるオーバーフロー発生
データ格納スタックメモリ25はそのデータ幅が、画素
データと同一の8ビットである。
【0026】なお、本実施例においてヒストグラムが構
築された後、外部のCPUがヒストグラムの値を読み出
そうとする場合は、度数格納テーブルメモリ22に記憶
されている内容を読み出すと共に、オーバーフロー発生
データ格納スタックメモリ25の記憶内容を全て読み出
す。そして、度数値を知りたいデータの値がオーバーフ
ロー発生データ格納スタックメモリ25の中に何回出現
しているのかを計算する。そしてその出現回数の数を上
位ビットとする。そして、度数値の知りたいデータの値
をアドレスとする度数格納テーブルメモリ22の記憶内
容を読み出し、その内容を下位データとする。そして、
上述した上位データとこの下位データとを組み合わせれ
ば、所望の度数値が得られるのである。更に、本実施例
においては、度数格納テーブルメモリ22のデータ幅は
16ビットであり、オーバーフロー発生データ格納スタ
ックメモリのデータ幅は8ビットである。従って、8ビ
ットや16ビットのCPUで効率的にアクセスすること
が可能となる。
【0027】図1に示されているコントロール回路27
の詳細な構成ブロック図が図2に示されている。図2に
示されているように、また上述したように、コントロー
ル回路27は、パイプライン処理開始後のリード/ライ
ト信号を生成したり、モードを設定したりステータス等
を生成する。また、コントロール回路27は、外部のC
PUに対するポート(レジスタ群)や、アドレスデコー
ドや、内部の制御信号(S1〜Sn)等を生成する論理
回路を含んでいる。図2において、TBLWRは、度数
格納テーブルメモリ22に格納されているデータを読み
出すときにイネーブルされる信号であり、TBLRD信
号は度数格納テーブルメモリ22からデータを読み出す
ときにイネーブルされる信号である。また、図2に示さ
れているSTKRD信号は、オーバーフロー発生データ
格納スタックメモリ25からデータを読み出す際にイネ
ーブルされる信号である。
【0028】図2に示されているように、コントロール
回路27は、CPUBUSと接続されているポートレジ
スタ28を備えている。このポートレジスタ28は、パ
イプライン処理によるヒストグラムの構築が終了した後
に、CPUが度数値を読み始める逐次処理を外部のCP
Uが開始する前にモード設定が行われるレジスタであ
り、後述するステータスレジスタ32を含むレジスタ群
である。
【0029】更に、コントロール回路27は、内部制御
信号生成論理回路と、テーブル/スタックアクセス信号
生成論理回路30とを備えている。
【0030】内部制御信号生成論理回路29は、上述し
たモード設定の内容、処理、または待機の状態によって
選択器制御信号等を制御する回路である。
【0031】テーブル/スタックアクセス信号生成論理
回路30は、上述したTBLWR信号や、TBLRD信
号、そしてSTKRD信号等を生成する回路である。そ
して、コントロール回路27は、アドレスデコーダ31
を備えている。このアドレスデコーダ31によって、外
部のCPUがアクセスするレジスタをポートレジスタ2
8から選択したり、テーブル/スタックアクセス信号生
成論理回路30を選択したりする。
【0032】図3は、図2に示されているステータスレ
ジスタ32の所定の空きビットの構成回路図である。図
3に示されている回路は、度数格納テーブルメモリ22
のデータがインクリメンタ24においてインクリメント
された結果オーバーフローが生じた場合にセットされる
フリップフロップ33を含んでいる。これは、図3に示
されているように、ORゲート34にキャリー信号(C
RY)が供給されることにより達成されている。そし
て、このフリップフロップ33の出力信号が、ORゲー
ト34のもう一方の入力端子に供給されているため、一
度フリップフロップ33がセットされるとそのセット状
態が保持される。そして、外部のCPUからこのステー
タスレジスタがリードされたり初期リセットされたり、
モード設定による初期化が行われたりした場合にはこの
フリップフロップ33はリセットされる。すなわち、C
PUからリードが行われると、図3に示されているRD
FNSH信号がイネーブルされ、フリップフロップ33
の入力端子が強制的に「L」にされるためである。ま
た、初期リセットが行われると、図3に示されているR
ST信号がイネーブルされ、上述したRDFNSH信号
と同様にフリップフロップ33がリセットされるのであ
る。そして、モード設定による初期化が行われた場合に
は、図3に示されているINIT信号がイネーブルさ
れ、上述したRDFNSH信号などと同様にしてフリッ
プフロップ33がリセットされるのである。そして、こ
のフリップフロップ33がセットされているかリセット
されているかは、CPUがステータスレジスタ32を読
み出すことにより検査することが可能である。
【0033】CPUは、モード設定等の初期設定が終了
した後に、パイプライン処理起動入力(PRCSEN)
をイネーブルすることによってヒストグラムを構築する
処理を開始させる。本実施例においては、ヒストグラム
の構築は、いわゆるパイプライン処理で行われるのであ
る。そして、1画像分の画素データを本実施例における
ヒストグラム構築回路に全て転送が完了したタイミング
において上記PRCSEN信号がディスエーブルするの
である。
【0034】そして次に、CPUは、ステータスレジス
タを読み出すことにより、図3に示されているフリップ
フロップ33の状態を検査することができる。そして、
CPUは、このフリップフロップ33の記憶状態を検査
することにより、上記ヒストグラム構築処理において画
像データに対するオーバーフローが生じたか否かを判定
することが可能である。そして、もしオーバーフローが
発生していた場合には、CPUは、続いてオーバーフロ
ー発生データ格納スタックメモリ25に対して連続した
読み出しを行う。スタックメモリに対しては連続して読
み出しを行うことにより16個のデータを連続して読み
出すことが可能となる。CPUは、この16個のデータ
を自分がアクセスしやすい所定のメモリに格納する。そ
して、構築されたヒストグラムのデータを参照する際に
は、その参照するデータの階調度においてオーバーフロ
ーが生じたか否かを上記16個のデータを参照すること
によって容易に確認することができる。勿論、この16
個のデータを参照することによって、同一の階調度のデ
ータにおいて複数回オーバーフローが生じている可能性
もある。いずれにせよ、本実施例においては参照する対
象となる階調度の上記16個のデータ中に含まれる回数
を算出し、その値を上位データとし、上述した度数格納
テーブルメモリ22から読み出された16ビットのデー
タを下位データとして両者を組み合わせることにより、
階調度の度数値を構成する。このようにして所望の階調
度の度数を知ることが可能となる。
【0035】以上述べたように、本実施例においては従
来度数格納テーブルメモリ22として21ビットのデー
タ幅が必要であったが、わずか16ビットのデータ幅で
完全なヒストグラムを構築することが可能である。更
に、インクリメンタ24も従来は20ビットのインクリ
メンタが必要であったが、本実施例によれば16ビット
のインクリメンタとすることができ、より小型化が図れ
る。
【0036】一方、本実施例においては度数格納テーブ
ルメモリのデータ幅を4ビット減少させた代わりに、8
ビット×16ワードのスタックメモリ25が新たに設け
られているが、度数格納テーブルメモリ22における回
路量の削減に比べれば、上記スタックメモリの回路量の
増加はおよそ1/10程度である。また、図3に示され
ている付加的な回路はメモリ等の回路に比べれば十分に
小規模な回路である。本実施例におけるヒストグラム構
築回路は、ヒストグラムの構築そのものに関する性能は
従来とほぼ同様であると考えられる。それは、度数格納
テーブルメモリ22のアクセス速度がほぼヒストグラム
の構築速度を決定するからであり、この度数格納テーブ
ルメモリ22のアクセス速度はデータ幅が小さくなった
からといって特に速くなるわけではないからである。し
かしながら、度数格納テーブルメモリ22のワード幅を
例えば16ビットCPUのバス幅と同一の幅に削減した
ので、ヒストグラムの構築が終わった後でCPUが結果
を参照する際のメモリアクセスが、従来は2回必要であ
ったのが1回で済むようになり、効率的なアクセスが可
能となる。なお、CPUが度数格納テーブルメモリ22
の全てのデータを参照する場合には、全部で256ワー
ドあることから256アクセス分の削減となる。一方、
ステータスレジスタやスタックメモリの参照には17回
の読み出しサイクルが必要となる。
【0037】
【発明の効果】以上述べたように、第一の本発明によれ
ば、ヒストグラムの度数データを記憶する第1記憶手段
の桁数を小さくし、オーバーフローが生じた場合にはそ
のオーバーフローの情報を記憶する第2記憶手段を設け
られている。従って、メモリを節約できると共に、CP
Uからのアクセスも容易となるヒストグラム構築回路が
得られるという効果を有する。
【0038】第二の本発明によれば、2i 個のデータの
ヒストグラムの度数値を記憶する第1記憶手段をjビッ
トとし、オーバーフローを記憶する第2記憶手段に2
i-j 個の記憶ワードを備えさせた。従って、第1記憶手
段で生じるオーバーフローを全て第2記憶手段で記憶す
ることができ、完全な形でヒストグラムを記憶・保持す
ることが可能なヒストグラム構築回路が得られるという
効果を有する。
【0039】第三の本発明によれば、第2記憶手段をス
タックで構成したので、オーバーフローの情報を記憶さ
せる際の制御が簡単になるという効果を有する。
【図面の簡単な説明】
【図1】本発明の好適な実施例であるヒストグラム構築
回路の構成ブロック図である。
【図2】本発明の好適な実施例であるヒストグラム構築
回路のコントロール回路27の構成ブロック図である。
【図3】ステータスレジスタ32の所定の1ビットの構
成説明図である。
【図4】従来のヒストグラム構築回路の構成ブロック図
である。
【図5】ヒストグラム構築回路に供給される画像データ
の構成を表わす説明図である。
【符号の説明】
22 度数格納テーブルメモリ 24 インクリメンタ 25 オーバーフロー発生データ格納スタックメモリ 26 ANDゲート 27 コントロール回路

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力されたデータの度数値を記憶する第
    1記憶手段と、 前記入力されたデータをアドレスとして前記第1記憶手
    段に供給するアドレス供給手段と、 前記アドレス供給手段で供給されたアドレスで指定され
    た記憶ワードに記憶されている度数値をインクリメント
    するインクリメント手段と、 を含み、逐次入力されるデータの値ごとに度数値を前記
    記憶ワード内に保持させることによって、入力データの
    ヒストグラムを構築するヒストグラム構築回路におい
    て、 前記インクリメント手段におけるインクリメントの結
    果、前記度数値の桁数が前記記憶ワードの桁数より大き
    くなった場合に、キャリー信号を出力するキャリー出力
    手段と、 前記キャリー信号が出力された場合、前記インクリメン
    トの対象となった前記記憶ワードのアドレスである前記
    入力されたデータを記憶する第2記憶手段と、 を含むことを特徴とするヒストグラム構築回路。
  2. 【請求項2】 入力された2i 個のデータの度数値を前
    記値ごとに記憶する第1記憶手段と、 前記入力されたデータの値をアドレスとして前記第1記
    憶手段に供給するアドレス供給手段と、 前記アドレス供給手段で供給されたアドレスで指定され
    た記憶ワードに記憶されている度数値をインクリメント
    するインクリメント手段と、 を含み、逐次入力されるデータの値ごとに度数値を前記
    記憶ワード内に保持させることによって、入力データの
    ヒストグラムを構築するヒストグラム構築回路におい
    て、 前記インクリメント手段におけるインクリメントの結
    果、前記度数値の桁数が前記記憶ワードのビット数jよ
    り大きくなった場合に、キャリー信号を出力するキャリ
    ー出力手段と、 前記キャリー信号が出力された場合、前記インクリメン
    トの対象となった前記記憶ワードのアドレスである前記
    入力されたデータの値を記憶する第2記憶手段であっ
    て、少なくとも2i-j 個の記憶ワードを有する第2記憶
    手段と、 を含むことを特徴とするヒストグラム構築回路。ここ
    で、iとjとは、i>jという関係を有する正の整数で
    ある。
  3. 【請求項3】 請求項2記載のヒストグラム構築回路に
    おいて、 前記第2記憶手段は、少なくとも2i-j 個のスタック深
    さを有するスタック記憶手段であことを特徴とするヒス
    トグラム構築回路。ここで、iとjとは、i>jという
    関係を有する正の整数である。
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