JP2889479B2 - ヒストグラム構築回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大容量のデータに対す
る度数分布を抽出し、ヒストグラムを構築する構築回路
に関する。例えば、個々の画素データで構成される画像
データのヒストグラムを構築するために用いられるヒス
トグラム構築回路に関する。

【０００２】

【従来の技術】従来、大量の画素データを含む画像デー
タに対して、ヒストグラムを構築する回路が広く用いら
れている。このような回路は、画像データに対する画像
処理において極めて有用なものである。例えば、このヒ
ストグラムを参照することにより、画像データを二値化
する場合のしきい値の決定等が行われる。

【０００３】従来のヒストグラム構築回路の構成ブロッ
ク図が図４に示されている。図４に示されているヒスト
グラム構築回路が対象とする画像データのフォーマット
が図５に示されている。図５に示されているように、こ
のヒストグラム構築回路が取り扱う画像データは、横方
向に２ⁿ 個の画素を有しており、縦方向には２^m 個の画
素を有している。そして、１画素の階調度は２^l であ
る。すなわち、各画素データはｌビットのデータであ
る。

【０００４】上述した図４には、ヒストグラム構築回路
の構成ブロック図が示されており、ここに示されている
ヒストグラム構築回路は、外部からのパイプライン処理
起動入力（ＰＲＣＳＥＮ）に従って、データ専用バスか
ら逐次入力されるデータのヒストグラムを度数テーブル
１４上に構築するものである。図４に示されているよう
に、データ専用バスはｌビットであり、このデータ専用
バスを介して外部から画素データが入力される。このデ
ータ専用バスは、度数格納テーブルメモリ参照アドレス
選択器１３に接続されている。この度数格納テーブルメ
モリ参照アドレス選択器１３は、制御信号Ｓ１に基づい
て、データ専用バスから入力される画素データか、もし
くは外部のＣＰＵから供給されるアドレスＣＰＵＡＣＣ
ＳＳかのいずれかを選択して、度数格納テーブルメモリ
１４に供給する。上述したパイプライン処理起動入力
（ＰＲＣＳＥＮ）によって、画素データに基づいてヒス
トグラムを構築することが指示されている場合には、制
御信号Ｓ１によって、度数格納テーブルメモリ参照アド
レス選択器１３は、データ専用バスを選択しており、こ
のデータ専用バスを介して入力される画素データの値が
度数格納テーブルメモリ１４に供給されるのである。

【０００５】度数格納テーブルメモリ１４は、上述した
ようにアドレスとしてｌビットの信号が供給されている
ため、２^l ワードを有するメモリである。そして、１ワ
ードは、ｎ＋ｍ＋１ビットから構成されている。前述し
たように、このヒストグラム構築回路が取り扱う画素デ
ータは２ⁿ ×２^m 個であるので、最悪の場合度数格納テ
ーブルメモリ１４には、ｎ＋ｍ＋１ビットの度数が格納
される可能性がある。なお、この度数格納テーブルメモ
リ１４は、いわゆるデュアルポートメモリであり、デー
タの入力と出力とを同時に行うことが可能である。この
度数格納テーブルメモリ１４から出力されたデータ、す
なわち度数は、ＣＰＵＢＵＳと、インクリメンタ１５と
に供給されている。このインクリメンタ１５は、度数格
納テーブルメモリ１４から出力された度数に１を加算し
て、再びこの度数格納テーブルメモリ１４へその加算後
のデータを格納させる。なお、度数格納テーブルメモリ
１４におけるデータの書き込み及びデータの読み出しは
図４に示されているようにＴＢＬＷＲ信号とＴＢＬＲＤ
信号とによって制御されている。これらの信号は、後述
するコントロール回路１６で生成される。

【０００６】図４に示されているコントロール回路１６
は、パイプライン処理開始後のリード／ライト信号の生
成や、モード設定や、ステータス等の情報を作成、保持
する。そして、このコントロール回路１６は、ＣＰＵに
対するポート（レジスタ群）や、アドレスデコード、内
部制御信号（Ｓ１〜Ｓｎ）を生成する論理回路から構成
されている。すなわち、このコントロール回路１６は、
度数格納テーブルメモリ参照アドレス選択器１３に供給
されるＣＰＵＡＣＣＳＳや、上記度数格納テーブルメモ
リ１４において使用されるＴＢＬＷＲ信号や、ＴＢＬＲ
Ｄ信号などを生成するのである。

【０００７】図４に示されている従来のヒストグラム構
築回路は、データ専用バスを介して順次画素データが、
度数格納テーブルメモリ１４のアドレスとして供給され
る。そして、この画素データ（アドレス）によって指定
されたワードの値が、インクリメンタ１５によって＋１
されて、同じアドレスにおけるワードに再び格納され
る。すなわち、いわゆるリードモディファイライトが画
素データが１個入力される度に行われるのである。な
お、このリードモディファイライトのタイミングのコン
トロールは、上述したコントロール回路１６で作成され
たＴＢＬＷＲ信号やＴＢＬＲＤ信号によって行われる。
そして、この度数格納テーブルメモリ１４の中に所定の
ヒストグラムが構築されたならば、外部のＣＰＵが、Ｃ
ＰＵＰＵＳを介してこの度数格納テーブルメモリ１４の
内容を読み出すのである。

【０００８】

【発明が解決しようとする課題】従来のヒストグラム構
築回路は、度数格納テーブルメモリの各ワードは、ｎ＋
ｍ＋１ビットで構成されている。これは、最悪の場合、
図５に示されている対象画素データの全てが同一の階調
度を持つ場合を考慮したものである。すなわち、画素デ
ータの全てが同一の値を有していても、１ワードに記憶
されているデータがオーバーフローを起こさないように
各ワードを構成するビット数が設定されているのであ
る。

【０００９】ところが、通常、処理対象となる画像デー
タは特に自然画像の場合、特定の階調度に分布に集中す
ることは稀であり、多くの場合には各階調度の度数は最
大値に比べて十分に小さい値となるため、多くのメモリ
が無駄となる。

【００１０】また、画像データの大きさは、近年、ディ
スプレイの大画面化に伴って１０２４×１０２４が一般
的となりつつあるが、この場合には度数格納テーブルメ
モリ１４は１ワード当たり２１ビット必要であり、ヒス
トグラムが構築された後に外部のＣＰＵがこの度数格納
テーブルメモリ１４を参照する場合には例えば１６ビッ
トＣＰＵである場合には１ワードのデータ参照において
２回のアクセスが必要となってしまう。

【００１１】本発明は上記課題に鑑みなされたもので、
その目的は、度数格納テーブルメモリの各ワードを構成
するビット数を小さくすることにより、メモリを効率的
に使用することが可能なヒストグラム構築回路を得るこ
とであり、併せて外部のＣＰＵからアクセスの容易なヒ
ストグラム構築回路を得ることである。

【００１２】

【課題を解決するための手段】第一の本発明は、上記課
題を解決するために、入力されたデータの度数値を記憶
する第１記憶手段と、前記入力されたデータをアドレス
として前記第１記憶手段に供給するアドレス供給手段
と、前記アドレス供給手段で供給されたアドレスで指定
された記憶ワードに記憶されている度数値をインクリメ
ントするインクリメント手段と、を含み、逐次入力され
るデータの値ごとに度数値を前記記憶ワード内に保持さ
せることによって、入力データのヒストグラムを構築す
るヒストグラム構築回路において、前記インクリメント
手段におけるインクリメントの結果、前記度数値の桁数
が前記記憶ワードの桁数より大きくなった場合に、キャ
リー信号を出力するキャリー出力手段と、前記キャリー
信号が出力された場合、前記インクリメントの対象とな
った前記記憶ワードのアドレスである前記入力されたデ
ータを記憶する第２記憶手段と、を含むことを特徴とす
るヒストグラム構築回路である。

【００１３】第二の本発明は、上記課題を解決するため
に、入力された２ⁱ 個以下の個数のデータの度値を前記
値ごとに記憶する第１記憶手段と、前記入力されたデー
タの値をアドレスとして前記第１記憶手段に供給するア
ドレス供給手段と、前記アドレス供給手段で供給された
アドレスで指定された記憶ワードに記憶されている度数
値をインクリメントするインクリメント手段と、を含
み、逐次入力されるデータの値ごとに度数値を前記記憶
ワード内に保持させることによって、入力データのヒス
トグラムを構築するヒストグラム構築回路において、前
記インクリメント手段におけるインクリメントの結果、
前記度数値のビット数が前記記憶ワードの桁数ｊより大
きくなった場合に、キャリー信号を出力するキャリー出
力手段と、前記キャリー信号が出力された場合、前記イ
ンクリメントの対象となった前記記憶ワードのアドレス
である前記入力されたデータの値を記憶する第２記憶手
段であって、少なくとも２^i-j 個の記憶ワードを有する
第２記憶手段と、を含むことを特徴とするヒストグム構
築回路である。

【００１４】なお、ｉとｊとは、ｉ＞ｊという関係を有
する正の整数である。

【００１５】第三の本発明は、上記課題を解決するため
に、第二の本発明のヒストグラム構築回路において、前
記第２記憶手段は、少なくとも２^i-j 個のスタック深さ
を有するスタック記憶手段であることを特徴とするヒス
トグラム構築回路である。

【００１６】なお、ｉとｊとは、ｉ＞ｊという関係を有
する正の整数であることは、上記第二の本発明と同様で
ある。

【００１７】

【作用】第一の本発明におけるキャリー出力手段は、デ
ータの度数値がインクリメントによって第１記憶手段の
記憶ワードに格納できなくなった場合、キャリー信号を
出力する。そして、このキャリー信号が出力された場合
における第１記憶手段に供給されているアドレス信号を
第２記憶手段が記憶する。従って、いわゆるオーバーフ
ローが生じたデータの値が第２記憶手段に格納されてい
る。そのため、所定のデータの値に対する度数を求める
場合には、第１記憶手段に記憶されている値を下位デー
タとし、第２記憶手段にそのデータの値が記憶されてい
る回数を上位データとすることにより、各データの値に
対応する度数を読み出すことが可能である。

【００１８】第二の本発明によれば、データの個数は最
大２^ｉ個であるため、第１記憶手段のワードを構成する
ビットは従来の方法によればｉ必要である。しかし、第
２の本発明においては、この第１記憶手段の各ワードの
ビット数は、ｉより小さな正の整数ｊである。そして、
度数値を積算していって、その度数値がオーバーフロー
を起こした場合には、そのオーバーフローを起こしたデ
ータの値が第２記憶手段に記憶される。この場合、オー
バーフローは最悪の場合２^i-j 回である。従って、第二
の本発明における第２記憶手段は２^i-j 個の記憶ワード
を有しているためオーバーフローを全て記憶することが
可能である。

【００１９】第三の本発明においては、上記第二の本発
明のヒストグラム構築回路において第２記憶手段をスタ
ック記憶手段としたものである。従って、オーバーフロ
ーを起こしたデータの値を記憶するのにアドレスを指定
する必要はなくなる。

【００２０】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２１】図１には、本発明の好適な実施例であるヒ
ストグラム構築回路の構成ブロック図が示されている。
本実施例においては、このヒストグラム構築回路がヒス
トグラムの構築の対象とするデータは、１０２４×１０
２４個の画素数を有する画像データである。そして、各
画素データは８ビットである。本実施例におけるヒスト
グラム構築回路においても、外部からのパイプライン処
理起動入力（ＰＲＣＳＥＮ）によって、データ専用バス
（ＰＩＸＤＡＴＡ）から逐次入力される。このデータ専
用バス（ＰＩＸＤＡＴＡ）から入力された画素データ
は、度数格納テーブルメモリ参照アドレス選択器２３を
介して、度数格納テーブルメモリ２２に供給される。本
実施例においては、画素データは８ビットのデータであ
るため、図１に示されているように、度数格納テーブル
メモリ２２は２５６ワードである。すなわち、入力され
る画素データの値、０〜２５５がこの度数格納テーブル
メモリ２２に供給されるアドレスとなる。本実施例にお
いては、この度数格納テーブルメモリの各ワードは１６
ビットで構成されている。

【００２２】本実施例において特徴的なことは、度数格
納テーブルメモリの各ワードが１６ビットで構成されて
いることである。上述したように対象となる画像データ
は２²⁰個あるため、従来の方法をそのまま適用すれば、
度数格納テーブルメモリの各ワードは、２１ビット必要
である。本実施例においては、インクリメントによって
生じたオーバーフローの情報は、後述するオーバーフロ
ー発生データ格納スタックメモリ２５に記憶されるので
ある。この結果、従来の手法に比べて、度数格納テーブ
ルメモリ２２の容量を削減することが可能となり、回路
のコスト及び大きさを減少させることが可能となる。

【００２３】度数格納テーブルメモリ２２の出力信号は
インクリメンタ２４に供給されている。このインクリメ
ンタ２４は、１６ビットのインクリメンタであり、入力
された画素データ値アドレスのデータ内容を読み出し
て、＋１してから同一のアドレスに書き戻すのである。
そして、本実施例において特徴的なことはこのインクリ
メンタが度数格納テーブルメモリ２２と同様に１６ビッ
ト幅であり、インクリメントの結果オーバーフローが生
じた場合には、キャリー信号を出力することである。こ
のキャリー信号は、後述するオーバーフロー発生データ
格納スタックメモリ２５にオーバーフローの情報を記憶
するのに用いられる。

【００２４】上述したように、本実施例におけるヒスト
グラム構築回路に用いられている度数格納テーブルメモ
リ２２は、画素データの総数を表わすのに必要なビット
数より小さいビット数で構成されているワードしか有し
ていない。従って、ある所定の階調値を有する画素デー
タの個数が多い場合には、インクリメンタ２４において
オーバーフローが生じる。ここでインクリメンタ２４が
出力するキャリー信号は、ＡＮＤゲート２６に供給され
る。図１に示されているように、このＡＮＤゲート２６
の他方の入力端子にはコントロール回路２７から出力さ
れるライト信号ＴＢＬＷＲが供給されている。このＴＢ
ＬＷＲ信号は、本来度数格納テーブルメモリ２２におけ
る書き込みを制御するために生成された信号である。従
って、このＡＮＤゲート２６は、インクリメンタ２４が
キャリー信号を発生している場合に、度数格納テーブル
メモリ２２へデータが格納されるタイミングと同一のタ
イミングで、画素データの値がオーバーフロー発生デー
タ格納スタックメモリ２５に書き込まれるようにライト
信号を作り出すのである。図１に示されているように、
画素データ（ＰＩＸＤＡＴＡ）が、度数格納テーブルメ
モリ参照アドレス選択器２３に供給されていると共に、
オーバーフロー発生データ格納スタックメモリ２５にも
供給されていることに注意されたい。

【００２５】本実施例において特徴的なことは、度数格
納テーブルメモリ２２の各ワードを構成するビット数を
少なく構成したことである。上述したように、このヒス
トグラム構築回路が取り扱う画像データに含まれる画素
データの個数は１０２４×１０２４個あるので、度数格
納テーブルメモリの各ワードは２１ビットとなるはずで
ある。すなわち、本実施例における度数格納テーブルメ
モリ２２は本来のメモリと比べて４ビット足りないこと
になる。その結果、最悪の場合２⁴ ＝１６回オーバーフ
ローがインクリメンタ２４において生じる可能性があ
る。本実施例においては、このオーバーフローが生じた
場合には、その時の画素データ（ＰＩＸＤＡＴＡ）の値
をオーバーフロー発生データ格納スタックメモリ２５に
順番に格納した。このオーバーフロー発生データ格納ス
タックメモリ２５は１６ワード用意されているため、発
生し得るオーバーフローの情報を全て記憶することが可
能である。なお、本実施例におけるオーバーフロー発生
データ格納スタックメモリ２５はそのデータ幅が、画素
データと同一の８ビットである。

【００２６】なお、本実施例においてヒストグラムが構
築された後、外部のＣＰＵがヒストグラムの値を読み出
そうとする場合は、度数格納テーブルメモリ２２に記憶
されている内容を読み出すと共に、オーバーフロー発生
データ格納スタックメモリ２５の記憶内容を全て読み出
す。そして、度数値を知りたいデータの値がオーバーフ
ロー発生データ格納スタックメモリ２５の中に何回出現
しているのかを計算する。そしてその出現回数の数を上
位ビットとする。そして、度数値の知りたいデータの値
をアドレスとする度数格納テーブルメモリ２２の記憶内
容を読み出し、その内容を下位データとする。そして、
上述した上位データとこの下位データとを組み合わせれ
ば、所望の度数値が得られるのである。更に、本実施例
においては、度数格納テーブルメモリ２２のデータ幅は
１６ビットであり、オーバーフロー発生データ格納スタ
ックメモリのデータ幅は８ビットである。従って、８ビ
ットや１６ビットのＣＰＵで効率的にアクセスすること
が可能となる。

【００２７】図１に示されているコントロール回路２７
の詳細な構成ブロック図が図２に示されている。図２に
示されているように、また上述したように、コントロー
ル回路２７は、パイプライン処理開始後のリード／ライ
ト信号を生成したり、モードを設定したりステータス等
を生成する。また、コントロール回路２７は、外部のＣ
ＰＵに対するポート（レジスタ群）や、アドレスデコー
ドや、内部の制御信号（Ｓ１〜Ｓｎ）等を生成する論理
回路を含んでいる。図２において、ＴＢＬＷＲは、度数
格納テーブルメモリ２２に格納されているデータを読み
出すときにイネーブルされる信号であり、ＴＢＬＲＤ信
号は度数格納テーブルメモリ２２からデータを読み出す
ときにイネーブルされる信号である。また、図２に示さ
れているＳＴＫＲＤ信号は、オーバーフロー発生データ
格納スタックメモリ２５からデータを読み出す際にイネ
ーブルされる信号である。

【００２８】図２に示されているように、コントロール
回路２７は、ＣＰＵＢＵＳと接続されているポートレジ
スタ２８を備えている。このポートレジスタ２８は、パ
イプライン処理によるヒストグラムの構築が終了した後
に、ＣＰＵが度数値を読み始める逐次処理を外部のＣＰ
Ｕが開始する前にモード設定が行われるレジスタであ
り、後述するステータスレジスタ３２を含むレジスタ群
である。

【００２９】更に、コントロール回路２７は、内部制御
信号生成論理回路と、テーブル／スタックアクセス信号
生成論理回路３０とを備えている。

【００３０】内部制御信号生成論理回路２９は、上述し
たモード設定の内容、処理、または待機の状態によって
選択器制御信号等を制御する回路である。

【００３１】テーブル／スタックアクセス信号生成論理
回路３０は、上述したＴＢＬＷＲ信号や、ＴＢＬＲＤ信
号、そしてＳＴＫＲＤ信号等を生成する回路である。そ
して、コントロール回路２７は、アドレスデコーダ３１
を備えている。このアドレスデコーダ３１によって、外
部のＣＰＵがアクセスするレジスタをポートレジスタ２
８から選択したり、テーブル／スタックアクセス信号生
成論理回路３０を選択したりする。

【００３２】図３は、図２に示されているステータスレ
ジスタ３２の所定の空きビットの構成回路図である。図
３に示されている回路は、度数格納テーブルメモリ２２
のデータがインクリメンタ２４においてインクリメント
された結果オーバーフローが生じた場合にセットされる
フリップフロップ３３を含んでいる。これは、図３に示
されているように、ＯＲゲート３４にキャリー信号（Ｃ
ＲＹ）が供給されることにより達成されている。そし
て、このフリップフロップ３３の出力信号が、ＯＲゲー
ト３４のもう一方の入力端子に供給されているため、一
度フリップフロップ３３がセットされるとそのセット状
態が保持される。そして、外部のＣＰＵからこのステー
タスレジスタがリードされたり初期リセットされたり、
モード設定による初期化が行われたりした場合にはこの
フリップフロップ３３はリセットされる。すなわち、Ｃ
ＰＵからリードが行われると、図３に示されているＲＤ
ＦＮＳＨ信号がイネーブルされ、フリップフロップ３３
の入力端子が強制的に「Ｌ」にされるためである。ま
た、初期リセットが行われると、図３に示されているＲ
ＳＴ信号がイネーブルされ、上述したＲＤＦＮＳＨ信号
と同様にフリップフロップ３３がリセットされるのであ
る。そして、モード設定による初期化が行われた場合に
は、図３に示されているＩＮＩＴ信号がイネーブルさ
れ、上述したＲＤＦＮＳＨ信号などと同様にしてフリッ
プフロップ３３がリセットされるのである。そして、こ
のフリップフロップ３３がセットされているかリセット
されているかは、ＣＰＵがステータスレジスタ３２を読
み出すことにより検査することが可能である。

【００３３】ＣＰＵは、モード設定等の初期設定が終了
した後に、パイプライン処理起動入力（ＰＲＣＳＥＮ）
をイネーブルすることによってヒストグラムを構築する
処理を開始させる。本実施例においては、ヒストグラム
の構築は、いわゆるパイプライン処理で行われるのであ
る。そして、１画像分の画素データを本実施例における
ヒストグラム構築回路に全て転送が完了したタイミング
において上記ＰＲＣＳＥＮ信号がディスエーブルするの
である。

【００３４】そして次に、ＣＰＵは、ステータスレジス
タを読み出すことにより、図３に示されているフリップ
フロップ３３の状態を検査することができる。そして、
ＣＰＵは、このフリップフロップ３３の記憶状態を検査
することにより、上記ヒストグラム構築処理において画
像データに対するオーバーフローが生じたか否かを判定
することが可能である。そして、もしオーバーフローが
発生していた場合には、ＣＰＵは、続いてオーバーフロ
ー発生データ格納スタックメモリ２５に対して連続した
読み出しを行う。スタックメモリに対しては連続して読
み出しを行うことにより１６個のデータを連続して読み
出すことが可能となる。ＣＰＵは、この１６個のデータ
を自分がアクセスしやすい所定のメモリに格納する。そ
して、構築されたヒストグラムのデータを参照する際に
は、その参照するデータの階調度においてオーバーフロ
ーが生じたか否かを上記１６個のデータを参照すること
によって容易に確認することができる。勿論、この１６
個のデータを参照することによって、同一の階調度のデ
ータにおいて複数回オーバーフローが生じている可能性
もある。いずれにせよ、本実施例においては参照する対
象となる階調度の上記１６個のデータ中に含まれる回数
を算出し、その値を上位データとし、上述した度数格納
テーブルメモリ２２から読み出された１６ビットのデー
タを下位データとして両者を組み合わせることにより、
階調度の度数値を構成する。このようにして所望の階調
度の度数を知ることが可能となる。

【００３５】以上述べたように、本実施例においては従
来度数格納テーブルメモリ２２として２１ビットのデー
タ幅が必要であったが、わずか１６ビットのデータ幅で
完全なヒストグラムを構築することが可能である。更
に、インクリメンタ２４も従来は２０ビットのインクリ
メンタが必要であったが、本実施例によれば１６ビット
のインクリメンタとすることができ、より小型化が図れ
る。

【００３６】一方、本実施例においては度数格納テーブ
ルメモリのデータ幅を４ビット減少させた代わりに、８
ビット×１６ワードのスタックメモリ２５が新たに設け
られているが、度数格納テーブルメモリ２２における回
路量の削減に比べれば、上記スタックメモリの回路量の
増加はおよそ１／１０程度である。また、図３に示され
ている付加的な回路はメモリ等の回路に比べれば十分に
小規模な回路である。本実施例におけるヒストグラム構
築回路は、ヒストグラムの構築そのものに関する性能は
従来とほぼ同様であると考えられる。それは、度数格納
テーブルメモリ２２のアクセス速度がほぼヒストグラム
の構築速度を決定するからであり、この度数格納テーブ
ルメモリ２２のアクセス速度はデータ幅が小さくなった
からといって特に速くなるわけではないからである。し
かしながら、度数格納テーブルメモリ２２のワード幅を
例えば１６ビットＣＰＵのバス幅と同一の幅に削減した
ので、ヒストグラムの構築が終わった後でＣＰＵが結果
を参照する際のメモリアクセスが、従来は２回必要であ
ったのが１回で済むようになり、効率的なアクセスが可
能となる。なお、ＣＰＵが度数格納テーブルメモリ２２
の全てのデータを参照する場合には、全部で２５６ワー
ドあることから２５６アクセス分の削減となる。一方、
ステータスレジスタやスタックメモリの参照には１７回
の読み出しサイクルが必要となる。

【００３７】

【発明の効果】以上述べたように、第一の本発明によれ
ば、ヒストグラムの度数データを記憶する第１記憶手段
の桁数を小さくし、オーバーフローが生じた場合にはそ
のオーバーフローの情報を記憶する第２記憶手段を設け
られている。従って、メモリを節約できると共に、ＣＰ
Ｕからのアクセスも容易となるヒストグラム構築回路が
得られるという効果を有する。

【００３８】第二の本発明によれば、２ⁱ 個のデータの
ヒストグラムの度数値を記憶する第１記憶手段をｊビッ
トとし、オーバーフローを記憶する第２記憶手段に２
^i-j 個の記憶ワードを備えさせた。従って、第１記憶手
段で生じるオーバーフローを全て第２記憶手段で記憶す
ることができ、完全な形でヒストグラムを記憶・保持す
ることが可能なヒストグラム構築回路が得られるという
効果を有する。

【００３９】第三の本発明によれば、第２記憶手段をス
タックで構成したので、オーバーフローの情報を記憶さ
せる際の制御が簡単になるという効果を有する。

【図面の簡単な説明】

【図１】本発明の好適な実施例であるヒストグラム構築
回路の構成ブロック図である。

【図２】本発明の好適な実施例であるヒストグラム構築
回路のコントロール回路２７の構成ブロック図である。

【図３】ステータスレジスタ３２の所定の１ビットの構
成説明図である。

【図４】従来のヒストグラム構築回路の構成ブロック図
である。

【図５】ヒストグラム構築回路に供給される画像データ
の構成を表わす説明図である。

【符号の説明】

２２ 度数格納テーブルメモリ ２４ インクリメンタ ２５ オーバーフロー発生データ格納スタックメモリ ２６ ＡＮＤゲート ２７ コントロール回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたデータの度数値を記憶する第
   １記憶手段と、 前記入力されたデータをアドレスとして前記第１記憶手
   段に供給するアドレス供給手段と、 前記アドレス供給手段で供給されたアドレスで指定され
   た記憶ワードに記憶されている度数値をインクリメント
   するインクリメント手段と、 を含み、逐次入力されるデータの値ごとに度数値を前記
   記憶ワード内に保持させることによって、入力データの
   ヒストグラムを構築するヒストグラム構築回路におい
   て、 前記インクリメント手段におけるインクリメントの結
   果、前記度数値の桁数が前記記憶ワードの桁数より大き
   くなった場合に、キャリー信号を出力するキャリー出力
   手段と、 前記キャリー信号が出力された場合、前記インクリメン
   トの対象となった前記記憶ワードのアドレスである前記
   入力されたデータを記憶する第２記憶手段と、 を含むことを特徴とするヒストグラム構築回路。
2. 【請求項２】 入力された２ⁱ 個のデータの度数値を前
   記値ごとに記憶する第１記憶手段と、 前記入力されたデータの値をアドレスとして前記第１記
   憶手段に供給するアドレス供給手段と、 前記アドレス供給手段で供給されたアドレスで指定され
   た記憶ワードに記憶されている度数値をインクリメント
   するインクリメント手段と、 を含み、逐次入力されるデータの値ごとに度数値を前記
   記憶ワード内に保持させることによって、入力データの
   ヒストグラムを構築するヒストグラム構築回路におい
   て、 前記インクリメント手段におけるインクリメントの結
   果、前記度数値の桁数が前記記憶ワードのビット数ｊよ
   り大きくなった場合に、キャリー信号を出力するキャリ
   ー出力手段と、 前記キャリー信号が出力された場合、前記インクリメン
   トの対象となった前記記憶ワードのアドレスである前記
   入力されたデータの値を記憶する第２記憶手段であっ
   て、少なくとも２^i-j 個の記憶ワードを有する第２記憶
   手段と、 を含むことを特徴とするヒストグラム構築回路。ここ
   で、ｉとｊとは、ｉ＞ｊという関係を有する正の整数で
   ある。
3. 【請求項３】 請求項２記載のヒストグラム構築回路に
   おいて、 前記第２記憶手段は、少なくとも２^i-j 個のスタック深
   さを有するスタック記憶手段であことを特徴とするヒス
   トグラム構築回路。ここで、ｉとｊとは、ｉ＞ｊという
   関係を有する正の整数である。