JPS6081660A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS6081660A JPS6081660A JP18918483A JP18918483A JPS6081660A JP S6081660 A JPS6081660 A JP S6081660A JP 18918483 A JP18918483 A JP 18918483A JP 18918483 A JP18918483 A JP 18918483A JP S6081660 A JPS6081660 A JP S6081660A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は記憶手段内の特定記憶領域を他の記憶領域に転
送するデータ転送方式に関するものである。
送するデータ転送方式に関するものである。
［従来技術］
従来、情報処理装置等において、例えば第１図に示す様
な記憶装置１内の記憶領域内の５ＡＤＤよりの矩形領域
２を、ＤＡＤＤよりの矩形領域３へ転送する場合には、
以下に示す転送制御を行っていた。
な記憶装置１内の記憶領域内の５ＡＤＤよりの矩形領域
２を、ＤＡＤＤよりの矩形領域３へ転送する場合には、
以下に示す転送制御を行っていた。
第２図はデータ転送機能を有する情報処理装置のブロッ
ク図であり、１は記憶装置、ｌＯはデータ転送時の記憶
装置ｌとのアドレス及び読み出し／書き込みデータの制
御を行う転送制御部、１１は転送制御部内のデータの制
御を行うデータ制御部、１２は同じく転送制御部１０内
のアドレスの制御を行うアドレス制御部である。１３は
中央処理装置、１４は入出力装置である。
ク図であり、１は記憶装置、ｌＯはデータ転送時の記憶
装置ｌとのアドレス及び読み出し／書き込みデータの制
御を行う転送制御部、１１は転送制御部内のデータの制
御を行うデータ制御部、１２は同じく転送制御部１０内
のアドレスの制御を行うアドレス制御部である。１３は
中央処理装置、１４は入出力装置である。
データ制御部１１の詳細を第３図に示す。
図中２０は矩形領域２よりの読み出しデータを格納する
Ｓレジスタ、２５はＳレジスタ２０の内容をＳＨレジス
タ２６の値に従いシフトするシフト部、２６はＳレジス
タ２０の値を転送先の矩形領域３のビット位置に合わせ
るためのシフト部２６でのシフト数を格納するＳＨレジ
スタ、２７はファンクション部３０での論理演算（論理
積、論理和、排他的論理和等）命令の格納されるファン
クションレジスタ、２８はマスクレジスタ、２９は矩形
領域３よりの読み出しデータを格納するＤレジスタ、３
０はＳレジスタ２０とＤレジスタ２９よりの値を前述の
ファンクションレジスタで示される命令に従い論理演算
するファンクション部、３１はファンクション部３０よ
りの出力データとＤレジスタ２９よりの出力データとを
マスクレジスタ２８によるマスク情報によってマスキン
グして出力し、矩形領域３への書き込みデータとするセ
レクタである。これはデータ転送をビット単位で行うた
めに、記憶装置ｌよリパイ］・単位（又はワード単位）
で読み出されたデータのうちの不必要なビットをマスク
をかけて削除し、また書き替え前のデータを有効とする
ためである。
Ｓレジスタ、２５はＳレジスタ２０の内容をＳＨレジス
タ２６の値に従いシフトするシフト部、２６はＳレジス
タ２０の値を転送先の矩形領域３のビット位置に合わせ
るためのシフト部２６でのシフト数を格納するＳＨレジ
スタ、２７はファンクション部３０での論理演算（論理
積、論理和、排他的論理和等）命令の格納されるファン
クションレジスタ、２８はマスクレジスタ、２９は矩形
領域３よりの読み出しデータを格納するＤレジスタ、３
０はＳレジスタ２０とＤレジスタ２９よりの値を前述の
ファンクションレジスタで示される命令に従い論理演算
するファンクション部、３１はファンクション部３０よ
りの出力データとＤレジスタ２９よりの出力データとを
マスクレジスタ２８によるマスク情報によってマスキン
グして出力し、矩形領域３への書き込みデータとするセ
レクタである。これはデータ転送をビット単位で行うた
めに、記憶装置ｌよリパイ］・単位（又はワード単位）
で読み出されたデータのうちの不必要なビットをマスク
をかけて削除し、また書き替え前のデータを有効とする
ためである。
次にアドレス制御部１２の詳細ブロック図を第４図に示
す。
す。
図中、４０はＳセレクタ、４１は矩形領域２の１行毎の
読み出し開始アドレスを示すＳアドレスレジスタ、４２
はＳアドレスレジスタ４１の値を基に記憶装置ｌの矩形
領域２のメモリアクセス番地を示すＳアドレスカウンタ
、４３は加算器、４４は矩形領域の横レングスＸを示す
Ｘレジスタ、４５は横しングスＸ分のデータの転送終了
を検知するＸカウンタ、４６は矩形領域の縦レングスＹ
を示すＹレジスタ、４７は縦しングスＹ分のデータ転送
終了つまり全てのデータ転送終了を検知するＹカウンタ
、４８は記憶装置１の読み出しタイミング制御を行うタ
イミング回路、４９．５４は記憶袋Ｍ１の１行分のレン
グスを示すＳＰレジスタ及びＤＰレジスタ、５０はＤセ
レクタ、５１は矩形領域３の行毎の読み出し開始アドレ
スを示すＤアドレスレジスタ、５２は矩形領域３のメモ
リアクセス番地を示すＤアドレスカウンタ、５３はＤ加
算器である。
読み出し開始アドレスを示すＳアドレスレジスタ、４２
はＳアドレスレジスタ４１の値を基に記憶装置ｌの矩形
領域２のメモリアクセス番地を示すＳアドレスカウンタ
、４３は加算器、４４は矩形領域の横レングスＸを示す
Ｘレジスタ、４５は横しングスＸ分のデータの転送終了
を検知するＸカウンタ、４６は矩形領域の縦レングスＹ
を示すＹレジスタ、４７は縦しングスＹ分のデータ転送
終了つまり全てのデータ転送終了を検知するＹカウンタ
、４８は記憶装置１の読み出しタイミング制御を行うタ
イミング回路、４９．５４は記憶袋Ｍ１の１行分のレン
グスを示すＳＰレジスタ及びＤＰレジスタ、５０はＤセ
レクタ、５１は矩形領域３の行毎の読み出し開始アドレ
スを示すＤアドレスレジスタ、５２は矩形領域３のメモ
リアクセス番地を示すＤアドレスカウンタ、５３はＤ加
算器である。
以上の構成で第１図に示すメモリ空間内の５ＡＤＤ番地
より横Ｘビット、縦Ｙピッｉ・の矩形領域２をＤＡＤＤ
番地より横Ｘビット、縦Ｙビットの矩形領域３へ移動さ
せる場合に、中央処理装Ｈ１３等より ［５ＡＤＤ］を
Ｓセレクタ４０を介してＳアドレスレジスタ４１にセッ
トすると共に、Ｘレジスタ４４にビット数Ｘを、Ｙレジ
スタ４６にビット数Ｙを、［ＤＡＤＤ］をＤセレクタ５
０を介してＤアドレスレジスタ５１へ格納し、またＳＰ
レジスタ及びＤＰレジスタに記憶装置１の１行分のレン
グスＰを格納し、データのシフトか必要な場合にはその
シフト数をＳＨレジスタに格納し、データ転送を指示す
る。
より横Ｘビット、縦Ｙピッｉ・の矩形領域２をＤＡＤＤ
番地より横Ｘビット、縦Ｙビットの矩形領域３へ移動さ
せる場合に、中央処理装Ｈ１３等より ［５ＡＤＤ］を
Ｓセレクタ４０を介してＳアドレスレジスタ４１にセッ
トすると共に、Ｘレジスタ４４にビット数Ｘを、Ｙレジ
スタ４６にビット数Ｙを、［ＤＡＤＤ］をＤセレクタ５
０を介してＤアドレスレジスタ５１へ格納し、またＳＰ
レジスタ及びＤＰレジスタに記憶装置１の１行分のレン
グスＰを格納し、データのシフトか必要な場合にはその
シフト数をＳＨレジスタに格納し、データ転送を指示す
る。
これにより転送制御部１０はＳアドレスレジスタ４１の
値をＳアドレスカウンタ４２へ、Ｘレジスタ４４の値を
Ｘカウンタ４５へ、Ｙレジスタ４６の値をＹカウンタ４
７へ、Ｄアドレスレジメタ５１の値をＤアドレスカウン
タ５２へ、それぞれセットする。
値をＳアドレスカウンタ４２へ、Ｘレジスタ４４の値を
Ｘカウンタ４５へ、Ｙレジスタ４６の値をＹカウンタ４
７へ、Ｄアドレスレジメタ５１の値をＤアドレスカウン
タ５２へ、それぞれセットする。
そしてまずＳアドレスカウンタ４２の示すアドレス番地
で示される矩形領域２内のデータ（以下５−ＤＡＴＡと
称す）を読み出し、Ｓレジスタ２０に格納する。また矩
形領域３内のＤアドレスカウンタ５２で示される番地の
内容（以下Ｄ−ＤＡＴＡを称す）をＤレジスタに格納す
る。
で示される矩形領域２内のデータ（以下５−ＤＡＴＡと
称す）を読み出し、Ｓレジスタ２０に格納する。また矩
形領域３内のＤアドレスカウンタ５２で示される番地の
内容（以下Ｄ−ＤＡＴＡを称す）をＤレジスタに格納す
る。
データ制御部１１ではＳレジスタ２０に格納された５−
ＤＡＴＡを必要に応じてＳＨレジスタ２６にて指定され
た分だけシフト部２５でパ・フトし、このシフトした値
とＤレジスタに格納されたＤ−ＤＡＴＡとをファンクシ
ョンレジスタ２７の指定によりファンクション部にて論
理演算し、マスクレジスタ２８によりこの論理演算され
たデータ（ＳＤ、−ＤＡＴＡ）とＤ−ＤＡＴＡとを選択
し、セレクタ３１より矩形領域３への書き込みデータと
して出力され、Ｄアドレスカウンタ５２で指定された番
地に書き込まれる。マスクレジスタ２８によるマスク、
及び、シフト部２５によるシフトは矩形領域３の各行の
先頭と最終のビット位置が矩形領域２よりの転送データ
のスタートビット位置のバイト又はワード境界と一致し
ない場合に、読み出したＤ−ＤＡＴＡの一部をそのまま
有効とするためである。この場合の概念図を８５図に示
す。このように５−ＤＡＴＡとＤ−ＤＡＴＡのビット位
置の差を修正する。
ＤＡＴＡを必要に応じてＳＨレジスタ２６にて指定され
た分だけシフト部２５でパ・フトし、このシフトした値
とＤレジスタに格納されたＤ−ＤＡＴＡとをファンクシ
ョンレジスタ２７の指定によりファンクション部にて論
理演算し、マスクレジスタ２８によりこの論理演算され
たデータ（ＳＤ、−ＤＡＴＡ）とＤ−ＤＡＴＡとを選択
し、セレクタ３１より矩形領域３への書き込みデータと
して出力され、Ｄアドレスカウンタ５２で指定された番
地に書き込まれる。マスクレジスタ２８によるマスク、
及び、シフト部２５によるシフトは矩形領域３の各行の
先頭と最終のビット位置が矩形領域２よりの転送データ
のスタートビット位置のバイト又はワード境界と一致し
ない場合に、読み出したＤ−ＤＡＴＡの一部をそのまま
有効とするためである。この場合の概念図を８５図に示
す。このように５−ＤＡＴＡとＤ−ＤＡＴＡのビット位
置の差を修正する。
以上でＳアドレスカウンタ４２で示される番地の内容が
Ｄアドレスカウンタ５２で示される番地へ論理演算され
、ビット位置合ゎせを行い、転送されたことになる。こ
のためタイミング回路４８によりＳアドレスカウンタ４
２がカラン）・アップされ、Ｘカウンタも所定数カウン
トダウンされる。同時にタイミング回路４８によりＤア
ドレスカウンタ５２がカウントアツプされる。そして次
にＳ７トレスカウンタ４２及びＤアドレスカウンタ５２
で示される番地の内容の転送を行う。
Ｄアドレスカウンタ５２で示される番地へ論理演算され
、ビット位置合ゎせを行い、転送されたことになる。こ
のためタイミング回路４８によりＳアドレスカウンタ４
２がカラン）・アップされ、Ｘカウンタも所定数カウン
トダウンされる。同時にタイミング回路４８によりＤア
ドレスカウンタ５２がカウントアツプされる。そして次
にＳ７トレスカウンタ４２及びＤアドレスカウンタ５２
で示される番地の内容の転送を行う。
順次データの転送が行われ横１行分の転送が終了すると
Ｘカウンタ４５がＯとなる。この［Ｘカウンタ］＝０に
よりＳアドレスレジスタ４１の値にＳＰレジスタ４９の
値をＳ加算器で加算した値をＳセレクタ４０を介してＳ
アドレスレジスタ４１に格納すると共にＹカウンタ４７
を１つカウントタウンする。この処理によりＳアドレス
レジスタ４１には次の行の矩形領域２の先頭アドレスが
セットされる。そしてこのＳアドレスレジスタ４１の値
をＳアドレスカウンタ４２にセットし、Ｘカウンタ４５
に再びＸレジスタ４４の値をセットする。また同様にＤ
アドレスレジタ５１とＤＰレジスタ５４の値をＤ加算器
５３により加算してＤセレクタ５０を介してＤアドレス
レジスタ５１へ格納し、Ｄアドレスレジスタ５１の値を
Ｄアドレスカウンタ５２ヘセットする。
Ｘカウンタ４５がＯとなる。この［Ｘカウンタ］＝０に
よりＳアドレスレジスタ４１の値にＳＰレジスタ４９の
値をＳ加算器で加算した値をＳセレクタ４０を介してＳ
アドレスレジスタ４１に格納すると共にＹカウンタ４７
を１つカウントタウンする。この処理によりＳアドレス
レジスタ４１には次の行の矩形領域２の先頭アドレスが
セットされる。そしてこのＳアドレスレジスタ４１の値
をＳアドレスカウンタ４２にセットし、Ｘカウンタ４５
に再びＸレジスタ４４の値をセットする。また同様にＤ
アドレスレジタ５１とＤＰレジスタ５４の値をＤ加算器
５３により加算してＤセレクタ５０を介してＤアドレス
レジスタ５１へ格納し、Ｄアドレスレジスタ５１の値を
Ｄアドレスカウンタ５２ヘセットする。
こうして次の行のデータ転送を開始する。
以上の処理を繰り返し、Ｙカウンタ４７の値が°“０″
となった時に矩形領域の転送が終了したことになる。
となった時に矩形領域の転送が終了したことになる。
従来は以上に述べた如くのデータ転送を行うのみであり
、矩形領域２の内容はそのまま残されていた。このため
例えば記憶装置１が表示装置等の表示メモリの場合など
では、矩形領域２に対応する表示を矩形領域３へ移す場
合などではデータ転送したのち改めて矩形領域２のデー
タを消去しなくてはならず、処理も複雑であり、また処
理時間も多くかかつてしまう。
、矩形領域２の内容はそのまま残されていた。このため
例えば記憶装置１が表示装置等の表示メモリの場合など
では、矩形領域２に対応する表示を矩形領域３へ移す場
合などではデータ転送したのち改めて矩形領域２のデー
タを消去しなくてはならず、処理も複雑であり、また処
理時間も多くかかつてしまう。
［目的コ
本発明は上述従来例の欠点に鑑みなされたもので、記憶
手段の特定の記憶領域の記憶情報を他の記憶領域に転送
すると共に、転送元の特定の記憶領域を任意のデータで
書き替え可能とし、データの転送と共にデータ転送元の
記憶領域の書き替えをも一度に可能としたデータ転送方
式を提案することを目的とする。
手段の特定の記憶領域の記憶情報を他の記憶領域に転送
すると共に、転送元の特定の記憶領域を任意のデータで
書き替え可能とし、データの転送と共にデータ転送元の
記憶領域の書き替えをも一度に可能としたデータ転送方
式を提案することを目的とする。
［実施例］
以下本発明の一実施例について図面を参照して説明する
。
。
第６図は本発明の一実施例に係る第２図に示す転送制御
部１０のデータ制御部１１の詳細を示す図であり、第３
図と同様部分には同一番号を付している。
部１０のデータ制御部１１の詳細を示す図であり、第３
図と同様部分には同一番号を付している。
本実施例では第３図に示す各レジスタに加えて２１に示
すＣレジスタを追加し、このＣレジスタ２１には任意の
データがセットされる。そしてシフト部２５とファンク
ション部３０との間にシフト部２５よりの出力データと
前述のＣレジスタ２１よりの出力データをＳＥＬ信号３
２により切り替えて出力するセレクタであるＳＥＬ ｌ
を追加し、またファンクションレジスタ２７とファンク
ション部３０に、ＳＥＬ信号３２により制御され、ファ
ンクションレジスタ２７よりのファンクション部３０の
論理演算指示命令と、論理演算禁止命令とを選択して出
力するＦセレクタ２３が追加されている。
すＣレジスタを追加し、このＣレジスタ２１には任意の
データがセットされる。そしてシフト部２５とファンク
ション部３０との間にシフト部２５よりの出力データと
前述のＣレジスタ２１よりの出力データをＳＥＬ信号３
２により切り替えて出力するセレクタであるＳＥＬ ｌ
を追加し、またファンクションレジスタ２７とファンク
ション部３０に、ＳＥＬ信号３２により制御され、ファ
ンクションレジスタ２７よりのファンクション部３０の
論理演算指示命令と、論理演算禁止命令とを選択して出
力するＦセレクタ２３が追加されている。
これは矩形領域２の［Ｓアドレスカウンタ］番地の内容
を読み出し、それをシフト論理演算後マスク処理して矩
形領域３の［Ｄアドレスカウンタ］番地にストアした後
ＳＥＬ信号をオフしてＣレジスタ２１の内容をマスク処
理のみで［Ｓアドレスカウンタ］番地ヘスドアすること
により矩形領域２にはデータ転送後Ｃレジスタ２１のデ
ータを書き込まれている様に制御するためである。
を読み出し、それをシフト論理演算後マスク処理して矩
形領域３の［Ｄアドレスカウンタ］番地にストアした後
ＳＥＬ信号をオフしてＣレジスタ２１の内容をマスク処
理のみで［Ｓアドレスカウンタ］番地ヘスドアすること
により矩形領域２にはデータ転送後Ｃレジスタ２１のデ
ータを書き込まれている様に制御するためである。
アドレス制御部１２の構成は第４図と同一構成である。
以下本実施例装置のデータ転送処理を第７図のフローチ
ャートを参照して詳説する。
ャートを参照して詳説する。
まずステップｌＯ１で各レジスタに所定の設定値をセッ
トする。これはＳセレクタ４ｏを介してＳアドレスレジ
スタ４１に’ Ｓ Ａ Ｄ Ｄ ”を、Ｄセレクタ５０
を介してＤアドレスレジスタ５１に“Ｄ Ａ Ｄ Ｄ
”を、Ｘレジスタ４４に転送する矩形領域の横レングス
゛Ｘ′”を、Ｙレジスタ４６に転送する矩形領域の縦レ
ングス“Ｙ゛を、ＳＨレジスタ２６にシフト部２５での
シフト数を、ファンクションレジスタ２７にファンクシ
ョン部３０での論理演算の指定命令を、マスクレジスタ
２８にセレクタ３１でのマスクデータを、ＳＰレジスタ
４９及びＤＰレジスタ５４に記憶装置１の記憶領域の横
レングス相当数をセットし、さらにＣレジスタ２１にデ
ータの転送後に矩形領域２に書き込むべきデータをセッ
トする。
トする。これはＳセレクタ４ｏを介してＳアドレスレジ
スタ４１に’ Ｓ Ａ Ｄ Ｄ ”を、Ｄセレクタ５０
を介してＤアドレスレジスタ５１に“Ｄ Ａ Ｄ Ｄ
”を、Ｘレジスタ４４に転送する矩形領域の横レングス
゛Ｘ′”を、Ｙレジスタ４６に転送する矩形領域の縦レ
ングス“Ｙ゛を、ＳＨレジスタ２６にシフト部２５での
シフト数を、ファンクションレジスタ２７にファンクシ
ョン部３０での論理演算の指定命令を、マスクレジスタ
２８にセレクタ３１でのマスクデータを、ＳＰレジスタ
４９及びＤＰレジスタ５４に記憶装置１の記憶領域の横
レングス相当数をセットし、さらにＣレジスタ２１にデ
ータの転送後に矩形領域２に書き込むべきデータをセッ
トする。
続いてステップ１０２でＹレジスタ４６の値をＹカウン
タ４７ヘセツトし、ステップ１０３で残りのＳアドレス
レジスタ４１の値をＳアドレスカウンタ４２へ、Ｄアド
レスレジスタ５１の値をＤアドレスカウンタ５２へ、Ｘ
レジスタ４４の値をＸカウンタ４５ヘセツトする。そし
てステップ１０４で記憶装置１の矩形領域２の（Ｓアド
レスカウンタ）番地の内容を読み出しＳレジスタ２０に
セットする。また同時にファンクション部３０ヘハｓ
Ｅ、Ｌ ｌ （２２）を介してシフト部２５よりのデー
タが出力される様にＳＥＬ信号３２をオンとする。
タ４７ヘセツトし、ステップ１０３で残りのＳアドレス
レジスタ４１の値をＳアドレスカウンタ４２へ、Ｄアド
レスレジスタ５１の値をＤアドレスカウンタ５２へ、Ｘ
レジスタ４４の値をＸカウンタ４５ヘセツトする。そし
てステップ１０４で記憶装置１の矩形領域２の（Ｓアド
レスカウンタ）番地の内容を読み出しＳレジスタ２０に
セットする。また同時にファンクション部３０ヘハｓ
Ｅ、Ｌ ｌ （２２）を介してシフト部２５よりのデー
タが出力される様にＳＥＬ信号３２をオンとする。
その後ステップ１０５でＳレジスタ２０よりのチータラ
シフト部２５にてＳＨレジスタ２６での指定数シフトす
る。このシフト済のシフト部２５よりの出力データはＳ
、ＥＬｌ（２２）に入力されるが、ＳＥＬ信号３２がオ
ンなので５ＥＬＬ （２２）よりはこのシフト部２５よ
りのデータが選択出力される。またＳＥＬ信号３２はＦ
セレクタ２３にも入力されておりファンクション部３０
へはファンクションレジスタ２７よりの論理演算指令が
入力されている。続いてステップ１０６で（Ｄアドレス
カウンタ）番地で指定される記憶装置ｌの矩形領域３の
内容をＤレジスタ２９に読み出してくる。そしてステッ
プ１０７でＳ’ＥＬＩ（２２）を介してファンクション
部３ｏに送られてくるシフト部２５よりのデータと、Ｄ
レジスタ２９の読み出しデータをファンクション部３ｏ
においてＦセレクタ２３を介して送られてくるファンク
ションレジスタ２７の指定に従い論理演算する。そして
この演算結果及びＤレジスタ２９の値カセレクタ３１に
入力される。またセレクタ３１へはマスクレジスタ２８
にセットされたマスクデータも同時に入力されており、
ステップ１０８においてセレクタ３１への入力データを
このマスクデータに従いマスキングしてマスキングした
データをデータバス１６に出力する。このマスキングデ
ータは矩形領域３へ転送されるべきデータ形態となって
おり、この値をステップ１０９でＤアドレスカウンタ５
２で示される番地に書き込む。そしてステップ１１０で
ＳＥＬ信号３２をオフとする。
シフト部２５にてＳＨレジスタ２６での指定数シフトす
る。このシフト済のシフト部２５よりの出力データはＳ
、ＥＬｌ（２２）に入力されるが、ＳＥＬ信号３２がオ
ンなので５ＥＬＬ （２２）よりはこのシフト部２５よ
りのデータが選択出力される。またＳＥＬ信号３２はＦ
セレクタ２３にも入力されておりファンクション部３０
へはファンクションレジスタ２７よりの論理演算指令が
入力されている。続いてステップ１０６で（Ｄアドレス
カウンタ）番地で指定される記憶装置ｌの矩形領域３の
内容をＤレジスタ２９に読み出してくる。そしてステッ
プ１０７でＳ’ＥＬＩ（２２）を介してファンクション
部３ｏに送られてくるシフト部２５よりのデータと、Ｄ
レジスタ２９の読み出しデータをファンクション部３ｏ
においてＦセレクタ２３を介して送られてくるファンク
ションレジスタ２７の指定に従い論理演算する。そして
この演算結果及びＤレジスタ２９の値カセレクタ３１に
入力される。またセレクタ３１へはマスクレジスタ２８
にセットされたマスクデータも同時に入力されており、
ステップ１０８においてセレクタ３１への入力データを
このマスクデータに従いマスキングしてマスキングした
データをデータバス１６に出力する。このマスキングデ
ータは矩形領域３へ転送されるべきデータ形態となって
おり、この値をステップ１０９でＤアドレスカウンタ５
２で示される番地に書き込む。そしてステップ１１０で
ＳＥＬ信号３２をオフとする。
これにより５ＥＬＬ （２２）よりはＣレジスタ２１の
値が選択出力され、Ｆセレクタ２３よりはファンクショ
ンレジスタ２７より論理演算禁止命令が選択出力される
ことになる。このためステツ７’ｌｌｌに示す如くＣレ
ジスタ２１の値が５ＥＬ１（２２）を介してファンクシ
ョン部３０に入力され、ファンクション部３０では論理
演算されずにそのまま出力され、セレクタ３１にはＣレ
ジスタの値がそのまま入力されることになる。
値が選択出力され、Ｆセレクタ２３よりはファンクショ
ンレジスタ２７より論理演算禁止命令が選択出力される
ことになる。このためステツ７’ｌｌｌに示す如くＣレ
ジスタ２１の値が５ＥＬ１（２２）を介してファンクシ
ョン部３０に入力され、ファンクション部３０では論理
演算されずにそのまま出力され、セレクタ３１にはＣレ
ジスタの値がそのまま入力されることになる。
そしてステップ１１２においてステップ１０８と同様で
スフレジスタ２８のマスクデータに従いマスキングして
データバス１６に出力する。このデータをステップ１１
３でＳアドレスカウンタ４２で示される番地に書き込む
。そしてステップ１１４でＸカウンタ４５の値を転送終
了ヒツト数ｎ分だけカウントダウンする。
スフレジスタ２８のマスクデータに従いマスキングして
データバス１６に出力する。このデータをステップ１１
３でＳアドレスカウンタ４２で示される番地に書き込む
。そしてステップ１１４でＸカウンタ４５の値を転送終
了ヒツト数ｎ分だけカウントダウンする。
以上の処理が終了すると矩形領域３へのｎビット分のデ
ータ転送が終ｒし、かつ矩形領域２へはＣレジスタの値
が書き込まれたことになりステップ１１５で１行分のデ
ータ転送が終了し、Ｘカウンタ４５が０”°になったか
否か調べる。Ｘカウンタ４５か“°０′′であれば後述
するステップ１１８に進み、“０“でなければステップ
１１６でＳアドレスカウンタ４２を１つカウントアツプ
し、続いてステップ１１７でＤアドレスカウンタ５２を
１つカウントアツプしてステップ１０４に戻る。
ータ転送が終ｒし、かつ矩形領域２へはＣレジスタの値
が書き込まれたことになりステップ１１５で１行分のデ
ータ転送が終了し、Ｘカウンタ４５が０”°になったか
否か調べる。Ｘカウンタ４５か“°０′′であれば後述
するステップ１１８に進み、“０“でなければステップ
１１６でＳアドレスカウンタ４２を１つカウントアツプ
し、続いてステップ１１７でＤアドレスカウンタ５２を
１つカウントアツプしてステップ１０４に戻る。
ステップ１１５でＸカウンタ４５の値が°“ｏ″と判定
され、横レングス（Ｘ）分のデータの転送が終了すると
ステップ１１８に進み、Ｙカウンタ４７を１つカウント
タウンさせる。そしてステップ１１９でＹカウンタ４７
が“０゛か否か調べる。Ｙカウンタ４７が０”の場合に
は全てのデータ転送が終了したことになりデータ転送処
理をＰ：ｒする。
され、横レングス（Ｘ）分のデータの転送が終了すると
ステップ１１８に進み、Ｙカウンタ４７を１つカウント
タウンさせる。そしてステップ１１９でＹカウンタ４７
が“０゛か否か調べる。Ｙカウンタ４７が０”の場合に
は全てのデータ転送が終了したことになりデータ転送処
理をＰ：ｒする。
データ転送の終了していない場合にはＹカウンタ４７は
正の値であり、ステップ１２０に進み、Ｄアドレスレジ
スタ５１とＤＰレジスタ５４の値をＤ加算器５３で加算
し、再びＤアドレスレジスタ５１にセットする。これに
よりＤアドレスレジスタ５１には矩形領域３の次の行の
先頭アドレスがセットされる。次にステップ１２１に進
み、ステップ１２０と同様にＳＰレジスタ４９とＳアド
レスレジスタ４１の値をＳ加算器４３で加算しＳアドレ
スレジスタ４１に矩形領域２の先頭アドレスをセットす
る。そしてステップ１０３に戻りデータ転送を続ける。
正の値であり、ステップ１２０に進み、Ｄアドレスレジ
スタ５１とＤＰレジスタ５４の値をＤ加算器５３で加算
し、再びＤアドレスレジスタ５１にセットする。これに
よりＤアドレスレジスタ５１には矩形領域３の次の行の
先頭アドレスがセットされる。次にステップ１２１に進
み、ステップ１２０と同様にＳＰレジスタ４９とＳアド
レスレジスタ４１の値をＳ加算器４３で加算しＳアドレ
スレジスタ４１に矩形領域２の先頭アドレスをセットす
る。そしてステップ１０３に戻りデータ転送を続ける。
以上説明した様に本実施例ではＣレジスタ２１に任意の
データをセットすることにより転送元の記憶領域にこの
Ｃレジスタ２１のデータを格納すると同時にデータ転送
も行なえるため、例えｌｆ表示装置の表示メモリに使用
する場合にはＣレジスタ２１に“ブランクバコードを、
数字データ格納メモリに使用する場合には“０バコード
をセ゛ノドするのみで、データ転送及び転送元のメモＩ
Ｊ領域のクリアが行なえる。
データをセットすることにより転送元の記憶領域にこの
Ｃレジスタ２１のデータを格納すると同時にデータ転送
も行なえるため、例えｌｆ表示装置の表示メモリに使用
する場合にはＣレジスタ２１に“ブランクバコードを、
数字データ格納メモリに使用する場合には“０バコード
をセ゛ノドするのみで、データ転送及び転送元のメモＩ
Ｊ領域のクリアが行なえる。
またＣレジスタ２１を複数のデータを格納可能なバッフ
ァ構造とすることにより矩形領域２の領域全般にわたる
特定パターンを指定、格納することができる。
ァ構造とすることにより矩形領域２の領域全般にわたる
特定パターンを指定、格納することができる。
［効果］
以上説明した様に本発明によれば、記憶手段の特定領域
の記憶情報を他の記憶領域に転送すると共に転送元の特
定領域を任意の情報で書き替えるデータ転送方式が提供
でき、従来の様に２つに分かれて個別に実行されていた
処理が１つの動作でしかも１つのアドレスを共用しなが
ら実行することか可能となり処理時間の短縮と共に、制
御の簡素化が図れる。
の記憶情報を他の記憶領域に転送すると共に転送元の特
定領域を任意の情報で書き替えるデータ転送方式が提供
でき、従来の様に２つに分かれて個別に実行されていた
処理が１つの動作でしかも１つのアドレスを共用しなが
ら実行することか可能となり処理時間の短縮と共に、制
御の簡素化が図れる。
第１図は記憶装置のデータの転送領域を模式的に表した
図、 第２図はデータ転送可能な情報処理装置のブロック図、 第３図は従来のデータ転送制御におけるデータ制御部の
ブロック図、 第４図はデータ転送制御部におけるアドレス制御部のブ
ロック図、 第５図はデータ転送のビット位置の差の修正例を示す図
、 第６図は本発明の一実施例装置のデータ転送制御におけ
るデータ制御部のブロック図、第７図は本実施例装置の
データ転送制御フローチャー１・である。 図中、１・・・記憶装置、ｌＯ・・・転送制御部、１１
・・・データ制御部、１２・・・アドレス制御部、１３
・・・中央処理装置、１４・・・入出力装置、２０・・
・Ｓレジスタ、２１・・・Ｃレジスタ、２２・・・ＳＥ
Ｌ ｌ、２３・・・Ｆセレクタ、２５・・・シフト部、
２６・・・ＳＨレジスク、２７・・・ファンクションレ
ジスタ、２８・・・マスクレジスタ、２９・・・Ｄレジ
スタ、３０・・・ファンクション部、３１・・・セレク
タ、４０・・・Ｓセレクタ、４１・・・Ｓアドレスレジ
スタ、４２・・・Ｓアドレスカウンタ、４３・・・Ｓ加
算器、４４・・・Ｘレジス夕、４５・・・Ｘカウンタ、
４６・・・Ｙレジスタ、４７・・・Ｙカウンタ、４８・
・・タイミング回路、４９・・・ＳＰレジスタ、５０・
・・Ｄセレクタ、５１・・・Ｄアドレスレジスタ、５２
・・・Ｄアドレスカウンタ、５３・・・Ｄ加算器、５４
・・・ＤＰレジスタ、６０・・・ＳＥＬ、６２・・・保
持レジスタである。
図、 第２図はデータ転送可能な情報処理装置のブロック図、 第３図は従来のデータ転送制御におけるデータ制御部の
ブロック図、 第４図はデータ転送制御部におけるアドレス制御部のブ
ロック図、 第５図はデータ転送のビット位置の差の修正例を示す図
、 第６図は本発明の一実施例装置のデータ転送制御におけ
るデータ制御部のブロック図、第７図は本実施例装置の
データ転送制御フローチャー１・である。 図中、１・・・記憶装置、ｌＯ・・・転送制御部、１１
・・・データ制御部、１２・・・アドレス制御部、１３
・・・中央処理装置、１４・・・入出力装置、２０・・
・Ｓレジスタ、２１・・・Ｃレジスタ、２２・・・ＳＥ
Ｌ ｌ、２３・・・Ｆセレクタ、２５・・・シフト部、
２６・・・ＳＨレジスク、２７・・・ファンクションレ
ジスタ、２８・・・マスクレジスタ、２９・・・Ｄレジ
スタ、３０・・・ファンクション部、３１・・・セレク
タ、４０・・・Ｓセレクタ、４１・・・Ｓアドレスレジ
スタ、４２・・・Ｓアドレスカウンタ、４３・・・Ｓ加
算器、４４・・・Ｘレジス夕、４５・・・Ｘカウンタ、
４６・・・Ｙレジスタ、４７・・・Ｙカウンタ、４８・
・・タイミング回路、４９・・・ＳＰレジスタ、５０・
・・Ｄセレクタ、５１・・・Ｄアドレスレジスタ、５２
・・・Ｄアドレスカウンタ、５３・・・Ｄ加算器、５４
・・・ＤＰレジスタ、６０・・・ＳＥＬ、６２・・・保
持レジスタである。
Claims (1)
- 情報を記憶する第１の記憶手段と、任意の情報を記憶す
る第２の記憶手段と、前記第１の記憶手段の特定記憶領
域の記憶情報を他の記憶領域に転送すると共に該特定記
憶領域を前記第２の記憶手段にて記憶した任意の情報で
書き替えるデータ転送手段とを備えたことを特徴とする
データ転送方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18918483A JPS6081660A (ja) | 1983-10-12 | 1983-10-12 | デ−タ転送方式 |
| DE3437528A DE3437528C2 (de) | 1983-10-12 | 1984-10-12 | Datenversetzungssystem |
| US08/076,929 US6101572A (en) | 1983-10-12 | 1993-06-16 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18918483A JPS6081660A (ja) | 1983-10-12 | 1983-10-12 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081660A true JPS6081660A (ja) | 1985-05-09 |
| JPH0474746B2 JPH0474746B2 (ja) | 1992-11-27 |
Family
ID=16236907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18918483A Granted JPS6081660A (ja) | 1983-10-12 | 1983-10-12 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242274A (ja) * | 1985-08-19 | 1987-02-24 | Fanuc Ltd | 画像処理装置 |
| US8454329B2 (en) | 2006-07-11 | 2013-06-04 | Sanden Corporation | Sealed terminal device for motor-driven compressor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954091A (ja) * | 1982-09-20 | 1984-03-28 | Toshiba Corp | 電子計算機 |
-
1983
- 1983-10-12 JP JP18918483A patent/JPS6081660A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954091A (ja) * | 1982-09-20 | 1984-03-28 | Toshiba Corp | 電子計算機 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242274A (ja) * | 1985-08-19 | 1987-02-24 | Fanuc Ltd | 画像処理装置 |
| US8454329B2 (en) | 2006-07-11 | 2013-06-04 | Sanden Corporation | Sealed terminal device for motor-driven compressor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474746B2 (ja) | 1992-11-27 |
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