JP2799258B2 - シリアルアクセスメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリアルアクセスメ
モリに関し、特にその集積度を向上し、大容量のシリア
ルアクセスメモリを得るための技術に関するものであ
る。

【０００２】

【従来の技術】図４は従来のシリアルアクセスメモリの
構成を示すブロック図である。図において、１９は３つ
のトランジスタを有する複数のメモリセルで構成された
メモリブロック、８はデータ入力端子、９はデータ出力
端子、１０，１２，１３，１５はレジスタである。レジ
スタ１０をループ状に接続してリングポインタを構成し
ている。このリングポインタがライトビットアドレスポ
インタ２である。１１は接続されたレジスタ１０により
制御されてデータ入力端子８より入力した８ビットのデ
ータをビット線２０に供給するか否かを切り換えるスイ
ッチである。レジスタ１２はメモリブロック１９の第１
のワード線２２を介してメモリセルを制御している。こ
のレジスタ１２をループ状に接続してリングポインタを
構成している。このリングポインタがライトワードアド
レスポインタ４である。また、レジスタ１３をループ状
に接続してリングポインタを構成している。このリング
ポインタがリードビットアドレスポインタ５である。１
４はメモリブロック１９の第２のビット線２１に接続
し、レジスタ１３により制御されてデータを読み出すた
めのセンスアンプである。レジスタ１５はメモリブロッ
ク１９の第２のワード線２３を介してメモリセルを制御
している。レジスタ１５をループ状に接続してリングポ
インタを構成している。このリングポインタがリードワ
ードアドレスポインタ７である。

【０００３】次に、図４に示したシリアルアクセスメモ
リの動作について説明する。まず、データの書き込み動
作について説明する。レジスタ１０をループ状に接続し
たライトビットアドレスポインタ２により、複数のスイ
ッチ１１のうちの一つが選択されてオンする。そして、
そのオンしたスイッチ１１に接続した第１のビット線２
０に入力端子８より入力した８ビットの入力データが供
給される。また、レジスタ１２をループ状に接続したラ
イトワードアドレスポインタ４により、複数のレジスタ
１２のうちの一つのレジスタ１２により第１のワード線
２２のうちの一つが選択される。そして、メモリブロッ
ク１９中の選択された第１のワード線２２とビット線２
０の交点のメモリセルに入力データが書き込まれる。次
に、レジスタ１２は移動せずそのままでレジスタ１０の
スイッチ１１を制御するためのデータが次のレジスタ１
０へ一つ移動して次のスイッチ１１により次のビット線
２０が選択され、このビット線２０のメモリセルに入力
データが書き込まれる。この動作を繰り返して、ライト
ビットアドレスポインタ２のループを一巡するとループ
の最後のレジスタ１０の信号によりレジスタ１２のビッ
ト線２２を選択するためのデータが次のレジスタ１２へ
と順々に移動して次の第１のワード線２３が選択され、
その第１のワード線２３とビット線２０の交点のメモリ
セルにデータが書き込まれる。さらに、上記の動作を繰
り返して第１のワード線２２を順々に移動し、ライトワ
ードアドレスポインタ４のループを一巡すと書き込み処
理は終了する。

【０００４】次に、メモリセルに記憶されたデータの読
み出し動作は、レジスタ１３をループ状に接続したリー
ドビットアドレスポインタ５により複数のセンスアンプ
１４のうちの一つが選択されることにより行われる。ま
た、レジスタ１５をループ状に接続したリードワードア
ドレスポインタ７により、複数のレジスタ１５のうちの
一つのレジスタ１５により第２のワード線２３のうちの
一つが選択される。そして、その選択された第２のワー
ド線２３と選択されたセンスアンプ１４に接続した第２
のビット線２１との交点のメモリセルのデータが読みだ
される。次に、レジスタ１５は移動せずそのままでレジ
スタ１３のセンスアンプ１４を制御するためのデータが
次のレジスタ１３へ一つ移動して次のビット線２１に接
続したセンスアンプ１４が選択され、このビット線２１
のメモリセルのデータが読みだされる。この動作を繰り
返して、リードビットアドレスポインタ５のループを一
巡するとループの最後のレジスタ１３の信号によりレジ
スタ１５のデータが次のレジスタ１５へ一つ移動して次
の第２のワード線が選択され、その第２のワード線２３
とビット線２１の交点のメモリセルのデータが読みださ
れる。そして、上記の動作を繰り返して順々に次の第２
のワード線２３を選択する。さらに、上記の動作を繰り
返すことによりリードワードアドレスポインタ７のルー
プを一巡すると読み出し処理は終了する。

【０００５】次に、メモリブロック１９を構成している
メモリセルについて図５を用いて説明する。図５におい
て、２４はライトワードアドレスポインタ１２に接続し
たワード線２２に一方入力端を接続したＡＮＤゲート、
４０はＡＮＤゲート２４の他方入力端にレジスタ１０の
制御信号を伝える信号線、２５はビット線２０に一方電
極を接続し、ＡＮＤゲート２４の出力端を制御電極に接
続したＭＯＳトランジスタ、２６は一方電極を接地し、
制御電極をＭＯＳトランジスタ２５の他方電極に接続し
たＭＯＳトランジスタ、２７はＭＯＳトランジスタ２６
の他方電極に一方電極を接続し、制御電極をワード線２
３に接続し、他方電極をビット線２１に接続したＭＯＳ
トランジスタ、２８は一方端をＭＯＳトランジスタ２５
の他方電極に接続したデータを記憶するためのキャパシ
タである。なお、２９は素子等の接地を示している。こ
のように一つのメモリセルに対して一つのＡＮＤゲート
２４が設けられている。

【０００６】

【発明が解決しようとする課題】従来のシリアルアクセ
スメモリは以上のように構成されているので書き込み動
作を行うビット線２０及びワード線２２と読み出し動作
を行うビット線２１及びワード線２３を区別して使用す
る必要があり、一つのシリアルアクセスメモリに対して
同時に書き込みと読出を行うためには、３つのトランジ
スタを用いて一つのメモリセルに対して２本ずつのビッ
ト線２０，２１とワード線２２，２３を準備することが
必要で、シリアルアクセスメモリの集積度の向上の妨げ
となり、シリアルアクセスメモリの大容量化が難しい状
況にあった。

【０００７】この発明は上記のような問題点を解消する
ためになされたものであり、シリアルアクセスメモリの
集積度を向上することにより大容量のシリアルアクセス
メモリを得ることを目的としている。

【０００８】

【課題を解決するための手段】この第１の発明に係るシ
リアルアクセスメモリは、一つのトランジスタと一つの
キャパシタとより成る複数のメモリセルで構成され、該
メモリセルに各々接続したビット線とワード線とを複数
有する複数のメモリブロックと、ループ状に接続した複
数の第１のレジスタより成り前記メモリブロックと一対
一対応したライトビットアドレスポインタを複数個ルー
プ状に接続したライトビットアドレスポインタ群と、ル
ープ状に接続した複数の第２のレジスタより成り前記メ
モリブロックと一対一対応したリードビットアドレスポ
インタを複数個ループ状に接続したリードビットアドレ
スポインタ群と、対応する前記メモリブロックの前記ワ
ード線を介して前記メモリセルを制御する複数の第３の
レジスタを有する、前記メモリブロックと同数のライト
ワードアドレスポインタと、対応する前記メモリブロッ
クの前記ワード線を介して前記メモリセルを制御する複
数の第４のレジスタを有する、前記メモリブロックと同
数のリードワードアドレスポインタと、対応する前記ラ
イトビットアドレスポインタにより制御され、該ライト
ビットアドレスポインタにより選択された前記ビット線
に入力データを供給する複数のセレクタと、対応する前
記リードビットアドレスポインタにより制御され、該リ
ードビットアドレスポインタにより選択された前記ビッ
ト線より出力されたデータを検出する複数のセンスアン
プとを備え、前記ライトワードアドレスポインタ及び前
記ライトビットアドレスポインタが書き込みを行ってい
るアドレスと、前記リードワードアドレスポインタ及び
前記リードビットアドレスポインタが読み出しを行って
いるアドレスは、少なくとも前記メモリブロックの一つ
分のアドレス数離れていることを特徴とする。

【０００９】第２の発明に係るシリアルアクセスメモリ
は、複数の前記メモリブロックのうちの第１のメモリブ
ロックにおいて、該第１のメモリブロックに対応した前
記ライトビットアドレスポインタが前記第１のレジスタ
で構成したループを一巡する毎に該第１のメモリブロッ
クに対応した前記ライトワードアドレスポインタにより
前記ワード線を順次選択してデータの書き込みが行わ
れ、さらに該ライトワードアドレスポインタが前記第３
のレジスタで構成したループを一巡したときに該第１の
メモリブロックへのデータ書き込み処理を終了して該第
１のメモリブロック以外のメモリブロック及びそれに対
応した前記ライトビットアドレスポインタと前記ライト
ワードアドレスポインタとによる処理へ移行し、前記第
１のメモリブロックへの書き込み処理と同時に、複数の
前記メモリブロックのうちの第２のメモリブロックにお
いて、該第２のメモリブロックに対応した前記リードビ
ットアドレスポインタが前記第２のレジスタで構成した
ループを一巡する毎に該第２のメモリブロックに対応し
た前記リードワードアドレスポインタにより前記ワード
線を順次選択してデータの読み出しが行われ、さらに該
リードワードアドレスポインタが前記第４のレジスタで
構成したループを一巡したときに該第２のメモリブロッ
クの読み出し処理を終了して該第２のメモリブロック以
外のメモリブロックに対応した前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
る処理へ移行するか、もしくは、複数の前記メモリブロ
ックのうちの第１のメモリブロックにおいて、該第１の
メモリブロックに対応した前記ライトワードアドレスポ
インタが前記第３のレジスタで構成したループを一巡す
る毎に該第１のメモリブロックに対応した前記ライトビ
ットアドレスポインタにより前記ビット線を順次選択し
てデータの書き込みが行われ、さらに該ライトビットア
ドレスポインタが前記第１のレジスタで構成したループ
を一巡したときに該第１のメモリブロックの処理を終了
して複数の前記メモリブロックのうちの該第１のメモリ
ブロック以外のメモリブロックとそれに対応した前記ラ
イトビットアドレスポインタと前記ライトワードアドレ
スポインタとによる処理へ移行し、前記第１のメモリブ
ロックへの書き込み処理と同時に、複数の前記メモリブ
ロックうちの第２のメモリブロックにおいて、該第２の
メモリブロックに対応した前記リードワードアドレスポ
インタが前記第４のレジスタで構成したループを一巡す
る毎に該第２のメモリブロックに対応したリードビット
アドレスポインタにより前記ビット線を順次選択してデ
ータの読み出しが行われ、さらに該リードビットアドレ
スポインタが前記第２のレジスタで構成したループを一
巡したときに該第２のメモリブロックの処理を終了して
複数の前記メモリブロックのうちの第２のメモリブロッ
ク以外のメモリブロックとそれに対応した前記リードビ
ットアドレスポインタと前記リードワードアドレスポイ
ンタとによる処理へ移行することを特徴とする。

【００１０】第３の発明に係るシリアルアクセスメモリ
は、複数の前記メモリブロックのうちの第１のメモリブ
ロックにおいて、該第１のメモリブロックに対応した前
記ライトビットアドレスポインタが前記第１のレジスタ
で構成したループを一巡する毎に該第１のメモリブロッ
クに対応した前記ライトワードアドレスポインタにより
前記ワード線を順次選択してデータの書き込みを行い、
さらに該ライトワードアドレスポインタが前記３のレジ
スタで構成したループを一巡したときに該第１のメモリ
ブロックへのデータ書き込み処理を終了して複数の前記
メモリブロックのうちの第１のメモリブロック以外のメ
モリブロックとそれに対応した前記ライトビットアドレ
スポインタと前記ライトワードアドレスポインタとによ
る処理へ移行し、前記第１のメモリブロックへの書き込
み処理と同時に、複数の前記メモリブロックのうちの第
２のメモリブロックにおいて、該第２のメモリブロック
に対応した前記リードワードアドレスポインタが前記第
４のレジスタで構成したループを一巡する毎に該リード
ビットアドレスポインタにより前記ビット線を順次選択
し、さらに該リードビットアドレスポインタが前記２の
レジスタで構成したループを一巡したときに該第２のメ
モリブロックの処理を終了して複数の前記メモリブロッ
クのうちの該第２のメモリブロック以外のメモリブロッ
クとそれに対応した前記リードビットアドレスポインタ
と前記リードワードアドレスポインタとによる処理へ移
行するか、もしくは、複数の前記メモリブロックのうち
の第１のメモリブロックにおいて、該第１のメモリブロ
ックに対応した前記ライトワードアドレスポインタが前
記第３のレジスタで構成したループを一巡する毎に該第
１のメモリブロックに対応した前記ライトビットアドレ
スポインタにより前記ビット線を順次選択し、さらに該
ライトビットアドレスポインタが前記１のレジスタで構
成したループを一巡したときに該第１のメモリブロック
の処理を終了して複数の前記メモリブロックのうちの第
１のメモリブロック以外のメモリブロックとそれに対応
した前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタとによる処理へ移行し、前記第１
のメモリブロックへの書き込み処理と同時に、複数の前
記メモリブロックのうちの第２のメモリブロックにおい
て、該第２のメモリブロックに対応した前記リードビッ
トアドレスポインタが前記第２のレジスタで構成したル
ープを一巡する毎に該第２のメモリブロックに対応した
前記リードワードアドレスポインタにより前記ワード線
を順次選択してデータの読み出しを行い、さらに該リー
ドワードアドレスポインタが前記第４のレジスタで構成
したループを一巡したときに該第２のメモリブロックの
読み出し処理を終了して複数の前記メモリブロックのう
ちの該第２のメモリブロック以外のメモリブロックとそ
れに対応した前記リードビットアドレスポインタと前記
リードワードアドレスポインタとによる処理へ移行する
ことを特徴とする。

【００１１】第４の発明に係るシリアルアクセスメモリ
は、一つのトランジスタと一つのキャパシタとより成る
複数のメモリセルで構成され、該メモリセルに各々信号
を伝えるビット線と第１及び第２のワード線とを複数有
する複数のメモリブロックと、ループ状に接続した複数
の第１のレジスタより成るライトビットアドレスポイン
タと、ループ状に接続した複数の第２のレジスタより成
るリードビットアドレスポインタと、前記メモリブロッ
クの前記第１のワード線を介して前記メモリセルを制御
する複数の第３のレジスタを有するライトワードアドレ
スポインタと、前記メモリブロックの前記第２のワード
線を介して前記メモリセルを制御する複数の第４のレジ
スタを有するリードワードアドレスポインタと、前記ラ
イトビットアドレスポインタにより制御され、該ライト
ビットアドレスポインタにより選択された前記メモリブ
ロックの前記ビット線に入力データを供給する複数のス
イッチと、前記リードビットアドレスポインタにより制
御され、該リードビットアドレスポインタにより選択さ
れた前記メモリブロックの前記ビット線より出力された
データを検出する複数のセンスアンプと、複数の前記ト
ランジスタの制御電極に共通に接続するとともに、前記
第１及び第２のワード線と前記ライトビットアドレスポ
インタと前記リードビットアドレスポインタとに接続
し、前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタと前記リードビットアドレスポイ
ンタと前記リードワードアドレスポインタとにより制御
され、前記ライトビットアドレスポインタと前記ライト
ワードアドレスポインタにより選択された前記ビット線
と前記第１のワード線の交点と、前記リードビットアド
レスポインタと前記リードワードアドレスポインタによ
り選択された前記ビット線と前記第２のワード線の交点
の前記メモリセルの前記トランジスタのみをオンする選
択手段とを備え、前記ライトワードアドレスポインタが
前記第３のレジスタで構成したループを一巡する毎に該
ライトビットアドレスポインタにより前記ビット線を順
次選択し、前記リードワードアドレスポインタが前記第
４のレジスタで構成したループを一巡する毎に該リード
ビットアドレスポインタにより前記ビット線を順次選択
してデータの読み出しを行い、前記ライトビットアドレ
スポインタと前記ライトワードアドレスポインタとが書
き込みを行っているアドレスと、前記ライトビットアド
レスポインタと前記ライトワードアドレスポインタとが
読み出しを行っているアドレスは、少なくとも前記ライ
トワードアドレスポインタまたは前記リードワードアド
レスポインタのレジスタ数と同数のアドレス数離れてい
ることを特徴とする。

【００１２】

【作用】この第１の発明におけるライトビットアドレス
ポインタ及びライトワードアドレスポインタが書き込み
を行っているアドレスとリードビットアドレスポインタ
及びリードワードアドレスポインタが読み出しを行って
いるアドレスは少なくとも前記メモリブロックの一つ分
のアドレス数離れているとは、それぞれが書き込みを行
うアドレスと読み出しを行うアドレスとの間にメモリブ
ロック一つ分のアドレス数だけ差が設けられることを意
味している。従って、常に、ライトビットアドレスポイ
ンタ及びライトワードアドレスポインタが書き込みを行
うメモリブロックとリードビットアドレスポインタ及び
リードワードアドレスポインタが読み出しを行うメモリ
ブロックとは異なっている。そのため、一つのシリアル
アクセスメモリに対して読み出しと書き込みのアクセス
を同時に行っても、同時に同一のビット線またはワード
線を使用して書き込みと読出が行われることがなく、ラ
イトビットアドレスポインタ及びライトワードアドレス
ポインタとリードビットアドレスポインタ及びリードワ
ードアドレスポインタとでビット線及びワード線を共用
することができ、トランジスタの数等を削減することが
できる。

【００１３】また、第２の発明におけるライトビットア
ドレスポインタとライトワードアドレスポインタとによ
るメモリブロックの各メモリセルへの書き込み順序と、
このメモリブロックの各メモリセルからリードビットア
ドレスポインタとリードワードアドレスポインタとによ
る読み出し順序とを同一にすることができ、入力データ
の順序と出力データの順序を同じにすることができる。

【００１４】また、第３の発明におけるライトビットア
ドレスポインタとライトワードアドレスポインタとによ
るメモリブロックの各メモリセルへの書き込み順序と、
このメモリブロックの各メモリセルからリードビットア
ドレスポインタとリードワードアドレスポインタとによ
る読み出し順序とにおいて、このメモリブロックの行と
列を入れ換えて行うことができる。

【００１５】第４の発明における選択手段は、ライトビ
ットアドレスポインタとライトワードアドレスポインタ
とにより選択されたビット線とワード線の交点またはリ
ードビットアドレスポインタとリードワードアドレスポ
インタとにより選択されたビット線とワード線の交点の
メモリセルのトランジスタのみをオンするので、ライト
ビットアドレスポインタとリードワードアドレスポイン
タとの交点及びリードビットアドレスポインタとライト
ワードアドレスポインタとの交点のメモリセルのトラン
ジスタがオンしない。

【００１６】また、ライトビットアドレスポインタが書
き込みを行っているアドレスとリードビットアドレスポ
インタが読み出しを行っているアドレスより少なくとも
前記ライトワードアドレスポインタまたは前記リードワ
ードアドレスポインタのレジスタの数以上のアドレス数
離れているので、ライトビットアドレスポインタとリー
ドビットアドレスポインタは異なるビット線の書き込み
を行うこととなる。

【００１７】従って、シリアルアクセスメモリに対して
同時に書き込みのためのアクセスと読み出しのためのア
クセスを行っても同時に同一のビット線を使用すること
がなく、１つのトランジスタと１つのキャパシタより成
るメモリセルを用いることができる。

【００１８】

【実施例】以下、この発明の一実施例を図１について説
明する。図１において、１は１つのトランジスタと１つ
のキャパシタより成る複数のメモリセルで構成されたメ
モリブロック、８はデータ入力端子、９はデータ出力端
子、２はレジスタをループ状に接続して構成され、各メ
モリブロックごとに設けられたライトビットアドレスポ
インタ、３は接続されたライトビットアドレスポインタ
２により制御されてデータ入力端子８より入力した８ビ
ットのデータをどのビット線１７に供給するかを選択す
るセレクタ、４はレジスタをループ状に接続して構成さ
れ、各メモリブロック１ごとに設けられたライトワード
アドレスポインタ、５はレジスタをループ状に接続して
構成され、各メモリブロック１ごとに設けられたリード
ビットアドレスポインタ、６はメモリブロック１ごとに
設けられ、リードビットアドレスポインタ５により制御
されてメモリブロック１のメモリセルのデータを読み出
すためのセンスアンプが複数集まったセンスアンプ群、
７はレジスタをループ状に接続して構成され、各メモリ
ブロック１ごとに設けられたリードワードアドレスポイ
ンタである。さらに、複数のライトビットアドレスポイ
ンタ２及び複数のリードビットアドレスポインタ５はル
ープ状に接続されている。なお、同一のメモリブロック
１に設けられたライトビットアドレスポインタ２とライ
トワードアドレスポインタ４の関係及びリードビットア
ドレスポインタ５とリードワードアドレスポインタ７の
関係は従来と同様である。また、同一のメモリブロック
１に設けられたライトビットアドレスポインタ３とリー
ドビットアドレスポインタ５は同一のビット線を共用
し、同一のメモリブロック１に設けられたライトワード
アドレスポインタ４とリードワードアドレスポインタ７
は同一のワード線（図１には記載されていない。）を共
用している。

【００１９】次に、図１に示したシリアルアクセスメモ
リの動作について説明する。まず、入力データの書き込
み動作について説明する。従来と同様にレジスタをルー
プ状に接続したライトビットアドレスポインタ２により
制御されたセレクタ３によりビット線１７が選択され
る。そして、そのビット線１７に入力端子８より入力し
た８ビットの入力データが供給される。ライトワードア
ドレスポインタ４により、複数のワード線のうちの一つ
が選択される。そして、メモリブロック１中の選択され
たそのワード線とビット線１７の交点のメモリセルに入
力データが書き込まれる。さらに、ワード線は移動せず
にそのままでライトビットアドレスポインタ２により順
々に次のビット線１７が選択され、このビット線１７の
メモリセルに入力データが書き込まれる。この動作を繰
り返して、ライトビットアドレスポインタ２のレジスタ
で構成されたループを一巡すると次のワード線が選択さ
れ、そのワード線とビット線１７の交点のメモリセルに
入力データが書き込まれる。そして、このワード線にお
いても、選択するワード線は移動せずにそのままでライ
トビットアドレスポインタ２により順々に次のビット線
１７が選択され、各ビット線１７とワード線との交点の
メモリセルに入力データが書き込まれる。これらの動作
を繰り返してライトビットアドレスポインタ２のレジス
タで構成されたループを一巡する。さらに、上記の動作
を繰り返すことによりライトワードアドレスポインタ４
のレジスタで構成されたループを一巡するとそのメモリ
ブロック１の書き込み処理は終了し、次のメモリブロッ
ク１に接続したライトビットアドレスポインタ２及びラ
イトワードアドレスポインタ４により書き込み処理がな
される。すなわち、上記の１つのメモリブロック１の書
き込みが終了することにより、メモリブロック１の１つ
分のアドレス数データが書き込まれ、書き込みを始める
前に比べて書き込みを行なっているデータのアドレスが
メモリブロック１の１つ分先行したことになる。

【００２０】次に、データの読み出し動作は、レジスタ
をループ状に接続したリードビットアドレスポインタ５
によりセンスアンプ群６の複数のセンスアンプのうちの
一つが選択される。また、レジスタをループ状に接続し
たリードワードアドレスポインタ７により複数のワード
線のうちの一つが選択される。その選択されたワード線
と選択されたセンスアンプに接続したビット線１７との
交点のメモリセルのデータが読みだされる。次に、選択
するワード線は移動せずそのままでリードビットアドレ
スポインタ５により順々に次のセンスアンプが選択さ
れ、そのビット線１７に接続したメモリセルのデータが
読みだされる。この動作を繰り返して、リードビットア
ドレスポインタ５のループを一巡するとリードワードア
ドレスポインタ７に接続した次のワード線が選択され、
そのワード線とビット線１７の交点のメモリセルのデー
タが読みだされる。さらに、このワード線においても、
選択するワード線は移動せずそのままでリードビットア
ドレスポインタ５により順々に次のセンスアンプが選択
され、そのビット線１７に接続したメモリセルのデータ
が読みだされる。この動作を繰り返してリードビットア
ドレスポインタ５のレジスタにより構成されたループを
一巡する。さらに、上記の動作を繰り返すことによりリ
ードワードアドレスポインタ７のレジスタで構成された
ループを一巡すると読み出し処理は終了し、次のメモリ
ブロック１に接続したリードビットアドレスポインタ５
及びリードワードアドレスポインタ７により書き込み処
理がなされる。

【００２１】次に、読み出し動作が行われているメモリ
ブロック１と書き込み動作が行われているメモリブロッ
ク１との関係について説明する。例えば外部より入力さ
れる書き込み処理のタイミング信号に対して読み出し処
理のタイミング信号を遅らせて入力し、書き込みが行わ
れているメモリセルのアドレスが読出が行われているメ
モリセルのアドレスに対して常に少なくともメモリブロ
ック１のアドレス数一つ分だけ先行するようになってい
る。そのため、書き込みを行っているライトビットアド
レスポインタ２及びライトワードアドレスポインタ４の
メモリブロック１と読み出しを行っているリードビット
アドレスポインタ５及びリードワードアドレスポインタ
７のメモリブロック１とは常に異なる。

【００２２】従って、一つのシリアルアクセスメモリに
対して読み出しと書き込みのアクセスを同時に行って
も、同時に同一のビット線またはワード線を使用して書
き込みと読出が行われることがなく、ライトビットアド
レスポインタ２及びライトワードアドレスポインタ４と
リードビットアドレスポインタ５及びリードワードアド
レスポインタ７とでビット線及びワード線を共用するこ
とができ、１トランジスタ１キャパシタでメモリセルを
構成してトランジスタの数等を削減することができる。

【００２３】なお、上記実施例ではライトビットアドレ
スポインタ２がそのループを一巡するごとにライトワー
ドアドレスポインタ４が次のワード線を選択するように
構成され、同様にリードビットアドレスポインタ２がそ
のループを一巡するごとにリードワードアドレスポイン
タ４が次のワード線を選択するように構成されたが、逆
に、リードワードアドレスポインタ２がそのループを一
巡するごとにリードビットアドレスポインタ４が次のビ
ット線を選択するように構成し、同様にライトワードア
ドレスポインタ２がそのループを一巡するごとにライト
ビットアドレスポインタ４が次のビット線を選択するよ
うに構成してもよく、上記実施例と同様の効果を奏す
る。

【００２４】また、上記実施例ではライトビットアドレ
スポインタ２がそのループを一巡するごとにライトワー
ドアドレスポインタ４が次のワード線を選択するように
構成され、同時にリードビットアドレスポインタ５がそ
のループを一巡するごとにリードワードアドレスポイン
タ７が次のワード線を選択するように構成されたが、ラ
イトワードアドレスポインタ４がそのループを一巡する
ごとにライトビットアドレスポインタ２が次のビット線
を選択するように構成し、同時にリードビットアドレス
ポインタ５がそのループを一巡するごとにリードワード
アドレスポインタ７が次のワード線を選択するように構
成してもよい。もしくは、ライトビットアドレスポイン
タ２がそのループを一巡するごとにライトワードアドレ
スポインタ４が次のワード線を選択するように構成し、
同時にリードワードアドレスポインタ７がそのループを
一巡するごとにリードビットアドレスポインタ５が次の
ビット線を選択するように構成してもよい。この場合に
は上記実施例と同様の効果に加えて、書き込むときのデ
ータの順序と読み出すときのデータの順序を変えること
ができる。書き込みのデータと読み出しのデータを行列
で表示したとき、このメモリブロックへの書き込み読み
出しにおけるデータの行と列を入れ換えることができ、
例えば画像データをメモリブロックに記憶するときメモ
リブロックの行と列の数が同じ場合には、この画像デー
タを回転処理することができる。

【００２５】次に、この発明の他の実施例について図２
及び図３を用いて説明する。図２はこの発明の他の実施
例によるシリアルアクセスメモリのブロック図である。
図において、１８は１つのトランジスタと１つのキャパ
シタより成るメモリセルで構成されたメモリブロック、
１６はセレクタ１１とセンスアンプ１４に接続したビッ
ト線、３０はメモリセルを構成しているトランジスタ、
３１はメモリセルを構成しているキャパシタ、３３，３
４はＡＮＤゲート、３５はＯＲゲート、５０はＡＮＤゲ
ート３３，３４とＯＲゲート３５により構成された選択
回路、３６はレジスタ１０からの制御信号を選択回路５
０に伝える信号線、３７はレジスタ１２で制御される第
１のワード線、３８はレジスタ１３からの制御信号を選
択回路５０に伝える信号線、３９はレジスタ１２で制御
される第２のワード線である。その他の図４と同一符号
のものは図４と同一または相当する部分を示す。そし
て、図３に選択回路５０と８ビット分のメモリセルとの
関係を示す。図に示すように８ビット分のメモリセルの
トランジスタ３０のゲートは全てＯＲゲート３５の出力
端に接続している。

【００２６】次に、図２に示したシリアルアクセスメモ
リの動作について説明する。まず、データの書き込み動
作について説明する。従来と同様にレジスタ１０をルー
プ状に接続したライトビットアドレスポインタ２により
制御されたスイッチ１１によりビット線１６、まず図に
おける左端のビット線１６が選択される。そして、その
ビット線１６に入力端子８より入力した８ビットのデー
タが供給される。ライトワードアドレスポインタ４によ
り、複数の第１のワード線３７のうちの一つが選択され
る。そして、メモリブロック１中の選択されたその第１
のワード線３７とビット線１６の交点のメモリセルが選
択回路５０により選択され、このメモリセルに入力デー
タが書き込まれる。さらに、ビット線１６は移動せずに
そのままでライトワードアドレスポインタ４により順々
に次のワード線３７が選択され、このワード線３７に接
続したメモリセルにデータが書き込まれる。この動作を
繰り返して、ライトビットアドレスポインタ２のレジス
タ１２で構成されたループを一巡すると次のワード線３
７が選択され、そのワード線３７とビット線１６の交点
のメモリセルが選択回路５０により選択され、このメモ
リセルにデータが書き込まれる。これらの動作を繰り返
してライトワードアドレスポインタ４のレジスタ１２で
構成されたループを一巡する。さらに、上記の動作を繰
り返すことによりライトビットアドレスポインタ２のレ
ジスタ１０で構成されたループを一巡するとそのメモリ
ブロック１８の書き込み処理は終了する。

【００２７】そして、読み出し動作は、レジスタ１３を
ループ状に接続したリードビットアドレスポインタ５に
より複数のセンスアンプ１４のうちの一つ、ここではま
ず左端のセンスアンプ１４が選択される。また、レジス
タ１５をループ状に接続したリードワードアドレスポイ
ンタ７により複数のワード線３９のうちの一つが選択さ
れる。その選択されたワード線３７と選択されたセンス
アンプ１４に接続したビット線１７との交点のメモリセ
ルが選択回路５０により選択され、このメモリセルのデ
ータが読みだされる。次に、選択するビット線１６は移
動せずそのままで順々に次のレジスタ１５が選択され、
そのワード線３７に接続したメモリセルのデータが読み
だされる。この動作を繰り返して、リードワードアドレ
スポインタ７のループを一巡するとリードビットアドレ
スポインタ７によりスイッチ１１に接続した次のワード
線３７が選択され、そのワード線３７とビット線１６の
交点のメモリセルが選択回路５０により選択され、この
メモリセルのデータが読みだされる。そして、このビッ
ト線１６においても、選択するビット線１６は移動せず
そのままでリードワードアドレスポインタ７により順々
に次のレジスタ１５が移動し、レジスタ１５により選択
されたビット線３７に接続したメモリセルのデータが読
みだされる。これらの動作を繰り返してリードワードア
ドレスポインタ５のレジスタにより構成されたループを
一巡する。さらに、上記の動作を繰り返すことによりリ
ードビットアドレスポインタ７のレジスタで構成された
ループを一巡すると読み出し処理は終了する。

【００２８】次に、読み出し動作が行われているビット
線１６と書き込み動作が行われているビット線１６との
関係について説明する。例えば外部より入力される書き
込み処理のタイミング信号に対して読み出し処理のタイ
ミング信号を遅らせて入力し、書き込みが行われている
メモリセルのアドレスが読出が行われているメモリセル
のアドレスに対して常に少なくともライトワードアドレ
スポインタ４及びリードワードアドレスポインタ７のレ
ジスタ数だけ離れるようになっている。そのため、書き
込みを行っているライトビットアドレスポインタ２及び
ライトワードアドレスポインタ４のビット線１６と読み
出しを行っているリードビットアドレスポインタ５及び
リードワードアドレスポインタ７のビット線１６とは常
に異なる。また、選択回路５０の働きで、ライトビット
アドレスポインタ２により選択されたビット線１６とリ
ードワードアドレスポインタ７により選択されたワード
線３９との交点及びリードビットアドレスポインタ５に
より選択されたビット線３８とライトワードアドレスポ
インタ４により選択されたワード線３７との交点のメモ
リセルのトランジスタ３０がオンしない。

【００２９】従って、一つのシリアルアクセスメモリに
対して読み出しと書き込みのアクセスを同時に行って
も、同時に同一のビット線１６を使用して書き込みと読
出が行われることがなく、ライトビットアドレスポイン
タ２とリードビットアドレスポインタ５とでビット線１
６を共用することができ、１トランジスタ１キャパシタ
でメモリセルを構成することができる。なお、選択回路
５０によりトランジスタ数の増加があるが、従来は１つ
のメモリセルに対してＡＮＤゲートが一つ必要であった
のに対して８ビットに一つの選択回路でよく、トランジ
スタの数等を削減することができる。

【００３０】なお、上記各実施例ではデータの入出力が
８ビットのバスにより行われたが、この発明の効果はバ
スのビット数とは関係なく、シリアルアクセスメモリに
用いられるバスのビット数は何ビットでもよい。

【００３１】

【発明の効果】以上のように、請求項１、２及び３に係
る発明のシリアルアクセスメモリによれば、一つのトラ
ンジスタと一つのキャパシタとより成る複数のメモリセ
ルで構成され、該メモリブロックに接続したビット線と
ワード線を複数有する複数のメモリブロックと、ループ
状に接続した複数の第１のレジスタより成りメモリブロ
ックと一対一対応したライトビットアドレスポインタを
複数個ループ状に接続したライトビットアドレスポイン
タ群と、ループ状に接続した複数の第２のレジスタより
成りメモリブロックと一対一対応したリードビットアド
レスポインタを複数個ループ状に接続したリードビット
アドレスポインタ群と、対応するメモリブロックのワー
ド線を介してメモリセルを制御する複数の第３のレジス
タを有する、前記メモリブロックと同数のライトワード
アドレスポインタと、対応するメモリブロックのワード
線を介してメモリセルを制御する複数の第４のレジスタ
を有する、前記メモリブロックと同数のリードワードア
ドレスポインタとを備え、ライトワードアドレスポイン
タ及びライトビットアドレスポインタが書き込みを行っ
ているアドレスと、リードワードアドレスポインタ及び
リードビットアドレスポインタが読み出しを行っている
アドレスは、少なくともメモリブロックの一つ分のアド
レス数離れているように構成されたので、ライトビット
アドレスポインタ及びライトワードアドレスポインタと
リードビットアドレスポインタ及びリードワードアドレ
スポインタとで同一ビット線及び同一ワード線を共用す
ることができ、メモリセルの占有面積を小さくしてシリ
アルメモリセルの集積度を向上することができ、大容量
のシリアルアクセスメモリを容易に得ることができると
いう効果がある。

【００３２】さらに、請求項２に係る発明のシリアルア
クセスメモリによれば、ライトビットアドレスポインタ
とライトワードアドレスポインタとによるメモリブロッ
クの各メモリセルへの書き込み順序と、このメモリブロ
ックの各メモリセルからリードビットアドレスポインタ
とリードワードアドレスポインタとによる読み出し順序
とを同一にすることができ、入力データの順序と出力デ
ータの順序を同じにすることができ、シリアルアクセス
メモリに対する入力データと出力データを同一にするこ
とができるという効果がある。

【００３３】さらに、請求項３に係る発明のシリアルア
クセスメモリによれば、ライトビットアドレスポインタ
とライトワードアドレスポインタとによるメモリブロッ
クの各メモリセルへの書き込み順序と、このメモリブロ
ックの各メモリセルからリードビットアドレスポインタ
とリードワードアドレスポインタとによる読み出し順序
とにおいて、このメモリブロックの行と列を入れ換えて
行うことができ、例えば画像データをメモリブロックに
記憶するときメモリブロックの行と列の数が同じ場合に
は、この画像データを回転処理することができるという
効果がある。

【００３４】また、請求項４に係る発明のシリアルアク
セスメモリによれば、一つのトランジスタと一つのキャ
パシタとより成る複数のメモリセルで構成され、該メモ
リセルに各々信号を伝えるビット線と第１及び第２のワ
ード線とを複数有する複数のメモリブロックと、複数の
前記トランジスタの制御電極に共通に接続するととも
に、前記第１及び第２のワード線と前記ライトビットア
ドレスポインタと前記リードビットアドレスポインタと
に接続し、前記ライトビットアドレスポインタと前記ラ
イトワードアドレスポインタと前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
り制御され、前記ライトビットアドレスポインタと前記
ライトワードアドレスポインタにより選択された前記ビ
ット線と前記第１のワード線の交点と、前記リードビッ
トアドレスポインタと前記リードワードアドレスポイン
タにより選択された前記ビット線と前記第２のワード線
の交点とのいずれかの前記メモリセルの前記トランジス
タのみをオンする選択手段とを備え、書き込みを行うア
ドレスが読み出しを行うアドレスより少なくとも前記ラ
イトワードアドレスポインタまたは前記リードワードア
ドレスポインタのレジスタの数のアドレス数離れている
ので、１つのトランジスタと１つのキャパシタより成る
メモリセルを用いてもシリアルアクセスメモリに対して
書き込み動作と読み出し動作とを同時に行うことがで
き、トランジスタ数を削減してメモリセルの占有面積を
小さくしてシリアルメモリセルの集積度を向上すること
ができ、大容量のシリアルアクセスメモリを容易に得る
ことができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるシリアルアクセスメ
モリの構成を示すブロック図である。

【図２】この発明の他の実施例によるシリアルアクセス
メモリの構成を示すブロック図である。

【図３】図２に示したシリアルアクセスメモリの選択回
路とメモリセルとの関係を示す図である。

【図４】従来のシリアルアクセスメモリの構成を示すブ
ロック図である。

【図５】図４に示したシリアルアクセスメモリを構成す
る１つのメモリセル部の回路図である。

【符号の説明】

１ メモリブロック ２ ライトビットアドレスポインタ ３ セレクタ ４ ライトワードアドレスポインタ ５ リードビットアドレスポインタ ６ センスアンプ群 ７ リードワードアドレスポインタ ８ データ入力端子 ９ データ出力端子 １０，１２，１３，１５ レジスタ １１ スイッチ １４ センスアンプ １６，１７ ビット線 １８ メモリブロック ５０ 選択回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一つのトランジスタと一つのキャパシタ
   とより成る複数のメモリセルで構成され、該メモリセル
   に各々接続したビット線とワード線とを複数有する複数
   のメモリブロックと、 ループ状に接続した複数の第１のレジスタより成り前記
   メモリブロックと一対一対応したライトビットアドレス
   ポインタを複数個ループ状に接続したライトビットアド
   レスポインタ群と、 ループ状に接続した複数の第２のレジスタより成り前記
   メモリブロックと一対一対応したリードビットアドレス
   ポインタを複数個ループ状に接続したリードビットアド
   レスポインタ群と、 対応する前記メモリブロックの前記ワード線を介して前
   記メモリセルを制御する複数の第３のレジスタを有す
   る、前記メモリブロックと同数のライトワードアドレス
   ポインタと、 対応する前記メモリブロックの前記ワード線を介して前
   記メモリセルを制御する複数の第４のレジスタを有す
   る、前記メモリブロックと同数のリードワードアドレス
   ポインタと、 対応する前記ライトビットアドレスポインタにより制御
   され、該ライトビットアドレスポインタにより選択され
   た前記ビット線に入力データを供給する複数のセレクタ
   と、 対応する前記リードビットアドレスポインタにより制御
   され、該リードビットアドレスポインタにより選択され
   た前記ビット線より出力されたデータを検出する複数の
   センスアンプとを備え、 前記ライトワードアドレスポインタ及び前記ライトビッ
   トアドレスポインタが書き込みを行っているアドレス
   と、前記リードワードアドレスポインタ及び前記リード
   ビットアドレスポインタが読み出しを行っているアドレ
   スは、少なくとも前記メモリブロックの一つ分のアドレ
   ス数離れていることを特徴とするシリアルアクセスメモ
   リ。
2. 【請求項２】 複数の前記メモリブロックのうちの第１
   のメモリブロックにおいて、該第１のメモリブロックに
   対応した前記ライトビットアドレスポインタが前記第１
   のレジスタで構成したループを一巡する毎に該第１のメ
   モリブロックに対応した前記ライトワードアドレスポイ
   ンタにより前記ワード線を順次選択してデータの書き込
   みが行われ、さらに該ライトワードアドレスポインタが
   前記第３のレジスタで構成したループを一巡したときに
   該第１のメモリブロックへのデータ書き込み処理を終了
   して該第１のメモリブロック以外のメモリブロック及び
   それに対応した前記ライトビットアドレスポインタと前
   記ライトワードアドレスポインタとによる処理へ移行
   し、前記第１のメモリブロックへの書き込み処理と同時
   に、複数の前記メモリブロックのうちの第２のメモリブ
   ロックにおいて、該第２のメモリブロックに対応した前
   記リードビットアドレスポインタが前記第２のレジスタ
   で構成したループを一巡する毎に該第２のメモリブロッ
   クに対応した前記リードワードアドレスポインタにより
   前記ワード線を順次選択してデータの読み出しが行わ
   れ、さらに該リードワードアドレスポインタが前記第４
   のレジスタで構成したループを一巡したときに該第２の
   メモリブロックの読み出し処理を終了して該第２のメモ
   リブロック以外のメモリブロックに対応した前記リード
   ビットアドレスポインタと前記リードワードアドレスポ
   インタとによる処理へ移行するか、 もしくは、複数の前記メモリブロックのうちの第１のメ
   モリブロックにおいて、該第１のメモリブロックに対応
   した前記ライトワードアドレスポインタが前記第３のレ
   ジスタで構成したループを一巡する毎に該第１のメモリ
   ブロックに対応した前記ライトビットアドレスポインタ
   により前記ビット線を順次選択してデータの書き込みが
   行われ、さらに該ライトビットアドレスポインタが前記
   第１のレジスタで構成したループを一巡したときに該第
   １のメモリブロックの処理を終了して複数の前記メモリ
   ブロックのうちの該第１のメモリブロック以外のメモリ
   ブロックとそれに対応した前記ライトビットアドレスポ
   インタと前記ライトワードアドレスポインタとによる処
   理へ移行し、前記第１のメモリブロックへの書き込み処
   理と同時に、複数の前記メモリブロックうちの第２のメ
   モリブロックにおいて、該第２のメモリブロックに対応
   した前記リードワードアドレスポインタが前記第４のレ
   ジスタで構成したループを一巡する毎に該第２のメモリ
   ブロックに対応したリードビットアドレスポインタによ
   り前記ビット線を順次選択してデータの読み出しが行わ
   れ、さらに該リードビットアドレスポインタが前記第２
   のレジスタで構成したループを一巡したときに該第２の
   メモリブロックの処理を終了して複数の前記メモリブロ
   ックのうちの第２のメモリブロック以外のメモリブロッ
   クとそれに対応した前記リードビットアドレスポインタ
   と前記リードワードアドレスポインタとによる処理へ移
   行することを特徴とする請求項１記載のシリアルアクセ
   スメモリ。
3. 【請求項３】 複数の前記メモリブロックのうちの第１
   のメモリブロックにおいて、該第１のメモリブロックに
   対応した前記ライトビットアドレスポインタが前記第１
   のレジスタで構成したループを一巡する毎に該第１のメ
   モリブロックに対応した前記ライトワードアドレスポイ
   ンタにより前記ワード線を順次選択してデータの書き込
   みを行い、さらに該ライトワードアドレスポインタが前
   記３のレジスタで構成したループを一巡したときに該第
   １のメモリブロックへのデータ書き込み処理を終了して
   複数の前記メモリブロックのうちの第１のメモリブロッ
   ク以外のメモリブロックとそれに対応した前記ライトビ
   ットアドレスポインタと前記ライトワードアドレスポイ
   ンタとによる処理へ移行し、前記第１のメモリブロック
   への書き込み処理と同時に、複数の前記メモリブロック
   のうちの第２のメモリブロックにおいて、該第２のメモ
   リブロックに対応した前記リードワードアドレスポイン
   タが前記第４のレジスタで構成したループを一巡する毎
   に該リードビットアドレスポインタにより前記ビット線
   を順次選択し、さらに該リードビットアドレスポインタ
   が前記２のレジスタで構成したループを一巡したときに
   該第２のメモリブロックの処理を終了して複数の前記メ
   モリブロックのうちの該第２のメモリブロック以外のメ
   モリブロックとそれに対応した前記リードビットアドレ
   スポインタと前記リードワードアドレスポインタとによ
   る処理へ移行するか、 もしくは、複数の前記メモリブロックのうちの第１のメ
   モリブロックにおいて、該第１のメモリブロックに対応
   した前記ライトワードアドレスポインタが前記第３のレ
   ジスタで構成したループを一巡する毎に該第１のメモリ
   ブロックに対応した前記ライトビットアドレスポインタ
   により前記ビット線を順次選択し、さらに該ライトビッ
   トアドレスポインタが前記１のレジスタで構成したルー
   プを一巡したときに該第１のメモリブロックの処理を終
   了して複数の前記メモリブロックのうちの第１のメモリ
   ブロック以外のメモリブロックとそれに対応した前記ラ
   イトビットアドレスポインタと前記ライトワードアドレ
   スポインタとによる処理へ移行し、前記第１のメモリブ
   ロックへの書き込み処理と同時に、複数の前記メモリブ
   ロックのうちの第２のメモリブロックにおいて、該第２
   のメモリブロックに対応した前記リードビットアドレス
   ポインタが前記第２のレジスタで構成したループを一巡
   する毎に該第２のメモリブロックに対応した前記リード
   ワードアドレスポインタにより前記ワード線を順次選択
   してデータの読み出しを行い、さらに該リードワードア
   ドレスポインタが前記第４のレジスタで構成したループ
   を一巡したときに該第２のメモリブロックの読み出し処
   理を終了して複数の前記メモリブロックのうちの該第２
   のメモリブロック以外のメモリブロックとそれに対応し
   た前記リードビットアドレスポインタと前記リードワー
   ドアドレスポインタとによる処理へ移行することを特徴
   とする請求項１記載のシリアルアクセスメモリ。
4. 【請求項４】 一つのトランジスタと一つのキャパシタ
   とより成る複数のメモリセルで構成され、該メモリセル
   に各々信号を伝えるビット線と第１及び第２のワード線
   とを複数有する複数のメモリブロックと、 ループ状に接続した複数の第１のレジスタより成るライ
   トビットアドレスポインタと、 ループ状に接続した複数の第２のレジスタより成るリー
   ドビットアドレスポインタと、 前記メモリブロックの前記第１のワード線を介して前記
   メモリセルを制御する複数の第３のレジスタを有するラ
   イトワードアドレスポインタと、 前記メモリブロックの前記第２のワード線を介して前記
   メモリセルを制御する複数の第４のレジスタを有するリ
   ードワードアドレスポインタと、 前記ライトビットアドレスポインタにより制御され、該
   ライトビットアドレスポインタにより選択された前記メ
   モリブロックの前記ビット線に入力データを供給する複
   数のスイッチと、 前記リードビットアドレスポインタにより制御され、該
   リードビットアドレスポインタにより選択された前記メ
   モリブロックの前記ビット線より出力されたデータを検
   出する複数のセンスアンプと、 複数の前記トランジスタの制御電極に共通に接続すると
   ともに、前記第１及び第２のワード線と前記ライトビッ
   トアドレスポインタと前記リードビットアドレスポイン
   タとに接続し、前記ライトビットアドレスポインタと前
   記ライトワードアドレスポインタと前記リードビットア
   ドレスポインタと前記リードワードアドレスポインタと
   により制御され、前記ライトビットアドレスポインタと
   前記ライトワードアドレスポインタにより選択された前
   記ビット線と前記第１のワード線の交点と、前記リード
   ビットアドレスポインタと前記リードワードアドレスポ
   インタにより選択された前記ビット線と前記第２のワー
   ド線の交点とのいずれかの前記メモリセルの前記トラン
   ジスタのみをオンする選択手段とを備え、 前記ライトワードアドレスポインタが前記第３のレジス
   タで構成したループを一巡する毎に該ライトビットアド
   レスポインタにより前記ビット線を順次選択し、前記リ
   ードワードアドレスポインタが前記第４のレジスタで構
   成したループを一巡する毎に該リードビットアドレスポ
   インタにより前記ビット線を順次選択してデータの読み
   出しを行い、 前記ライトビットアドレスポインタと前記ライトワード
   アドレスポインタとが書き込みを行っているアドレス
   と、前記ライトビットアドレスポインタと前記ライトワ
   ードアドレスポインタとが読み出しを行っているアドレ
   スは、少なくとも前記ライトワードアドレスポインタま
   たは前記リードワードアドレスポインタのレジスタ数と
   同数のアドレス数離れていることを特徴とするシリアル
   アクセスメモリ。