JP2591448B2 - セレクタ回路およびマルチポートメモリセル - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチポートメモリを
用いることによって大規模化可能なセレクタ回路と、こ
のセレクタ回路で使用されるマルチポートメモリセルと
に関する。

【０００２】

【従来の技術】従来のマルチポートメモリにおけるメモ
リセル（マルチポートメモリセル）の構成が図７に示さ
れている。このメモリセルは４個のＮＭＯＳトランジス
タ８１〜８４と、２個のインバータ回路８５,８６と、
第１のポート用の２個の制御端子８７Ａ,８７Ｂと、第
２のポート用の２個の制御端子８８Ａ,８８Ｂと、第１
のポート用の４個の入出力端子８９Ａ〜８９Ｄと、第２
のポート用の４個の入出力端子９０Ａ〜９０Ｄとによっ
て構成されている。

【０００３】第１のポート用のＡおよびＢ制御端子８７
Ａ,８７Ｂが相互に接続され、そこに第１および第２の
ＮＭＯＳトランジスタ８１,８２のゲート電極が接続さ
れている。同様に、第２のポート用のＡおよびＢ制御端
子８８Ａ,８８Ｂが相互に接続され、そこに第３および
第４のＮＭＯＳトランジスタ８３,８４のゲート電極が
接続されている。第１のポート用のＡおよびＢ入出力端
子８９Ａ,８９Ｂと第１のＮＭＯＳトランジスタ８１の
ソース電極が相互に接続され、第１のポート用のＣおよ
びＤ入出力端子８９Ｃ,８９Ｄと第２のＮＭＯＳトラン
ジスタ８２のソース電極とが相互に接続されている。同
様に、第２のポート用のＡおよびＢ入出力端子９０Ａ,
９０Ｂと第４のＮＭＯＳトランジスタ８４のソース電極
とが相互に接続され、第２のポート用のＣおよびＤ入出
力端子９０Ｃ,９０Ｄと第３のＮＭＯＳトランジスタ８
３のソース電極とが相互に接続されている。さらに、第
１および第４のＮＭＯＳトランジスタ８１,８４の各ド
レイン電極と第１のインバータ回路８５の入力端子と第
２のインバータ回路８６の出力端子とが相互に接続さ
れ、第２および第３のＮＭＯＳトランジスタ８２,８３
の各ドレイン電極と第１のインバータ回路８５の出力端
子と第２のインバータ回路８６の入力端子とが相互に接
続されている。

【０００４】このようなマルチポートメモリセルを図８
に示すようにＮ行Ｍ列に敷き詰め、第１のポート用の制
御回路９１と第２のポート用の制御回路９２と第１のポ
ート用の書き込み読み出し回路９３と第２のポート用の
書き込み読み出し回路９４とを設けることにより、マル
チポートメモリが構成される。このマルチポートメモリ
では、行方向に隣接するメモリセル間で、相互に対応す
るＡ制御端子とＢ制御端子とが接続され、列方向に隣接
するメモリセル間で、相互に対応するＡ入出力端子とＢ
入出力端子とが接続されかつ相互に対応するＣ入出力端
子とＤ入出力端子とが接続されている。ここで書き込み
読み出し回路９３,９４は各列ごとに設けられており、
それぞれ、図示最下位行のメモリセルの対応するＢ入出
力端子およびＤ入出力端子と接続されている。一方、各
制御回路９１,９２には、第１あるいは第２のポートご
とに、図示第１列目のメモリセルのＡ制御端子が接続さ
れている。

【０００５】次に、このようにＮ行Ｍ列に構成された従
来のマルチポートメモリの動作について、説明する。第
１のポート用の制御回路９１において入力信号がデコー
ドされ、Ｎ行の中からある１行が選択されると、選択さ
れた行の第１のポート用の制御端子８７Ａが論理値で"
１"となり、その行に属するメモリセルの第１および第
２のＮＭＯＳトランジスタ８１,８２がオン状態となっ
て、その行のマルチポートメモリセルが書き込みまたは
読み出し状態となる。そして、第１ポート用の入出力端
子を介し、第１のポート用の書き込み読み出し回路９３
によって、データの読み書きが行なわれる。このとき、
各行ごとにＭ個のマルチポートメモリセルが制御回路に
よって選択されることとなるので、Ｍビット単位に読み
書き動作が行なわれる。同様にして第２のポートからの
読み書きが行なわれるが、第１および第２のポートの間
では、読み書き動作は独立して実行される。

【０００６】次に、従来のセレクタ回路について説明す
る。図９は従来のセレクタ回路の一例を示す回路図であ
る。このセレクタ回路は、Ｎ個のデータ入力端子７０₁
〜７０_Nから１個を選択して出力端子７４に出力するＡ
ＮＤ型のセレクタ回路であり、各データ入力端子７０₁
〜７０_Nに対応する制御端子７１₁〜７１_Nと、入力側に
それぞれデータ入力端子７０₁〜７０_Nおよび制御端子７
１₁〜７１_Nが接続されたＮ個の２入力のＡＮＤ回路７２
₁〜７２_Nと、ＡＮＤ回路７２₁〜７２_Nの出力が共通に入
力するＮ入力のＯＲ回路７３とを有し、ＯＲ回路７３の
出力が出力端子７４に接続されている。そして、Ｎ個あ
る制御端子７１₁〜７１_Nのうちいずれか１つだけに対し
て論理値"１"を与えることにより、"１"が与えられたＡ
ＮＤ回路に接続されているデータ入力端子からのデータ
が出力端子７４に出力されることになる。

【０００７】図１０は、従来のセレクタ回路の別の例を
示す回路図である。このセレクタ回路は、Ｎ個のデータ
入力端子７５₁〜７５_Nから１個を選択して出力端子７８
に出力するバスドライバ型のセレクタ回路であり、各デ
ータ入力端子７５₁〜７５_Nに対応する制御端子７６₁〜
７６_Nと、Ｎ個のバスドライバ７７₁〜７７_Nが設けられ
ている。バスドライバ７７₁〜７７_Nは、３ステートバッ
ファタイプのものであって、制御入力が"１"の時には入
力するデータを出力し、制御入力が"０"の時には出力側
を高抵抗状態とするものであるにする。そして各バスド
ライバ７７₁〜７７_Nは、それぞれ、データ入力側にデー
タ入力端子７５₁〜７５_Nが接続され、制御入力側に制御
端子７６₁〜７６_Nが接続され、出力が相互に接続されか
つ出力端子７８にも接続されている。Ｎ個ある制御端子
７６₁〜７６_Nのうちいずれか１つだけに対して論理値"
１"を与えることにより、"１"が与えられたバスドライ
バに接続されているデータ入力端子からのデータが出力
端子７８に出力されることになる。

【０００８】

【発明が解決しようとする課題】マルチポートメモリセ
ルをＮ行Ｍ列に並ベた従来のマルチポートメモリは、デ
ータの読み書きをＭビット単位でしか行なうことができ
ないので、セレクタ回路に応用することができない。

【０００９】一方、従来のセレクタ回路は、図９に示し
た例では、Ｎ入力のＯＲ回路を用いており、Ｎ入力ＯＲ
回路を２入力ＯＲ回路の多段接続で構成すると２入力Ｏ
Ｒ回路をＮ−１個必要とし、入力段のＡＮＤ回路を含め
ると合計で（２Ｎ−１）個の回路を必要として、回路規
模が大きくなるという問題点を有する。また、図１０に
示した例では、セレクタ回路の出力端子に接続されるバ
スドライバの出力側の寄生容量が高速化を妨げる要因と
なり、セレクタ回路の入力端子数が増大するにつれて伝
搬遅延時間が増大するという問題点がある。さらに、い
ずれの例であって、セレクタ回路のＮ個の制御端子への
配線とその制御端子の制御信号を保持しておくためのマ
ルチポートメモリセルとが占めるレイアウト上の面積が
大きいという問題点がある。

【００１０】本発明の目的は、チップ上の占有面積を削
減でき大規模構成とすることが可能であって高速化を実
現できるセレクタ回路と、このセレクタ回路で使用され
るマルチポートメモリセルとを提供することにある。

【００１１】

【課題を解決するための手段】本発明のセレクタ回路
は、第１のポート及び第２のポートを有しＮ行Ｍ列に並
ベられたマルチポートメモリセルと、行ごとに前記第１
のポートを選択するための第１の選択手段と、列ごとに
前記第２のポートを選択するための第２の選択手段と、
前記第１のポートを使用してＭビット単位でデータを読
み出すメモリ読み出し手段と、選択された列に前記第２
のポートを使用してＮビット単位でデータを書き込むメ
モリ書き込み手段とを有し、前記各マルチポートメモリ
セルが、前記第１のポートに対応したデータの入力／出
力を行うための第１のポート用端子と前記第１のポート
用端子に対するデータの入出力を制御するための第１の
制御端子とデータの出力を行う出力端子を備えた第１の
メモリ回路手段と、前記第１のポートに対応したデータ
の入力／出力を行うための第２のポート用端子と前記第
２のポートに対応したデータの入力／出力を行うための
する第３のポート用端子と前記第１のポートからのデー
タの入出力を制御するための第２の制御端子とを備えた
第２のメモリ回路手段とを有し、前記各マルチポートメ
モリセルにおいては、前記出力端子が前記第２の制御端
子に接続するとともに前記第１のポート用端子と前記第
２のポート用端子が共通接続し、前記第１のポートが列
方向に隣接するマルチポートメモリセル間で共通接続さ
れ、Ｍ＞１の場合には行方向に隣接するマルチポートメ
モリセル間で前記第２のポートが共通接続されている。

【００１２】本発明のマルチポートメモリセルは、第１
のメモリ回路手段及び第２のメモリ回路手段とからなる
マルチポートメモリセルであって、前記第１のメモリ回
路手段が、データを入力する第１の入力端子とデータを
出力する第１の出力端子と前記第１の入力端子でのデー
タの入力を制御する第１の制御端子とデータを記憶する
第１の記憶エレメントとを有し、前記第２のメモリ回路
手段が、データを入力する第２の入力端子とデータを出
力する第２の出力端子と前記第２の入力端子でのデータ
の入力を制御する第２の制御端子と前記第２の出力端子
でのデータの出力を制御する第３の制御端子とデータを
記憶する第２の記憶エレメントとを有し、前記第１の出
力端子と前記第３の制御端子とが接続され、前記第１の
入力端子と前記第２の出力端子とが接続されている。

【００１３】

【作用】本発明のセレクタ回路は、Ｎ行Ｍ列に並ベられ
るとともにそれぞれアドレス記憶用とデータ記憶用の２
つのメモリ回路手段からなるマルチポートメモリセル
と、第１のポートを用いてＭビット単位でデータを読み
出すメモリ読み出し手段と、選択された列に第２のポー
トを用いてＮビット単位でデータを書き込むメモリ書き
込み手段とを使用し、アドレス記憶用のメモリ回路手段
の出力によってデータ記憶用のメモリ回路手段の入出力
を制御するので、列ごとにＮビット幅のデータを書き込
むことにより、各列ごとに所定の１ビットのデータのみ
をメモリ読み出し手段によって読み出すことが可能とな
り、セレクタ回路の動作が実現される。すなわち、回路
規模の小さなマルチポートメモリセルを用いてセレクタ
回路を構成できるので、チップ上の占有面積を削減で
き、大規模なセレクタ回路を実現でき、またセレクタ回
路に入力されるデータが一時的に記憶されることにより
パイプライン動作が実現され、クロック信号の周波数を
上げることができ、高速化を実現できるようになる。

【００１４】

【実施例】次に、本発明の実施例について、図面を参照
して説明する。

【００１５】《参考例》まず最初に、本発明のセレクタ回路の動作原理を説明す
るために、参考例について説明する。 図１は参考例にお
けるマルチポートメモリのメモリセル（マルチポートメ
モリセル）の構成を示す回路図である。このマルチポー
トメモリセル１５は、図７を用いて示して従来のメモリ
セルと同様のものであるが、各端子の引出し方向が行方
向であるか列方向であるかの点において異なっている。
すなわちこのマルチポートメモリセル１５は４個のＮＭ
ＯＳトランジスタ１〜４と、２個のインバータ回路５,
６と、第１のポート用の２個の制御端子７Ａ,７Ｂと、
第２のポート用の２個の制御端子８Ａ,８Ｂと、第１の
ポート用の４個の入出力端子９Ａ〜９Ｄと、第２のポー
ト用の４個の入出力端子１０Ａ〜１０Ｄとによって構成
されている。

【００１６】相互接続された第１のポート用のＡおよび
Ｂ制御端子７Ａ,７Ｂに、第１および第２のＮＭＯＳト
ランジスタ１,２のゲート電極が接続され、相互接続さ
れた第２のポート用のＡおよびＢ制御端子８Ａ,８Ｂ
に、第３および第４のＮＭＯＳトランジスタ３,４のゲ
ート電極が接続されている。また、第１のポート用のＡ
およびＢ入出力端子９Ａ,９Ｂと第１のＮＭＯＳトラン
ジスタ１のソース電極が相互に接続され、第１のポート
用のＣおよびＤ入出力端子９Ｃ,９Ｄと第２のＮＭＯＳ
トランジスタ２のソース電極とが相互に接続され、第２
のポート用のＡおよびＢ入出力端子１０Ａ,１０Ｂと第
４のＮＭＯＳトランジスタ４のソース電極とが相互に接
続され、第２のポート用のＣおよびＤ入出力端子１０
Ｃ,１０Ｄと第３のＮＭＯＳトランジスタ３のソース電
極とが相互に接続されている。さらに、第１および第４
のＮＭＯＳトランジスタ１,４の各ドレイン電極と第１
のインバータ回路８５の入力端子と第２のインバータ回
路８６の出力端子とが相互に接続され、第２および第３
のＮＭＯＳトランジスタ２,３の各ドレイン電極と第１
のインバータ回路５の出力端子と第２のインバータ回路
６の入力端子とが相互に接続されている。

【００１７】次に、このマルチポートメモリセル１５を
用いて構築されたマルチポートメモリを用いるセレクタ
について、説明する。図２は、上述のマルチポートメモ
リセル１５をＮ行１列（ただしＮ＞２）に配置したマル
チポートメモリを使用するセレクタの構成を示すブロッ
ク図である。

【００１８】隣接するマルチポートメモリセル１５間
（この場合、メモリセルは列方向のみに隣接する）で、
第２のポート用のＡ制御端子８ＡとＢ制御端子８Ｂとが
接続され、第１のポート用のＡ入出力端子９ＡとＢ入出
力端子９Ｂが接続され、第１のポート用のＣ入出力端子
９ＣとＤ入出力端子９Ｄが接続されている。また、第１
のポート用および第２のポート用の制御回路１１,１２
と、第１のポート用の書き込み読み出し回路１３とが設
けられ、さらに、各マルチポートメモリセル１５ごとに
第２のポート用の書き込み読み出し回路１４が設けられ
ている。第１のポート用の書き込み読み出し回路１３
は、図示最下段のマルチポートメモリセル１５の第１の
ポート用のＢおよびＤ入出力端子９Ｂ,９Ｄと接続され
ている。また、各第２のポート用の書き込み読み出し回
路１４は、対応するマルチポートメモリセル１５の第２
のポート用のＢおよびＤ入出力端子１０Ｂ,１０Ｄと接
続されている。第１のポート用の制御回路１１は、書き
込み信号を出力するものであって、各マルチポートメモ
リセル１５の第１のポート用のＡ制御端子７Ａと接続さ
れており、第２のポート用の制御回路１２は、書き込み
信号を出力するものであって、図示最下段のマルチポー
トメモリセル１５の第２のポート用のＡ制御端子８Ａと
接続されている。

【００１９】次に、図３のタイミングチャートを用いて
このセレクタ回路の動作を説明する。ここでは、第２の
ポート用の制御回路１２と、第１のポート用および第２
のポート用の書き込み読み出し回路１３,１４とが、い
ずれもクロック信号ＣＬＫによって動作するものとす
る。また、第２のポート用の読み出し書き込み回路１４
がＮ個設けられていることに対応し、第２のポート用の
書き込みデータはＮビット幅であるとする。

【００２０】Ｎビット幅の第２のポート用の書き込みデ
ータが時刻ｔ₁に変化すると、第２のポート用の制御回
路１２を介して出力する第２のポート用の書き込み信号
が、クロック信号ＣＬＫが"０"である時刻ｔ₂から時刻
ｔ₃までの間"１"となる。これにより、各マルチポート
メモリセル１５の第２のポート用のＡ制御端子８Ａが"
１"になり、第３および第４のＮＭＯＳトランジスタ１
６,１８がオン状態となる。一方、第２のポート用の書
き込みデータは、第２のポート用の書き込み読み出し回
路１４を介して各マルチポートメモリセル１５の第２の
ポート用のＡおよびＣ入出力端子１０Ａ,１０Ｃに与え
られ、これによってマルチポートメモリセル１５に書き
込まれる。

【００２１】次に、クロック信号ＣＬＫが"１"である時
刻ｔ₃からｔ₄までの間、第１のポート用の制御回路１１
を介してＮ個のマルチポートメモリセル１５の中から１
つのメモリセルを選択し、選択されたマルチポートメモ
リセルに対する第１のポート用の読み出し信号を"１"と
する。これにより、選択されたマルチポートメモリセル
１５の第１のポート用のＡ制御端子７Ａが"１"となり、
このメモリセルから第１ポート用の書き込み読み出し回
路１３を介してデータが読み出しデータとして読み出さ
れる。つまり、Ｎ個あるマルチポートメモリセル１５に
同時に書き込まれたデータのうち、選択されたマルチポ
ートメモリセル内のデータのみが読み出されることとな
って、セレクタ回路が実現したことになる。時刻ｔ₄以
降も同様に動作する。この参考例では、回路規模の小さ
いマルチポートメモリセルを用いてセレクタ回路を構成
しているため、チップ上での占有面積を削減できる。ま
た、マルチポートメモリセル内にデータが一時的に記憶
されることになるので、パイプライン動作が実現され、
クロック信号の周波数を高くすることができる。

【００２２】《第１の実施例》 次に本発明の第１の実施例について説明する。この実施
例では、読み出しアドレスを記憶するためのマルチポー
トメモリセル（第１のメモリ回路手段）とデータを記憶
するためのマルチポートメモリセル（第２のメモリ回路
手段）とを別個に設け、これらのマルチポートメモリセ
ルを組み合わせることによってセレクタ回路が構成され
ている。図４はアドレス記憶用のメモリセルの構成を示
す回路図、図５はデータ記憶用のメモリセルの構成を示
す回路図、図６は本実施例におけるセレクタ回路の構成
を示すブロック図である。

【００２３】アドレス記憶用のマルチポートメモリセル
２０は、２個のＮＭＯＳトランジスタ２１,２２と、２
個のインバータ回路２３,２４と、第１のポート用の２
個の制御端子２５Ａ,２５Ｂと、第２のポート用の２個
の制御端子２６Ａ,２６Ｂと、第１のポート用の４個の
入出力端子２７Ａ〜２７Ｄと、データ出力端子２８とに
よって構成されている。

【００２４】第１のポート用のＡおよびＢ制御端子２５
Ａ,Ｂは相互に接続され、そこに第１および第２のＮＭ
ＯＳトランジスタ２１,２２のゲート電極が接続されて
いる。一方、第２のポート用のＡおよびＢ制御端子２６
Ａ,２６Ｂは、相互に接続されるのみであって、このマ
ルチポートメモリセル２０内の他の回路要素とは接続さ
れていない。第１のポート用のＡおよびＢ入出力端子２
７Ａ,２７Ｂは相互に接続され、そこに第１のＮＭＯＳ
トランジスタ２１のドレイン電極が接続されている。同
様に、第１のポート用のＣおよびＤ入出力端子２７Ｃ,
２７Ｄは相互に接続され、そこに第２のＮＭＯＳトラン
ジスタ２１のドレイン電極が接続されている。また、第
１のＮＭＯＳトランジスタ２１のソース電極と第１のイ
ンバータ回路２３の入力端子と第２のインバータ回路２
４の出力端子とデータ出力端子２９とが相互に接続さ
れ、第２のＮＭＯＳトランジスタ２２のソース電極と第
１のインバータ回路３の出力端子と第２のインバータ回
路４の入力端子とが相互に接続されている。

【００２５】データ記憶用のマルチポートメモリセル４
０は、４個のＮＭＯＳトランジスタ４１〜４４と、２個
のインバータ回路４５,４６と、第１のポート用制御端
子４７と、第２のポート用の２個の制御端子４８Ａ,４
８Ｂと、第１のポート用の４個の入出力端子４９Ａ〜４
９Ｄと、第２のポート用の４個の入出力端子５０Ａ〜５
０Ｄによって構成されている。

【００２６】第１のポート用の制御端子４７は、第１お
よび第２のＮＭＯＳトランジスタ４１,４２のゲート電
極に接続されている。第２のポート用のＡおよびＢ制御
端子４８Ａ,４８Ｂは相互に接続されており、それに第
３および第４のＮＭＯＳトランジスタ４３,４４のゲー
ト電極が接続されている。第１のポート用のＡおよびＢ
入出力端子４９Ａ,４９Ｂが相互に接続され、そこに第
１のＮＭＯＳトランジスタ４１のドレイン電極が接続さ
れている。第１のポート用のＣおよびＤ入出力端子４９
Ｃ,４９Ｄが相互に接続され、そこに第２のＮＭＯＳト
ランジスタ４２のドレイン電極が接続されている。同様
に、第２のポート用のＡおよびＢ入出力端子５０Ａ,５
０Ｂが相互に接続され、そこに第４のＮＭＯＳトランジ
スタ４４のドレイン電極が接続されている。第２のポー
ト用のＣおよびＤ入出力端子５０Ｃ,５０Ｄが相互に接
続され、そこに第３のＮＭＯＳトランジスタ４３のドレ
イン電極が接続されている。さらに、第１および第４の
ＮＭＯＳトランジスタ４１,４４のソース電極と第１の
インバータ回路４５の入力端子と第２のインバータ回路
４６の出力端子とが相互に接続され、第２および第３の
ＮＭＯＳトランジスタ４２,４３のソース電極と第１の
インバータ回路４５の出力端子と第２のインバータ回路
４６の入力端子とが相互に接続されている。

【００２７】次に、これらアドレス記憶用およびデータ
記憶用のマルチポートメモリセル２０,４０を用いたセ
レクタ回路について説明する。図５に示すように、各マ
ルチポートメモリセル２０,４０をそれぞれＮ行Ｍ列に
配置する。このとき、列方向すなわち図示縦方向には、
アドレス記憶用のマルチポートメモリセル２０とデータ
記憶用のマルチポートメモリセル４０とが交互に並び、
行方向すなわち図示横方向には、アドレス記憶用および
データ記憶用のマルチポートメモリセル２０,４０がそ
れぞれ一列に並ぶように配置する。

【００２８】ここで、アドレス記憶用のマルチポートメ
モリセル２０の第２のポート用のＡ制御端子２６Ａ、第
１のポート用のＡ入出力端子２７Ａ、第１のポート用の
Ｃ入出力端子２７Ｃが、このアドレス記憶用のマルチポ
ートメモリセル２０の図示上側に隣接するデータ記憶用
のマルチポートメモリセル４０の第２のポート用のＡ制
御端子４８Ａ、第１のポート用Ｂ入出力端子４９Ｂ、第
１のポート用のＤ入出力端子４９Ｄに、それぞれ接続さ
れている。また、アドレス記憶用のマルチポートメモリ
セル２０の第２のポート用のＢ制御端子２６Ｂ、第１の
ポート用のＢ入出力端子２７Ｂ、データ出力端子２９、
第１のポート用のＤ入出力端子２７Ｄが、このアドレス
記憶用のマルチポートメモリセル２０の図示下側に隣接
するデータ記憶用のマルチポートメモリセル４０の第２
のポート用のＢ制御端子４８Ｂ、第１のポート用のＡ入
出力端子４９Ａ、第１のポート用の制御端子４７、第１
のポート用のＣ入出力端子４９Ｃに、それぞれ接続され
ている。

【００２９】さらに、横方向に隣接するアドレス記憶用
のマルチポートメモリセル２０間で、第１のポート用の
Ａ制御端子２５Ａが第１のポート用のＢ制御端子２５Ｂ
に接続されている。同様に、横方向に隣接するデータ記
憶用のマルチポートメモリセル４０間で、第２のポート
用のＡ入出力端子５０Ａが第２のポート用のＢ入出力端
子５０Ｂに接続され、第２のポート用のＣ入出力端子５
０Ｃが第２のポート用のＤ入出力端子５０Ｄに接続され
ている。

【００３０】そして、第１のポート用および第２のポー
ト用の制御回路６１,６２と、第１のポート用および第
２のポート用の書き込み読み出し回路６３,６４とが設
けられている。ここで、第１のポート用の書き込み読み
出し回路６３は列ごとに設けられており、図示最下段の
行のデータ記憶用のマルチポートメモリセル４０におけ
る第１のポート用のＢおよびＤ入出力端子４９,４９Ｄ
とそれぞれ接続されている。第２のポート用の書き込み
読み出し回路６４は、行ごとに設けられており、図示一
番左の列のデータ記憶用のマルチポートメモリセル４０
における第２のポート用のＡおよびＣ入出力端子５０
Ａ,５０Ｃとそれぞれ接続されている。第１のポート用
の制御回路６１は、読み出し信号を出力するものであっ
て、各行の図示一番左の列のアドレス記憶用のマルチポ
ートメモリセル２０に対し、第１のポート用のＡ制御端
子２５Ａを介して接続されている。第２のポート用の制
御回路６２は、読み出し信号を出力するものであって、
各列の図示最下段のデータ記憶用のマルチポートメモリ
セル４０に対し、第２のポート用のＡ制御端子４８Ａを
介して接続されている。

【００３１】次に、このセレクタ回路の動作について、
説明する。

【００３２】まず、第１のポート用の制御回路６１を用
い、各列ごとにその列に接続されたＮ個のアドレス記憶
用のマルチポートメモリセル２０のうちの１つだけが"
１"を記憶するようにして、第１のポート用の書き込み
読み出し回路６３を介してＮビット単位にデータを書き
込む。アドレス記憶用のマルチポートメモリセル２０に
書き込まれたデータは、データ出力端子２９と第１のポ
ート用の制御端子４７を介し、図示下側に隣接する１つ
下のデータ記憶用のマルチポートメモリセル４０に出力
される。したがって、アドレス記憶用のマルチポートメ
モリセル２０に書き込まれたデータによって、データ記
憶用のマルチポートメモリセル４０に記憶されたデータ
を第１のポート用の各入出力端子４９Ａ〜４９Ｄに出力
するか否かが制御されることになる。

【００３３】そののち、上述の参考例と同様にして、Ｎ
ビット幅の書き込みデータが第２のポート用の書き込み
読み出し回路６４を介し、列ごとにデータ記憶用のマル
チポートセル４０に書き込まれると、対応するアドレス
記憶用のマルチポートメモリセル２０において"１"が記
憶されているデータ記憶用のマルチポートメモリセル４
０に書き込まれたデータが、第１のポート用の入出力端
子を介して第１のポート用の書き込み読み出し回路６３
に読み出される。その時のタイミングは、図３に示した
ものと同様である。

【００３４】この第１の実施例では、制御信号を記憶す
るためのアドレス記憶用のマルチポートメモリセルが設
けられ、またセレクタ回路を構成する上で回路規模の小
さいマルチポートメモリセルを用いているため、チップ
上の占有面積を削減でき、またデータ記憶用のマルチポ
ートメモリセルにデータが一時的に記憶されるのでパイ
プライン動作が実現し、クロック信号の周波数を上げる
ことができる。

【００３５】

【発明の効果】以上説明したように本発明は、回路規模
の小さなマルチポートメモリセルを用いてセレクタ回路
を構成することにより、チップ上の占有面積を削減でき
大規模なセレクタ回路を実現でき、またセレクタ回路に
入力されるデータが一時的に記憶されることによりパイ
プライン動作が実現され、クロック信号の周波数を上げ
ることができ高速化を実現できるという効果がある。

【００３６】現在、使用可能なＣＭＯＳプロセスでの比
較結果では、６倍程度の面積縮小効果があり、スピード
においても１.３倍程度の高速化可能である。

【図面の簡単な説明】

【図１】本発明の参考例におけるマルチポートメモリセ
ルの構成を示す回路図である。

【図２】参考例におけるセレクタ回路の構成を示すブロ
ック図である。

【図３】図２のセレクタ回路の動作を示すタイミングチ
ャートである。

【図４】本発明の第１の実施例でのアドレス記憶用のマ
ルチポートメモリセルを示す回路図である。

【図５】第１の実施例でのデータ記憶用のマルチポート
メモリセルを示す回路図である。

【図６】第１の実施例におけるセレクタ回路の構成を示
すブロック図である。

【図７】従来のマルチポートメモリでのメモリセルの構
成を示す回路図である。

【図８】従来のマルチポートメモリの構成を示すブロッ
ク図である。

【図９】従来のセレクタの構成を示す回路図である。

【図１０】従来のセレクタの構成を示す回路図である。

【符号の説明】

１〜４,２１,２２,４１〜４４ ＮＭＯＳトランジスタ ５,６,２３,２４,４５,４６ インバータ回路 ７Ａ,７Ｂ,２５Ａ,２５Ｂ,４７ 第１のポート用の制
御端子 ８Ａ,８Ｂ,２６Ａ,２６Ｂ,４８Ａ,４８Ｂ 第２のポー
ト用の制御端子 ９Ａ〜９Ｄ,２７Ａ〜２７Ｄ,４９Ａ〜４９Ｄ 第１のポ
ート用の入出力端子 １０Ａ〜１０Ｄ,５０Ａ〜５０Ｄ 第２のポート用の入
出力端子 １１,６１ 第１のポート用の制御回路 １２,６２ 第２のポート用の制御回路 １３,６３ 第１のポート用の書き込み読み出し回路 １４,６４ 第２のポート用の書き込み読み出し回路 １５ マルチポートメモリセル ２０ アドレス記憶用のマルチポートメモリセル ２９ データ出力端子 ４０ データ記憶用のマルチポートメモリセル

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のポート及び第２のポートを有しＮ
   行Ｍ列に並ベられたマルチポートメモリセルと、 行ごとに前記第１のポートを選択するための第１の選択
   手段と、 列ごとに前記第２のポートを選択するための第２の選択
   手段と、 前記第１のポートを使用してＭビット単位でデータを読
   み出すメモリ読み出し手段と、 選択された列に前記第２のポートを使用してＮビット単
   位でデータを書き込むメモリ書き込み手段とを有し、前記各マルチポートメモリセルが、前記第１のポートに
   対応したデータの入力／出力を行うための第１のポート
   用端子と前記第１のポート用端子に対するデータの入出
   力を制御するための第１の制御端子とデータの出力を行
   う出力端子を備えた第１のメモリ回路手段と、前記第１
   のポートに対応したデータの入力／出力を行うための第
   ２のポート用端子と前記第２のポートに対応したデータ
   の入力／出力を行うためのする第３のポート用端子と前
   記第１のポートからのデータの入出力を制御するための
   第２の制御端子とを備えた第２のメモリ回路手段とを有
   し、 前記各マルチポートメモリセルにおいては、前記出力端
   子が前記第２の制御端子に接続するとともに前記第１の
   ポート用端子と前記第２のポート用端子が共通接続し、 前記第１のポートが列方向に隣接するマルチポートメモ
   リセル間で共通接続され、Ｍ＞１の場合には行方向に隣
   接するマルチポートメモリセル間で前記第２のポートが
   共通接続されているセレクタ回路。
2. 【請求項２】 第１のメモリ回路手段及び第２のメモリ
   回路手段とからなるマルチポートメモリセルであって、 前記第１のメモリ回路手段が、データを入力する第１の
   入力端子とデータを出力する第１の出力端子と前記第１
   の入力端子でのデータの入力を制御する第１の制御端子
   とデータを記憶する第１の記憶エレメントとを有し、 前記第２のメモリ回路手段が、データを入力する第２の
   入力端子とデータを出力する第２の出力端子と前記第２
   の入力端子でのデータの入力を制御する第２の制御端子
   と前記第２の出力端子でのデータの出力を制御する第３
   の制御端子とデータを記憶する第２の記憶エレメントと
   を有し、 前記第１の出力端子と前記第３の制御端子とが接続さ
   れ、前記第１の入力端子と前記第２の出力端子とが接続
   されているマルチポートメモリセル。