JPH03715B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、マスタースライス方式により構成
される半導体集積回路装置（以下LSIと略称す
る）に関し、特に該LSIに内蔵されるメモリ専用
領域をレジスタとして使用するに好適な同メモリ
回路構成の具現化に関する。

〔発明の技術的背景およびその問題点〕

上記マスタースライス方式とは、別名ゲートア
レイとも呼ばれ、通常複数の素子（トランジスタ
等の能動素子および抵抗等の受動素子を含む）か
らなる基本セルがマトリクス状に多数集積形成さ
れてなるマスターチツプを予め半導体ウエハ上に
適宜形成した後、上記基本セル内の素子をそれぞ
れ結合して所望の論理機能を有する論理回路を実
現し、さらにこれを複数接続して最終LSIを完成
する方式である。

第１図に、このようにしてつくられるゲートア
レイチツプに内蔵されるメモリ専用セルの回路構
成例を示す。

このメモリ回路において、インバータ１−１お
よび１−２は、それぞれ等しい大きさ、等しい電
気特性を有するインバータであつて、互いに入出
力端子が図示の如く接続されて１つのフリツプフ
ロツプを構成している。またゲート１−３および
１−４は、データの書き込み、読み出し時にそれ
ぞれ上記フリツプフロツプとビツト線１−９およ
び１−１０とを接続する伝送ゲートであり、図示
しないアドレスデコーダからワード線１−５に伝
送される同メモリ回路のアクセス信号によつて開
閉のコントロールがなされるようになつている。
さらにこの回路において、１−６および１−７は
データの書き込み時に該書き込みデータを上記ビ
ツト線１−９および１−１０に出力する書き込み
ドライバであり、また１−８は読み出し時におけ
る上記ビツト線１−９および１−１０のわずかな
電圧変動を増幅して該読み出しに耐え得る電圧と
なるよう波形整形するセンスアンプである。

このようなセル構造を有するメモリ回路は、一
般にメモリセル面積を小さくすることができるこ
とから大容量メモリには適しているが、ゲートア
レイの内蔵メモリとしては以下に示すような不都
合もあつた。

すなわち、ゲートアレイ内では、上記メモリは
いわばレジスタ群として用いられることが多く、
したがつてこのメモリとしても、該レジスタ群と
して有効に機能するものが必要とされているのに
対し、上述した従来のメモリ回路では、その動作
に際してデータの読み出しあるいは書き込みのい
ずれか一方ずつしか行なうことができず、該レジ
スタ群として用いるには非常に効率の悪いものと
なつていた。このことを第２図を参照して説明す
る。

第２図においが、２−１は先の第１図に示した
メモリセルを使用したレジスタ群であり、この中
には同図に示すような３つのアドレスＡ，Ｂ，Ｃ
が存在している。また２−２および２−４はそれ
ぞれ単独のレジスタであり、２−３は演算Ｚを実
行する演算回路である。

このように上記メモリをレジスタとして使用す
る場合、一般には「上記レジスタ群２−１のアド
レスＡの内容とアドレスＢの内容とに演算Ｚ（記
号で表わす）を施してこの結果をレジスタＣに
格納する」といつた使い方がなされる。ここで、
第１図に示した従来のメモリ回路では、データの
書き込みであれ、また読み出しであれ、１クロツ
ク内に１回のアクセスしか実行できないため、こ
のようなレジスタとしての使用に際しては次に示
す３段階の操作が必要となる。

同レジスタ群２−１のアドレスＡの内容を読
み出し、これを他のレジスタ２−２（このレジ
スト内容を記号Ｒ１で表わす）ストアする。す
なわち、 （Ｒ１）←（アドレスＡの内容） 同じくレジスタ群２−１のアドレスＢの内容
を読み出すとともに、この内容と上記レジスタ
２−２の内容（Ｒ１）とに演算回路２−３にて
演算Ｚを施し、この結果をさらに他のレジスタ
２−４（このレジスト内容を記号Ｒ２で表わ
す）にストアする。すなわち、 （Ｒ２）←（Ｒ１）（アドレスＢの内容） 上記レジスタ２−４の内容（Ｒ２）を読み出
し、これをレジスタ群２−１のアドレスＣに書
き込む。すなわち、 （アドレスＣの内容）←（Ｒ２） このように、従来のメモリをレジスタ群として
使用した場合には、上述した一般的な処理（現実
に最も多く用いられる処理方法である）に３クロ
ツク分の処理時間を必要とする。このことはLSI
全体の処理能力を向上する上でも大きな妨げとな
つていた。

さらに、第１図に示した従来のメモリ回路には
次のような不都合もある。

すなわち、ゲートアレイを使つての論理設計
は、一般に半導体装置については左程詳細な知識
を有さないゲートアレイユーザーが行なうことが
多いため、同ゲートアレイを構成する種々回路と
しても、適宜な動作マージンを有していてタイミ
ングコントロール等が容易であることが望まれて
いるが、上述したメモリ回路は、動作が複雑でタ
イミングコントロールが難しい上に動作マージン
の少ないセンスアンプ１−８を具えて構成される
ことから、同ユーザーによる上記論理設計を非常
に困難なものとしていた。

〔発明の目的〕

この発明は、メモリ専用領域を前述のようにレ
ジスタ群として使用した際にその動作効率を大幅
に向上せしめるとともに、タイミングコントロー
ル等をも容易とするメモリ専用セルを有するLSI
を提供することを目的とする。

〔発明の概要〕

上記目的を達成するため、この発明では、前記
フリツプフロツプに対し各別の伝送ゲートを介し
て接続されるようになる２つの読み出しデータ出
力線と１つの書き込みデータ入力線との計３つの
ビツト線を設けるとともに、各別のワード信号が
伝送されるようになる３つのワード線を設け、こ
れらワード線に伝送される上記各別のワード信号
をもつて上記３つの伝送ゲートを各別に開閉する
ようにする。すなわち、同メモリ回路を同時アク
セスの可能な３ポートメモリとして構成する。こ
れにより、前述したような同メモリをレジスタと
して使用する際のデータ処理を１クロツク分の時
間で実行することができるようになる。そしてこ
の発明ではさらに、同メモリ回路のこうした動作
を安定ならしめるため、上記フリツプフロツプを
構成する２つのインバータについて、データの読
み出しにかかる一方を大電流駆動できるインバー
タとし、またデータの書き込みにかかる他方を外
部からの信号電圧で簡単にデータ反転できるよう
な電流駆動力の小さいインバータとするようにす
る。これにより、前述したようにタイミングコン
トロールが難しくて動作 −ジンの少ないセンス
アンプ等のゲートアレイユーザにとつて理解し難
い回路を用いることなく、メモリ回路としての安
定した読み出しおよび書き込み動作を実現するこ
とができるようになる。

〔発明の効果〕

このように、この発明にかかるLSIによれば、
上記メモリ専用領域のレジスタとして使用した際
のデータ処理能率が大幅に向上されるとともに、
この論理設計に際しての煩わしさも良好に解消さ
れることとなり、ひいては同LSI全体としてのデ
ータ処理能力および汎用性も一段と高められるこ
ととなる。

〔発明の実施例〕

第３図に、この発明にかかるLSIの一実施例を
示す。ただし、ここでもこの発明の主要部となる
メモリ専用セルについてのみその回路構成を示
し、他の部分については図示を割 している。

さてこのメモリ回路において、インバータ３−
１および３−２は前記同様フリツプフロツプを構
成するインバータであつて、その入出力端子は互
いに同第３図に示す態様で接続されている。ただ
しこれらインバータのうち、インバータ３−１は
電流駆動力の十分大きなインバータであり、逆に
インバータ３−２は下述するゲート３−３を通つ
て流れる電流によつて簡単に該フリツプフロツプ
が反転できる程度に電流駆動力の小さいインバー
タである。また、ゲート３−３は上記フリツプフ
ロツプと書き込みデータ入力線３−９とを接続す
る伝送ゲート、ゲート３−４は上記フリツプフロ
ツプと第１の読み出しデータ出力線３−１０とを
接続する伝送ゲート、そしてゲート３−５は上記
フリツプフロツプと第２の読み出しデータ出力線
３−１１とを接続する伝送ゲートであつて、これ
らはそれぞれ図示しないアドレスデコーダから３
つのワード線３−６および３−７および３−８に
各別に伝送されるワード信号（同メモリ回路のア
クセス信号）に基づいて各別に開閉のコントロー
ルがなされるようになつている。なお、同図にお
けるドライバ３−１２は、データの書き込み時に
該書き込みデータを上記書き込みデータ入力線３
−９に出力する書き込みドライバである。

したがつてこのメモリ回路の駆動に際し、上記
ワード線３−６にワード信号が伝送されてこの線
レベルが論理〓Ｈ″になると、書き込み用の伝送
ゲート３−３が開いて書き込みデータ入力線３−
９にセツトされたデータが上記フリツプフロツプ
に取り込まれ、また上記ワード線３−７あるいは
３−８にワード信号が伝送されてこれらの線レベ
ルが論理〓Ｈ″になると、上記伝送ゲート３−
４、３−５が開いて上記フリツプフロツプに記憶
されたデータが読み出しデータ出力線３−１０，
３−１１に出力されることになる。なお、上述し
たように、フリツプフロツプを構成するインバー
タ３−１は十分大きな電流駆動力をもつており、
この出力ノードが上記読み出しデータ出力線３−
１０および３−１１のいずれか一方、または両方
と導通されたとしても、これらビツト線容量の和
と該インバータ３−１の出力ノードの容量とのチ
ヤージシエアによつて起る該インバータ３−１の
出力ノード変化は十分に小さく、この読み出しデ
ータのレベルが他方のインバータ３−２のスレシ
ユホールド電圧を超えることはない。

このように、このメモリ回路によれば、１つの
書き込みデータ入力線３−９と２つの読み出しデ
ータ出力線３−１０および３−１１との合計３つ
のビツト線を全く独立して動作させることができ
る。すなわち、このメモリ回路は同時アクセスの
可能な３ポートメモリとなつている。

次に、上述したメモリ専用セルを用いてレジス
タ群を構成した場合のデータ処理態様を第４図を
参照して説明する。

第４図は、先の第２図に示した従来のメモリ専
用セルによつてレジスタ群を構成した場合のデー
タ処理態様に対比させて同実施例によるデータ処
理態様を示した機能ブロツク図であり、この第４
図において、４−１は第３図に示したような回路
構成を有するメモリ専用セルを使用したレジスタ
群を、また４−２は前記同様演算Ｚを実行する演
算回路をそれぞれ示す。

さて、このレジスタ群４−１を構成するメモリ
専用セルは、上述したように３ポートメモリとな
つていて、すべての書き込みおよび読み出し動作
を１クロツク内で行なうことができることから、
同レジスタ群４−１を用いれば、前述したような
「アドレスＡの内容とアドレスＢの内容とに演算
Ｚを施してこの結果をアドレスＣに格納する」と
いつた処理も、わずか１クロツク内で実行するこ
とができるようになる。すなわち、 Γ レジスタ群４−１のアドレスＡおよびアドレ
スＢの内容を同時に読み出し、これに演算Ｚを
施して同レジスタ群４−１のアドレスＣに書き
込む。

（アドレスＣの内容）←（アドレスＡの内
容）（アドレスＢの内容） といつた１クロツク内の一括した処理が可能とな
る。第１図および第２図に示した従来のものに比
べて同処理速度が３倍に高速化されたことにな
る。

なお、この実施例LSIはゲートアレイであるた
め、ユーザーによつては上記以外の使い方をする
場合もあり得る。そのような場合は、同LSIがマ
スタースライス方式であることを利用して、それ
ぞれに最適と思われる配線を行なえばよい。例え
ば、第３図に示したメモリ回路を１ポートメモリ
あるいは２ポートメモリとして用いることも勿論
可能である。また、この発明では３組のアドレス
デコーダしか想定していないため、４ポート以上
のメモリには不適であるが、現実に４ポート以上
のメモリを必要とする用途はほとんどなく、実用
上の支障はない。

ところで、第３図に示した回路のように、セン
スアンプ等を用いずに、電流駆動力の大きく異な
る２つのインバータ３−１および３−２の組合せ
でフリツプフロツプを構成した場合、一見第１図
に示した従来のメモリ回路に比べてセル当りの面
積が大きくなり、ゲートアレイの有効使用面積の
効率を下げるかのようにみえるが、この発明の３
ポートメモリを実際に構成すると、各メモリ専用
セルの上をワード線３本とビツト線３本との少な
くとも６本の信号線および電源線に相当する線の
配線がなされることになることから、実際のセル
の占有面積は上記能動素子自身の大きさではなく
これら配線される線の最小線幅および最小線間隔
で決まることになり、従来LSIのセル構造であ
れ、この発明にかかるLSIのセル構造であれ、実
際にメモリ専用領域の占める面積は等しいものと
なる。

また、メモリ専用セルを第３図に示したような
構成とすることで実用上は十分に安定したデータ
の書き込みおよび読み出し動作を実現することは
できるが、特に第５図に示すようなデータラツチ
を追加するようにすれば、例えばデータを書き込
んだセルから同時にデータを読み出そうとしたよ
うな場合でも、該読み出されるデータが書き込ま
れる以前のデータであるか、あるいは書き込まれ
た以後のデータであるかをより明確に識別できる
ようになる。

すなわち第５図に示すデータラツチにおいて、
５−１は入力端子、５−２は出力端子、５−３は
ラツチイネーブル端子、５−４はフリツプフロツ
プ、５−５は上記ラツチイネーブル端子５−３に
加えられる信号が論理“Ｈ”となつたとき開とな
る伝送ゲート、５−６は逆に上記ラツチイネーブ
ル端子５−３に加えられる信号が理“Ｌ”となつ
たとき開となる伝送ゲートであり、上記入力端子
５−１を第３図に示したメモリ回路の読み出しデ
ータ出力線３−１０、３−１１に接続して上記ラ
ツチイネーブル端子５−３に同メモリ回路の書き
込み用ワード信号の反転信号を加えるようにすれ
ば、当該セルへのデータ書き込み中は、たとえこ
の読み出しデータが変化しても、該書き込みデー
タが到来する以前最後に読み出されていたデータ
が上記フリツプフロツプ５−４に保持されること
になる。勿論、このようなデータラツチを追加し
ても１クロツクで同時アクセス可能という同メモ
リ回路の条件は満たされている。

【図面の簡単な説明】

第１図は従来のLSIにおけるメモリ専用セルの
回路構成を示す回路図、第２図は第１図に示した
構成を有するメモリ専用セルでレジスタ群を構成
した場合のデータ処理態様例を示す機能ブロツク
図、第３図はこの発明にかかるLSIにおけるメモ
リ専用セルの回路構成例を示す回路図、第４図は
第３図に示した構成を有するメモリ専用セルでレ
ジスタ群を構成した場合のデータ処理態様例を示
す機能ブロツク図、第５図はこの発明にかかる
LSIのメモリ回路に接続して好適なデータラツチ
の一例を示す回路図である。 １−１，１−２，３−１，３−２……インバー
タ、１−３，１−４，３−３，３−４，３−５，
５−５，５−６，……伝送ゲート、１−５，３−
６，３−７，３−８……ワード線、１−６，１−
７，３−１２……ドライバ、１−８……センスア
ンプ、１−９，３−９……書き込みデータ入力
線、１−１０，３−１０，３−１１……読み出し
データ出力線、２−１，４−１……レジスタ群、
２−２，２−４……レジスタ、２−３，４−２…
…演算回路、５−４……フリツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ １つの半導体チツプ内にマトリクス状に集積
   形成された複数の基本セルとメモリ専用領域を構
   成する複数のメモリ専用セルとを具え、これら各
   セル間の配線態様に基づいてそれぞれ所望の論理
   機能を実現するマスタースライス型の半導体集積
   回路装置において、３つの各別のワード信号が伝
   送される第１および第２および第３の３つのワー
   ド線と、第１および第２の２つの読み出しデータ
   出力線と、１つの書き込みデータ入力線と、電流
   駆動力の大きい第１のインバータと、該第１のイ
   ンバータより電流駆動力の十分小さいインバータ
   であつて該第１のインバータと互いに入出力端子
   を接続し合つてフリツプフロツプを構成する第２
   のインバータと、前記第１のワード線に伝送され
   るワード信号に基づいて前記第１の読み出しデー
   タ出力線および前記第１のインバータの出力端子
   間を導通する第１の伝送ゲートと、前記第２のワ
   ード線に伝送されるワード信号に基づいて前記第
   ２の読み出しデータ出力線および前記第１のイン
   バータの出力端子間を導通する第２の伝送ゲート
   と、前記第３のワード線に伝送されるワード信号
   に基づいて前記書き込みデータ入力線および前記
   第２のインバータの出力端子間を導通する第３の
   伝送ゲートとを具えて前記メモリ専用セルを構成
   したことを特徴とする半導体集積回路装置。