JP2007172813A

JP2007172813A - 半導体記憶装置及び半導体記憶装置の動作方法

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Publication number: JP2007172813A
Application number: JP2006311907A
Authority: JP
Inventors: Shusuke Iwata; 周祐岩田; Yoshimoto Kurokawa; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-11-25
Filing date: 2006-11-17
Publication date: 2007-07-05

Abstract

【課題】ＴＦＴなどのトランジスタ特性がばらつく状況や、ＲＦ回路から電源が供給され電源が安定しない状況で、ＳＲＡＭを作製する場合、従来の１つのメモリセルに６つのトランジスタの構成では読み出し時にメモリセルが保持する値が書き換わる誤書き込みが発生してしまう。
【解決手段】ＳＲＡＭのメモリセルは、書き込みの回路と読み出しの回路を分離する事により、ＳＲＡＭの誤書き込みを防ぎ、安定した動作を行うことを可能にする。また、書き込みのタイミングを考慮する事により、誤書き込みを起こさず、より確実に書き込みの動作を行うことが可能なＳＲＡＭを提供する。
【選択図】図１

Description

本発明は、記憶機能を有する半導体装置（半導体記憶装置）及び当該装置の動作方法に関する。

ＬＳＩ（大規模集積回路）の処理が複雑になるのに伴い、ＬＳＩ内部に存在する記憶装置（メモリ）の容量が増大している。特に、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）に内蔵されるキャッシュメモリなどは、非常に容量が大きくなってしまう。キャッシュメモリは、使用頻度の高いデータを蓄えておき、処理速度の高速化を目指すためのメモリであり、ＣＰＵの処理能力が高まるにつれ、必要とする容量が大きくなってしまう。その結果、キャッシュメモリがＬＳＩの面積全体に占める割合が非常に大きなものとなる。面積が大きい事により、ＬＳＩ全体でのチップの歩留まり、消費電力等に対する影響も大きくなっている。

図５に従来のメモリセルを示す。インバータループ１０８は、２つのＮチャネル型トランジスタ１１１、１１３と２つのＰチャネル型トランジスタ１１２、１１４から構成される。メモリセルの入力端子１０４は電源線であり、入力端子１０５はグランド線であり、メモリセルは電源線とグランド線により電源電圧が供給される。

Ｎチャネル型トランジスタ１０６、１０７のゲート端子はメモリセルの入力端子１０３と接続されている。また、Ｎチャネル型トランジスタ１０６、１０７のドレイン端子はそれぞれメモリセルの入力端子１０１、１０２と接続され、ソース端子はそれぞれインバータループ１０８のノード１０９、１１０と接続されている。

図５のメモリセルに値（データともよぶ）を書き込む場合には、書き込みのワード線である入力端子１０３をＨＩＧＨ状態に保持して、Ｎチャネル型トランジスタ１０６、１０７をオンの状態にする。このとき、入力端子１０１に書き込む値を、入力端子１０２には書き込む値の反転した値を保持してメモリセルに値を書き込む。

図５のメモリセルから値を読み出す時には、入力端子１０３をＨＩＧＨ状態に保持して、Ｎチャネル型トランジスタ１０６、１０７をオンの状態にする。このとき、入力端子１０１、１０２をＨＩＧＨ状態とＬＯＷ状態との間の電位（以下、中間電位と記す）に保持しメモリセルから値を読み出し、読み出し回路において電位差を増幅して値を読み出す。

６つのトランジスタを用いたメモリセルは、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を構成することができる。このようにＳＲＡＭを作製する場合、入力端子１０１、１０２からの電流によりメモリセルの値が書き換わらない事が必要とされる。具体的には、読み出し時にＮチャネル型トランジスタ１０６、１０７をオンの状態にしたときに、中間電位に保持された入力端子１０１、１０２からの電流によりメモリセルの値が書き換わらない必要がある。

しかしながら、トランジスタの閾値電圧等のばらつきが大きいと、読み出し時にメモリセルの値が書き換わってしまう。ＲＦ回路は、トランジスタの閾値電圧に敏感であり、特にトランジスタとして薄膜トランジスタを用いる場合、トランジスタの閾値電圧のばらつきによる誤動作が生じてしまう。

以下、図５を用いてトランジスタの閾値電圧のばらつきが大きいと、読み出し時にメモリセルの値が書き換わる場合について電源電圧を５Ｖとして説明する。

読み出し時には入力端子１０１、１０２が中間電位に保持され、オンの状態になったＮチャネル型トランジスタ１０６、１０７を通ってメモリセルに流れ込む電流と、メモリセル内のインバータループ１０８内のトランジスタから供給される電流によって、インバータループ１０８内の電位が決定される。

これらのトランジスタの閾値電圧のばらつきが設計時に想定された範囲内であれば、読み出し時にメモリセルの値の誤書き込みは起こらない。例えばＮチャネル型トランジスタ１１３の閾値電圧が高めで、Ｐチャネル型トランジスタ１１２の閾値電圧が低めで、ノード１０９が５Ｖでノード１１０が０Ｖに保持された状態でＮチャネル型トランジスタ１０６、１０７、つまり入力端子がオンである場合について説明する。

Ｎチャネル型トランジスタ１０６、１０７がオンの状態になると、入力端子１０１から電流がＮチャネル型トランジスタ１０６を通って流れ込む。このとき、オンの状態になっているＰチャネル型トランジスタ１１２を通って電源から流れる電流によってノード１０９は、瞬間的に電源電圧５Ｖより低下し中間電位２．５Ｖよりも少し高い電位になる。したがってＮチャネル型トランジスタ１１３とＰチャネル型トランジスタ１１４で構成されるインバータの出力であるノード１１０は０Ｖより上昇する。

この時、Ｎチャネル型トランジスタ１１３の閾値電圧が高く、中間電位より少し高い電位でのＮチャネル型トランジスタ１１３を流れる電流の値が小さくなるため、Ｐチャネル型トランジスタ１１４からの電流が大きくなり、ノード１１０は５Ｖに書き換わってしまう。

このようにトランジスタの特性のばらつきが大きい場合には、図５に示すような６つのトランジスタの構成は、ＳＲＡＭを作るのには適さないため、書き込みのポートと読み出しのポートを分ける事により、読み出し時に誤った値を書き込まないようにすることができる。例えば、特許文献１に開示される、書き込み用ポートと、読み出し用ポートとを分ける構成によって、読みだし時に誤った値を書き込まないようにすることができる。なお書き込み用ポートと、読み出し用ポートとを分ける構成によって、メモリセルの高集積化を図ることができるため、特許文献１ではこれを課題としている。
特開平８−１６１８９０号公報

特許文献１に記載のメモリセルの構成で、書き込みのポートと読み出しのポートを分ける事により、読み出し時に誤書き込みが起こる可能性はなくなる。しかし、このメモリセルの構成の場合、読み出し回路にプリチャージ回路などの複雑な回路を必要とする。なお、プリチャージ回路は読み出し回路に設けられ、読み出し以外の期間に読み出し用のデータ線をＨＩＧＨの状態に保持するものである。

そこで本発明は、トランジスタの特性がばらつく場合でも誤書き込みを起こさず、複雑な読み出し回路を必要としないＳＲＡＭを提供する事を課題とする。

上記課題を鑑み本発明は、メモリセルの書き込みの系と、読み出しの系が分かれたメモリセルであって、プリチャージ回路等の複雑な回路を要しないことを特徴とする。

以下に、具体的な本発明について示す。

本発明の一形態は、アナログスイッチと、アナログスイッチの入力端子（第１の端子、入出力端子ともよぶ）に接続された第１のデータ線と、アナログスイッチの出力端子（第２の端子、入出力端子ともよぶ）に接続された第１のインバータと、第１のインバータの出力端子に接続された第２のインバータと、第２のインバータの入力端子及び、アナログスイッチの出力端子に接続されたクロックドインバータと、クロックドインバータの出力端子に接続された第２のデータ線と、を有し、アナログスイッチ及びクロックドインバータには、それぞれ、複数のワード線が接続されることを特徴とする半導体記憶装置である。

本発明の別形態は、アナログスイッチと、アナログスイッチの入力端子に接続された第１のデータ線と、アナログスイッチの出力端子に接続された第１のインバータと、第１のインバータの出力端子に接続された第２のインバータと、第２のインバータの入力端子及び、アナログスイッチの出力端子に接続されたクロックドインバータと、クロックドインバータの出力端子に接続された第２のデータ線と、を有し、アナログスイッチを構成する第１のトランジスタのゲートに第１のワード線が接続され、前記アナログスイッチを構成する第２のトランジスタのゲートに第２のワード線が接続され、クロックドインバータを構成する第３のトランジスタのゲートに第３のワード線が接続され、クロックドインバータを構成する第４のトランジスタのゲートに第４のワード線が接続されることを特徴とする半導体記憶装置である。

本発明の一形態は、アナログスイッチと、アナログスイッチの入力端子に接続された第１のデータ線と、アナログスイッチの出力端子に接続された第１のインバータと、第１のインバータの出力端子に接続された第２のインバータと、第２のインバータの入力端子及び、アナログスイッチの出力端子に接続されたクロックドインバータと、クロックドインバータの出力端子に接続された第２のデータ線と、を有し、アナログスイッチ及び前記クロックドインバータには、それぞれ、複数のワード線が接続されることを特徴とする半導体記憶装置であって、アナログスイッチに接続されたワード線の一をＨＩＧＨ状態に保持し、ワード線の他をＬＯＷ状態に保持することにより、第１のデータ線より入力されたデータに基づいた値が書き込まれ、クロックドインバータに接続されたワード線の一をＨＩＧＨ状態に保持し、ワード線の他をＬＯＷ状態に保持することにより、書き込まれた値が前記第２のデータ線より読み出されることを特徴とする半導体記憶装置の動作方法である。

本発明の別形態は、アナログスイッチと、アナログスイッチの入力端子に接続された第１のデータ線と、アナログスイッチの出力端子に接続された第１のインバータと、第１のインバータの出力端子に接続された第２のインバータと、第２のインバータの入力端子及び、アナログスイッチの出力端子に接続されたクロックドインバータと、クロックドインバータの出力端子に接続された第２のデータ線と、を有し、アナログスイッチを構成する第１のトランジスタのゲートに第１のワード線が接続され、アナログスイッチを構成する第２のトランジスタのゲートに第２のワード線が接続され、クロックドインバータを構成する第３のトランジスタのゲートに第３のワード線が接続され、クロックドインバータを構成する第４のトランジスタのゲートに第４のワード線が接続されることを特徴とする半導体記憶装置であって、第１のワード線をＨＩＧＨ状態とし、第２のワード線をＬＯＷ状態とすることにより、第１のデータ線より入力されたデータに基づいた値が書き込まれ、第３のワード線をＨＩＧＨ状態とし、第４のワード線をＬＯＷ状態とすることにより、書き込まれた値が第２のデータ線より読み出されることを特徴とする半導体記憶装置の動作方法である。

本発明の半導体記憶装置において、アナログスイッチは、Ｎチャネル型トランジスタと、Ｐチャネル型トランジスタとを有する。また本発明の半導体記憶装置において、クロックドインバータは、複数のＮチャネル型トランジスタと、複数のＰチャネル型トランジスタとを有する。

本発明の別形態は、メモリセルを有し、前記メモリセルは、アナログスイッチ、第１のインバータ、第２のインバータ及びクロックドインバータを有する。アナログスイッチがオンになり、クロックドインバータがオフになり、メモリセルにデータが書き込まれる。アナログスイッチがオフになり、クロックドインバータがオンになり、メモリセルからデータが読み出される。

本発明の半導体記憶装置と、その動作方法を用いることにより、トランジスタの特性がばらつく場合でも確実に書き込み、読み出しを行うことが可能となる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明のＳＲＡＭのメモリセルの回路図を図１に示す。図１において、メモリセル２００は、アナログスイッチ２０５、ダブルゲートのインバータ２０６、インバータ２０７、クロックドインバータ２０８を有する。ダブルゲートのインバータは電流の供給能力が低いため、書き込み時に確実に書き込むことが可能となる。そのため本実施の形態では、ダブルゲートのインバータを用いて説明するが、シングルゲートのインバータを用いてもよい。

なお、ダブルゲートのインバータは、ダブルゲートのＮチャネル型トランジスタとダブルゲートのＰチャネル型トランジスタを有する。ダブルゲートのトランジスタは、２つのゲート電極と２つのチャネル形成領域を含む。ダブルゲートのトランジスタは、２つのチャネル形成領域を含むために、チャネル長が長い。そして、ダブルゲートのトランジスタは、チャネル長が長いために、電流の供給能力が低い。なお、電流の供給能力が低くするために、トランジスタのチャネル幅を短く設計してもよい。

アナログスイッチ２０５の入力端子は入力配線２０９と接続され、出力端子には配線（内部ノードと記す）２１１が接続されている。アナログスイッチは、図１３に示すようにＮチャネル型トランジスタとＰチャネル型トランジスタを有し、それらの一方の電極同士、又は他方の電極同士が接続される。図１３（Ａ）には（１）から（４）の端子を有するアナログスイッチの回路記号を示し、図１３（Ｂ）には図１３（Ａ）に相当する回路図を示す。このようなアナログスイッチを構成するＮチャネル型トランジスタのゲートには入力配線２０３が接続され、Ｐチャネル型トランジスタのゲートには入力配線２０２が接続されている。

クロックドインバータ２０８の入力端子は内部ノード２１１と接続され、出力端子はメモリセルの入力配線２１０と接続されている。クロックドインバータは、図１４に示すように複数のＮチャネル型トランジスタと、複数のＰチャネル型トランジスタとを有し、これらが順に直列接続されている。図１４（Ａ）には（１）から（４）の端子を有するクロックドインバータの回路記号を示し、図１４（Ｂ）には図１４（Ａ）に相当する回路図を示す。クロックドインバータ２０８を構成するＮチャネル型のスイッチングの入力端子、つまりＮチャネル型トランジスタはメモリセルの入力配線２０４と接続され、Ｐチャネル型のスイッチングの入力端子、つまりＰチャネル型トランジスタはメモリセルの入力配線２０１に接続されている。

インバータ２０７の入力端子は内部ノード２１１と接続され、出力端子は、ダブルゲートのインバータ２０６の入力端子と接続されている。ダブルゲートのインバータ２０６の出力端子は内部ノード２１１と接続されている。

以下、本実施の形態のメモリセル２００に値を書き込む場合について説明する。入力配線２０３、２０２は書き込みのワード線であり、デコーダが接続されている。書き込み時には入力配線２０３がＨＩＧＨ状態に、入力配線２０２がＬＯＷ状態に保持され、書き込み以外の時には入力配線２０３がＬＯＷ状態に、入力配線２０２がＨＩＧＨ状態に保持される。なおＨＩＧＨ状態とＬＯＷ状態とは、相対的な電圧値が高い状態と低い状態とを示しており、ＨＩＧＨ状態を「１」とし、ＬＯＷ状態を「０」とする。入力配線２０９は書き込みのデータ線であり、「１」を書き込む場合にはＨＩＧＨ状態に保持され、「０」を書き込む場合にはＬＯＷ状態に保持される。

入力配線２０３がＨＩＧＨ状態に、入力配線２０２がＬＯＷ状態に保持されるとデータの書き込みは禁止される。具体的には、入力配線２０３がＨＩＧＨ状態に、入力配線２０２がＬＯＷ状態に保持されるとアナログスイッチ２０５がオンの状態になり、入力配線２０９から供給される電圧・電流とダブルゲートのインバータ２０６からの電圧・電流の大きさによりメモリセル２００の内部ノード２１１の電位が決定される。この時、内部ノード２１１の電圧がインバータ２０７の閾値電圧を超えると、インバータ２０７の出力電位が反転し、これによってダブルゲートのインバータ２０６から出力される値も反転し、メモリセル２００の値が書き換わる。このような電位が反転した信号を反転信号と記す。本実施の形態のメモリセル２００では、インバータ２０６として、ダブルゲートのインバータを用いる。ダブルゲートのインバータ２０６は電流の供給能力が低いため、書き込み時に確実に書き込むことが可能となる。このように書き込み時に使用される回路には、入力配線２０２、２０３から信号が入力される。

以下、本実施の形態のメモリセル２００から値を読み出す場合について説明する。入力配線２０１、２０４は、読み出しのワード線であり、デコーダが接続されている。読み出し時には入力配線２０４がＨＩＧＨ状態に、入力配線２０１がＬＯＷ状態となるように、ＷＥ（ＷＲＩＴＥＥＮＡＢＬＥ）信号とＡＤＤＲ（ＡＤＤＲＥＳＳ、ＡＤＤＲ信号、ＡＤＤＲＥＳＳ信号）に基づきデコーダによってアサートされる。読み出し時以外には入力配線２０４がＬＯＷ状態に、入力配線２０１がＨＩＧＨ状態に保持される。入力配線２１０は読み出しのデータ線であり、入力配線２０４がＨＩＧＨ状態に、入力配線２０１がＬＯＷ状態にアサートされた時、クロックドインバータ２０８がオンの状態になり、入力配線２１０に内部ノード２１１の電位を反転した値が出力される。このように読み出しの系では、入力配線２０１、２０４が用いられる。

本実施の形態のメモリセル２００の構成では、書き込み時にダブルゲートのインバータ２０６とメモリの書き込み回路との電流の大きさにより、内部ノード２１１の電位が決定されるが、書き込み回路のゲート幅を十分に大きく取ればトランジスタの閾値電圧がばらついても確実に書き込む事ができる。

つまり、書き込み回路であるアナログスイッチ２０５を構成するトランジスタのゲート幅を十分に大きく取れば、メモリセル２００が含むトランジスタのしきい値電圧がばらついても、確実にメモリセルにデータを書き込むことができる。また、入力配線２０９を駆動する回路が含むトランジスタのゲート幅を十分に大きく取れば、メモリセル２００が含むトランジスタのしきい値電圧がばらついても、確実にメモリセルにデータを書き込むことができる。

また、メモリセルの書き込みの系と、読み出しの系とが分かれている、つまり書き込み時に用いられる入力配線（入力配線２０９）と、読み出し時に用いられる入力配線（入力配線２１０）とが異なるため、メモリセルに保持された電荷は読み出し時にメモリセルの値を保持する系に影響を与えず、読み出し時の誤書き込みが起こる可能性が無い。また、本実施の形態のメモリセルを用いてＳＲＡＭを作製すれば、メモリセルが保持する値が読み出し時に保持されるため、読み出し回路に複雑な回路を必要としない。

（実施の形態２）
ＳＲＡＭでは、書き込みのワード線である入力配線２０２、２０３をそれぞれＨＩＧＨ状態、ＬＯＷ状態にして、メモリセルに値を書き込む場合に、書き込みのワード線と、書き込みのデータ線の値を保持するタイミングを考慮しないと、誤書き込みが発生する。図２を用いて、誤書き込みが生じてしまうタイミングについて説明する。

図２においてＣＬＫ（ＣＬＯＣＫ）信号はクロック信号である。ＷＥ（ＷＲＩＴＥＥＮＡＢＬＥ）信号はメモリセルに対する書き込みの期間を指定する信号であり、この信号がＨＩＧＨ状態の期間がメモリセルに対する書き込み期間となる。ＡＤＤＲ（ＡＤＤＲＥＳＳ）は値を書き込むメモリセルのアドレスを表す。ＷＤＡＴＡ（ＷＲＩＴＥＤＡＴＡ）はＡＤＤＲで指定されたメモリセルに書き込まれる値を表す。

なお、複数のメモリセル２００が設けられたメモリセルアレイの周囲には、リード／ライト回路とデコーダが設けられている。リード／ライト回路には、ＣＬＫ信号、ＷＥ信号、ＷＤＡＴＡが入力される。デコーダには、ＣＬＫ信号、ＡＤＤＲが入力される。リード／ライト回路には、入力配線２０９と入力配線２１０が接続される。デコーダには、入力配線２０１〜２０４が接続される。

また、リードライト回路には、ＲＥ（ＲｅａｄＥｎａｂｌｅ）信号と、ＲＤＡＴＡ（ＲＥＡＤＤＡＴＡ）が入力される。ＲＤＡＴＡはメモリセル２００から読み出された値である。

図２において期間３０１、３０４はＷＥ信号がＬＯＷ状態であるため、メモリセルに値の書き込みが行われない。期間３０２はＡＤＤＲ３０５のメモリセルにＷＤＡＴＡ３０７が書き込まれる期間であり、期間３０３はＡＤＤＲ３０６のメモリセルにＷＤＡＴＡ３０８が書き込まれる期間である。問題になるのは期間３０２から期間３０３のＳＲＡＭの状態遷移の時、すなわち、期間３０２から期間３０３に動作が切り替わる時である。この状態遷移の時では、ＷＥ信号は期間３０２から期間３０３にかけてＨＩＧＨ状態が続く。

ＡＤＤＲバスが保持する値がＡＤＤＲ３０５からＡＤＤＲ３０６に変わるタイミングが、トランジスタの特性、閾値電圧のばらつき等により、ＷＤＡＴＡがＷＤＡＴＡ３０７からＷＤＡＴＡ３０８に変わるタイミングよりも少し遅れた場合、ＷＥ信号がＨＩＧＨ状態に保持されたままであるため、ＷＤＡＴＡ３０７からＷＤＡＴＡ３０８に変わる。本来ならばＡＤＤＲ３０５のメモリセルにはＷＤＡＴＡ３０７の値を書き込み、ＡＤＤＲ３０６にはＷＤＡＴＡ３０８の値が書き込まれるべきであるが、この場合はＡＤＤＲ３０５のメモリセル、ＡＤＤＲ３０６のメモリセルともにＷＤＡＴＡ３０８の値が書き込まれてしまう。このようにＳＲＡＭはＷＥ信号がＨＩＧＨ状態のときに、ＡＤＤＲバスとＷＤＡＴＡがトランジスタの特性、閾値電圧のばらつき等により変化してしまうと、誤書き込みを起こす可能性がある。

そのためＴＦＴなどの電気特性ばらつきが大きいトランジスタを用いてＳＲＡＭを作製する場合、タイミングを考慮しないと、誤書き込みが発生する。そこで本実施の形態では、誤書き込みの起こらないように考慮したタイミングについて図３を用いて説明する。図２と同様に、ＣＬＫ（ＣＬＯＣＫ）信号はクロック信号である。ＷＥ（ＷＲＩＴＥＥＮＡＢＬＥ）信号は、メモリセルに対する値の書き込みの期間を指定する信号であり、この信号がＨＩＧＨ状態の期間が書き込み期間となる。ＡＤＤＲ（ＡＤＤＲＥＳＳ）は、値を書き込むメモリセルのアドレスを表す。ＷＤＡＴＡ（ＷＲＩＴＥＤＡＴＡ）はＡＤＤＲ信号で指定されたメモリセルに書き込まれる値を表す。

期間４０１、４０３、４０４、４０６はＷＥ信号がＬＯＷ状態である。期間４０２はＷＥ信号がＨＩＧＨ状態であるためＡＤＤＲ４０７のメモリセルのＷＥ信号がＨＩＧＨ状態になり、ＡＤＤＲ４０７に値が書き込まれる（ＷＤＡＴＡ４０９）。期間４０５もＷＥ信号がＨＩＧＨ状態であるためＡＤＤＲ４０８のメモリセルのＷＥ信号がＨＩＧＨ状態になり、ＡＤＤＲ４０８に値が書き込まれる（ＷＤＡＴＡ４１０）。

図３に示すタイミングでＳＲＡＭを駆動すると、期間４０１から期間４０２に動作が切り替わる時、ＷＥ信号がＨＩＧＨ状態になり、ＡＤＤＲ４０７のメモリセルのＷＥ信号がＨＩＧＨ状態になる。期間４０２でＡＤＤＲ４０７に値が書き込まれ、期間４０２から期間４０３に動作が切り替わるタイミングでＷＥ信号がＬＯＷ状態になる。このようにＷＥ信号をＡＤＤＲとＷＤＡＴＡが変化しない範囲内のタイミングでＨＩＧＨ状態に保持すれば誤書き込みは起こらなくなる。

本実施の形態で示した動作方法は、１つの系統のクロックで動作させることができる。そのため、ＡＤＤＲとＷＤＡＴＡが変わるのを待つために、ＷＥ信号はＨＩＧＨ状態の１クロック期間の前後にそれぞれ１クロック、合計３クロック分の時間を必要とする。

このように本発明のメモリセルは、書き込みの系と、読み出しの系が分かれており、加えてＷＥ信号をＡＤＤＲとＷＤＡＴＡが変化しない範囲内のタイミングでＨＩＧＨ状態に保持することにより誤書き込みは起こらなくなる。

（実施の形態３）
本実施の形態では、上記実施の形態と異なり、正クロックと負クロックを用い、誤書き込みを起こさないように駆動する方法について説明する。

図４においてＣＬＫ１とＣＬＫ２はクロック信号であり、お互いにＨＩＧＨ状態とＬＯＷ状態とが反転した関係を有する。この関係を利用して、ＷＥ信号がＨＩＧＨ状態の１クロック期間の前後にそれぞれ半クロック、合計２クロック分の時間で誤書き込みを起こさずに書き込みを行うことを可能にする。具体的には、ＡＤＤＲとＷＤＡＴＡをＣＬＫ１のポジティブエッジによって駆動し、ＷＥ信号をＣＬＫ２のポジティブエッジによって駆動する。

以下、本実施の形態の駆動のタイミングによる書き込みの動作について説明する。図４において期間５０１の動作に切り替わるＣＬＫ１のポジティブエッジのタイミングでＡＤＤＲ、ＷＤＡＴＡは変化する。この後、期間５０１〜５０４の間、ＡＤＤＲとＷＤＡＴＡをは一定である。期間５０１から期間５０２に動作が切り替わるＣＬＫ２のポジティブエッジのタイミングでＷＥ信号がＨＩＧＨ状態に変化し、ＡＤＤＲ５０９のメモリセルの書き込み信号がＨＩＧＨ状態になる。期間５０２、５０３の間で、ＡＤＤＲ５０９のメモリセルの値は書き換わり、期間５０３から期間５０４に動作が切り替わるＣＬＫ２のポジティブエッジのタイミングでＡＤＤＲ５０９のメモリセルの書き込み信号はＬＯＷ状態になる。このときＡＤＤＲ５０９のワード線は、ＡＤＤＲバスとＷＥ信号により制御されるため、ＡＤＤＲ５０９が変化しないでＷＥ信号が変化することにより、ＡＤＤＲ５０９のワード線はＷＥ信号の変化と同様に変化する。

次に期間５０４から期間５０５に動作が切り替わるＣＬＫ１のポジティブエッジのタイミングでＡＤＤＲ、ＷＤＡＴＡは変化する。この後、期間５０５〜５０８の間、ＡＤＤＲとＷＤＡＴＡをそれぞれ書き込むアドレスと、書き込む値を保持する。期間５０５から期間５０６に動作が切り替わるＣＬＫ２のポジティブエッジのタイミングでＷＥ信号がＨＩＧＨ状態に変化し、ＡＤＤＲ５１０のメモリセルの書き込み信号がＨＩＧＨ状態になる。期間５０６、５０７の間で、ＡＤＤＲ５１０のメモリセルの値は書き換わり、期間５０７から期間５０８に動作が切り替わるＣＬＫ２のポジティブエッジのタイミングでＡＤＤＲ５１０のメモリセルの書き込み信号はＬＯＷ状態になる。

このように、実施の形態３と同様にＷＥ信号をＡＤＤＲとＷＤＡＴＡが変化しない範囲内のタイミングでＨＩＧＨ状態に保持する事により誤書き込みは起こらず、反転の関係にある２つの系統のクロックを用いれば、クロックが１系統の場合に比べて、少ない時間で書き込みをする事が可能となる。

（実施の形態４）
本実施の形態では、本発明のメモリセルを有する無線チップの作製方法について説明する。

図６（Ａ）には、絶縁表面を有する基板（以下、絶縁基板と記す）６００上に、剥離層６０１、絶縁層６０２、半導体膜６０３を順に形成する。絶縁基板６００には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。また絶縁基板６００は研磨することによって薄型化してもよい。薄型化された絶縁基板を用いることによって、完成品を軽量化、薄型化することができる。

剥離層６０１には、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ネオジウム（Ｎｄ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選ばれた元素または前記元素を主成分とする合金材料もしくは化合物材料から形成することができる。剥離層６０１は、上記元素等の単層構造、又は上記元素等の積層構造を用いることができる。このような剥離層はＣＶＤ法、スパッタリング法または電子ビーム等によって形成することができる。本実施例では、タングステン（Ｗ）をＣＶＤ法により形成する。このとき、Ｏ_２、Ｎ_２又はＮ_２Ｏを用いてプラズマで処理を行うとよい。すると、後の工程である剥離工程を簡便に行うことができる。また剥離層６０１は、絶縁基板６００の全体に形成する必要はなく、選択的に形成しても良い。すなわち、剥離層６０１は、後に絶縁基板６００を剥離することができればよく、剥離層を形成する領域は限定されない。

絶縁層６０２には、酸化珪素、窒化珪素等の無機材料を用いることができる。窒化珪素を用いることにより、絶縁基板６００からの不純物元素の侵入を防止することができる。また、絶縁層６０２は、単層構造又は積層構造を用いることができる。絶縁層６０２が積層構造を有する場合、このような窒化珪素はいずれか一つの層に用いることによって、効果を発揮する。

半導体膜６０３には、シリコンを有する材料を用いることができる。半導体膜はＣＶＤ法、又はスパッタリング法を用いて形成することができる。半導体膜６０３の結晶構造は、非晶質、結晶質、微結晶のいずれであってもよい。結晶性が高いほど、薄膜トランジスタの移動度を高くすることができ、好ましい。また微結晶や非晶質では、隣接する半導体膜間での結晶状態のばらつきがなく、好ましい。

結晶性の半導体膜を形成するためには、絶縁層６０２に直接形成する場合もあるが、本実施の形態では、絶縁層６０２上に形成された非晶質半導体膜を加熱することにより作製される。例えば、非晶質半導体膜に対して加熱炉、レーザ照射により加熱処理を行う。その結果、結晶性の高い半導体膜を形成することができる。このとき、加熱温度を低くするため、結晶化を促進する金属元素を用いてもよい。例えば、ニッケル（Ｎｉ）を非晶質半導体膜表面上に添加し、加熱処理を行うことによって、温度を低下させることができる。その結果、耐熱性の低い絶縁基板上に結晶性半導体膜を形成することができる。なおレーザ照射を用いる場合、選択的に半導体膜を加熱することができるため、使用する絶縁基板の耐熱性に制約されない。

図６（Ｂ）に示すように、半導体膜６０３を所定の形状を有するように加工する。加工には、フォトリソグラフィー法によって形成されたマスクを用いたエッチングを用いることができる。エッチングには、ドライエッチング法又ウエットエッチング法を用いることができる。

加工された半導体膜６０３を覆うように、ゲート絶縁膜６０４として機能する絶縁層を形成する。ゲート絶縁膜６０４は、無機材料を用いて形成することができ、例えば、窒化珪素、酸化珪素を用いて形成することができる。ゲート絶縁膜６０４の形成前、または形成後にプラズマ処理を行ってもよい。プラズマ処理には、酸素プラズマ、又は水素プラズマを用いることができる。このようなプラズマ処理により、ゲート絶縁膜被形成面、又はゲート絶縁膜表面の不純物を除去することができる。

その後、ゲート絶縁膜６０４を介して、半導体膜６０３上にゲート電極６０５として機能する導電層を形成する。ゲート電極６０５は、単層構造、又は積層構造を有することができる。ゲート電極６０５には、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いることができる。

図６（Ｃ）に示すように、ゲート電極６０５側面にサイドウォール６０７として機能する絶縁物を形成する。サイドウォール６０７は、無機材料又は有機材料を用いて形成することができる。無機材料として、酸化珪素、窒化珪素が挙げられる。例えば、酸化珪素をゲート電極６０５を覆うように形成し、等方性のエッチングを行うと、ゲート電極６０５の側面にのみ残存し、これをサイドウォールとして用いることができる。等方性のエッチングには、ドライエッチング法又ウエットエッチング法を用いることができる。サイドウォール６０７を加工するとき、ゲート絶縁膜６０４もエッチング除去される。その結果、半導体膜６０３の一部が露出される。

サイドウォール６０７及びゲート電極６０５を用いて、自己整合的に不純物元素を半導体膜６０３へ添加する。その結果、異なる濃度を有する不純物領域が半導体膜６０３に形成される。サイドウォール６０７の下方に設けられた不純物領域６０９は、露出された半導体膜６０３に形成された不純物領域６０８より、低濃度となる。このように不純物領域の濃度を異ならせることによって、短チャネル効果を防止することができる。

図６（Ｄ）に示すように、半導体膜６０３、ゲート電極６０５等を覆って絶縁層６１１、６１２を形成する。半導体膜６０３、ゲート電極６０５等を覆う絶縁層６１１、６１２は、単層構造を用いてもよいが、本実施の形態のように積層構造とすると好ましい。なぜなら、絶縁層６１１を無機材料を用いて形成することにより不純物の侵入を防止でき、またＣＶＤ法を用いた無機材料を適用することによって、絶縁層６１１中の水素を用いて半導体膜６０３中のダングリングボンドを終端させることができるからである。その後、絶縁層６１２を有機材料を用いて形成することにより、平坦性を高めることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。

その後、絶縁層６１１、６１２、ゲート絶縁膜６０４を貫通し、不純物領域６０８と接続する配線６１３を形成する。配線６１３は、単層構造、又は積層構造を用いることができ、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）から選ばれた元素、または前記元素を主成分とする合金材料を用いて形成することができる。配線６１３と同時に、絶縁層６１２上に配線６１９を形成する。また、絶縁層６１２上にその他の配線を形成することができる。その他の配線とは、引き回し配線等に相当する。

このようにして薄膜トランジスタ（ＴＦＴ）６１５、及びＴＦＴ群６１６を形成することができる。ＴＦＴ群とは、一定の機能を奏する回路を構成するＴＦＴの集まりを指し、本発明のＳＲＡＭを構成することができる。

図７（Ａ）に示すように、絶縁層６１２上に絶縁層６２０を形成する。絶縁層６２０は絶縁層６１１、６１２と同様に無機材料、又は有機材料を用いて形成することができる。絶縁層６２０を貫通するように、配線６２１を形成する。配線６２１は、配線６１３と同様に形成することができる。配線６２１は、絶縁層６２０に設けられた開口部を介して、領域６２２で配線６１３と電気的に接続している。領域６２２では、後に形成されるメモリ素子の共通電極を接地することができる。また配線６２１と同一層から、パッド６２３が形成される。パッド６２３は、絶縁層６２０に設けられた開口部を介して、領域６２４で配線６１９と電気的に接続している。

図７（Ｂ）に示すように、絶縁層６２０上に絶縁層６３０を形成する。絶縁層６３０は、絶縁層６１１、６１２と同様に無機材料、又は有機材料を用いて形成することができる。絶縁層６３０は、開口部を設ける。絶縁層６３０の開口部の側面は、テーパー状となるように加工される。

薄膜トランジスタ（ＴＦＴ）６１５上に設けられた開口部に、有機化合物層６３１を形成する。有機化合物層６３１は、蒸着法、スパッタリング法により形成することができる。このような有機化合物層は、公知のエレクトロルミネッセンス材料から形成することができる。その後、有機化合物層６３１、絶縁層６３０の一部を覆って、配線６３２が形成される。配線６３２は、配線６２１と同様に形成することができる。配線６３２が形成される領域は、メモリ領域及びコンタクト領域となる。配線６３２は、メモリ素子の共通電極となる。このように形成された有機メモリは、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）として機能することができる。

図７（Ｃ）に示すように、アンテナ６４０を形成する。このとき、パッド６２３に対して熱圧着して、アンテナ６４０を電気的に接続する。このようにして、引き回し配線等が形成される配線領域６４４、有機メモリを有するＲＯＭ領域６４２、ＴＦＴ群を有するＳＲＡＭ領域６４３、パッド領域６４５、コンタクト領域６４６を有する無線チップが形成される。そして、パッド領域とメモリ領域とは、ある程度に離れて設けられている。その結果、アンテナ圧着時における応力の影響を受けることなく、データの書き込みを行うことができる。

またアンテナ圧着は、絶縁基板６００の柔軟性が低い状態で行うとよい。そのため、本実施の形態では、アンテナ圧着後、フィルム基板に転置する形態を示す。

図８（Ａ）に示すように、剥離層６０１を除去することにより、絶縁基板６００を剥離する。剥離層６０１は、物理的又は化学的に除去することができる。例えば、半導体膜６０３への加熱処理等により、剥離層６０１の結晶構造をも変化させることができる。その後、剥離層６０１の一部が露出するよう開口部を設け、露出した剥離層６０１にレーザを照射する。剥離層６０１にレーザを照射することによって、剥離のきっかけを与えることができる。すると、物理的に絶縁基板６００と、薄膜トランジスタ等を剥離させることもでき、しいては膜の応力により特段力を加えることなく、絶縁基板６００から薄膜トランジスタ等が自然に剥がれることもある。または、剥離層６０１へ到達する開口部を形成し、開口部を介してエッチング剤を導入し、化学反応を利用して剥離層６０１を除去することができる。

その後、図８（Ｂ）に示すように、フィルム基板６５０を貼り合わせる。フィルム基板６５０の表面に接着性を有する場合、そのまま貼り合わせることができる。また接着性がない場合、接着剤を介してフィルム基板６５０を貼り合わせることができる。

そして、フィルム基板に薄膜トランジスタ等が転置された無線チップを形成することができる。

（実施の形態５）
本実施の形態では、本発明のメモリ素子を有する無線チップに適用される、アンテナ用基板に形成されたアンテナの形状について説明する。

無線チップにおける信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用することができる。電磁誘導方式を用いる場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。

また、無線チップにおける信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を決定する。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

図９（Ａ）には、アンテナとして機能する導電層を幅の狭い線状とし、さらに矩形を帯びるように形成した例を示す。図９（Ａ）において、アンテナとして機能する導電層（ダイポールアンテナ）５８２ａが形成されたアンテナ用基板５８１にメモリ領域等を有する集積回路５８３が貼り付けられている。

図９（Ｂ）には、アンテナとして機能する導電層を幅の広い線状となるように形成した例を示す。図９（Ｂ）において、アンテナとして機能する導電層（パッチアンテナ）５８２ｂが形成されたアンテナ用基板５８１にメモリ領域等を有する集積回路５８３が貼り付けられている。

図９（Ｃ）には、アンテナとして機能する導電層をリボン型の形状（扇状とも記す）に形成した例を示す。図９（Ｃ）において、アンテナとして機能する導電層５８２ｃが形成されたアンテナ用基板５８１にメモリ領域等を有する集積回路５８３が貼り付けられている。

アンテナとして機能する導電層は、アンテナ用基板にＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた無線チップを金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。なぜなら、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下してしまう。そのため、無線チップと金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。

このようにアンテナ用基板に形成されたアンテナが接着された無線チップを提供することができる。

本実施例では、本発明のメモリ素子を有する無線チップをプラスチック基板上に形成した形態を示す。なお本実施の形態の無線チップは、無線通信を行うためＲＦ回路を有し、演算回路にＣＰＵを有する。

本発明の無線チップの通信仕様を表１に示す。

通信には１３．５６ＭＨｚ帯域の無線信号を用い、通信規格、プロトコルは、ＩＳＯ／ＩＥＣ１５６９３に部分準拠である。本発明の無線チップは、電源電圧をアンテナを介して該無線信号より供給する。本発明の無線チップは外付けアンテナを有するが、回路と一体形成された内蔵アンテナであってもよい。データ転送速度は、２６．４８ｋビット／ｓとし、リーダ／ライタから無線チップへのデータ符号化はパルス位置変調であり、無線チップからリーダ／ライタへのデータ符号化はマンチェスター方式とする。

本発明の無線チップの概要を表２に示す。

本発明の無線チップは、上述したようにフレキシブル基板に薄膜トランジスタを用いて形成することができるため、１０３ｍｇという非常に軽量な無線チップを提供することができる。

次に、本発明の無線チップのブロック構成を図１０に示す。本発明の無線チップ５５０は、無線用回路５５１と、ロジック回路５７０とを有する。無線用回路５５１は、共振容量５５２、電源回路５５３、システムリセット回路５５４、クロックジェネレータ５５５、復調回路５５６、変調回路５５７等を有する。共振容量５５２は、外付けアンテナとともに共振回路を構成することができる。電源回路５５３は、整流回路と保持容量とを有し、電源電圧を生成することができる。システムリセット回路５５４はシステムリセット信号を生成し、クロックジェネレータ５５５はシステムクロック信号を生成することができる。復調回路５５６は、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）を有し、無線信号からデータを抽出することができる。変調回路５５７は、マンチェスター方式により、無線信号にデータを重畳することができる。これら回路は薄膜トランジスタから形成することができる。

ロジック回路５７０は、コントローラ５６０、ＣＰＵ５７１、ＲＯＭ５７２、ＲＡＭ５７３等を有し、コントローラ５６０は、クロック制御回路５６１、制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４、無線用インターフェース５６７、ＣＰＵ用インターフェース５６８を有する。ＲＡＭ５７３は、本発明のメモリセルを適用することができる。これら回路等は、薄膜トランジスタから形成することができる。復調回路５５６及び変調回路５５７は、無線用インターフェース５６７を介して制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４と信号のやりとりを行うことができる。クロックジェネレータ５５５は、クロック制御回路５６１によって制御され、クロック制御回路５６１は制御レジスタ５６２に基づき動作する。制御レジスタ５６２、受信データレジスタ５６３及び送信データレジスタ５６４は、ＣＰＵ用インターフェース５６８を介してＣＰＵ５７１、ＲＯＭ５７２及びＲＡＭ５７３と信号のやりとりを行うことができる。

無線チップが有するＣＰＵは、８ｂｉｔＣＩＳＣとし、２相ノンオーバーラップクロック動作のフリップフロップで構成することができる。２相ノンオーバーラップクロック動作のフリップフロップで構成することにより、クロックスキューのばらつきや、ＴＦＴ特性のばらつきに起因する誤動作を防止し、信頼性向上を図ることができる。ＲＯＭ５７２には、２ＫＢのマスクＲＯＭを適用することができ、プログラムや秘密鍵などを格納することができる。ＲＡＭ５７３には、本発明のメモリセルを用いることができる。例えば、容量６４Ｂである本発明のＳＲＡＭセルを適用することができ、当該メモリセルはＣＰＵの作業領域として使用することができる。このようにメモリセルの回路構成を工夫し、書き込み／読み出しの信頼性向上を図る。またコントローラ５６０は、本無線チップのステートマシンとしての機能を有する。

本無線チップでは、暗号処理のアルゴリズムとして、ＳＡＦＥＲ（ＳｅｃｕｒｅＡｎｄＦａｓｔＥｎｃｒｙｐｔｉｏｎＲｏｕｔｉｎｅ）を採用することができる。ＳＡＦＥＲは、主に８ｂｉｔ演算で構成され、８ｂｉｔのＣＰＵに適したアルゴリズムである。本無線チップを有する無線チップでは、暗号文を受信した後、秘密鍵を用いて解読し、平文を送信する機能を搭載することができる。勿論、本無線チップには、ＤＥＳ、ＡＥＳなど他の暗号処理のアルゴリズムを採用することもできる。

ガラス基板上に形成された無線チップ７００と、フレキシブル基板上に形成された無線チップ７０１の写真を図１１に示す。本発明の無線チップは、このような非常に薄型なものとすることができる。

無線チップ７００は、集積回路７０５と、アンテナ７０６と、ガラス基板７０７を有する。無線チップ７０１は、集積回路７０２と、フレキシブル基板７０３と、アンテナ７０４とを有する。集積回路７０５はガラス基板７０７上に設けられている。集積回路７０２とアンテナ７０４は、フレキシブル基板７０３上に設けられている。

また図１２には、無線チップの拡大写真にブロック図を記載したものを示す。図１２において、ＲＡＭの領域には、本発明のメモリセルの構成を適用することができる。

本発明のメモリセル構成を示した図。一般的なＳＲＡＭのタイミングチャート。本発明のＳＲＡＭの第１のタイミングチャート。本発明のＳＲＡＭの第２のタイミングチャート。一般的なＳＲＡＭのメモリセルの構成図。本発明の無線チップの作製工程を示す図。本発明の無線チップの作製工程を示す図。本発明の無線チップの作製工程を示す図。本発明のＳＲＡＭを搭載しうる無線チップのアンテナの形状を示した図。本発明のＳＲＡＭを搭載しうるＣＰＵを示したブロック図。本発明のＳＲＡＭを搭載しうる無線チップの写真。本発明のＳＲＡＭを搭載しうる無線チップのブロック図。本発明のメモリセルが有するアナログスイッチを示す図。本発明のメモリセルが有するクロックドインバータを示す図。

符号の説明

１０１入力端子
１０２入力端子
１０３入力端子
１０４入力端子
１０５入力端子
１０６Ｎチャネル型トランジスタ
１０７Ｎチャネル型トランジスタ
１０８インバータループ
１０９ノード
１１０ノード
１１１Ｎチャネル型トランジスタ
１１２Ｐチャネル型トランジスタ
１１３Ｎチャネル型トランジスタ
１１４Ｐチャネル型トランジスタ
２００メモリセル
２０１入力配線
２０２入力配線
２０３入力配線
２０４入力配線
２０５アナログスイッチ
２０６インバータ
２０７インバータ
２０８クロックドインバータ
２０９入力配線
２１０入力配線
２１１内部ノード
３０１期間
３０２期間
３０３期間
３０４期間
３０５ＡＤＤＲ
３０６ＡＤＤＲ
３０７ＷＤＡＴＡ
３０８ＷＤＡＴＡ
４０１期間
４０２期間
４０３期間
４０４期間
４０５期間
４０６期間
４０７ＡＤＤＲ
４０８ＡＤＤＲ
４０９ＷＤＡＴＡ
４１０ＷＤＡＴＡ
５０１期間
５０２期間
５０３期間
５０４期間
５０５期間
５０６期間
５０７期間
５０８期間
５０９ＡＤＤＲ
５１０ＡＤＤＲ
５１１ＷＤＡＴＡ
５１２ＷＤＡＴＡ
５５０無線チップ
５５１無線用回路
５５２共振容量
５５３電源回路
５５４システムリセット回路
５５５クロックジェネレータ
５５６復調回路
５５７変調回路
５６０コントローラ
５６１クロック制御回路
５６２制御レジスタ
５６３受信データレジスタ
５６４送信データレジスタ
５６７無線用インターフェース
５６８ＣＰＵ用インターフェース
５７０ロジック回路
５７１ＣＰＵ
５７２ＲＯＭ
５７３ＲＡＭ
５８１アンテナ用基板
５８２ａ導電層（ダイポールアンテナ）
５８２ｂ導電層（パッチアンテナ）
５８２ｃ導電層
５８３集積回路
６００絶縁基板
６０１剥離層
６０２絶縁層
６０３半導体膜
６０４ゲート絶縁膜
６０５ゲート電極
６０７サイドウォール
６０８不純物領域
６０９不純物領域
６１１絶縁層
６１２絶縁層
６１３配線
６１５薄膜トランジスタ（ＴＦＴ）
６１６ＴＦＴ群
６１９配線
６２０絶縁層
６２１配線
６２２領域
６２３パッド
６２４領域
６３０絶縁層
６３１有機化合物層
６３２配線
６４０アンテナ
６４２ＲＯＭ領域
６４３ＳＲＡＭ領域
６４４配線領域
６４５パッド領域
６４６コンタクト領域
６５０フィルム基板
７００無線チップ
７０１無線チップ
７０２集積回路
７０３フレキシブル基板
７０４アンテナ
７０５集積回路
７０６アンテナ

Claims

アナログスイッチと、
前記アナログスイッチの入力端子に接続された第１のデータ線と、
前記アナログスイッチの出力端子に接続された第１のインバータと、
前記第１のインバータの出力端子に接続された第２のインバータと、
前記第２のインバータの入力端子及び、前記アナログスイッチの出力端子に接続されたクロックドインバータと、
前記クロックドインバータの出力端子に接続された第２のデータ線と、を有し、
前記アナログスイッチ及び前記クロックドインバータには、それぞれ、複数のワード線が接続されることを特徴とする半導体記憶装置。
アナログスイッチと、
前記アナログスイッチの入力端子に接続された第１のデータ線と、
前記アナログスイッチの出力端子に接続された第１のインバータと、
前記第１のインバータの出力端子に接続された第２のインバータと、
前記第２のインバータの入力端子及び、前記アナログスイッチの出力端子に接続されたクロックドインバータと、
前記クロックドインバータの出力端子に接続された第２のデータ線と、を有し、
前記アナログスイッチを構成する第１のトランジスタのゲートに第１のワード線が接続され、前記アナログスイッチを構成する第２のトランジスタのゲートに第２のワード線が接続され、
前記クロックドインバータを構成する第３のトランジスタのゲートに第３のワード線が接続され、前記クロックドインバータを構成する第４のトランジスタのゲートに第４のワード線が接続されることを特徴とする半導体記憶装置。
請求項２において、
前記アナログスイッチは、Ｎチャネル型トランジスタと、Ｐチャネル型トランジスタと、を有することを特徴とする半導体記憶装置。
請求項２または請求項３において、
前記クロックドインバータは、複数のＮチャネル型トランジスタと、複数のＰチャネル型トランジスタと、を有することを特徴とする半導体記憶装置。
アナログスイッチと、
前記アナログスイッチの入力端子に接続された第１のデータ線と、
前記アナログスイッチの出力端子に接続された第１のインバータと、
前記第１のインバータの出力端子に接続された第２のインバータと、
前記第２のインバータの入力端子及び、前記アナログスイッチの出力端子に接続されたクロックドインバータと、
前記クロックドインバータの出力端子に接続された第２のデータ線と、を有し、
前記アナログスイッチ及び前記クロックドインバータには、それぞれ、複数のワード線が接続されることを特徴とする半導体記憶装置であって、
前記アナログスイッチに接続されたワード線の一をＨＩＧＨ状態に保持し、ワード線の他をＬＯＷ状態に保持することにより、第１のデータ線より入力されたデータに基づいた値が書き込まれ、
前記クロックドインバータに接続されたワード線の一をＨＩＧＨ状態に保持し、ワード線の他をＬＯＷ状態に保持することにより、書き込まれた値が前記第２のデータ線より読み出されることを特徴とする半導体記憶装置の動作方法。
アナログスイッチと、
前記アナログスイッチの入力端子に接続された第１のデータ線と、
前記アナログスイッチの出力端子に接続された第１のインバータと、
前記第１のインバータの出力端子に接続された第２のインバータと、
前記第２のインバータの入力端子及び、前記アナログスイッチの出力端子に接続されたクロックドインバータと、
前記クロックドインバータの出力端子に接続された第２のデータ線と、を有し、
前記アナログスイッチを構成する第１のトランジスタのゲートに第１のワード線が接続され、前記アナログスイッチを構成する第２のトランジスタのゲートに第２のワード線が接続され、
前記クロックドインバータを構成する第３のトランジスタのゲートに第３のワード線が接続され、前記クロックドインバータを構成する第４のトランジスタのゲートに第４のワード線が接続されることを特徴とする半導体記憶装置であって、
前記第１のワード線をＨＩＧＨ状態とし、第２のワード線をＬＯＷ状態とすることにより、第１のデータ線より入力されたデータに基づいた値が書き込まれ、
前記第３のワード線をＨＩＧＨ状態とし、第４のワード線をＬＯＷ状態とすることにより、書き込まれた値が第２のデータ線より読み出されることを特徴とする半導体記憶装置の動作方法。
請求項６において、
前記アナログスイッチは、Ｎチャネル型トランジスタと、Ｐチャネル型トランジスタと、を有することを特徴とする半導体記憶装置の動作方法。
請求項６または請求項７において、
前記クロックドインバータは、複数のＮチャネル型トランジスタと、複数のＰチャネル型トランジスタと、を有することを特徴とする半導体記憶装置の動作方法。