JPH08161890A - メモリセル回路及びマルチポート半導体記憶装置 - Google Patents
メモリセル回路及びマルチポート半導体記憶装置Info
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- JPH08161890A JPH08161890A JP6300014A JP30001494A JPH08161890A JP H08161890 A JPH08161890 A JP H08161890A JP 6300014 A JP6300014 A JP 6300014A JP 30001494 A JP30001494 A JP 30001494A JP H08161890 A JPH08161890 A JP H08161890A
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Abstract
(57)【要約】
【目的】 ポート数を増加させても、ビット線数の増加
を抑制し、高集積化が可能なメモリセル及びマルチポー
ト記憶装置を提供する。 【構成】 書込端子ＴW 及び読出端子ＴR を有するデー
タ記憶手段２と、書込用ワード線ＷＷＬに制御端子が接
続され、書込用ワード線ＷＷＬの信号論理に対応して書
込用ビット線ＷＢＬと書込端子ＴW とを接続する第１ス
イッチ手段Ｑ1 と、読出端子ＴR に制御端子が接続さ
れ、データ記憶手段２の記憶データの信号論理に応じて
二つの端子の間の接続を行うとともに、一方の端子が接
地された第２スイッチ手段Ｑ2 と、読出用ワード線ＲＷ
Ｌに制御端子が接続され、読出用ワード線ＲＷＬの信号
論理に対応して読出用ビット線ＲＢＬと第２スイッチ手
段Ｑ2の他方の端子とを接続する第３スイッチ手段Ｑ3
と、を備えて構成する。
を抑制し、高集積化が可能なメモリセル及びマルチポー
ト記憶装置を提供する。 【構成】 書込端子ＴW 及び読出端子ＴR を有するデー
タ記憶手段２と、書込用ワード線ＷＷＬに制御端子が接
続され、書込用ワード線ＷＷＬの信号論理に対応して書
込用ビット線ＷＢＬと書込端子ＴW とを接続する第１ス
イッチ手段Ｑ1 と、読出端子ＴR に制御端子が接続さ
れ、データ記憶手段２の記憶データの信号論理に応じて
二つの端子の間の接続を行うとともに、一方の端子が接
地された第２スイッチ手段Ｑ2 と、読出用ワード線ＲＷ
Ｌに制御端子が接続され、読出用ワード線ＲＷＬの信号
論理に対応して読出用ビット線ＲＢＬと第２スイッチ手
段Ｑ2の他方の端子とを接続する第３スイッチ手段Ｑ3
と、を備えて構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にマルチポートメモリに用いられるメモリセル及びマ
ルチポート記憶装置の改良技術に関する。
特にマルチポートメモリに用いられるメモリセル及びマ
ルチポート記憶装置の改良技術に関する。
【０００２】マルチポートメモリは、複数のアドレス及
び複数のデータ入出力部を有するメモリであり、複数の
プロセッサ間のメッセージ交換用メモリとして用いられ
ている。マルチポートメモリによれば、書込ポート数及
び読出ポート数に応じて、１サイクルで一又は複数のデ
ータの書込み及び一又は複数のデータの読出しを行うこ
とができる。
び複数のデータ入出力部を有するメモリであり、複数の
プロセッサ間のメッセージ交換用メモリとして用いられ
ている。マルチポートメモリによれば、書込ポート数及
び読出ポート数に応じて、１サイクルで一又は複数のデ
ータの書込み及び一又は複数のデータの読出しを行うこ
とができる。
【０００３】近年の処理装置の高速化の観点から、この
ようなマルチポートメモリは、その需要が増大している
が、書込ポート数及び読出ポート数を増加させると、ビ
ット線数、ワード線数並びに制御用トランジスタが増大
し、チップ面積が増大することとなり、高集積化の妨げ
となっていた。
ようなマルチポートメモリは、その需要が増大している
が、書込ポート数及び読出ポート数を増加させると、ビ
ット線数、ワード線数並びに制御用トランジスタが増大
し、チップ面積が増大することとなり、高集積化の妨げ
となっていた。
【０００４】そこで、高集積化が可能で多数の書込ポー
ト及び読出ポートを備えたマルチポートメモリが望まれ
ている。
ト及び読出ポートを備えたマルチポートメモリが望まれ
ている。
【０００５】
【従来の技術】図９に従来のマルチポートメモリメモリ
のメモリセル回路の基本構成を示す。メモリセル回路１
００は、大別すると書込用ビット線ＷＢＬ’、反転書込
用ビット線ＸＷＢＬ’及び書込用ワード線ＷＷＬ’に接
続された書込ポート１０１と、読出用ビット線ＲＢ
Ｌ’、反転読出用ビット線ＸＲＢＬ’及び読出用ワード
線ＲＷＬ’に接続された読出ポート１０２と、書込ポー
ト１０１及び読出ポート１０２の双方に接続されたデー
タ記憶部１０３と、を備えて構成されている。
のメモリセル回路の基本構成を示す。メモリセル回路１
００は、大別すると書込用ビット線ＷＢＬ’、反転書込
用ビット線ＸＷＢＬ’及び書込用ワード線ＷＷＬ’に接
続された書込ポート１０１と、読出用ビット線ＲＢ
Ｌ’、反転読出用ビット線ＸＲＢＬ’及び読出用ワード
線ＲＷＬ’に接続された読出ポート１０２と、書込ポー
ト１０１及び読出ポート１０２の双方に接続されたデー
タ記憶部１０３と、を備えて構成されている。
【０００６】書込ポート１０１は、ゲート端子が書込用
ワード線ＷＷＬ’に接続され、ソース端子が書込用ビッ
ト線ＷＢＬ’に接続された第１ＮチャネルＭＯＳトラン
ジスタＱW0と、ゲート端子が書込用ワード線ＷＷＬ’に
接続され、ソース端子が反転書込用ビット線ＸＷＢＬ’
に接続された第２ＮチャネルＭＯＳトランジスタＱ
W1と、を備えて構成されている。
ワード線ＷＷＬ’に接続され、ソース端子が書込用ビッ
ト線ＷＢＬ’に接続された第１ＮチャネルＭＯＳトラン
ジスタＱW0と、ゲート端子が書込用ワード線ＷＷＬ’に
接続され、ソース端子が反転書込用ビット線ＸＷＢＬ’
に接続された第２ＮチャネルＭＯＳトランジスタＱ
W1と、を備えて構成されている。
【０００７】読出ポート１０２は、ゲート端子が読出用
ワード線ＲＷＬ’に接続され、ドレイン端子が書込用ビ
ット線ＷＢＬ’に接続され、ソース端子が第１Ｎチャネ
ルＭＯＳトランジスタＱW0のドレイン端子に接続された
第３ＮチャネルＭＯＳトランジスタＱR0と、ゲート端子
が書込用ワード線ＷＷＬ’に接続され、ドレイン端子が
反転読出用ビット線ＸＲＢＬ’に接続され、ソース端子
が第２ＮチャネルＭＯＳトランジスタＱW1のドレイン端
子に接続された第４ＮチャネルＭＯＳトランジスタＱR1
と、を備えて構成されている。
ワード線ＲＷＬ’に接続され、ドレイン端子が書込用ビ
ット線ＷＢＬ’に接続され、ソース端子が第１Ｎチャネ
ルＭＯＳトランジスタＱW0のドレイン端子に接続された
第３ＮチャネルＭＯＳトランジスタＱR0と、ゲート端子
が書込用ワード線ＷＷＬ’に接続され、ドレイン端子が
反転読出用ビット線ＸＲＢＬ’に接続され、ソース端子
が第２ＮチャネルＭＯＳトランジスタＱW1のドレイン端
子に接続された第４ＮチャネルＭＯＳトランジスタＱR1
と、を備えて構成されている。
【０００８】データ記憶部１０３は、入力端子が第１Ｎ
チャネルＭＯＳトランジスタＱW0のドレイン端子と第３
ＮチャネルＭＯＳトランジスタＱR0のソース端子の中間
接続点に接続され、出力端子が第２ＮチャネルＭＯＳト
ランジスタＱW1のドレイン端子と第４ＮチャネルＭＯＳ
トランジスタＱR1のソース端子の中間接続点に接続され
た第１インバータＩＮＶ1 ’と、入力端子が第２Ｎチャ
ネルＭＯＳトランジスタＱW1のドレイン端子と第４Ｎチ
ャネルＭＯＳトランジスタＱR1のソース端子の中間接続
点に接続され、出力端子が第１ＮチャネルＭＯＳトラン
ジスタＱW0のドレイン端子と第３ＮチャネルＭＯＳトラ
ンジスタＱR0のソース端子の中間接続点に接続された第
２インバータＩＮＶ2 ’と、を備えて構成されている。
チャネルＭＯＳトランジスタＱW0のドレイン端子と第３
ＮチャネルＭＯＳトランジスタＱR0のソース端子の中間
接続点に接続され、出力端子が第２ＮチャネルＭＯＳト
ランジスタＱW1のドレイン端子と第４ＮチャネルＭＯＳ
トランジスタＱR1のソース端子の中間接続点に接続され
た第１インバータＩＮＶ1 ’と、入力端子が第２Ｎチャ
ネルＭＯＳトランジスタＱW1のドレイン端子と第４Ｎチ
ャネルＭＯＳトランジスタＱR1のソース端子の中間接続
点に接続され、出力端子が第１ＮチャネルＭＯＳトラン
ジスタＱW0のドレイン端子と第３ＮチャネルＭＯＳトラ
ンジスタＱR0のソース端子の中間接続点に接続された第
２インバータＩＮＶ2 ’と、を備えて構成されている。
【０００９】ここで、基本的な動作について説明する。
データ書込時には、書込用ワード線ＷＷＬ’を“Ｈ”レ
ベルとし、読出用ワード線ＲＷＬ’を“Ｌ”レベルと
し、書込用ビット線ＷＢＬ’を書込データに応じたレベ
ルとし、反転書込用ビット線ＸＷＢＬ’を書込ビット線
の反転レベルとする。
データ書込時には、書込用ワード線ＷＷＬ’を“Ｈ”レ
ベルとし、読出用ワード線ＲＷＬ’を“Ｌ”レベルと
し、書込用ビット線ＷＢＬ’を書込データに応じたレベ
ルとし、反転書込用ビット線ＸＷＢＬ’を書込ビット線
の反転レベルとする。
【００１０】これにより、データ記憶部１０３には書込
データが保持されることとなる。データ読出時には、読
出用ワード線ＲＷＬ’を“Ｈ”レベルとし、書込用ワー
ド線ＷＷＬ’を“Ｌ”レベルとする。これにより、読出
用ビット線ＲＢＬ’にはデータ記憶部に保持したデータ
に応じたレベルが出力され、反転読出用ビット線ＸＲＢ
Ｌ’にはデータ記憶部１０３に保持したデータの反転レ
ベルが出力されることとなる。
データが保持されることとなる。データ読出時には、読
出用ワード線ＲＷＬ’を“Ｈ”レベルとし、書込用ワー
ド線ＷＷＬ’を“Ｌ”レベルとする。これにより、読出
用ビット線ＲＢＬ’にはデータ記憶部に保持したデータ
に応じたレベルが出力され、反転読出用ビット線ＸＲＢ
Ｌ’にはデータ記憶部１０３に保持したデータの反転レ
ベルが出力されることとなる。
【００１１】図１０に列選択回路を用いた場合のマルチ
ポートメモリの基本回路図を示す。従来においては、メ
モリを構成する際に、ワード数あるいはビット数の制約
があった場合には、列選択回路あるいは行選択回路を用
いることにより、メモリセルアレイの形状並びにワード
線の負荷及びビット線の負荷を調節している。
ポートメモリの基本回路図を示す。従来においては、メ
モリを構成する際に、ワード数あるいはビット数の制約
があった場合には、列選択回路あるいは行選択回路を用
いることにより、メモリセルアレイの形状並びにワード
線の負荷及びビット線の負荷を調節している。
【００１２】図１０は、ビット線を２分割し、１／２ビ
ット線選択を行う場合の回路構成であり、書込用ビット
線として、２本の書込用ビット線（例えば、書込用ビッ
ト線ＷＢＬ’0 及び反転書込用ビット線ＸＷＢＬ’0 ）
で構成し、非選択列のビット線については２本の書込用
ビット線をトランスファゲートにより同電位とすること
により、当該非選択列のメモリセルのデータが破壊され
ないように構成していた。より具体的には、上述の例の
場合、書込列選択信号ＷＣＤ’及び反転書込列選択信号
ＸＷＣＤに基づいてトランスファゲートＴＧ2 ’及びト
ランスファゲートＴＧ3 ’を制御することにより書込用
ビット線ＷＢＬ’1 及び反転書込用ビット線ＸＷＢＬ’
1 を同電位とし、非選択列のメモリセルＭＣ1 のデータ
が破壊されないようにしていた。
ット線選択を行う場合の回路構成であり、書込用ビット
線として、２本の書込用ビット線（例えば、書込用ビッ
ト線ＷＢＬ’0 及び反転書込用ビット線ＸＷＢＬ’0 ）
で構成し、非選択列のビット線については２本の書込用
ビット線をトランスファゲートにより同電位とすること
により、当該非選択列のメモリセルのデータが破壊され
ないように構成していた。より具体的には、上述の例の
場合、書込列選択信号ＷＣＤ’及び反転書込列選択信号
ＸＷＣＤに基づいてトランスファゲートＴＧ2 ’及びト
ランスファゲートＴＧ3 ’を制御することにより書込用
ビット線ＷＢＬ’1 及び反転書込用ビット線ＸＷＢＬ’
1 を同電位とし、非選択列のメモリセルＭＣ1 のデータ
が破壊されないようにしていた。
【００１３】
【発明が解決しようとする課題】図９に示したように、
従来のマルチポートメモリにおいては、書込ポート数あ
るいは読出ポート数を増加させようとすると、対応する
書込用ビット線あるいは読出用ビット線がポート数の２
倍必要となり、メモリセルの面積が増大することとな
り、マルチポートメモリの高集積化の妨げとなるという
問題点があった。また同様にして制御用のトランジスタ
数も増大してしまうという問題点があった。
従来のマルチポートメモリにおいては、書込ポート数あ
るいは読出ポート数を増加させようとすると、対応する
書込用ビット線あるいは読出用ビット線がポート数の２
倍必要となり、メモリセルの面積が増大することとな
り、マルチポートメモリの高集積化の妨げとなるという
問題点があった。また同様にして制御用のトランジスタ
数も増大してしまうという問題点があった。
【００１４】また、図１０に示したような列選択回路を
用いたマルチポートメモリにおいては、その動作原理か
らビット線数を減少させることができず、さらにビット
線数が増加するとともに、トランジスタ数も増加し、メ
モリセルの面積が増大してしまうという問題点があっ
た。
用いたマルチポートメモリにおいては、その動作原理か
らビット線数を減少させることができず、さらにビット
線数が増加するとともに、トランジスタ数も増加し、メ
モリセルの面積が増大してしまうという問題点があっ
た。
【００１５】そこで本発明の目的は、ポート数を増加さ
せても、ビット線数の増加を抑制し、高集積化が可能な
メモリセル及びマルチポート記憶装置を提供することに
ある。
せても、ビット線数の増加を抑制し、高集積化が可能な
メモリセル及びマルチポート記憶装置を提供することに
ある。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、書込端子及び読出端子を有
するデータ記憶手段と、書込用ワード線に制御端子が接
続され、書込用ワード線の信号論理に対応して書込用ビ
ット線と前記書込端子とを接続する第１スイッチ手段
と、前記読出端子に制御端子が接続され、前記データ記
憶手段の記憶データの信号論理に応じて二つの端子の間
の接続を行うとともに、一方の端子が接地された第２ス
イッチ手段と、読出用ワード線に制御端子が接続され、
読出用ワード線の信号論理に対応して読出用ビット線と
前記第２スイッチ手段の他方の端子とを接続する第３ス
イッチ手段と、を備えて構成する。
め、請求項１記載の発明は、書込端子及び読出端子を有
するデータ記憶手段と、書込用ワード線に制御端子が接
続され、書込用ワード線の信号論理に対応して書込用ビ
ット線と前記書込端子とを接続する第１スイッチ手段
と、前記読出端子に制御端子が接続され、前記データ記
憶手段の記憶データの信号論理に応じて二つの端子の間
の接続を行うとともに、一方の端子が接地された第２ス
イッチ手段と、読出用ワード線に制御端子が接続され、
読出用ワード線の信号論理に対応して読出用ビット線と
前記第２スイッチ手段の他方の端子とを接続する第３ス
イッチ手段と、を備えて構成する。
【００１７】請求項２記載の発明は、書込端子及び読出
端子を有するデータ記憶手段と、ｎ本（ｎ：２以上の整
数）の書込用ワード線のいずれか一の書込用ワード線に
排他的に制御端子が接続され、当該接続された書込用ワ
ード線の信号論理に基づいて対応する書込用ビット線と
前記書込端子とを接続するｎ個の第１スイッチ手段と、
前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地されたｍ個（ｍ：
２以上の整数）の第２スイッチ手段と、ｍ本の読出用ワ
ード線のいずれか一の読出用ワード線に排他的に制御端
子が接続され、当該接続された読出用ワード線の信号論
理に基づいて対応する読出用ビット線及び前記第２スイ
ッチ手段の他方の端子を接続するｍ個の第３スイッチ手
段と、を備えて構成する。
端子を有するデータ記憶手段と、ｎ本（ｎ：２以上の整
数）の書込用ワード線のいずれか一の書込用ワード線に
排他的に制御端子が接続され、当該接続された書込用ワ
ード線の信号論理に基づいて対応する書込用ビット線と
前記書込端子とを接続するｎ個の第１スイッチ手段と、
前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地されたｍ個（ｍ：
２以上の整数）の第２スイッチ手段と、ｍ本の読出用ワ
ード線のいずれか一の読出用ワード線に排他的に制御端
子が接続され、当該接続された読出用ワード線の信号論
理に基づいて対応する読出用ビット線及び前記第２スイ
ッチ手段の他方の端子を接続するｍ個の第３スイッチ手
段と、を備えて構成する。
【００１８】請求項４記載の発明は、書込読出端子を有
するデータ記憶手段と、書込用ワード線に制御端子が接
続され、書込用ワード線の信号論理に対応して書込用ビ
ット線と前記書込読出端子とを接続する第１スイッチ手
段と、前記書込読出端子に制御端子が接続され、前記デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間の接続を行うとともに、一方の端子が接地された
第２スイッチ手段と、読出用ワード線に制御端子が接続
され、読出用ワード線の信号論理に対応して読出用ビッ
ト線と前記第２スイッチ手段の他方の端子とを接続する
第３スイッチ手段と、を備えて構成する。
するデータ記憶手段と、書込用ワード線に制御端子が接
続され、書込用ワード線の信号論理に対応して書込用ビ
ット線と前記書込読出端子とを接続する第１スイッチ手
段と、前記書込読出端子に制御端子が接続され、前記デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間の接続を行うとともに、一方の端子が接地された
第２スイッチ手段と、読出用ワード線に制御端子が接続
され、読出用ワード線の信号論理に対応して読出用ビッ
ト線と前記第２スイッチ手段の他方の端子とを接続する
第３スイッチ手段と、を備えて構成する。
【００１９】請求項６記載の発明は、ｎ本（ｎ：２以上
の整数）の書込用ワード線と、ｍ本の（ｍ：２以上の整
数）読出用ビット線と、書込用ビット線と、読出用ワー
ド線と、書込端子及び読出端子を有するデータ記憶手
段、前記ｎ本の書込用ワード線のうちいずれか一の書込
用ワード線に排他的に制御端子が接続され、当該接続さ
れた書込用ワード線の信号論理に対応して前記書込用ビ
ット線と前記書込端子とを接続する第１スイッチ手段、
前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子を接続
し、あるいは非接続状態を保持するとともに、一方の端
子が接地された第２スイッチ手段及び前記読出用ワード
線に制御端子が接続され、前記読出用ワード線の信号論
理に対応してｍ本の読出用ビット線のうち、排他的に対
応するいずれか一の読出用ビット線と前記第２スイッチ
手段の他方の端子とを接続する第３スイッチ手段を有す
るｎ個のメモリセル回路と、外部からの列選択信号に基
づいて、前記ｎ本の読出用ビット線のうちいずれか一の
読出用ビット線を排他的に選択読出端子に接続する読出
用ビット線接続切換手段と、を備えて構成する。
の整数）の書込用ワード線と、ｍ本の（ｍ：２以上の整
数）読出用ビット線と、書込用ビット線と、読出用ワー
ド線と、書込端子及び読出端子を有するデータ記憶手
段、前記ｎ本の書込用ワード線のうちいずれか一の書込
用ワード線に排他的に制御端子が接続され、当該接続さ
れた書込用ワード線の信号論理に対応して前記書込用ビ
ット線と前記書込端子とを接続する第１スイッチ手段、
前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子を接続
し、あるいは非接続状態を保持するとともに、一方の端
子が接地された第２スイッチ手段及び前記読出用ワード
線に制御端子が接続され、前記読出用ワード線の信号論
理に対応してｍ本の読出用ビット線のうち、排他的に対
応するいずれか一の読出用ビット線と前記第２スイッチ
手段の他方の端子とを接続する第３スイッチ手段を有す
るｎ個のメモリセル回路と、外部からの列選択信号に基
づいて、前記ｎ本の読出用ビット線のうちいずれか一の
読出用ビット線を排他的に選択読出端子に接続する読出
用ビット線接続切換手段と、を備えて構成する。
【００２０】請求項７記載の発明は、ｎ本（ｎ：２以上
の整数）の読出用ワード線と、ｎ本の書込用ワード線
と、読出用ビット線と、書込用ビット線と、書込端子及
び読出端子を有するデータ記憶手段、前記ｎ本の書込用
ワード線のうちいずれか一の書込用ワード線に排他的に
制御端子が接続され、当該接続された書込用ワード線の
信号論理に基づいて前記書込用ビット線と前記書込端子
とを接続する第１スイッチ手段、前記読出端子に制御端
子が接続され、前記データ記憶手段の記憶データの信号
論理に応じて二つの端子を接続し、あるいは非接続状態
を保持するとともに、一方の端子が接地された第２スイ
ッチ手段及びｎ本の前記読出用ワード線のうちいずれか
一の前記読出用ワード線に排他的に制御端子が接続さ
れ、当該接続された読出用ワード線の信号論理に対応し
て前記読出用ビット線と前記第２スイッチ手段の他方の
端子とを接続する第３スイッチ手段を有するｎ個のメモ
リセル回路と、を備えて構成する。
の整数）の読出用ワード線と、ｎ本の書込用ワード線
と、読出用ビット線と、書込用ビット線と、書込端子及
び読出端子を有するデータ記憶手段、前記ｎ本の書込用
ワード線のうちいずれか一の書込用ワード線に排他的に
制御端子が接続され、当該接続された書込用ワード線の
信号論理に基づいて前記書込用ビット線と前記書込端子
とを接続する第１スイッチ手段、前記読出端子に制御端
子が接続され、前記データ記憶手段の記憶データの信号
論理に応じて二つの端子を接続し、あるいは非接続状態
を保持するとともに、一方の端子が接地された第２スイ
ッチ手段及びｎ本の前記読出用ワード線のうちいずれか
一の前記読出用ワード線に排他的に制御端子が接続さ
れ、当該接続された読出用ワード線の信号論理に対応し
て前記読出用ビット線と前記第２スイッチ手段の他方の
端子とを接続する第３スイッチ手段を有するｎ個のメモ
リセル回路と、を備えて構成する。
【００２１】
【作用】請求項１記載の発明によれば、書込時には、書
込用ワード線の信号論理に対応して第１スイッチ手段が
書込用ビット線と前記書込端子とを接続する。
込用ワード線の信号論理に対応して第１スイッチ手段が
書込用ビット線と前記書込端子とを接続する。
【００２２】これにより、書込端子を介してデータ記憶
手段にデータが書き込まれることとなる。また、読出時
には、読出用ワード線の信号論理に対応して第３スイッ
チ手段が読出用ビット線と第２スイッチ手段の他方の端
子とを接続する。
手段にデータが書き込まれることとなる。また、読出時
には、読出用ワード線の信号論理に対応して第３スイッ
チ手段が読出用ビット線と第２スイッチ手段の他方の端
子とを接続する。
【００２３】これと並行して、第２スイッチ手段は、デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により読出端子を介してデータ記憶手段から読出用ビッ
ト線にデータが出力されることとなる。
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により読出端子を介してデータ記憶手段から読出用ビッ
ト線にデータが出力されることとなる。
【００２４】以上の説明のように第１スイッチ手段に接
続される書込用ビット線は１本でよく、また、第３スイ
ッチ手段に接続される読出用ビット線も１本でよい。従
って、従来のメモリセルと比較して半分のビット線数で
すむこととなる。
続される書込用ビット線は１本でよく、また、第３スイ
ッチ手段に接続される読出用ビット線も１本でよい。従
って、従来のメモリセルと比較して半分のビット線数で
すむこととなる。
【００２５】請求項２記載の発明によれば、書込時に
は、各第１スイッチ手段は、接続されている書込用ワー
ド線の信号論理に基づいて対応する書込用ビット線と前
記書込端子とを接続する。
は、各第１スイッチ手段は、接続されている書込用ワー
ド線の信号論理に基づいて対応する書込用ビット線と前
記書込端子とを接続する。
【００２６】これにより、書込端子を介してデータ記憶
手段にデータが書き込まれることとなる。また、読出時
には、各第３スイッチ手段は接続された読出用ワード線
の信号論理に基づいて対応する読出用ビット線と第２ス
イッチ手段の他方の端子とを接続する。
手段にデータが書き込まれることとなる。また、読出時
には、各第３スイッチ手段は接続された読出用ワード線
の信号論理に基づいて対応する読出用ビット線と第２ス
イッチ手段の他方の端子とを接続する。
【００２７】これと並行して、第２スイッチ手段は、デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により読出端子を介してデータ記憶手段から対応する読
出用ビット線にデータが出力されることとなる。
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により読出端子を介してデータ記憶手段から対応する読
出用ビット線にデータが出力されることとなる。
【００２８】以上の説明のように書込ポートを増加して
も各第１スイッチ手段に接続される書込用ビット線は１
本でよく、また、読出ポートを増加しても各第３スイッ
チ手段に接続される読出用ビット線も１本でよい。従っ
て、ポートの増加に伴う増加ビット線数は従来のメモリ
セルと比較して半分ですむこととなる。
も各第１スイッチ手段に接続される書込用ビット線は１
本でよく、また、読出ポートを増加しても各第３スイッ
チ手段に接続される読出用ビット線も１本でよい。従っ
て、ポートの増加に伴う増加ビット線数は従来のメモリ
セルと比較して半分ですむこととなる。
【００２９】請求項４記載の発明によれば、書込時に
は、第１スイッチ手段は、書込用ワード線の信号論理に
対応して書込用ビット線とデータ記憶手段の書込読出端
子とを接続する。
は、第１スイッチ手段は、書込用ワード線の信号論理に
対応して書込用ビット線とデータ記憶手段の書込読出端
子とを接続する。
【００３０】これにより、書込読出端子を介してデータ
記憶手段にデータが書き込まれることとなる。また、読
出時には、読出用ワード線の信号論理に対応して第３ス
イッチ手段が読出用ビット線と第２スイッチ手段の他方
の端子とを接続する。
記憶手段にデータが書き込まれることとなる。また、読
出時には、読出用ワード線の信号論理に対応して第３ス
イッチ手段が読出用ビット線と第２スイッチ手段の他方
の端子とを接続する。
【００３１】これと並行して、第２スイッチ手段は、デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により書込読出端子を介してデータ記憶手段から読出用
ビット線にデータが出力されることとなる。
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により書込読出端子を介してデータ記憶手段から読出用
ビット線にデータが出力されることとなる。
【００３２】以上の説明のように第１スイッチ手段に接
続される書込用ビット線は１本でよく、また、第３スイ
ッチ手段に接続される読出用ビット線も１本でよい。従
って、従来のメモリセルと比較して半分のビット線数で
すむこととなる。
続される書込用ビット線は１本でよく、また、第３スイ
ッチ手段に接続される読出用ビット線も１本でよい。従
って、従来のメモリセルと比較して半分のビット線数で
すむこととなる。
【００３３】請求項６記載の発明によれば、書込時に
は、選択された各メモリセル回路の第１スイッチ手段
は、当該接続された書込用ワード線の信号論理に対応し
て書込用ビット線と書込端子とを接続する。
は、選択された各メモリセル回路の第１スイッチ手段
は、当該接続された書込用ワード線の信号論理に対応し
て書込用ビット線と書込端子とを接続する。
【００３４】これにより、書込読出端子を介してデータ
記憶手段にデータが書き込まれることとなる。また、読
出時には、選択されたメモリセル回路の第３スイッチ手
段は、読出用ワード線の信号論理に対応してｎ本の読出
用ビット線のうち、対応するいずれか一の読出用ビット
線と第２スイッチ手段の他方の端子とを排他的に接続す
る。
記憶手段にデータが書き込まれることとなる。また、読
出時には、選択されたメモリセル回路の第３スイッチ手
段は、読出用ワード線の信号論理に対応してｎ本の読出
用ビット線のうち、対応するいずれか一の読出用ビット
線と第２スイッチ手段の他方の端子とを排他的に接続す
る。
【００３５】これと並行して当該選択されたメモリセル
回路の第２スイッチ手段は、データ記憶手段の記憶デー
タの信号論理に応じて二つの端子を接続し、あるいは非
接続状態を保持する。
回路の第２スイッチ手段は、データ記憶手段の記憶デー
タの信号論理に応じて二つの端子を接続し、あるいは非
接続状態を保持する。
【００３６】これにより書込読出端子を介してデータ記
憶手段から読出用ビット線にデータが出力されることと
なる。以上の説明のように第１スイッチ手段に接続され
る書込用ビット線は１本でよく、また、第３スイッチ手
段に接続される読出用ビット線も１本でよい。これらの
結果、書込ポートとしての第１スイッチ手段の数を増加
し、あるいは、読出ポートとしての第２スイッチ手段及
び第３スイッチ手段の数を増加しても増加するビット線
の数は従来と比較して半分となる。
憶手段から読出用ビット線にデータが出力されることと
なる。以上の説明のように第１スイッチ手段に接続され
る書込用ビット線は１本でよく、また、第３スイッチ手
段に接続される読出用ビット線も１本でよい。これらの
結果、書込ポートとしての第１スイッチ手段の数を増加
し、あるいは、読出ポートとしての第２スイッチ手段及
び第３スイッチ手段の数を増加しても増加するビット線
の数は従来と比較して半分となる。
【００３７】請求項７記載の発明によれば、書込時には
選択されたメモリセル回路の第１スイッチ手段は、接続
された書込用ワード線の信号論理に基づいて書込用ビッ
ト線と記書込端子とを接続する。
選択されたメモリセル回路の第１スイッチ手段は、接続
された書込用ワード線の信号論理に基づいて書込用ビッ
ト線と記書込端子とを接続する。
【００３８】これにより、書込読出端子を介してデータ
記憶手段にデータが書き込まれることとなる。また、読
出時には、選択されたメモリセル回路の第３スイッチ手
段は、接続された読出用ワード線の信号論理に対応して
前記読出用ビット線と前記第２スイッチ手段の他方の端
子とを接続する。
記憶手段にデータが書き込まれることとなる。また、読
出時には、選択されたメモリセル回路の第３スイッチ手
段は、接続された読出用ワード線の信号論理に対応して
前記読出用ビット線と前記第２スイッチ手段の他方の端
子とを接続する。
【００３９】これと並行して、当該選択されたメモリセ
ル回路の第２スイッチ手段は、データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持する。
ル回路の第２スイッチ手段は、データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持する。
【００４０】これにより書込読出端子を介してデータ記
憶手段から読出用ビット線にデータが出力されることと
なる。以上の説明のように第１スイッチ手段に接続され
る書込用ビット線は１本でよく、また、第３スイッチ手
段に接続される読出用ビット線も１本でよい。これらの
結果、書込ポートとしての第１スイッチ手段の数を増加
し、あるいは、読出ポートとしての第２スイッチ手段及
び第３スイッチ手段の数を増加しても増加するビット線
の数は従来と比較して半分となる。
憶手段から読出用ビット線にデータが出力されることと
なる。以上の説明のように第１スイッチ手段に接続され
る書込用ビット線は１本でよく、また、第３スイッチ手
段に接続される読出用ビット線も１本でよい。これらの
結果、書込ポートとしての第１スイッチ手段の数を増加
し、あるいは、読出ポートとしての第２スイッチ手段及
び第３スイッチ手段の数を増加しても増加するビット線
の数は従来と比較して半分となる。
【００４１】
【実施例】次に図面を参照して本発明の好適な実施例を
説明する。第１実施例 図１に第１実施例のメモリセル回路の基本回路図を示
す。
説明する。第１実施例 図１に第１実施例のメモリセル回路の基本回路図を示
す。
【００４２】メモリセル回路１は、書込端子ＴW 及び読
出端子ＴR を有するデータ記憶部２と、書込用ワード線
ＷＷＬにゲート端子が接続され、書込用ワード線ＷＷＬ
の信号論理に対応して書込用ビット線ＷＢＬと書込端子
ＴW とを接続する第１ＮチャネルＭＯＳトランジスタＱ
1 と、読出端子ＴR にゲート端子が接続され、データ記
憶部２の記憶データの信号論理に応じてソース端子及び
ドレイン端子の間の接続を行うとともに、ソース端子が
接地された第２ＮチャネルＭＯＳトランジスタＱ2 と、
読出用ワード線ＲＷＬにゲート端子が接続され、読出用
ワード線ＲＷＬの信号論理に対応して読出用ビット線Ｒ
ＢＬと第２ＮチャネルＭＯＳトランジスタＱ2 のドレイ
ン端子とを接続する第３ＮチャネルＭＯＳトランジスタ
Ｑ3 と、を備えて構成されている。
出端子ＴR を有するデータ記憶部２と、書込用ワード線
ＷＷＬにゲート端子が接続され、書込用ワード線ＷＷＬ
の信号論理に対応して書込用ビット線ＷＢＬと書込端子
ＴW とを接続する第１ＮチャネルＭＯＳトランジスタＱ
1 と、読出端子ＴR にゲート端子が接続され、データ記
憶部２の記憶データの信号論理に応じてソース端子及び
ドレイン端子の間の接続を行うとともに、ソース端子が
接地された第２ＮチャネルＭＯＳトランジスタＱ2 と、
読出用ワード線ＲＷＬにゲート端子が接続され、読出用
ワード線ＲＷＬの信号論理に対応して読出用ビット線Ｒ
ＢＬと第２ＮチャネルＭＯＳトランジスタＱ2 のドレイ
ン端子とを接続する第３ＮチャネルＭＯＳトランジスタ
Ｑ3 と、を備えて構成されている。
【００４３】データ記憶部２は、入力端子が書込端子Ｔ
W に接続され、出力端子が読出端子ＴR に接続された第
１インバータＩＮＶ1 と、入力端子が読出端子ＴR に接
続され、出力端子が書込端子ＴW に接続された第２イン
バータＩＮＶ2 と、を備えて構成されている。
W に接続され、出力端子が読出端子ＴR に接続された第
１インバータＩＮＶ1 と、入力端子が読出端子ＴR に接
続され、出力端子が書込端子ＴW に接続された第２イン
バータＩＮＶ2 と、を備えて構成されている。
【００４４】次に動作について説明する。まず、書込動
作について説明する。メモリセル回路１を選択状態とす
ると、すなわち、書込用ワード線ＷＷＬを“Ｈ”レベル
にすると、第１ＮチャネルＭＯＳトランジスタＱ1 は、
オンとなる。
作について説明する。メモリセル回路１を選択状態とす
ると、すなわち、書込用ワード線ＷＷＬを“Ｈ”レベル
にすると、第１ＮチャネルＭＯＳトランジスタＱ1 は、
オンとなる。
【００４５】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータがデータ記憶部２に記憶される。より
具体的には、書込用ビット線ＷＢＬが“Ｈ”レベルの場
合、第１インバータＩＮＶ1 の出力は“Ｌ”レベル、第
２インバータＩＮＶ2 の出力は“Ｈ”レベルとなる。
理に応じたデータがデータ記憶部２に記憶される。より
具体的には、書込用ビット線ＷＢＬが“Ｈ”レベルの場
合、第１インバータＩＮＶ1 の出力は“Ｌ”レベル、第
２インバータＩＮＶ2 の出力は“Ｈ”レベルとなる。
【００４６】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。次に読出動作について説明する。
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。次に読出動作について説明する。
【００４７】メモリセル回路１を選択状態とすると、す
なわち、読出用ワード線ＲＷＬを“Ｈ”レベルにする
と、第３ＮチャネルＭＯＳトランジスタＱ3 はオンとな
る。この時、第１インバータＩＮＶ1 の出力が“Ｌ”レ
ベル、すなわち、記憶データが“Ｈ”レベルであったと
すると、第２ＮチャネルＭＯＳトランジスタＱ2 は、オ
フ状態を保持し、読出用ビット線ＲＢＬは“Ｈ”レベル
となり、記憶データが読み出されることとなる。
なわち、読出用ワード線ＲＷＬを“Ｈ”レベルにする
と、第３ＮチャネルＭＯＳトランジスタＱ3 はオンとな
る。この時、第１インバータＩＮＶ1 の出力が“Ｌ”レ
ベル、すなわち、記憶データが“Ｈ”レベルであったと
すると、第２ＮチャネルＭＯＳトランジスタＱ2 は、オ
フ状態を保持し、読出用ビット線ＲＢＬは“Ｈ”レベル
となり、記憶データが読み出されることとなる。
【００４８】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
2 は、オン状態となり、読出用ビット線ＲＢＬは“Ｌ”
レベル（接地レベル）となり、記憶データが読み出され
ることとなる。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
2 は、オン状態となり、読出用ビット線ＲＢＬは“Ｌ”
レベル（接地レベル）となり、記憶データが読み出され
ることとなる。
【００４９】以上の説明のように、本第１実施例によれ
ば、書込ポートとしての第１ＮチャネルＭＯＳトランジ
スタに接続される書込用ビット線ＷＢＬは１本でよく、
また、読出ポートとしての第３ＮチャネルＭＯＳトラン
ジスタに接続される読出用ビット線ＲＢＬも１本でよ
い。従って、従来のメモリセル回路と比較して半分のビ
ット線数ですむこととなり、回路面積を低減することが
できる。第２実施例 メモリセル回路１０は、書込読出端子ＴWRを有するデー
タ記憶部１１と、、書込用ワード線ＷＷＬにゲート端子
が接続され、書込用ワード線ＷＷＬの信号論理に対応し
て書込用ビット線ＷＢＬと書込読出端子ＴWRとを接続す
る第１ＮチャネルＭＯＳトランジスタＱ11と、書込読出
端子ＴWRにゲート端子が接続され、データ記憶部１１の
記憶データの信号論理に応じてソース端子及びドレイン
端子の間の接続を行うとともに、ソース端子が接地され
た第２ＮチャネルＭＯＳトランジスタＱ12と、読出用ワ
ード線ＲＷＬにゲート端子が接続され、読出用ワード線
ＲＷＬの信号論理に対応して読出用ビット線ＲＢＬと第
２ＮチャネルＭＯＳトランジスタＱ12のドレイン端子と
を接続する第３ＮチャネルＭＯＳトランジスタＱ13と、
を備えて構成されている。
ば、書込ポートとしての第１ＮチャネルＭＯＳトランジ
スタに接続される書込用ビット線ＷＢＬは１本でよく、
また、読出ポートとしての第３ＮチャネルＭＯＳトラン
ジスタに接続される読出用ビット線ＲＢＬも１本でよ
い。従って、従来のメモリセル回路と比較して半分のビ
ット線数ですむこととなり、回路面積を低減することが
できる。第２実施例 メモリセル回路１０は、書込読出端子ＴWRを有するデー
タ記憶部１１と、、書込用ワード線ＷＷＬにゲート端子
が接続され、書込用ワード線ＷＷＬの信号論理に対応し
て書込用ビット線ＷＢＬと書込読出端子ＴWRとを接続す
る第１ＮチャネルＭＯＳトランジスタＱ11と、書込読出
端子ＴWRにゲート端子が接続され、データ記憶部１１の
記憶データの信号論理に応じてソース端子及びドレイン
端子の間の接続を行うとともに、ソース端子が接地され
た第２ＮチャネルＭＯＳトランジスタＱ12と、読出用ワ
ード線ＲＷＬにゲート端子が接続され、読出用ワード線
ＲＷＬの信号論理に対応して読出用ビット線ＲＢＬと第
２ＮチャネルＭＯＳトランジスタＱ12のドレイン端子と
を接続する第３ＮチャネルＭＯＳトランジスタＱ13と、
を備えて構成されている。
【００５０】データ記憶部１１は、入力端子が書込読出
端子ＴWRに接続された第１インバータＩＮＶ11と、入力
端子が第１インバータＩＮＶ11の出力端子に接続され、
出力端子が書込読出端子ＴWRに接続された第２インバー
タＩＮＶ12と、を備えて構成されている。
端子ＴWRに接続された第１インバータＩＮＶ11と、入力
端子が第１インバータＩＮＶ11の出力端子に接続され、
出力端子が書込読出端子ＴWRに接続された第２インバー
タＩＮＶ12と、を備えて構成されている。
【００５１】次に動作について説明する。まず、書込動
作について説明する。メモリセル回路１０を選択状態と
すると、すなわち、書込用ワード線ＷＷＬを“Ｈ”レベ
ルにすると、第１ＮチャネルＭＯＳトランジスタＱ
11は、オンとなる。
作について説明する。メモリセル回路１０を選択状態と
すると、すなわち、書込用ワード線ＷＷＬを“Ｈ”レベ
ルにすると、第１ＮチャネルＭＯＳトランジスタＱ
11は、オンとなる。
【００５２】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータがデータ記憶部１１に記憶される。よ
り具体的には、書込用ビット線ＷＢＬが“Ｈ”レベルの
場合、第１インバータＩＮＶ11の出力は“Ｌ”レベル、
第２インバータＩＮＶ12の出力は“Ｈ”レベルとなる。
理に応じたデータがデータ記憶部１１に記憶される。よ
り具体的には、書込用ビット線ＷＢＬが“Ｈ”レベルの
場合、第１インバータＩＮＶ11の出力は“Ｌ”レベル、
第２インバータＩＮＶ12の出力は“Ｈ”レベルとなる。
【００５３】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ11の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ12の出力は“Ｈ”レベルとな
る。次に読出動作について説明する。
ルの場合、第１インバータＩＮＶ11の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ12の出力は“Ｈ”レベルとな
る。次に読出動作について説明する。
【００５４】メモリセル回路１０を選択状態とすると、
すなわち、読出用ワード線ＲＷＬを“Ｈ”レベルにする
と、第３ＮチャネルＭＯＳトランジスタＱ13はオンとな
る。この時、第１インバータＩＮＶ11の出力が“Ｌ”レ
ベル、すなわち、記憶データが“Ｈ”レベルであったと
すると、第２インバータＩＮＶ12の出力は“Ｈ”レベル
となり、第２ＮチャネルＭＯＳトランジスタＱ12は、オ
ン状態となり、読出用ビット線ＲＢＬは“Ｌ”レベル
（接地レベル）となり、記憶データの信号論理が反転さ
れて読み出されることとなる。
すなわち、読出用ワード線ＲＷＬを“Ｈ”レベルにする
と、第３ＮチャネルＭＯＳトランジスタＱ13はオンとな
る。この時、第１インバータＩＮＶ11の出力が“Ｌ”レ
ベル、すなわち、記憶データが“Ｈ”レベルであったと
すると、第２インバータＩＮＶ12の出力は“Ｈ”レベル
となり、第２ＮチャネルＭＯＳトランジスタＱ12は、オ
ン状態となり、読出用ビット線ＲＢＬは“Ｌ”レベル
（接地レベル）となり、記憶データの信号論理が反転さ
れて読み出されることとなる。
【００５５】一方、第１インバータＩＮＶ11の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２インバータＩＮＶ12の出力は
“Ｌ”レベルとなり、第２ＮチャネルＭＯＳトランジス
タＱ12は、オフ状態を保持し、読出用ビット線ＲＢＬは
“Ｈ”レベルを保持することとなり、記憶データの信号
論理が反転されて読み出されることとなる。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２インバータＩＮＶ12の出力は
“Ｌ”レベルとなり、第２ＮチャネルＭＯＳトランジス
タＱ12は、オフ状態を保持し、読出用ビット線ＲＢＬは
“Ｈ”レベルを保持することとなり、記憶データの信号
論理が反転されて読み出されることとなる。
【００５６】以上の説明のように、本第２実施例によっ
ても、読み出される信号論理は反転するものの、第１実
施例と同様に、書込ポートとしての第１ＮチャネルＭＯ
Ｓトランジスタに接続される書込用ビット線ＷＢＬは１
本でよく、また、読出ポートとしての第３ＮチャネルＭ
ＯＳトランジスタに接続される読出用ビット線ＲＢＬも
１本でよい。従って、従来のメモリセル回路と比較して
半分のビット線数ですむこととなり、回路面積を低減す
ることができる。第３実施例 本第３実施例は、複数の書込ポートと、複数の読出ポー
トを有するメモリセル回路の実施例である。
ても、読み出される信号論理は反転するものの、第１実
施例と同様に、書込ポートとしての第１ＮチャネルＭＯ
Ｓトランジスタに接続される書込用ビット線ＷＢＬは１
本でよく、また、読出ポートとしての第３ＮチャネルＭ
ＯＳトランジスタに接続される読出用ビット線ＲＢＬも
１本でよい。従って、従来のメモリセル回路と比較して
半分のビット線数ですむこととなり、回路面積を低減す
ることができる。第３実施例 本第３実施例は、複数の書込ポートと、複数の読出ポー
トを有するメモリセル回路の実施例である。
【００５７】メモリセル回路２０は、書込端子ＴW 及び
読出端子ＴR を有するデータ記憶部２１と、第１書込用
ワード線ＷＷＬ0 にゲート端子が接続され、第１書込用
ワード線ＷＷＬ0 の信号論理に対応して第１書込用ビッ
ト線ＷＢＬ0 と書込端子ＴWとを接続する第１Ｎチャネ
ルＭＯＳトランジスタＱ21と、読出端子ＴR にゲート端
子が接続され、データ記憶部２１の記憶データの信号論
理に応じてソース端子及びドレイン端子の間の接続を行
うとともに、ソース端子が接地された第２ＮチャネルＭ
ＯＳトランジスタＱ22と、第１読出用ワード線ＲＷＬ0
にゲート端子が接続され、第１読出用ワード線ＲＷＬ0
の信号論理に対応して第１読出用ビット線ＲＢＬ0 と第
２ＮチャネルＭＯＳトランジスタＱ22のドレイン端子と
を接続する第３ＮチャネルＭＯＳトランジスタＱ23と、
第２書込用ワード線ＷＷＬ1 にゲート端子が接続され、
第２書込用ワード線ＷＷＬ1 の信号論理に対応して第２
書込用ビット線ＷＢＬ1 と書込端子ＴW とを接続する第
４ＮチャネルＭＯＳトランジスタＱ24と、読出端子ＴR
にゲート端子が接続され、データ記憶部２１の記憶デー
タの信号論理に応じてソース端子及びドレイン端子の間
の接続を行うとともに、ソース端子が接地された第５Ｎ
チャネルＭＯＳトランジスタＱ25と、第２読出用ワード
線ＲＷＬ1 にゲート端子が接続され、第２読出用ワード
線ＲＷＬ1 の信号論理に対応して第２読出用ビット線Ｒ
ＢＬ1 と第２ＮチャネルＭＯＳトランジスタＱ25のドレ
イン端子とを接続する第６ＮチャネルＭＯＳトランジス
タＱ26と、を備えて構成されている。
読出端子ＴR を有するデータ記憶部２１と、第１書込用
ワード線ＷＷＬ0 にゲート端子が接続され、第１書込用
ワード線ＷＷＬ0 の信号論理に対応して第１書込用ビッ
ト線ＷＢＬ0 と書込端子ＴWとを接続する第１Ｎチャネ
ルＭＯＳトランジスタＱ21と、読出端子ＴR にゲート端
子が接続され、データ記憶部２１の記憶データの信号論
理に応じてソース端子及びドレイン端子の間の接続を行
うとともに、ソース端子が接地された第２ＮチャネルＭ
ＯＳトランジスタＱ22と、第１読出用ワード線ＲＷＬ0
にゲート端子が接続され、第１読出用ワード線ＲＷＬ0
の信号論理に対応して第１読出用ビット線ＲＢＬ0 と第
２ＮチャネルＭＯＳトランジスタＱ22のドレイン端子と
を接続する第３ＮチャネルＭＯＳトランジスタＱ23と、
第２書込用ワード線ＷＷＬ1 にゲート端子が接続され、
第２書込用ワード線ＷＷＬ1 の信号論理に対応して第２
書込用ビット線ＷＢＬ1 と書込端子ＴW とを接続する第
４ＮチャネルＭＯＳトランジスタＱ24と、読出端子ＴR
にゲート端子が接続され、データ記憶部２１の記憶デー
タの信号論理に応じてソース端子及びドレイン端子の間
の接続を行うとともに、ソース端子が接地された第５Ｎ
チャネルＭＯＳトランジスタＱ25と、第２読出用ワード
線ＲＷＬ1 にゲート端子が接続され、第２読出用ワード
線ＲＷＬ1 の信号論理に対応して第２読出用ビット線Ｒ
ＢＬ1 と第２ＮチャネルＭＯＳトランジスタＱ25のドレ
イン端子とを接続する第６ＮチャネルＭＯＳトランジス
タＱ26と、を備えて構成されている。
【００５８】データ記憶部２１は、入力端子が書込端子
ＴW に接続され、出力端子が読出端子ＴR に接続された
第１インバータＩＮＶ1 と、入力端子が読出端子ＴR に
接続され、出力端子が書込端子ＴW に接続された第２イ
ンバータＩＮＶ2 と、を備えて構成されている。
ＴW に接続され、出力端子が読出端子ＴR に接続された
第１インバータＩＮＶ1 と、入力端子が読出端子ＴR に
接続され、出力端子が書込端子ＴW に接続された第２イ
ンバータＩＮＶ2 と、を備えて構成されている。
【００５９】次に動作について説明する。まず、第１書
込ポートを用いた書込動作について説明する。メモリセ
ル回路２０を第１書込ポートを介して選択状態とする
と、すなわち、第１書込用ワード線ＷＷＬ0 を“Ｈ”レ
ベルにすると、第１ＮチャネルＭＯＳトランジスタＱ21
は、オンとなる。
込ポートを用いた書込動作について説明する。メモリセ
ル回路２０を第１書込ポートを介して選択状態とする
と、すなわち、第１書込用ワード線ＷＷＬ0 を“Ｈ”レ
ベルにすると、第１ＮチャネルＭＯＳトランジスタＱ21
は、オンとなる。
【００６０】これにより第１書込用ビット線ＷＢＬ0 の
信号論理に応じたデータがデータ記憶部２１に記憶され
る。より具体的には、第１書込用ビット線ＷＢＬ0 が
“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
信号論理に応じたデータがデータ記憶部２１に記憶され
る。より具体的には、第１書込用ビット線ＷＢＬ0 が
“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
【００６１】また、第１書込用ビット線ＷＢＬ0 が
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
【００６２】第２書込ポートを用いた書込動作について
は、同様であるので、詳細な説明は省略する。次に第２
読出ポートを用いた読出動作について説明する。
は、同様であるので、詳細な説明は省略する。次に第２
読出ポートを用いた読出動作について説明する。
【００６３】メモリセル回路２０を選択状態とすると、
すなわち、第２読出用ワード線ＲＷＬ1 を“Ｈ”レベル
にすると、第６ＮチャネルＭＯＳトランジスタＱ26はオ
ンとなる。
すなわち、第２読出用ワード線ＲＷＬ1 を“Ｈ”レベル
にすると、第６ＮチャネルＭＯＳトランジスタＱ26はオ
ンとなる。
【００６４】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
22は、オフ状態を保持し、第２読出用ビット線ＲＢＬ1
は“Ｈ”レベルとなり、記憶データが読み出されること
となる。
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
22は、オフ状態を保持し、第２読出用ビット線ＲＢＬ1
は“Ｈ”レベルとなり、記憶データが読み出されること
となる。
【００６５】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第５ＮチャネルＭＯＳトランジスタＱ
25は、オン状態となり、第６ＮチャネルＭＯＳトランジ
スタＱ26を介して第２読出用ビット線ＲＢＬ1 は“Ｌ”
レベル（接地レベル）となり、記憶データが読み出され
ることとなる。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第５ＮチャネルＭＯＳトランジスタＱ
25は、オン状態となり、第６ＮチャネルＭＯＳトランジ
スタＱ26を介して第２読出用ビット線ＲＢＬ1 は“Ｌ”
レベル（接地レベル）となり、記憶データが読み出され
ることとなる。
【００６６】第１読出ポートを用いた書込動作について
は、同様であるので、詳細な説明は省略する。以上の説
明のように、本第３実施例によれば、各書込ポート、す
なわち、第１ＮチャネルＭＯＳトランジスタに接続され
る書込用ビット線ＷＢＬは１本でよく、また、各読出ポ
ート、すなわち、第３ＮチャネルＭＯＳトランジスタに
接続される読出用ビット線ＲＢＬも１本でよい。従っ
て、従来のメモリセル回路と比較して半分のビット線数
ですむこととなり、回路面積を低減することができる。第４実施例 本第４実施例は、従来例において列選択回路を用いるよ
うな回路構成を採る場合に好適なメモリセル回路におい
て、ビット線数を削減する実施例であり、２個の隣接す
るデータ記憶部を一のメモリセル回路として構成してい
る。
は、同様であるので、詳細な説明は省略する。以上の説
明のように、本第３実施例によれば、各書込ポート、す
なわち、第１ＮチャネルＭＯＳトランジスタに接続され
る書込用ビット線ＷＢＬは１本でよく、また、各読出ポ
ート、すなわち、第３ＮチャネルＭＯＳトランジスタに
接続される読出用ビット線ＲＢＬも１本でよい。従っ
て、従来のメモリセル回路と比較して半分のビット線数
ですむこととなり、回路面積を低減することができる。第４実施例 本第４実施例は、従来例において列選択回路を用いるよ
うな回路構成を採る場合に好適なメモリセル回路におい
て、ビット線数を削減する実施例であり、２個の隣接す
るデータ記憶部を一のメモリセル回路として構成してい
る。
【００６７】図４に第４実施例のメモリセル回路の基本
構成図を示す。この場合において、列選択回路としては
１／２列選択回路を用いている。メモリセル回路３０
は、第１書込端子ＴW0及び第１読出端子ＴR0を有する第
１データ記憶部３１0 と、第１書込用ワード線ＷＷＬ0
にゲート端子が接続され、第１書込用ワード線ＷＷＬ0
の信号論理に対応して書込用ビット線ＷＢＬと書込端子
ＴW0とを接続する第１ＮチャネルＭＯＳトランジスタＱ
31と、読出端子ＴR0にゲート端子が接続され、データ記
憶部３１の記憶データの信号論理に応じてソース端子及
びドレイン端子の間の接続を行うとともに、ソース端子
が接地された第２ＮチャネルＭＯＳトランジスタＱ
32と、第１読出用ワード線ＲＷＬ0 にゲート端子が接続
され、第１読出用ワード線ＲＷＬ0 の信号論理に対応し
て第１読出用ビット線ＲＢＬ0 と第２ＮチャネルＭＯＳ
トランジスタＱ32のドレイン端子とを接続する第３Ｎチ
ャネルＭＯＳトランジスタＱ33と、第２書込端子ＴW1及
び第２読出端子ＴR1を有する第２データ記憶部３１
1 と、第２書込用ワード線ＷＷＬ 10にゲート端子が接続
され、第２書込用ワード線ＷＷＬ1 の信号論理に対応し
て書込用ビット線ＷＢＬと書込端子ＴW1とを接続する第
１ＮチャネルＭＯＳトランジスタＱ34と、読出端子ＴR1
にゲート端子が接続され、データ記憶部３１1 の記憶デ
ータの信号論理に応じてソース端子及びドレイン端子の
間の接続を行うとともに、ソース端子が接地された第２
ＮチャネルＭＯＳトランジスタＱ35と、第２読出用ワー
ド線ＲＷＬ1 にゲート端子が接続され、第１読出用ワー
ド線ＲＷＬ0の信号論理に対応して第２読出用ビット線
ＲＢＬ1 と第２ＮチャネルＭＯＳトランジスタＱ35のド
レイン端子とを接続する第３ＮチャネルＭＯＳトランジ
スタＱ 36と、外部からの列選択切換信号ＣＤ及び反転列
選択切換信号ＸＣＤに基づいて第１読出ビット線ＲＢＬ
0 あるいは第２読出用ビット線ＲＢＬ1 のいずれかを排
他的に選択し、切り換えて選択読出端子ＴSEL を介して
読出信号線ＤＯＴに接続する第１トランスファーゲート
ＴＧ1 及び第２トランスファーゲートＴＧ2 と、を備え
て構成されている。
構成図を示す。この場合において、列選択回路としては
１／２列選択回路を用いている。メモリセル回路３０
は、第１書込端子ＴW0及び第１読出端子ＴR0を有する第
１データ記憶部３１0 と、第１書込用ワード線ＷＷＬ0
にゲート端子が接続され、第１書込用ワード線ＷＷＬ0
の信号論理に対応して書込用ビット線ＷＢＬと書込端子
ＴW0とを接続する第１ＮチャネルＭＯＳトランジスタＱ
31と、読出端子ＴR0にゲート端子が接続され、データ記
憶部３１の記憶データの信号論理に応じてソース端子及
びドレイン端子の間の接続を行うとともに、ソース端子
が接地された第２ＮチャネルＭＯＳトランジスタＱ
32と、第１読出用ワード線ＲＷＬ0 にゲート端子が接続
され、第１読出用ワード線ＲＷＬ0 の信号論理に対応し
て第１読出用ビット線ＲＢＬ0 と第２ＮチャネルＭＯＳ
トランジスタＱ32のドレイン端子とを接続する第３Ｎチ
ャネルＭＯＳトランジスタＱ33と、第２書込端子ＴW1及
び第２読出端子ＴR1を有する第２データ記憶部３１
1 と、第２書込用ワード線ＷＷＬ 10にゲート端子が接続
され、第２書込用ワード線ＷＷＬ1 の信号論理に対応し
て書込用ビット線ＷＢＬと書込端子ＴW1とを接続する第
１ＮチャネルＭＯＳトランジスタＱ34と、読出端子ＴR1
にゲート端子が接続され、データ記憶部３１1 の記憶デ
ータの信号論理に応じてソース端子及びドレイン端子の
間の接続を行うとともに、ソース端子が接地された第２
ＮチャネルＭＯＳトランジスタＱ35と、第２読出用ワー
ド線ＲＷＬ1 にゲート端子が接続され、第１読出用ワー
ド線ＲＷＬ0の信号論理に対応して第２読出用ビット線
ＲＢＬ1 と第２ＮチャネルＭＯＳトランジスタＱ35のド
レイン端子とを接続する第３ＮチャネルＭＯＳトランジ
スタＱ 36と、外部からの列選択切換信号ＣＤ及び反転列
選択切換信号ＸＣＤに基づいて第１読出ビット線ＲＢＬ
0 あるいは第２読出用ビット線ＲＢＬ1 のいずれかを排
他的に選択し、切り換えて選択読出端子ＴSEL を介して
読出信号線ＤＯＴに接続する第１トランスファーゲート
ＴＧ1 及び第２トランスファーゲートＴＧ2 と、を備え
て構成されている。
【００６８】第１データ記憶部３１0 は、入力端子が書
込端子ＴW0に接続され、出力端子が読出端子ＴR0に接続
された第１インバータＩＮＶ1 と、入力端子が読出端子
ＴR0に接続され、出力端子が書込端子ＴW0に接続された
第２インバータＩＮＶ2 と、を備えて構成され、第２デ
ータ記憶部３１1 は、入力端子が書込端子ＴW1に接続さ
れ、出力端子が読出端子ＴR1に接続された第１インバー
タＩＮＶ1 と、入力端子が読出端子ＴR1に接続され、出
力端子が書込端子ＴW1に接続された第２インバータＩＮ
Ｖ2 と、を備えて構成されている。
込端子ＴW0に接続され、出力端子が読出端子ＴR0に接続
された第１インバータＩＮＶ1 と、入力端子が読出端子
ＴR0に接続され、出力端子が書込端子ＴW0に接続された
第２インバータＩＮＶ2 と、を備えて構成され、第２デ
ータ記憶部３１1 は、入力端子が書込端子ＴW1に接続さ
れ、出力端子が読出端子ＴR1に接続された第１インバー
タＩＮＶ1 と、入力端子が読出端子ＴR1に接続され、出
力端子が書込端子ＴW1に接続された第２インバータＩＮ
Ｖ2 と、を備えて構成されている。
【００６９】次に第１データ記憶部３１0 への書込動作
について説明する。第１データ記憶部３１0 側を選択状
態とすると、すなわち、第１書込用ワード線ＷＷＬ0 を
“Ｈ”レベルにすると、第１ＮチャネルＭＯＳトランジ
スタＱ31は、オンとなる。
について説明する。第１データ記憶部３１0 側を選択状
態とすると、すなわち、第１書込用ワード線ＷＷＬ0 を
“Ｈ”レベルにすると、第１ＮチャネルＭＯＳトランジ
スタＱ31は、オンとなる。
【００７０】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータが第１データ記憶部３１0 に記憶され
る。より具体的には、書込用ビット線ＷＢＬが“Ｈ”レ
ベルの場合、第１インバータＩＮＶ1 の出力は“Ｌ”レ
ベル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルと
なる。
理に応じたデータが第１データ記憶部３１0 に記憶され
る。より具体的には、書込用ビット線ＷＢＬが“Ｈ”レ
ベルの場合、第１インバータＩＮＶ1 の出力は“Ｌ”レ
ベル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルと
なる。
【００７１】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。第２データ記憶部３１1 への書込動作については、
同様であるので、詳細な説明は省略する。
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。第２データ記憶部３１1 への書込動作については、
同様であるので、詳細な説明は省略する。
【００７２】次に第１データ記憶部３１0 の読出動作に
ついて説明する。まず、第１データ記憶部３１0 の読出
動作を行うに先立ち、列選択切換信号ＣＤ及び反転列選
択切換信号ＸＣＤにより、第１トランスファーゲートＴ
Ｇ0 をオン（閉状態）とし、第２トランスファーゲート
ＴＧ1 をオフ（開状態）とし、第１読出用ビット線ＲＢ
Ｌ0 を選択読出端子ＴSEL を介して読出信号線ＤＯＴに
接続する。
ついて説明する。まず、第１データ記憶部３１0 の読出
動作を行うに先立ち、列選択切換信号ＣＤ及び反転列選
択切換信号ＸＣＤにより、第１トランスファーゲートＴ
Ｇ0 をオン（閉状態）とし、第２トランスファーゲート
ＴＧ1 をオフ（開状態）とし、第１読出用ビット線ＲＢ
Ｌ0 を選択読出端子ＴSEL を介して読出信号線ＤＯＴに
接続する。
【００７３】第１データ記憶部３１0 側を選択状態とす
ると、すなわち、第１読出用ワード線ＲＷＬ0 を“Ｈ”
レベルにすると、第３ＮチャネルＭＯＳトランジスタＱ
33はオンとなる。
ると、すなわち、第１読出用ワード線ＲＷＬ0 を“Ｈ”
レベルにすると、第３ＮチャネルＭＯＳトランジスタＱ
33はオンとなる。
【００７４】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
32は、オフ状態を保持し、第１読出用ビット線ＲＢＬ0
は“Ｈ”レベルとなり、記憶データが選択読出端子Ｔ
SEL 及び読出信号線ＤＯＴを介して読み出されることと
なる。
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
32は、オフ状態を保持し、第１読出用ビット線ＲＢＬ0
は“Ｈ”レベルとなり、記憶データが選択読出端子Ｔ
SEL 及び読出信号線ＤＯＴを介して読み出されることと
なる。
【００７５】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
32は、オン状態となり、第３ＮチャネルＭＯＳトランジ
スタＱ33を介して第１読出用ビット線ＲＢＬ0 は“Ｌ”
レベル（接地レベル）となり、記憶データが選択読出端
子ＴSEL 及び読出信号線ＤＯＴを介して読み出されるこ
ととなる。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
32は、オン状態となり、第３ＮチャネルＭＯＳトランジ
スタＱ33を介して第１読出用ビット線ＲＢＬ0 は“Ｌ”
レベル（接地レベル）となり、記憶データが選択読出端
子ＴSEL 及び読出信号線ＤＯＴを介して読み出されるこ
ととなる。
【００７６】第２データ記憶部３１1 の読出動作につい
ては、同様であるので、詳細な説明は省略する。以上の
説明のように、本第４実施例によれば、書込用ビット線
ＷＢＬは二つのデータ記憶部あたり１本でよく、また、
各データ記憶部に接続される読出用ビット線ＲＢＬもそ
れぞれ１本でよい。従って、従来のメモリセル回路と比
較して書込用ビット線の本数は１／４本ですむこととな
り、回路面積を低減することができるとともに、データ
書込時に充電すべき書込用ビット線数が減少しているた
め消費電力を低減することが可能となる。。第５実施例 本第５実施例は、書込用ビット線及び読出用ビット線の
双方を低減することが可能な実施例である。
ては、同様であるので、詳細な説明は省略する。以上の
説明のように、本第４実施例によれば、書込用ビット線
ＷＢＬは二つのデータ記憶部あたり１本でよく、また、
各データ記憶部に接続される読出用ビット線ＲＢＬもそ
れぞれ１本でよい。従って、従来のメモリセル回路と比
較して書込用ビット線の本数は１／４本ですむこととな
り、回路面積を低減することができるとともに、データ
書込時に充電すべき書込用ビット線数が減少しているた
め消費電力を低減することが可能となる。。第５実施例 本第５実施例は、書込用ビット線及び読出用ビット線の
双方を低減することが可能な実施例である。
【００７７】図５に第５実施例のメモリセル回路の基本
構成図を示す。メモリセル回路４０は、第１書込端子Ｔ
W0及び第１読出端子ＴR0を有する第１データ記憶部４１
0 と、第１書込用ワード線ＷＷＬ0 にゲート端子が接続
され、第１書込用ワード線ＷＷＬ0 の信号論理に対応し
て書込用ビット線ＷＢＬと書込端子ＴW0とを接続する第
１ＮチャネルＭＯＳトランジスタＱ41と、読出端子ＴR0
にゲート端子が接続され、データ記憶部４１の記憶デー
タの信号論理に応じてソース端子及びドレイン端子の間
の接続を行うとともに、ソース端子が接地された第２Ｎ
チャネルＭＯＳトランジスタＱ42と、第１読出用ワード
線ＲＷＬ0 にゲート端子が接続され、第１読出用ワード
線ＲＷＬ0 の信号論理に対応して第読出用ビット線ＲＢ
Ｌと第２ＮチャネルＭＯＳトランジスタＱ42のドレイン
端子とを接続する第３ＮチャネルＭＯＳトランジスタＱ
43と、第２書込端子ＴW1及び第２読出端子ＴR1を有する
第２データ記憶部４１1 と、第２書込用ワード線ＷＷＬ
10にゲート端子が接続され、第２書込用ワード線ＷＷＬ
1 の信号論理に対応して書込用ビット線ＷＢＬと書込端
子ＴW1とを接続する第１ＮチャネルＭＯＳトランジスタ
Ｑ44と、読出端子ＴR1にゲート端子が接続され、データ
記憶部４１1 の記憶データの信号論理に応じてソース端
子及びドレイン端子の間の接続を行うとともに、ソース
端子が接地された第２ＮチャネルＭＯＳトランジスタＱ
45と、第２読出用ワード線ＲＷＬ1 にゲート端子が接続
され、第１読出用ワード線ＲＷＬ0 の信号論理に対応し
て読出用ビット線ＲＢＬと第２ＮチャネルＭＯＳトラン
ジスタＱ 45のドレイン端子とを接続する第３Ｎチャネル
ＭＯＳトランジスタＱ46と、を備えて構成されている。
構成図を示す。メモリセル回路４０は、第１書込端子Ｔ
W0及び第１読出端子ＴR0を有する第１データ記憶部４１
0 と、第１書込用ワード線ＷＷＬ0 にゲート端子が接続
され、第１書込用ワード線ＷＷＬ0 の信号論理に対応し
て書込用ビット線ＷＢＬと書込端子ＴW0とを接続する第
１ＮチャネルＭＯＳトランジスタＱ41と、読出端子ＴR0
にゲート端子が接続され、データ記憶部４１の記憶デー
タの信号論理に応じてソース端子及びドレイン端子の間
の接続を行うとともに、ソース端子が接地された第２Ｎ
チャネルＭＯＳトランジスタＱ42と、第１読出用ワード
線ＲＷＬ0 にゲート端子が接続され、第１読出用ワード
線ＲＷＬ0 の信号論理に対応して第読出用ビット線ＲＢ
Ｌと第２ＮチャネルＭＯＳトランジスタＱ42のドレイン
端子とを接続する第３ＮチャネルＭＯＳトランジスタＱ
43と、第２書込端子ＴW1及び第２読出端子ＴR1を有する
第２データ記憶部４１1 と、第２書込用ワード線ＷＷＬ
10にゲート端子が接続され、第２書込用ワード線ＷＷＬ
1 の信号論理に対応して書込用ビット線ＷＢＬと書込端
子ＴW1とを接続する第１ＮチャネルＭＯＳトランジスタ
Ｑ44と、読出端子ＴR1にゲート端子が接続され、データ
記憶部４１1 の記憶データの信号論理に応じてソース端
子及びドレイン端子の間の接続を行うとともに、ソース
端子が接地された第２ＮチャネルＭＯＳトランジスタＱ
45と、第２読出用ワード線ＲＷＬ1 にゲート端子が接続
され、第１読出用ワード線ＲＷＬ0 の信号論理に対応し
て読出用ビット線ＲＢＬと第２ＮチャネルＭＯＳトラン
ジスタＱ 45のドレイン端子とを接続する第３Ｎチャネル
ＭＯＳトランジスタＱ46と、を備えて構成されている。
【００７８】第１データ記憶部４１0 は、入力端子が書
込端子ＴW0に接続され、出力端子が読出端子ＴR0に接続
された第１インバータＩＮＶ1 と、入力端子が読出端子
ＴR0に接続され、出力端子が書込端子ＴW0に接続された
第２インバータＩＮＶ2 と、を備えて構成され、第２デ
ータ記憶部４１1 は、入力端子が書込端子ＴW1に接続さ
れ、出力端子が読出端子ＴR1に接続された第１インバー
タＩＮＶ1 と、入力端子が読出端子ＴR1に接続され、出
力端子が書込端子ＴW1に接続された第２インバータＩＮ
Ｖ2 と、を備えて構成されている。
込端子ＴW0に接続され、出力端子が読出端子ＴR0に接続
された第１インバータＩＮＶ1 と、入力端子が読出端子
ＴR0に接続され、出力端子が書込端子ＴW0に接続された
第２インバータＩＮＶ2 と、を備えて構成され、第２デ
ータ記憶部４１1 は、入力端子が書込端子ＴW1に接続さ
れ、出力端子が読出端子ＴR1に接続された第１インバー
タＩＮＶ1 と、入力端子が読出端子ＴR1に接続され、出
力端子が書込端子ＴW1に接続された第２インバータＩＮ
Ｖ2 と、を備えて構成されている。
【００７９】次に第１データ記憶部４１0 への書込動作
について説明する。第１データ記憶部４１0 側を選択状
態とすると、すなわち、第１書込用ワード線ＷＷＬ0 を
“Ｈ”レベルにすると、第１ＮチャネルＭＯＳトランジ
スタＱ41は、オンとなる。
について説明する。第１データ記憶部４１0 側を選択状
態とすると、すなわち、第１書込用ワード線ＷＷＬ0 を
“Ｈ”レベルにすると、第１ＮチャネルＭＯＳトランジ
スタＱ41は、オンとなる。
【００８０】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータが第１データ記憶部４１0 に記憶され
る。より具体的には、書込用ビット線ＷＢＬが“Ｈ”レ
ベルの場合、第１インバータＩＮＶ1 の出力は“Ｌ”レ
ベル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルと
なる。
理に応じたデータが第１データ記憶部４１0 に記憶され
る。より具体的には、書込用ビット線ＷＢＬが“Ｈ”レ
ベルの場合、第１インバータＩＮＶ1 の出力は“Ｌ”レ
ベル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルと
なる。
【００８１】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。第２データ記憶部４１1 への書込動作については、
同様であるので、詳細な説明は省略する。
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。第２データ記憶部４１1 への書込動作については、
同様であるので、詳細な説明は省略する。
【００８２】次に第１データ記憶部４１0 の読出動作に
ついて説明する。第１データ記憶部４１0 側を選択状態
とすると、すなわち、第１読出用ワード線ＲＷＬ0 を
“Ｈ”レベルにすると、第３ＮチャネルＭＯＳトランジ
スタＱ43はオンとなる。
ついて説明する。第１データ記憶部４１0 側を選択状態
とすると、すなわち、第１読出用ワード線ＲＷＬ0 を
“Ｈ”レベルにすると、第３ＮチャネルＭＯＳトランジ
スタＱ43はオンとなる。
【００８３】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
42は、オフ状態を保持し、読出用ビット線ＲＢＬは
“Ｈ”レベルとなり、記憶データが選択読出端子ＴSEL
及び読出信号線ＤＯＴを介して読み出されることとな
る。
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
42は、オフ状態を保持し、読出用ビット線ＲＢＬは
“Ｈ”レベルとなり、記憶データが選択読出端子ＴSEL
及び読出信号線ＤＯＴを介して読み出されることとな
る。
【００８４】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
42は、オン状態となり、第３ＮチャネルＭＯＳトランジ
スタＱ43を介して読出用ビット線ＲＢＬは“Ｌ”レベル
（接地レベル）となり、記憶データが選択読出端子ＴSE
L 及び読出信号線ＤＯＴを介して読み出されることとな
る。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
42は、オン状態となり、第３ＮチャネルＭＯＳトランジ
スタＱ43を介して読出用ビット線ＲＢＬは“Ｌ”レベル
（接地レベル）となり、記憶データが選択読出端子ＴSE
L 及び読出信号線ＤＯＴを介して読み出されることとな
る。
【００８５】第２データ記憶部４１1 の読出動作につい
ては、同様であるので、詳細な説明は省略する。以上の
説明のように、本第５実施例によれば、書込用ビット線
ＷＢＬ及び読出用ビット線ＲＢＬは二つのデータ記憶部
あたりそれぞれ１本でよい。従って、従来のメモリセル
回路と比較して書込用ビット線の本数は１／４本ですむ
こととなり、回路面積を低減することができるととも
に、データ書込時に充電すべき書込用ビット線数が減少
しているため消費電力を低減することが可能となる。第６実施例 図６に書込ポート数＝２、読出ポート数＝４のマルチポ
ートメモリ回路の基本構成図を示す。
ては、同様であるので、詳細な説明は省略する。以上の
説明のように、本第５実施例によれば、書込用ビット線
ＷＢＬ及び読出用ビット線ＲＢＬは二つのデータ記憶部
あたりそれぞれ１本でよい。従って、従来のメモリセル
回路と比較して書込用ビット線の本数は１／４本ですむ
こととなり、回路面積を低減することができるととも
に、データ書込時に充電すべき書込用ビット線数が減少
しているため消費電力を低減することが可能となる。第６実施例 図６に書込ポート数＝２、読出ポート数＝４のマルチポ
ートメモリ回路の基本構成図を示す。
【００８６】マルチポートメモリ回路５０は、大別する
と、第１メモリセル回路部５０Ａ及び第２メモリセル回
路部５０Ｂを備えて構成されている。第１メモリセル回
路部５０Ａは、第１書込端子ＴW0及び第１読出端子ＴR0
を有する第１データ記憶部５１0 と、第１書込用ワード
線ＷＷＬ0 にゲート端子が接続され、第１書込用ワード
線ＷＷＬ00の信号論理に対応して第１書込用ビット線Ｗ
ＢＬ00と第１書込端子ＴW0とを接続する第１Ｎチャネル
ＭＯＳトランジスタＱ 51A と、第３書込用ワード線ＷＷ
Ｌ10にゲート端子が接続され、第３書込用ワード線ＷＷ
Ｌ11の信号論理に対応して第２書込用ビット線ＷＢＬ1
と第１書込端子ＴW0とを接続する第２ＮチャネルＭＯＳ
トランジスタＱ51B と、第１読出端子Ｔ R0にゲート端子
が接続され、第１データ記憶部５１0 の記憶データの信
号論理に応じてソース端子及びドレイン端子の間の接続
を行うとともに、ソース端子が接地された第３Ｎチャネ
ルＭＯＳトランジスタＱ52A と、第１読出用ワード線Ｒ
ＷＬ00にゲート端子が接続され、第１読出用ワード線Ｒ
ＷＬ00の信号論理に対応して第１読出用ビット線ＲＢＬ
0 と第３ＮチャネルＭＯＳトランジスタＱ52A のドレイ
ン端子とを接続する第４ＮチャネルＭＯＳトランジスタ
Ｑ53A と、第１読出端子ＴR0にゲート端子が接続され、
第１データ記憶部５１0 の記憶データの信号論理に応じ
てソース端子及びドレイン端子の間の接続を行うととも
に、ソース端子が接地された第５ＮチャネルＭＯＳトラ
ンジスタＱ52B と、第３読出用ワード線ＲＷＬ11にゲー
ト端子が接続され、第３読出用ワード線ＲＷＬ11の信号
論理に対応して第２読出用ビット線ＲＢＬ1 と第５Ｎチ
ャネルＭＯＳトランジスタＱ52 B のドレイン端子とを接
続する第６ＮチャネルＭＯＳトランジスタＱ53B と、第
１読出端子ＴR0にゲート端子が接続され、第１データ記
憶部５１0 の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第７ＮチャネルＭＯＳトランジスタＱ
52C と、第５読出用ワード線ＲＷＬ20にゲート端子が接
続され、第５読出用ワード線ＲＷＬ20の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第７ＮチャネルＭＯ
ＳトランジスタＱ52C のドレイン端子とを接続する第８
ＮチャネルＭＯＳトランジスタＱ53Cと、第１読出端子
ＴR0にゲート端子が接続され、第１データ記憶部５１0
の記憶データの信号論理に応じてソース端子及びドレイ
ン端子の間の接続を行うとともに、ソース端子が接地さ
れた第９ＮチャネルＭＯＳトランジスタＱ52D と、第７
読出用ワード線ＲＷＬ30にゲート端子が接続され、第７
読出用ワード線ＲＷＬ30の信号論理に対応して第４読出
用ビット線ＲＢＬ3 と第９ＮチャネルＭＯＳトランジス
タＱ52D のドレイン端子とを接続する第１０Ｎチャネル
ＭＯＳトランジスタＱ53D と、を備えて構成されてい
る。
と、第１メモリセル回路部５０Ａ及び第２メモリセル回
路部５０Ｂを備えて構成されている。第１メモリセル回
路部５０Ａは、第１書込端子ＴW0及び第１読出端子ＴR0
を有する第１データ記憶部５１0 と、第１書込用ワード
線ＷＷＬ0 にゲート端子が接続され、第１書込用ワード
線ＷＷＬ00の信号論理に対応して第１書込用ビット線Ｗ
ＢＬ00と第１書込端子ＴW0とを接続する第１Ｎチャネル
ＭＯＳトランジスタＱ 51A と、第３書込用ワード線ＷＷ
Ｌ10にゲート端子が接続され、第３書込用ワード線ＷＷ
Ｌ11の信号論理に対応して第２書込用ビット線ＷＢＬ1
と第１書込端子ＴW0とを接続する第２ＮチャネルＭＯＳ
トランジスタＱ51B と、第１読出端子Ｔ R0にゲート端子
が接続され、第１データ記憶部５１0 の記憶データの信
号論理に応じてソース端子及びドレイン端子の間の接続
を行うとともに、ソース端子が接地された第３Ｎチャネ
ルＭＯＳトランジスタＱ52A と、第１読出用ワード線Ｒ
ＷＬ00にゲート端子が接続され、第１読出用ワード線Ｒ
ＷＬ00の信号論理に対応して第１読出用ビット線ＲＢＬ
0 と第３ＮチャネルＭＯＳトランジスタＱ52A のドレイ
ン端子とを接続する第４ＮチャネルＭＯＳトランジスタ
Ｑ53A と、第１読出端子ＴR0にゲート端子が接続され、
第１データ記憶部５１0 の記憶データの信号論理に応じ
てソース端子及びドレイン端子の間の接続を行うととも
に、ソース端子が接地された第５ＮチャネルＭＯＳトラ
ンジスタＱ52B と、第３読出用ワード線ＲＷＬ11にゲー
ト端子が接続され、第３読出用ワード線ＲＷＬ11の信号
論理に対応して第２読出用ビット線ＲＢＬ1 と第５Ｎチ
ャネルＭＯＳトランジスタＱ52 B のドレイン端子とを接
続する第６ＮチャネルＭＯＳトランジスタＱ53B と、第
１読出端子ＴR0にゲート端子が接続され、第１データ記
憶部５１0 の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第７ＮチャネルＭＯＳトランジスタＱ
52C と、第５読出用ワード線ＲＷＬ20にゲート端子が接
続され、第５読出用ワード線ＲＷＬ20の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第７ＮチャネルＭＯ
ＳトランジスタＱ52C のドレイン端子とを接続する第８
ＮチャネルＭＯＳトランジスタＱ53Cと、第１読出端子
ＴR0にゲート端子が接続され、第１データ記憶部５１0
の記憶データの信号論理に応じてソース端子及びドレイ
ン端子の間の接続を行うとともに、ソース端子が接地さ
れた第９ＮチャネルＭＯＳトランジスタＱ52D と、第７
読出用ワード線ＲＷＬ30にゲート端子が接続され、第７
読出用ワード線ＲＷＬ30の信号論理に対応して第４読出
用ビット線ＲＢＬ3 と第９ＮチャネルＭＯＳトランジス
タＱ52D のドレイン端子とを接続する第１０Ｎチャネル
ＭＯＳトランジスタＱ53D と、を備えて構成されてい
る。
【００８７】第２メモリセル回路部５０Ｂは、第２書込
端子ＴW1及び第２読出端子ＴR1を有する第２データ記憶
部５１1 と、第２書込用ワード線ＷＷＬ01にゲート端子
が接続され、第２書込用ワード線ＷＷＬ01の信号論理に
対応して第１書込用ビット線ＷＢＬ0 と第２書込端子Ｔ
W1とを接続する第１１ＮチャネルＭＯＳトランジスタＱ
54A と、第４書込用ワード線ＷＷＬ11にゲート端子が接
続され、第４書込用ワード線ＷＷＬ11の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と第２書込端子ＴW1と
を接続する第１２ＮチャネルＭＯＳトランジスタＱ54B
と、第２読出端子ＴR1にゲート端子が接続され、第２デ
ータ記憶部５１1 の記憶データの信号論理に応じてソー
ス端子及びドレイン端子の間の接続を行うとともに、ソ
ース端子が接地された第１３ＮチャネルＭＯＳトランジ
スタＱ55A と、第２読出用ワード線ＲＷＬ01にゲート端
子が接続され、第２読出用ワード線ＲＷＬ01の信号論理
に対応して第１読出用ビット線ＲＢＬ0 と第１３Ｎチャ
ネルＭＯＳトランジスタＱ 55A のドレイン端子とを接続
する第１４ＮチャネルＭＯＳトランジスタＱ56A と、第
２読出端子ＴR1にゲート端子が接続され、第２データ記
憶部５１1 の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第１５ＮチャネルＭＯＳトランジスタＱ
55B と、第４読出用ワード線ＲＷＬ11にゲート端子が接
続され、第４読出用ワード線ＲＷＬ11の信号論理に対応
して第２読出用ビット線ＲＢＬ1 と第１５ＮチャネルＭ
ＯＳトランジスタＱ55B のドレイン端子とを接続する第
１６ＮチャネルＭＯＳトランジスタＱ56B と、第２読出
端子ＴR1にゲート端子が接続され、第２データ記憶部５
１1 の記憶データの信号論理に応じてソース端子及びド
レイン端子の間の接続を行うとともに、ソース端子が接
地された第１７ＮチャネルＭＯＳトランジスタＱ
55C と、第６読出用ワード線ＲＷＬ21にゲート端子が接
続され、第６読出用ワード線ＲＷＬ21の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第１７ＮチャネルＭ
ＯＳトランジスタＱ55C のドレイン端子とを接続する第
１８ＮチャネルＭＯＳトランジスタＱ56C と、第２読出
端子ＴR1にゲート端子が接続され、第２データ記憶部５
１1 の記憶データの信号論理に応じてソース端子及びド
レイン端子の間の接続を行うとともに、ソース端子が接
地された第１９ＮチャネルＭＯＳトランジスタＱ
55D と、第８読出用ワード線ＲＷＬ31にゲート端子が接
続され、第８読出用ワード線ＲＷＬ31の信号論理に対応
して第４読出用ビット線ＲＢＬ3 と第１９ＮチャネルＭ
ＯＳトランジスタＱ55D のドレイン端子とを接続する第
２０ＮチャネルＭＯＳトランジスタＱ56D と、を備えて
構成されている。
端子ＴW1及び第２読出端子ＴR1を有する第２データ記憶
部５１1 と、第２書込用ワード線ＷＷＬ01にゲート端子
が接続され、第２書込用ワード線ＷＷＬ01の信号論理に
対応して第１書込用ビット線ＷＢＬ0 と第２書込端子Ｔ
W1とを接続する第１１ＮチャネルＭＯＳトランジスタＱ
54A と、第４書込用ワード線ＷＷＬ11にゲート端子が接
続され、第４書込用ワード線ＷＷＬ11の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と第２書込端子ＴW1と
を接続する第１２ＮチャネルＭＯＳトランジスタＱ54B
と、第２読出端子ＴR1にゲート端子が接続され、第２デ
ータ記憶部５１1 の記憶データの信号論理に応じてソー
ス端子及びドレイン端子の間の接続を行うとともに、ソ
ース端子が接地された第１３ＮチャネルＭＯＳトランジ
スタＱ55A と、第２読出用ワード線ＲＷＬ01にゲート端
子が接続され、第２読出用ワード線ＲＷＬ01の信号論理
に対応して第１読出用ビット線ＲＢＬ0 と第１３Ｎチャ
ネルＭＯＳトランジスタＱ 55A のドレイン端子とを接続
する第１４ＮチャネルＭＯＳトランジスタＱ56A と、第
２読出端子ＴR1にゲート端子が接続され、第２データ記
憶部５１1 の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第１５ＮチャネルＭＯＳトランジスタＱ
55B と、第４読出用ワード線ＲＷＬ11にゲート端子が接
続され、第４読出用ワード線ＲＷＬ11の信号論理に対応
して第２読出用ビット線ＲＢＬ1 と第１５ＮチャネルＭ
ＯＳトランジスタＱ55B のドレイン端子とを接続する第
１６ＮチャネルＭＯＳトランジスタＱ56B と、第２読出
端子ＴR1にゲート端子が接続され、第２データ記憶部５
１1 の記憶データの信号論理に応じてソース端子及びド
レイン端子の間の接続を行うとともに、ソース端子が接
地された第１７ＮチャネルＭＯＳトランジスタＱ
55C と、第６読出用ワード線ＲＷＬ21にゲート端子が接
続され、第６読出用ワード線ＲＷＬ21の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第１７ＮチャネルＭ
ＯＳトランジスタＱ55C のドレイン端子とを接続する第
１８ＮチャネルＭＯＳトランジスタＱ56C と、第２読出
端子ＴR1にゲート端子が接続され、第２データ記憶部５
１1 の記憶データの信号論理に応じてソース端子及びド
レイン端子の間の接続を行うとともに、ソース端子が接
地された第１９ＮチャネルＭＯＳトランジスタＱ
55D と、第８読出用ワード線ＲＷＬ31にゲート端子が接
続され、第８読出用ワード線ＲＷＬ31の信号論理に対応
して第４読出用ビット線ＲＢＬ3 と第１９ＮチャネルＭ
ＯＳトランジスタＱ55D のドレイン端子とを接続する第
２０ＮチャネルＭＯＳトランジスタＱ56D と、を備えて
構成されている。
【００８８】次に動作説明の一例として、第１書込ポー
トとしての第１ＮチャネルＭＯＳトランジスタＱ51A を
介して第１データ記憶部５１0 へデータを書込む書込動
作について説明する。
トとしての第１ＮチャネルＭＯＳトランジスタＱ51A を
介して第１データ記憶部５１0 へデータを書込む書込動
作について説明する。
【００８９】第１データ記憶部５１0 側を選択状態とす
ると、すなわち、第１書込用ワード線ＷＷＬ00を“Ｈ”
レベルにすると、第１ＮチャネルＭＯＳトランジスタＱ
51Aは、オンとなる。
ると、すなわち、第１書込用ワード線ＷＷＬ00を“Ｈ”
レベルにすると、第１ＮチャネルＭＯＳトランジスタＱ
51Aは、オンとなる。
【００９０】これにより第１書込用ビット線ＷＢＬ0 の
信号論理に応じたデータが第１データ記憶部５１0 に記
憶される。より具体的には、第１書込用ビット線ＷＢＬ
0 が“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出
力は“Ｌ”レベル、第２インバータＩＮＶ2 の出力は
“Ｈ”レベルとなる。
信号論理に応じたデータが第１データ記憶部５１0 に記
憶される。より具体的には、第１書込用ビット線ＷＢＬ
0 が“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出
力は“Ｌ”レベル、第２インバータＩＮＶ2 の出力は
“Ｈ”レベルとなる。
【００９１】また、第１書込用ビット線ＷＢＬ0 が
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
【００９２】第１書込ポートとしての第１ＮチャネルＭ
ＯＳトランジスタＱ51A を介して第１データ記憶部５１
0 へデータを書込む書込動作及び第２データ記憶部５１
1 への書込動作については、同様であるので、詳細な説
明は省略する。
ＯＳトランジスタＱ51A を介して第１データ記憶部５１
0 へデータを書込む書込動作及び第２データ記憶部５１
1 への書込動作については、同様であるので、詳細な説
明は省略する。
【００９３】次に第２データ記憶部５１1 から第３読出
ポートである第１７ＮチャネルＭＯＳトランジスタＱ
55C 及び第１８ＮチャネルＭＯＳトランジスタＱ56C を
介してデータを読み出す読出動作について説明する。
ポートである第１７ＮチャネルＭＯＳトランジスタＱ
55C 及び第１８ＮチャネルＭＯＳトランジスタＱ56C を
介してデータを読み出す読出動作について説明する。
【００９４】第２データ記憶部５１1 側を選択状態とす
ると、すなわち、第６読出用ワード線ＲＷＬ21を“Ｈ”
レベルにすると、第１８ＮチャネルＭＯＳトランジスタ
Ｑ56 C はオンとなる。
ると、すなわち、第６読出用ワード線ＲＷＬ21を“Ｈ”
レベルにすると、第１８ＮチャネルＭＯＳトランジスタ
Ｑ56 C はオンとなる。
【００９５】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第１７ＮチャネルＭＯＳトランジスタ
Ｑ55 C は、オフ状態を保持し、第３読出用ビット線ＲＢ
Ｌ2 は“Ｈ”レベルとなり、記憶データが読み出される
こととなる。
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第１７ＮチャネルＭＯＳトランジスタ
Ｑ55 C は、オフ状態を保持し、第３読出用ビット線ＲＢ
Ｌ2 は“Ｈ”レベルとなり、記憶データが読み出される
こととなる。
【００９６】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第１７ＮチャネルＭＯＳトランジスタ
Ｑ55Cは、オン状態となり、第１８ＮチャネルＭＯＳト
ランジスタＱ456Cを介して第３読出用ビット線ＲＢＬ2
は“Ｌ”レベル（接地レベル）となり、記憶データが読
み出されることとなる。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第１７ＮチャネルＭＯＳトランジスタ
Ｑ55Cは、オン状態となり、第１８ＮチャネルＭＯＳト
ランジスタＱ456Cを介して第３読出用ビット線ＲＢＬ2
は“Ｌ”レベル（接地レベル）となり、記憶データが読
み出されることとなる。
【００９７】第２データ記憶部５１1 からの他の読出ポ
ートを用いた読出動作及び第１データ記憶部５１0 側の
読出動作については、同様であるので、詳細な説明は省
略する。
ートを用いた読出動作及び第１データ記憶部５１0 側の
読出動作については、同様であるので、詳細な説明は省
略する。
【００９８】以上の説明のように、本第５実施例によれ
ば、書込用ビット線ＷＢＬ及び読出用ビット線ＲＢＬは
二つのデータ記憶部あたりそれぞれ１本でよい。従っ
て、同一の機能を有する従来のメモリセル回路（ビット
線数２４本）と比較して書込用ビット線の本数は１／４
の６本ですむこととなり、回路面積を低減することがで
きるとともに、データ書込時に充電すべき書込用ビット
線数が減少しているため消費電力を低減することが可能
となる。第７実施例 図７に第７実施例のマルチポートメモリ回路６０の基本
構成図を示す。図７において、図６と原理的に同一の部
分には同一の符号を付し、その詳細な説明を省略する。
ば、書込用ビット線ＷＢＬ及び読出用ビット線ＲＢＬは
二つのデータ記憶部あたりそれぞれ１本でよい。従っ
て、同一の機能を有する従来のメモリセル回路（ビット
線数２４本）と比較して書込用ビット線の本数は１／４
の６本ですむこととなり、回路面積を低減することがで
きるとともに、データ書込時に充電すべき書込用ビット
線数が減少しているため消費電力を低減することが可能
となる。第７実施例 図７に第７実施例のマルチポートメモリ回路６０の基本
構成図を示す。図７において、図６と原理的に同一の部
分には同一の符号を付し、その詳細な説明を省略する。
【００９９】上記第６実施例においては、読出ポート及
び書込ポートでそれぞれワード線を２重化していたが、
本第７実施例は、書込ポートのワード線のみを２重化
し、読出用ワード線数を減らし（ＲＷＬ0 〜ＲＷＬ3 の
４本に減少）、読出用ビット線数を増加（ＲＢＬ00〜Ｒ
ＢＬ31の８本に増加）させることにより、ワード線数及
びビット線数を調整し、レイアウト上の問題点を解決す
るものである。
び書込ポートでそれぞれワード線を２重化していたが、
本第７実施例は、書込ポートのワード線のみを２重化
し、読出用ワード線数を減らし（ＲＷＬ0 〜ＲＷＬ3 の
４本に減少）、読出用ビット線数を増加（ＲＢＬ00〜Ｒ
ＢＬ31の８本に増加）させることにより、ワード線数及
びビット線数を調整し、レイアウト上の問題点を解決す
るものである。
【０１００】動作については第６実施例と同様であるの
で、詳細な説明を省略する。第８実施例 図８に１／２列選択回路を有し、２ワード×２ビット構
成としたマルチポートメモリ回路の基本構成図を示す。
で、詳細な説明を省略する。第８実施例 図８に１／２列選択回路を有し、２ワード×２ビット構
成としたマルチポートメモリ回路の基本構成図を示す。
【０１０１】マルチポートメモリ回路７０は、大別する
と、第１メモリセル回路部７０Ａと、第２メモリセル回
路部７０Ｂと、を備えて構成されている。第１メモリセ
ル回路部７０Ａは、第１書込端子ＴW0及び第１読出端子
ＴR0を有する第１データ記憶部７１0 と、第１書込用ワ
ード線ＷＷＬ00にゲート端子が接続され、第１書込用ワ
ード線ＷＷＬ00の信号論理に対応して第１書込用ビット
線ＷＢＬ0 と書込端子ＴW0とを接続する第１Ｎチャネル
ＭＯＳトランジスタＱ71Aと、読出端子ＴR0にゲート端
子が接続され、データ記憶部３１の記憶データの信号論
理に応じてソース端子及びドレイン端子の間の接続を行
うとともに、ソース端子が接地された第２ＮチャネルＭ
ＯＳトランジスタＱ72A と、第１読出用ワード線ＲＷＬ
0 にゲート端子が接続され、第１読出用ワード線ＲＷＬ
0 の信号論理に対応して第１読出用ビット線ＲＢＬ0 と
第２ＮチャネルＭＯＳトランジスタＱ 72A のドレイン端
子とを接続する第３ＮチャネルＭＯＳトランジスタＱ
73A と、第２書込端子ＴW1及び第２読出端子ＴR1を有す
る第２データ記憶部７１1 と、第２書込用ワード線ＷＷ
Ｌ01にゲート端子が接続され、第２書込用ワード線ＷＷ
Ｌ 01の信号論理に対応して第１書込用ビット線ＷＢＬ0
と書込端子ＴW1とを接続する第１ＮチャネルＭＯＳトラ
ンジスタＱ74A と、読出端子ＴR1にゲート端子が接続さ
れ、データ記憶部７１1 の記憶データの信号論理に応じ
てソース端子及びドレイン端子の間の接続を行うととも
に、ソース端子が接地された第２ＮチャネルＭＯＳトラ
ンジスタＱ75A と、第１読出用ワード線ＲＷＬ0 にゲー
ト端子が接続され、第１読出用ワード線ＲＷＬ0 の信号
論理に対応して第２読出用ビット線ＲＢＬ1 と第２Ｎチ
ャネルＭＯＳトランジスタＱ75A のドレイン端子とを接
続する第３ＮチャネルＭＯＳトランジスタＱ76A と、第
１書込端子ＴW0及び第１読出端子ＴR0を有する第１デー
タ記憶部７２0 と、第３書込用ワード線ＷＷＬ10にゲー
ト端子が接続され、第３書込用ワード線ＷＷＬ10の信号
論理に対応して第１書込用ビット線ＷＢＬ0 と書込端子
ＴW0とを接続する第１ＮチャネルＭＯＳトランジスタＱ
71B と、読出端子ＴR0にゲート端子が接続され、第１デ
ータ記憶部７２0の記憶データの信号論理に応じてソー
ス端子及びドレイン端子の間の接続を行うとともに、ソ
ース端子が接地された第２ＮチャネルＭＯＳトランジス
タＱ72B と、第２読出用ワード線ＲＷＬ1 にゲート端子
が接続され、第２読出用ワード線ＲＷＬ1 の信号論理に
対応して第１読出用ビット線ＲＢＬ0 と第２Ｎチャネル
ＭＯＳトランジスタＱ72B のドレイン端子とを接続する
第３ＮチャネルＭＯＳトランジスタＱ73B と、第２書込
端子ＴW1及び第２読出端子ＴR1を有する第２データ記憶
部７２1 と、第４書込用ワード線ＷＷＬ11にゲート端子
が接続され、第４書込用ワード線ＷＷＬ11の信号論理に
対応して第１書込用ビット線ＷＢＬ0 と書込端子ＴW1と
を接続する第１ＮチャネルＭＯＳトランジスタＱ
74B と、読出端子ＴR1にゲート端子が接続され、データ
記憶部７２1 の記憶データの信号論理に応じてソース端
子及びドレイン端子の間の接続を行うとともに、ソース
端子が接地された第２ＮチャネルＭＯＳトランジスタＱ
75B と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第２読出用ワード線ＲＷＬ1 の信号論理に対応
して第２読出用ビット線ＲＢＬ1 と第２ＮチャネルＭＯ
ＳトランジスタＱ75B のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ76B と、外部からの列
選択切換信号ＣＤ及び反転列選択切換信号ＸＣＤに基づ
いて第１読出ビット線ＲＢＬ0 あるいは第２読出用ビッ
ト線ＲＢＬ1 のいずれかを排他的に選択し、切り換えて
選択読出端子ＴSEL1を介して読出信号線ＤＯＴ0 に接続
する第１トランスファーゲートＴＧ11及び第２トランス
ファーゲートＴＧ12と、を備えて構成されている。
と、第１メモリセル回路部７０Ａと、第２メモリセル回
路部７０Ｂと、を備えて構成されている。第１メモリセ
ル回路部７０Ａは、第１書込端子ＴW0及び第１読出端子
ＴR0を有する第１データ記憶部７１0 と、第１書込用ワ
ード線ＷＷＬ00にゲート端子が接続され、第１書込用ワ
ード線ＷＷＬ00の信号論理に対応して第１書込用ビット
線ＷＢＬ0 と書込端子ＴW0とを接続する第１Ｎチャネル
ＭＯＳトランジスタＱ71Aと、読出端子ＴR0にゲート端
子が接続され、データ記憶部３１の記憶データの信号論
理に応じてソース端子及びドレイン端子の間の接続を行
うとともに、ソース端子が接地された第２ＮチャネルＭ
ＯＳトランジスタＱ72A と、第１読出用ワード線ＲＷＬ
0 にゲート端子が接続され、第１読出用ワード線ＲＷＬ
0 の信号論理に対応して第１読出用ビット線ＲＢＬ0 と
第２ＮチャネルＭＯＳトランジスタＱ 72A のドレイン端
子とを接続する第３ＮチャネルＭＯＳトランジスタＱ
73A と、第２書込端子ＴW1及び第２読出端子ＴR1を有す
る第２データ記憶部７１1 と、第２書込用ワード線ＷＷ
Ｌ01にゲート端子が接続され、第２書込用ワード線ＷＷ
Ｌ 01の信号論理に対応して第１書込用ビット線ＷＢＬ0
と書込端子ＴW1とを接続する第１ＮチャネルＭＯＳトラ
ンジスタＱ74A と、読出端子ＴR1にゲート端子が接続さ
れ、データ記憶部７１1 の記憶データの信号論理に応じ
てソース端子及びドレイン端子の間の接続を行うととも
に、ソース端子が接地された第２ＮチャネルＭＯＳトラ
ンジスタＱ75A と、第１読出用ワード線ＲＷＬ0 にゲー
ト端子が接続され、第１読出用ワード線ＲＷＬ0 の信号
論理に対応して第２読出用ビット線ＲＢＬ1 と第２Ｎチ
ャネルＭＯＳトランジスタＱ75A のドレイン端子とを接
続する第３ＮチャネルＭＯＳトランジスタＱ76A と、第
１書込端子ＴW0及び第１読出端子ＴR0を有する第１デー
タ記憶部７２0 と、第３書込用ワード線ＷＷＬ10にゲー
ト端子が接続され、第３書込用ワード線ＷＷＬ10の信号
論理に対応して第１書込用ビット線ＷＢＬ0 と書込端子
ＴW0とを接続する第１ＮチャネルＭＯＳトランジスタＱ
71B と、読出端子ＴR0にゲート端子が接続され、第１デ
ータ記憶部７２0の記憶データの信号論理に応じてソー
ス端子及びドレイン端子の間の接続を行うとともに、ソ
ース端子が接地された第２ＮチャネルＭＯＳトランジス
タＱ72B と、第２読出用ワード線ＲＷＬ1 にゲート端子
が接続され、第２読出用ワード線ＲＷＬ1 の信号論理に
対応して第１読出用ビット線ＲＢＬ0 と第２Ｎチャネル
ＭＯＳトランジスタＱ72B のドレイン端子とを接続する
第３ＮチャネルＭＯＳトランジスタＱ73B と、第２書込
端子ＴW1及び第２読出端子ＴR1を有する第２データ記憶
部７２1 と、第４書込用ワード線ＷＷＬ11にゲート端子
が接続され、第４書込用ワード線ＷＷＬ11の信号論理に
対応して第１書込用ビット線ＷＢＬ0 と書込端子ＴW1と
を接続する第１ＮチャネルＭＯＳトランジスタＱ
74B と、読出端子ＴR1にゲート端子が接続され、データ
記憶部７２1 の記憶データの信号論理に応じてソース端
子及びドレイン端子の間の接続を行うとともに、ソース
端子が接地された第２ＮチャネルＭＯＳトランジスタＱ
75B と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第２読出用ワード線ＲＷＬ1 の信号論理に対応
して第２読出用ビット線ＲＢＬ1 と第２ＮチャネルＭＯ
ＳトランジスタＱ75B のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ76B と、外部からの列
選択切換信号ＣＤ及び反転列選択切換信号ＸＣＤに基づ
いて第１読出ビット線ＲＢＬ0 あるいは第２読出用ビッ
ト線ＲＢＬ1 のいずれかを排他的に選択し、切り換えて
選択読出端子ＴSEL1を介して読出信号線ＤＯＴ0 に接続
する第１トランスファーゲートＴＧ11及び第２トランス
ファーゲートＴＧ12と、を備えて構成されている。
【０１０２】第２メモリセル回路部７０Ｂは、第１書込
端子ＴW0及び第１読出端子ＴR0を有する第１データ記憶
部７３0 と、第１書込用ワード線ＷＷＬ00にゲート端子
が接続され、第１書込用ワード線ＷＷＬ00の信号論理に
対応して第２書込用ビット線ＷＢＬ1 と書込端子ＴW0と
を接続する第１ＮチャネルＭＯＳトランジスタＱ
71Cと、読出端子ＴR0にゲート端子が接続され、データ
記憶部３１の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第２ＮチャネルＭＯＳトランジスタＱ
72C と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第１読出用ワード線ＲＷＬ0 の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第２ＮチャネルＭＯ
ＳトランジスタＱ 72C のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ73C と、第２書込端子
ＴW1及び第２読出端子ＴR1を有する第２データ記憶部７
３1 と、第２書込用ワード線ＷＷＬ01にゲート端子が接
続され、第２書込用ワード線ＷＷＬ 01の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と書込端子ＴW1とを接
続する第１ＮチャネルＭＯＳトランジスタＱ74C と、読
出端子ＴR1にゲート端子が接続され、第２データ記憶部
７３1 の記憶データの信号論理に応じてソース端子及び
ドレイン端子の間の接続を行うとともに、ソース端子が
接地された第２ＮチャネルＭＯＳトランジスタＱ
75C と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第１読出用ワード線ＲＷＬ0 の信号論理に対応
して第４読出用ビット線ＲＢＬ3 と第２ＮチャネルＭＯ
ＳトランジスタＱ75C のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ76C と、第１書込端子
ＴW0及び第１読出端子ＴR0を有する第１データ記憶部７
４0 と、第３書込用ワード線ＷＷＬ10にゲート端子が接
続され、第３書込用ワード線ＷＷＬ10の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と書込端子ＴW0とを接
続する第１ＮチャネルＭＯＳトランジスタＱ71D と、読
出端子ＴR0にゲート端子が接続され、データ記憶部３１
の記憶データの信号論理に応じてソース端子及びドレイ
ン端子の間の接続を行うとともに、ソース端子が接地さ
れた第２ＮチャネルＭＯＳトランジスタＱ72D と、第２
読出用ワード線ＲＷＬ1 にゲート端子が接続され、第２
読出用ワード線ＲＷＬ1 の信号論理に対応して第３読出
用ビット線ＲＢＬ2 と第２ＮチャネルＭＯＳトランジス
タＱ72D のドレイン端子とを接続する第３ＮチャネルＭ
ＯＳトランジスタＱ73D と、第２書込端子ＴW1及び第２
読出端子ＴR1を有する第２データ記憶部７４1 と、第４
書込用ワード線ＷＷＬ11にゲート端子が接続され、第４
書込用ワード線ＷＷＬ11の信号論理に対応して第２書込
用ビット線ＷＢＬ1 と書込端子ＴW1とを接続する第１Ｎ
チャネルＭＯＳトランジスタＱ74D と、読出端子ＴR1に
ゲート端子が接続され、第２データ記憶部７４1 の記憶
データの信号論理に応じてソース端子及びドレイン端子
の間の接続を行うとともに、ソース端子が接地された第
２ＮチャネルＭＯＳトランジスタＱ75D と、第１読出用
ワード線ＲＷＬ0にゲート端子が接続され、第２読出用
ワード線ＲＷＬ1 の信号論理に対応して第４読出用ビッ
ト線ＲＢＬ3 と第２ＮチャネルＭＯＳトランジスタＱ
75D のドレイン端子とを接続する第３ＮチャネルＭＯＳ
トランジスタＱ76D と、外部からの列選択切換信号ＣＤ
及び反転列選択切換信号ＸＣＤに基づいて第３読出ビッ
ト線ＲＢＬ2 あるいは第４読出用ビット線ＲＢＬ3 のい
ずれかを排他的に選択し、切り換えて選択読出端子Ｔ
SEL2を介して読出信号線ＤＯＴ1 に接続する第１トラン
スファーゲートＴＧ21及び第２トランスファーゲートＴ
Ｇ22と、を備えて構成されている。
端子ＴW0及び第１読出端子ＴR0を有する第１データ記憶
部７３0 と、第１書込用ワード線ＷＷＬ00にゲート端子
が接続され、第１書込用ワード線ＷＷＬ00の信号論理に
対応して第２書込用ビット線ＷＢＬ1 と書込端子ＴW0と
を接続する第１ＮチャネルＭＯＳトランジスタＱ
71Cと、読出端子ＴR0にゲート端子が接続され、データ
記憶部３１の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第２ＮチャネルＭＯＳトランジスタＱ
72C と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第１読出用ワード線ＲＷＬ0 の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第２ＮチャネルＭＯ
ＳトランジスタＱ 72C のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ73C と、第２書込端子
ＴW1及び第２読出端子ＴR1を有する第２データ記憶部７
３1 と、第２書込用ワード線ＷＷＬ01にゲート端子が接
続され、第２書込用ワード線ＷＷＬ 01の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と書込端子ＴW1とを接
続する第１ＮチャネルＭＯＳトランジスタＱ74C と、読
出端子ＴR1にゲート端子が接続され、第２データ記憶部
７３1 の記憶データの信号論理に応じてソース端子及び
ドレイン端子の間の接続を行うとともに、ソース端子が
接地された第２ＮチャネルＭＯＳトランジスタＱ
75C と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第１読出用ワード線ＲＷＬ0 の信号論理に対応
して第４読出用ビット線ＲＢＬ3 と第２ＮチャネルＭＯ
ＳトランジスタＱ75C のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ76C と、第１書込端子
ＴW0及び第１読出端子ＴR0を有する第１データ記憶部７
４0 と、第３書込用ワード線ＷＷＬ10にゲート端子が接
続され、第３書込用ワード線ＷＷＬ10の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と書込端子ＴW0とを接
続する第１ＮチャネルＭＯＳトランジスタＱ71D と、読
出端子ＴR0にゲート端子が接続され、データ記憶部３１
の記憶データの信号論理に応じてソース端子及びドレイ
ン端子の間の接続を行うとともに、ソース端子が接地さ
れた第２ＮチャネルＭＯＳトランジスタＱ72D と、第２
読出用ワード線ＲＷＬ1 にゲート端子が接続され、第２
読出用ワード線ＲＷＬ1 の信号論理に対応して第３読出
用ビット線ＲＢＬ2 と第２ＮチャネルＭＯＳトランジス
タＱ72D のドレイン端子とを接続する第３ＮチャネルＭ
ＯＳトランジスタＱ73D と、第２書込端子ＴW1及び第２
読出端子ＴR1を有する第２データ記憶部７４1 と、第４
書込用ワード線ＷＷＬ11にゲート端子が接続され、第４
書込用ワード線ＷＷＬ11の信号論理に対応して第２書込
用ビット線ＷＢＬ1 と書込端子ＴW1とを接続する第１Ｎ
チャネルＭＯＳトランジスタＱ74D と、読出端子ＴR1に
ゲート端子が接続され、第２データ記憶部７４1 の記憶
データの信号論理に応じてソース端子及びドレイン端子
の間の接続を行うとともに、ソース端子が接地された第
２ＮチャネルＭＯＳトランジスタＱ75D と、第１読出用
ワード線ＲＷＬ0にゲート端子が接続され、第２読出用
ワード線ＲＷＬ1 の信号論理に対応して第４読出用ビッ
ト線ＲＢＬ3 と第２ＮチャネルＭＯＳトランジスタＱ
75D のドレイン端子とを接続する第３ＮチャネルＭＯＳ
トランジスタＱ76D と、外部からの列選択切換信号ＣＤ
及び反転列選択切換信号ＸＣＤに基づいて第３読出ビッ
ト線ＲＢＬ2 あるいは第４読出用ビット線ＲＢＬ3 のい
ずれかを排他的に選択し、切り換えて選択読出端子Ｔ
SEL2を介して読出信号線ＤＯＴ1 に接続する第１トラン
スファーゲートＴＧ21及び第２トランスファーゲートＴ
Ｇ22と、を備えて構成されている。
【０１０３】次に動作説明の一例として、第１書込ポー
トとしての第１ＮチャネルＭＯＳトランジスタＱ71A を
介して第１データ記憶部７１0 へデータを書込む書込動
作について説明する。
トとしての第１ＮチャネルＭＯＳトランジスタＱ71A を
介して第１データ記憶部７１0 へデータを書込む書込動
作について説明する。
【０１０４】第１データ記憶部７１0 側を選択状態とす
ると、すなわち、第１書込用ワード線ＷＷＬ00を“Ｈ”
レベルにすると、第１ＮチャネルＭＯＳトランジスタＱ
71Aは、オンとなる。
ると、すなわち、第１書込用ワード線ＷＷＬ00を“Ｈ”
レベルにすると、第１ＮチャネルＭＯＳトランジスタＱ
71Aは、オンとなる。
【０１０５】これにより第１書込用ビット線ＷＢＬ0 の
信号論理に応じたデータが第１データ記憶部７１0 に記
憶される。より具体的には、第１書込用ビット線ＷＢＬ
0 が“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出
力は“Ｌ”レベル、第２インバータＩＮＶ2 の出力は
“Ｈ”レベルとなる。
信号論理に応じたデータが第１データ記憶部７１0 に記
憶される。より具体的には、第１書込用ビット線ＷＢＬ
0 が“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出
力は“Ｌ”レベル、第２インバータＩＮＶ2 の出力は
“Ｈ”レベルとなる。
【０１０６】また、第１書込用ビット線ＷＢＬ0 が
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。
【０１０７】第１データ記憶部７２0 、７３0 、７４0
及び第２データ記憶部７１1 、７２ 1 、７３、７４1 へ
の書込動作については、同様であるので、詳細な説明は
省略する。
及び第２データ記憶部７１1 、７２ 1 、７３、７４1 へ
の書込動作については、同様であるので、詳細な説明は
省略する。
【０１０８】次に第２データ記憶部７４1 から読出ポー
トである第２ＮチャネルＭＯＳトランジスタＱ72D 及び
第３ＮチャネルＭＯＳトランジスタＱ73D を介してデー
タを読み出す読出動作について説明する。
トである第２ＮチャネルＭＯＳトランジスタＱ72D 及び
第３ＮチャネルＭＯＳトランジスタＱ73D を介してデー
タを読み出す読出動作について説明する。
【０１０９】まず、第２データ記憶部７４1 の読出動作
を行うに先立ち、列選択切換信号ＣＤ及び反転列選択切
換信号ＸＣＤにより、第１トランスファーゲートＴＧ21
をオフ（開状態）とし、第２トランスファーゲートＴＧ
22をオン（閉状態）とし、第２読出用ビット線ＲＢＬ3
を選択読出端子ＴSEL2を介して読出信号線ＤＯＴ1 に接
続する。
を行うに先立ち、列選択切換信号ＣＤ及び反転列選択切
換信号ＸＣＤにより、第１トランスファーゲートＴＧ21
をオフ（開状態）とし、第２トランスファーゲートＴＧ
22をオン（閉状態）とし、第２読出用ビット線ＲＢＬ3
を選択読出端子ＴSEL2を介して読出信号線ＤＯＴ1 に接
続する。
【０１１０】第２データ記憶部７４1 側を選択状態とす
ると、すなわち、第２読出用ワード線ＲＷＬ1 を“Ｈ”
レベルにすると、第３ＮチャネルＭＯＳトランジスタＱ
76Dはオンとなる。
ると、すなわち、第２読出用ワード線ＲＷＬ1 を“Ｈ”
レベルにすると、第３ＮチャネルＭＯＳトランジスタＱ
76Dはオンとなる。
【０１１１】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
75Dは、オフ状態を保持し、第２読出用ビット線ＲＢＬ
1 は“Ｈ”レベルとなり、記憶データが選択読出端子Ｔ
SEL2及び読出信号線ＤＯＴ1 を介して読み出されること
となる。
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
75Dは、オフ状態を保持し、第２読出用ビット線ＲＢＬ
1 は“Ｈ”レベルとなり、記憶データが選択読出端子Ｔ
SEL2及び読出信号線ＤＯＴ1 を介して読み出されること
となる。
【０１１２】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
75D は、オン状態となり、第３ＮチャネルＭＯＳトラン
ジスタＱ76D を介して第２読出用ビット線ＲＢＬ1 は
“Ｌ”レベル（接地レベル）となり、記憶データが選択
読出端子ＴSEL2及び読出信号線ＤＯＴ1 を介して読み出
されることとなる。
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
75D は、オン状態となり、第３ＮチャネルＭＯＳトラン
ジスタＱ76D を介して第２読出用ビット線ＲＢＬ1 は
“Ｌ”レベル（接地レベル）となり、記憶データが選択
読出端子ＴSEL2及び読出信号線ＤＯＴ1 を介して読み出
されることとなる。
【０１１３】第１データ記憶部７１0 、７２0 、７
３0 、７４0 及び第２データ記憶部７１ 1 、７２1 、７
３1 の読出動作については、同様であるので、詳細な説
明は省略する。
３0 、７４0 及び第２データ記憶部７１ 1 、７２1 、７
３1 の読出動作については、同様であるので、詳細な説
明は省略する。
【０１１４】以上の説明のように、本第８実施例によれ
ば、書込用ビット線は１／２列あたり１本でよく、ま
た、各データ記憶部に接続される読出用ビット線ＲＢＬ
もそれぞれ１本でよい。従って、従来のメモリセル回路
と比較して書込用ビット線の本数は１／４本ですむこと
となり、回路面積を低減することができるとともに、デ
ータ書込時に充電すべき書込用ビット線数が減少してい
るため消費電力を低減することが可能となる。
ば、書込用ビット線は１／２列あたり１本でよく、ま
た、各データ記憶部に接続される読出用ビット線ＲＢＬ
もそれぞれ１本でよい。従って、従来のメモリセル回路
と比較して書込用ビット線の本数は１／４本ですむこと
となり、回路面積を低減することができるとともに、デ
ータ書込時に充電すべき書込用ビット線数が減少してい
るため消費電力を低減することが可能となる。
【０１１５】上記第４実施例及び第８実施例において
は、列選択回路として１／２列選択回路を用いていた
が、１／４列選択回路、１／８列選択回路等を用いるこ
と同様にして可能である。
は、列選択回路として１／２列選択回路を用いていた
が、１／４列選択回路、１／８列選択回路等を用いるこ
と同様にして可能である。
【０１１６】
【発明の効果】本発明のメモリセル回路あるいはマルチ
ポート半導体記憶装置によれば、メモリセル１ビット当
りのビット線数を削減することができ、メモリセル回路
ひいてはマルチポート半導体記憶装置全体の面積を小さ
くすることができる。この結果、マルチポート半導体記
憶装置の高集積化が可能となるとともに、配線長が短く
なる等により配線容量等を減少させて高速化が可能とな
る。
ポート半導体記憶装置によれば、メモリセル１ビット当
りのビット線数を削減することができ、メモリセル回路
ひいてはマルチポート半導体記憶装置全体の面積を小さ
くすることができる。この結果、マルチポート半導体記
憶装置の高集積化が可能となるとともに、配線長が短く
なる等により配線容量等を減少させて高速化が可能とな
る。
【０１１７】また、書込動作及び読出動作に関与するビ
ット線数を削減することができるので、書込動作及び読
出動作に伴う充放電電流を抑制することができ、消費電
力の低減を図ることができる。
ット線数を削減することができるので、書込動作及び読
出動作に伴う充放電電流を抑制することができ、消費電
力の低減を図ることができる。
【図１】第１実施例のメモリセル回路の基本構成図であ
る。
る。
【図２】第２実施例のメモリセル回路の基本構成図であ
る。
る。
【図３】第３実施例のメモリセル回路の基本構成図であ
る。
る。
【図４】第４実施例のメモリセル回路の基本構成図であ
る。
る。
【図５】第５実施例のメモリセル回路の基本構成図であ
る。
る。
【図６】第６実施例のマルチポートメモリ回路の基本構
成図である。
成図である。
【図７】第７実施例のマルチポートメモリ回路の基本構
成図である。
成図である。
【図８】第８実施例のマルチポートメモリ回路の基本構
成図である。
成図である。
【図９】従来のメモリセル回路の基本構成図である。
【図１０】従来のマルチポートメモリ回路の基本構成図
である。
である。
１、１０、２０、３０、４０…メモリセル回路 ２、１１、２１、３１、４１…データ記憶部 ３１0 、４１0 、５１0 、７１0 、７２0 、７３0 、７
４0 …第１データ記憶部 ３１1 、４１1 、５１1 、７１1 、７２1 、７３1 、７
４1 …第２データ記憶部 ５０、７０…マルチポートメモリ回路 ５０Ａ、７０Ａ…第１メモリセル回路部 ５０Ｂ、７０Ｂ…第２メモリセル回路部 ＣＤ…列選択切換信号 ＤＯＴ0 、ＤＯＴ1 …読出信号線 ＩＮＶ1 、ＩＮＶ11…第１インバータ ＩＮＶ2 、ＩＮＶ12…第２インバータ Ｑ1 、Ｑ11、Ｑ21、Ｑ31、Ｑ34、Ｑ41…第１Ｎチャネル
ＭＯＳトランジスタ Ｑ44、Ｑ51A 、Ｑ71A 、Ｑ74A 、Ｑ71B …第１Ｎチャネ
ルＭＯＳトランジスタ Ｑ74B 、Ｑ71C 、Ｑ74C 、Ｑ71D 、Ｑ74D …第１Ｎチャ
ネルＭＯＳトランジスタ Ｑ2 、Ｑ12、Ｑ22、Ｑ32、Ｑ35、Ｑ42…第２Ｎチャネル
ＭＯＳトランジスタ Ｑ45、Ｑ51B 、Ｑ72A 、Ｑ75A 、Ｑ72B …第２Ｎチャネ
ルＭＯＳトランジスタ Ｑ75B 、Ｑ72C 、Ｑ75C 、Ｑ72D 、Ｑ75D …第２Ｎチャ
ネルＭＯＳトランジスタ Ｑ3 、Ｑ13、Ｑ23、Ｑ33、Ｑ36、Ｑ43…第３Ｎチャネル
ＭＯＳトランジスタ Ｑ46、Ｑ52A 、Ｑ73A 、Ｑ76A 、Ｑ73B …第３Ｎチャネ
ルＭＯＳトランジスタ Ｑ76B 、Ｑ73C 、Ｑ76C 、Ｑ73D 、Ｑ76D …第３Ｎチャ
ネルＭＯＳトランジスタ Ｑ24、Ｑ53A …第４ＮチャネルＭＯＳトランジスタ Ｑ25、Ｑ52B …第５ＮチャネルＭＯＳトランジスタ Ｑ26、Ｑ53B …第６ＮチャネルＭＯＳトランジスタ Ｑ52C …第７ＮチャネルＭＯＳトランジスタ Ｑ53C …第８ＮチャネルＭＯＳトランジスタ Ｑ52D …第９ＮチャネルＭＯＳトランジスタ Ｑ53D …第１０ＮチャネルＭＯＳトランジスタ Ｑ54A …第１１ＮチャネルＭＯＳトランジスタ Ｑ54B …第１２ＮチャネルＭＯＳトランジスタ Ｑ55A …第１３ＮチャネルＭＯＳトランジスタ Ｑ56A …第１４ＮチャネルＭＯＳトランジスタ Ｑ55B …第１５ＮチャネルＭＯＳトランジスタ Ｑ56B …第１６ＮチャネルＭＯＳトランジスタ Ｑ55C …第１７ＮチャネルＭＯＳトランジスタ Ｑ56C …第１８ＮチャネルＭＯＳトランジスタ Ｑ55D …第１９ＮチャネルＭＯＳトランジスタ Ｑ56D …第２０ＮチャネルＭＯＳトランジスタ ＲＢＬ…読出用ビット線 ＲＢＬ0 …第１読出用ビット線 ＲＢＬ1 …第２読出用ビット線 ＲＢＬ2 …第３読出用ビット線 ＲＢＬ3 …第４読出用ビット線 ＲＷＬ…読出用ワード線 ＲＷＬ0 …第１読出用ワード線 ＲＷＬ1 …第２読出用ワード線 ＲＷＬ00…第１読出用ワード線 ＲＷＬ01…第２読出用ワード線 ＲＷＬ11…第３読出用ワード線 ＲＷＬ11…第４読出用ワード線 ＲＷＬ20…第５読出用ワード線 ＲＷＬ21…第６読出用ワード線 ＲＷＬ30…第７読出用ワード線 ＲＷＬ31…第８読出用ワード線 ＴＧ1 、ＴＧ11、ＴＧ21…第１トランスファーゲート ＴＧ2 、ＴＧ12、ＴＧ22…第２トランスファーゲート ＴR …読出端子 ＴR0…第１読出端子 ＴW …書込端子 ＴW0…第１書込端子 ＴW1…第２書込端子 ＴWR…書込読出端子 ＷＢＬ…書込用ビット線 ＷＢＬ0 、ＷＢＬ00…第１書込用ビット線 ＷＢＬ1 …第２書込用ビット線 ＷＷＬ…書込用ワード線 ＷＷＬ0 、ＷＷＬ00…第１書込用ワード線 ＷＷＬ1 、ＷＷＬ01…第２書込用ワード線 ＷＷＬ10…第３書込用ワード線 ＷＷＬ11…第４書込用ワード線 ＸＣＤ…反転列選択切換信号 ＴSEL 、ＴSEL1、ＴSEL2…選択読出端子
４0 …第１データ記憶部 ３１1 、４１1 、５１1 、７１1 、７２1 、７３1 、７
４1 …第２データ記憶部 ５０、７０…マルチポートメモリ回路 ５０Ａ、７０Ａ…第１メモリセル回路部 ５０Ｂ、７０Ｂ…第２メモリセル回路部 ＣＤ…列選択切換信号 ＤＯＴ0 、ＤＯＴ1 …読出信号線 ＩＮＶ1 、ＩＮＶ11…第１インバータ ＩＮＶ2 、ＩＮＶ12…第２インバータ Ｑ1 、Ｑ11、Ｑ21、Ｑ31、Ｑ34、Ｑ41…第１Ｎチャネル
ＭＯＳトランジスタ Ｑ44、Ｑ51A 、Ｑ71A 、Ｑ74A 、Ｑ71B …第１Ｎチャネ
ルＭＯＳトランジスタ Ｑ74B 、Ｑ71C 、Ｑ74C 、Ｑ71D 、Ｑ74D …第１Ｎチャ
ネルＭＯＳトランジスタ Ｑ2 、Ｑ12、Ｑ22、Ｑ32、Ｑ35、Ｑ42…第２Ｎチャネル
ＭＯＳトランジスタ Ｑ45、Ｑ51B 、Ｑ72A 、Ｑ75A 、Ｑ72B …第２Ｎチャネ
ルＭＯＳトランジスタ Ｑ75B 、Ｑ72C 、Ｑ75C 、Ｑ72D 、Ｑ75D …第２Ｎチャ
ネルＭＯＳトランジスタ Ｑ3 、Ｑ13、Ｑ23、Ｑ33、Ｑ36、Ｑ43…第３Ｎチャネル
ＭＯＳトランジスタ Ｑ46、Ｑ52A 、Ｑ73A 、Ｑ76A 、Ｑ73B …第３Ｎチャネ
ルＭＯＳトランジスタ Ｑ76B 、Ｑ73C 、Ｑ76C 、Ｑ73D 、Ｑ76D …第３Ｎチャ
ネルＭＯＳトランジスタ Ｑ24、Ｑ53A …第４ＮチャネルＭＯＳトランジスタ Ｑ25、Ｑ52B …第５ＮチャネルＭＯＳトランジスタ Ｑ26、Ｑ53B …第６ＮチャネルＭＯＳトランジスタ Ｑ52C …第７ＮチャネルＭＯＳトランジスタ Ｑ53C …第８ＮチャネルＭＯＳトランジスタ Ｑ52D …第９ＮチャネルＭＯＳトランジスタ Ｑ53D …第１０ＮチャネルＭＯＳトランジスタ Ｑ54A …第１１ＮチャネルＭＯＳトランジスタ Ｑ54B …第１２ＮチャネルＭＯＳトランジスタ Ｑ55A …第１３ＮチャネルＭＯＳトランジスタ Ｑ56A …第１４ＮチャネルＭＯＳトランジスタ Ｑ55B …第１５ＮチャネルＭＯＳトランジスタ Ｑ56B …第１６ＮチャネルＭＯＳトランジスタ Ｑ55C …第１７ＮチャネルＭＯＳトランジスタ Ｑ56C …第１８ＮチャネルＭＯＳトランジスタ Ｑ55D …第１９ＮチャネルＭＯＳトランジスタ Ｑ56D …第２０ＮチャネルＭＯＳトランジスタ ＲＢＬ…読出用ビット線 ＲＢＬ0 …第１読出用ビット線 ＲＢＬ1 …第２読出用ビット線 ＲＢＬ2 …第３読出用ビット線 ＲＢＬ3 …第４読出用ビット線 ＲＷＬ…読出用ワード線 ＲＷＬ0 …第１読出用ワード線 ＲＷＬ1 …第２読出用ワード線 ＲＷＬ00…第１読出用ワード線 ＲＷＬ01…第２読出用ワード線 ＲＷＬ11…第３読出用ワード線 ＲＷＬ11…第４読出用ワード線 ＲＷＬ20…第５読出用ワード線 ＲＷＬ21…第６読出用ワード線 ＲＷＬ30…第７読出用ワード線 ＲＷＬ31…第８読出用ワード線 ＴＧ1 、ＴＧ11、ＴＧ21…第１トランスファーゲート ＴＧ2 、ＴＧ12、ＴＧ22…第２トランスファーゲート ＴR …読出端子 ＴR0…第１読出端子 ＴW …書込端子 ＴW0…第１書込端子 ＴW1…第２書込端子 ＴWR…書込読出端子 ＷＢＬ…書込用ビット線 ＷＢＬ0 、ＷＢＬ00…第１書込用ビット線 ＷＢＬ1 …第２書込用ビット線 ＷＷＬ…書込用ワード線 ＷＷＬ0 、ＷＷＬ00…第１書込用ワード線 ＷＷＬ1 、ＷＷＬ01…第２書込用ワード線 ＷＷＬ10…第３書込用ワード線 ＷＷＬ11…第４書込用ワード線 ＸＣＤ…反転列選択切換信号 ＴSEL 、ＴSEL1、ＴSEL2…選択読出端子
Claims (7)
- 【請求項１】 書込端子及び読出端子を有するデータ記
憶手段と、 書込用ワード線に制御端子が接続され、書込用ワード線
の信号論理に対応して書込用ビット線と前記書込端子と
を接続する第１スイッチ手段と、 前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地された第２スイッ
チ手段と、 読出用ワード線に制御端子が接続され、読出用ワード線
の信号論理に対応して読出用ビット線と前記第２スイッ
チ手段の他方の端子とを接続する第３スイッチ手段と、 を備えたことを特徴とするメモリセル回路。 - 【請求項２】 書込端子及び読出端子を有するデータ記
憶手段と、 ｎ本（ｎ：２以上の整数）の書込用ワード線のいずれか
一の書込用ワード線に排他的に制御端子が接続され、当
該接続された書込用ワード線の信号論理に基づいて対応
する書込用ビット線と前記書込端子とを接続するｎ個の
第１スイッチ手段と、 前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地されたｍ個（ｍ：
２以上の整数）の第２スイッチ手段と、 ｍ本の読出用ワード線のいずれか一の読出用ワード線に
排他的に制御端子が接続され、当該接続された読出用ワ
ード線の信号論理に基づいて対応する読出用ビット線及
び前記第２スイッチ手段の他方の端子を接続するｍ個の
第３スイッチ手段と、 を備えたことを特徴とするメモリセル回路。 - 【請求項３】 請求項１又は請求項２記載のメモリセル
回路において、 前記データ記憶手段は、入力端子が前記書込端子に接続
され、出力端子が前記読出端子に接続された第１インバ
ータと、 入力端子が前記読出端子に接続され、出力端子が前記書
込端子に接続された第２インバータと、 を備えたことを特徴とするメモリセル回路。 - 【請求項４】 書込読出端子を有するデータ記憶手段
と、 書込用ワード線に制御端子が接続され、書込用ワード線
の信号論理に対応して書込用ビット線と前記書込読出端
子とを接続する第１スイッチ手段と、 前記書込読出端子に制御端子が接続され、前記データ記
憶手段の記憶データの信号論理に応じて二つの端子の間
の接続を行うとともに、一方の端子が接地された第２ス
イッチ手段と、 読出用ワード線に制御端子が接続され、読出用ワード線
の信号論理に対応して読出用ビット線と前記第２スイッ
チ手段の他方の端子とを接続する第３スイッチ手段と、 を備えたことを特徴とするメモリセル回路。 - 【請求項５】 請求項４記載のメモリセル回路におい
て、 前記データ記憶手段は、入力端子が前記書込読出端子に
接続された第１インバータと、 入力端子が前記第１インバータの出力端子に接続され、
出力端子が前記書込読出端子に接続された第２インバー
タと、 を備えたことを特徴とするメモリセル回路。 - 【請求項６】 ｎ本（ｎ：２以上の整数）の書込用ワー
ド線と、 ｍ本（ｍ：２以上の整数）の読出用ビット線と、 書込用ビット線と、 読出用ワード線と、 書込端子及び読出端子を有するデータ記憶手段、前記ｎ
本の書込用ワード線のうちいずれか一の書込用ワード線
に排他的に制御端子が接続され、当該接続された書込用
ワード線の信号論理に対応して前記書込用ビット線と前
記書込端子とを接続する第１スイッチ手段、前記読出端
子に制御端子が接続され、前記データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持するとともに、一方の端子が接地され
た第２スイッチ手段及び前記読出用ワード線に制御端子
が接続され、前記読出用ワード線の信号論理に対応して
ｍ本の読出用ビット線のうち、排他的に対応するいずれ
か一の読出用ビット線と前記第２スイッチ手段の他方の
端子とを接続する第３スイッチ手段を有するｎ個のメモ
リセル回路と、 外部からの列選択信号に基づいて、前記ｎ本の読出用ビ
ット線のうちいずれか一の読出用ビット線を排他的に選
択読出端子に接続する読出用ビット線接続切換手段と、 を備えたことを特徴とするマルチポート半導体記憶装
置。 - 【請求項７】 ｎ本（ｎ：２以上の整数）の読出用ワー
ド線と、 ｎ本の書込用ワード線と、 読出用ビット線と、 書込用ビット線と、 書込端子及び読出端子を有するデータ記憶手段、前記ｎ
本の書込用ワード線のうちいずれか一の書込用ワード線
に排他的に制御端子が接続され、当該接続された書込用
ワード線の信号論理に基づいて前記書込用ビット線と前
記書込端子とを接続する第１スイッチ手段、前記読出端
子に制御端子が接続され、前記データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持するとともに、一方の端子が接地され
た第２スイッチ手段及びｎ本の前記読出用ワード線のう
ちいずれか一の前記読出用ワード線に排他的に制御端子
が接続され、当該接続された読出用ワード線の信号論理
に対応して前記読出用ビット線と前記第２スイッチ手段
の他方の端子とを接続する第３スイッチ手段を有するｎ
個のメモリセル回路と、 を備えたことを特徴とするマルチポート半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300014A JPH08161890A (ja) | 1994-12-02 | 1994-12-02 | メモリセル回路及びマルチポート半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300014A JPH08161890A (ja) | 1994-12-02 | 1994-12-02 | メモリセル回路及びマルチポート半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161890A true JPH08161890A (ja) | 1996-06-21 |
Family
ID=17879681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6300014A Pending JPH08161890A (ja) | 1994-12-02 | 1994-12-02 | メモリセル回路及びマルチポート半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161890A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6903962B2 (en) | 2003-06-05 | 2005-06-07 | Renesas Technology Corp. | Semiconductor memory device capable of controlling potential level of power supply line and/or ground line |
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| JP2008541333A (ja) * | 2005-05-19 | 2008-11-20 | フリースケール セミコンダクター インコーポレイテッド | 記憶回路及びその方法 |
| JP2009151932A (ja) * | 2002-03-27 | 2009-07-09 | Regents Of The Univ Of California | 低電力高性能記憶回路及び関連方法 |
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| WO2011013298A1 (ja) * | 2009-07-29 | 2011-02-03 | 独立行政法人産業技術総合研究所 | Ｓｒａｍセル |
| JP2015165654A (ja) * | 2014-02-07 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
-
1994
- 1994-12-02 JP JP6300014A patent/JPH08161890A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |