JP3366216B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3366216B2 JP3366216B2 JP09707497A JP9707497A JP3366216B2 JP 3366216 B2 JP3366216 B2 JP 3366216B2 JP 09707497 A JP09707497 A JP 09707497A JP 9707497 A JP9707497 A JP 9707497A JP 3366216 B2 JP3366216 B2 JP 3366216B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- memory cell
- column
- line
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に複数のメモリセルからなるメモリセルアレイを
有するスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）に関する。
り、特に複数のメモリセルからなるメモリセルアレイを
有するスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）に関する。
【０００２】
【従来の技術】ＳＲＡＭでは、メモリセルへのデータの
書き込みや読み出し動作は、対を成すデジット線を通し
て行われるため、メモリセルの列側ピッチにこのデジッ
ト線用に２本の金属配線を通す必要がある。微細化が進
むにつれこの配線間隔が狭くなり、側壁容量の割合が増
大してくるため、微細化の割合に対しデジット線の電圧
変化の応答速度が速くならなくなってきている。
書き込みや読み出し動作は、対を成すデジット線を通し
て行われるため、メモリセルの列側ピッチにこのデジッ
ト線用に２本の金属配線を通す必要がある。微細化が進
むにつれこの配線間隔が狭くなり、側壁容量の割合が増
大してくるため、微細化の割合に対しデジット線の電圧
変化の応答速度が速くならなくなってきている。
【０００３】この問題を解決する方法として隣同士のメ
モリセルにて対を成す一方ずつそれぞれのデジット線を
共有する半導体記憶装置が提案されている（特開平４−
３３５２９６号公報）。図９はこの従来の半導体記憶装
置の要部の一例の構成図を示す。図９では、通常マトリ
ックス状に配置されるメモリセルをワード側１行とデジ
ット側３〜４列に省略して記載している。
モリセルにて対を成す一方ずつそれぞれのデジット線を
共有する半導体記憶装置が提案されている（特開平４−
３３５２９６号公報）。図９はこの従来の半導体記憶装
置の要部の一例の構成図を示す。図９では、通常マトリ
ックス状に配置されるメモリセルをワード側１行とデジ
ット側３〜４列に省略して記載している。
【０００４】メモリセル１１は、インバータ２台からな
るフリップフロップと各ノードと左右のデジット線Ｂ
１、Ｂ２を接続するトランスファスイッチのトランジス
タ（以下Ｔｒと略す）により構成され、このトランスフ
ァＴｒのゲートにはワード線Ｗ１が接続される。隣のメ
モリセル１２は、デジット線としてＢ２、Ｂ３を、ワー
ド線としてＷ２を使用する。更に、メモリセル１３はデ
ジット線としてＢ３、Ｂ４を、ワード線としてＷ１を使
用する。このように、奇数と偶数のセルでその間のデジ
ット線を共用するとともに、ワード線はＷ１とＷ２に分
離接続される。
るフリップフロップと各ノードと左右のデジット線Ｂ
１、Ｂ２を接続するトランスファスイッチのトランジス
タ（以下Ｔｒと略す）により構成され、このトランスフ
ァＴｒのゲートにはワード線Ｗ１が接続される。隣のメ
モリセル１２は、デジット線としてＢ２、Ｂ３を、ワー
ド線としてＷ２を使用する。更に、メモリセル１３はデ
ジット線としてＢ３、Ｂ４を、ワード線としてＷ１を使
用する。このように、奇数と偶数のセルでその間のデジ
ット線を共用するとともに、ワード線はＷ１とＷ２に分
離接続される。
【０００５】ワード線Ｗ１とＷ２はワード選択信号Ｘ
と、奇数デジットセルと偶数デジットセルを切り替える
バンク選択信号ＢＳ１とＢＳ２を入力として受けるワー
ド駆動回路ＷＤ１、ＷＤ２によって作られる。デジット
線Ｂ１、Ｂ２の信号はｎチャンネル型ＭＯＳトランジス
タ（以下ｎＭＯＳと略す）Ｍｌａ、Ｍｌｂとｐチャンネ
ル型ＭＯＳトランジスタ（以下ｐＭＯＳと略す）Ｍ２
ａ、Ｍ２ｂにより、選択されたデジット線の情報のみを
バス線Ｄ、ＤＢに接続して伝える。選択信号は、ｎＭＯ
Ｓ用のＹ１とｐＭＯＳ用のＹ１Ｂに分かれるが、これら
の信号はデジット選択信号とバンク切替信号の論理によ
り生成される。
と、奇数デジットセルと偶数デジットセルを切り替える
バンク選択信号ＢＳ１とＢＳ２を入力として受けるワー
ド駆動回路ＷＤ１、ＷＤ２によって作られる。デジット
線Ｂ１、Ｂ２の信号はｎチャンネル型ＭＯＳトランジス
タ（以下ｎＭＯＳと略す）Ｍｌａ、Ｍｌｂとｐチャンネ
ル型ＭＯＳトランジスタ（以下ｐＭＯＳと略す）Ｍ２
ａ、Ｍ２ｂにより、選択されたデジット線の情報のみを
バス線Ｄ、ＤＢに接続して伝える。選択信号は、ｎＭＯ
Ｓ用のＹ１とｐＭＯＳ用のＹ１Ｂに分かれるが、これら
の信号はデジット選択信号とバンク切替信号の論理によ
り生成される。
【０００６】次に、この従来装置の動作を説明する。奇
数列のメモリセル１１が選択される場合は、ワード、デ
ジットおよびバンク選択信号により、ワード線Ｗ１とＹ
１、Ｙ１Ｂが選択されるので、デジット線Ｂ１、Ｂ２は
バス線Ｄ、ＤＢに接続される。このため、メモリセル１
１から読み出されたデータは、デジット線Ｂ１、Ｂ２を
介して差電圧としてバス線Ｄ、ＤＢに伝わる。また、書
き込みデータは、バス線Ｄ、ＤＢからデジット線Ｂ１、
Ｂ２を通してメモリセル１１に入力される。
数列のメモリセル１１が選択される場合は、ワード、デ
ジットおよびバンク選択信号により、ワード線Ｗ１とＹ
１、Ｙ１Ｂが選択されるので、デジット線Ｂ１、Ｂ２は
バス線Ｄ、ＤＢに接続される。このため、メモリセル１
１から読み出されたデータは、デジット線Ｂ１、Ｂ２を
介して差電圧としてバス線Ｄ、ＤＢに伝わる。また、書
き込みデータは、バス線Ｄ、ＤＢからデジット線Ｂ１、
Ｂ２を通してメモリセル１１に入力される。
【０００７】偶数列のメモリセル１２が選択される場合
は、バンク選択が切り替わるため、ワード線Ｗ２とＹ
２、Ｙ２Ｂが選択され、デジット線Ｂ２、Ｂ３がバス線
Ｄ、ＤＢに接続される。ここで、Ｂ２は２列のメモリセ
ル１１及び１２に共通に使用されるデジット線であり、
同様の繰り返しがメモリセル１３以降の奇数列と偶数列
のメモリセル間でそれぞれ構成されているので、メモリ
セル列に対してデジット線は１本しか存在しない構成に
なる（厳密には、メモリセル列ｎ本に対してデジット線
ｎ＋１本となるがこの１本の差はここでは無視する）。
は、バンク選択が切り替わるため、ワード線Ｗ２とＹ
２、Ｙ２Ｂが選択され、デジット線Ｂ２、Ｂ３がバス線
Ｄ、ＤＢに接続される。ここで、Ｂ２は２列のメモリセ
ル１１及び１２に共通に使用されるデジット線であり、
同様の繰り返しがメモリセル１３以降の奇数列と偶数列
のメモリセル間でそれぞれ構成されているので、メモリ
セル列に対してデジット線は１本しか存在しない構成に
なる（厳密には、メモリセル列ｎ本に対してデジット線
ｎ＋１本となるがこの１本の差はここでは無視する）。
【０００８】このメモリセル列毎のデジット線１本化
は、現在主流のデジット線２本のメモリセルに比べ、デ
ジット線間隔にゆとりが取れるので、配線間寄生容量の
低下、配線間ショートの低下による歩留まり向上、配線
間隔リミット回避によるメモリセル縮小化が可能になる
技術として注目できる。
は、現在主流のデジット線２本のメモリセルに比べ、デ
ジット線間隔にゆとりが取れるので、配線間寄生容量の
低下、配線間ショートの低下による歩留まり向上、配線
間隔リミット回避によるメモリセル縮小化が可能になる
技術として注目できる。
【０００９】
【発明が解決しようとする課題】しかるに、上記の従来
の半導体記憶装置は、回路動作的には実現可能だが、実
際のレイアウト構成を考慮した製品化への応用技術とし
ては、次のような課題がある。すなわち、セルアレイ上
では、デジット線信号は２メモリセル列に対して共通の
１本で済むが、メモリセル列を選択するスイッチ回路で
は、メモリセル列毎に正負２本のデジット線情報が必要
となるので、デジット線からの配線も途中から２本に分
岐されメモリセル単位毎に引き込まれる必要がある。
の半導体記憶装置は、回路動作的には実現可能だが、実
際のレイアウト構成を考慮した製品化への応用技術とし
ては、次のような課題がある。すなわち、セルアレイ上
では、デジット線信号は２メモリセル列に対して共通の
１本で済むが、メモリセル列を選択するスイッチ回路で
は、メモリセル列毎に正負２本のデジット線情報が必要
となるので、デジット線からの配線も途中から２本に分
岐されメモリセル単位毎に引き込まれる必要がある。
【００１０】スイッチ回路はｎＭＯＳ・Ｍ１ａとＭ１
ｂ、およびｐＭＯＳ・Ｍ２ａとＭ２ｂのトランジスタ４
個と、それらのゲート入力Ｙ１およびＹ１Ｂの２本の信
号線から構成される。メモリセルの縮小化においては、
素子数や配線本数の多いこの領域がセルピッチ幅を決め
てしまうことは明らかである。同様に、ワード線Ｗ１、
Ｗ２を駆動する回路もワード駆動回路ＷＤ１、ＷＤ２の
２回路をセル行ピッチに設けなければならなくなるた
め、周辺回路リミットによりセルアレイ領域の縮小化は
不可能である。
ｂ、およびｐＭＯＳ・Ｍ２ａとＭ２ｂのトランジスタ４
個と、それらのゲート入力Ｙ１およびＹ１Ｂの２本の信
号線から構成される。メモリセルの縮小化においては、
素子数や配線本数の多いこの領域がセルピッチ幅を決め
てしまうことは明らかである。同様に、ワード線Ｗ１、
Ｗ２を駆動する回路もワード駆動回路ＷＤ１、ＷＤ２の
２回路をセル行ピッチに設けなければならなくなるた
め、周辺回路リミットによりセルアレイ領域の縮小化は
不可能である。
【００１１】更に、デジット選択回路部分の密集した配
線領域は、微細加工に起因した歩留まり低下の要因にも
なる。つまり、このセルピッチで設計される周辺回路領
域での回路構成およびレイアウト構成は、製品化を意識
して改善しないと、メモリセル部のデジット線本数削減
効果を最大限に生かすことができない。
線領域は、微細加工に起因した歩留まり低下の要因にも
なる。つまり、このセルピッチで設計される周辺回路領
域での回路構成およびレイアウト構成は、製品化を意識
して改善しないと、メモリセル部のデジット線本数削減
効果を最大限に生かすことができない。
【００１２】そこで、デジット線選択回路の配線密度を
低下させるようにした半導体記憶装置も従来より知られ
ている（特開平７−２１７８０号公報）。図１０はこの
目的を実現する従来の半導体記憶装置の要部の他の例の
構成図を示す。同図中、図９と同一構成部分には同一符
号を付してある。図１０において、デジット線Ｂ１に対
するスイッチ回路は、ｎＭＯＳ・Ｍ３１ａとｐＭＯＳ・
Ｍ３２ａのみであり、他のデジット線Ｂ２〜Ｂ４につい
ても同様である。デジット線毎のスイッチ回路の素子数
は半分に削減されるので、この部分がセルピッチ縮小化
をリミットしたり、歩留まり低下を起こさないで済む。
低下させるようにした半導体記憶装置も従来より知られ
ている（特開平７−２１７８０号公報）。図１０はこの
目的を実現する従来の半導体記憶装置の要部の他の例の
構成図を示す。同図中、図９と同一構成部分には同一符
号を付してある。図１０において、デジット線Ｂ１に対
するスイッチ回路は、ｎＭＯＳ・Ｍ３１ａとｐＭＯＳ・
Ｍ３２ａのみであり、他のデジット線Ｂ２〜Ｂ４につい
ても同様である。デジット線毎のスイッチ回路の素子数
は半分に削減されるので、この部分がセルピッチ縮小化
をリミットしたり、歩留まり低下を起こさないで済む。
【００１３】しかしながら、この従来装置では以下の課
題がある。この選択回路の構成において、スイッチがオ
ンして、バス線Ｄ、ＤＢに接続されるデジット線は３本
存在する。例えば、メモリセル１１が選択される場合、
信号Ｙ１Ｂはロウレベル、信号Ｙ２Ｂはハイレベルとさ
れるため、ｎＭＯＳ・Ｍ３１ａ〜Ｍ３１ｃ、ｐＭＯＳ・
Ｍ３２ａ〜Ｍ３２ｃがオンするため、デジット線Ｂ１と
Ｂ３はともにバス線Ｄに接続される。上記の公報ではこ
の時、ワード線はＷ１が選択、Ｗ２は非選択になるので
メモリセル１２はオフとなり影響は受けないと記載され
ている。
題がある。この選択回路の構成において、スイッチがオ
ンして、バス線Ｄ、ＤＢに接続されるデジット線は３本
存在する。例えば、メモリセル１１が選択される場合、
信号Ｙ１Ｂはロウレベル、信号Ｙ２Ｂはハイレベルとさ
れるため、ｎＭＯＳ・Ｍ３１ａ〜Ｍ３１ｃ、ｐＭＯＳ・
Ｍ３２ａ〜Ｍ３２ｃがオンするため、デジット線Ｂ１と
Ｂ３はともにバス線Ｄに接続される。上記の公報ではこ
の時、ワード線はＷ１が選択、Ｗ２は非選択になるので
メモリセル１２はオフとなり影響は受けないと記載され
ている。
【００１４】しかしながら、バス線Ｄに接続されたメモ
リセル１３はオンしているので、このメモリセル１３か
らの読み出し情報がバス線Ｄ上に出てきたり、バス線Ｄ
がロウレベルとされる書き込み時にはメモリセル１３へ
の誤書き込みが起こってしまう。つまり、正常な回路動
作ができないから、上記の問題解決にはなり得ない。
リセル１３はオンしているので、このメモリセル１３か
らの読み出し情報がバス線Ｄ上に出てきたり、バス線Ｄ
がロウレベルとされる書き込み時にはメモリセル１３へ
の誤書き込みが起こってしまう。つまり、正常な回路動
作ができないから、上記の問題解決にはなり得ない。
【００１５】本発明は以上の点に鑑みなされたもので、
セル列毎のデジット線１本化効果によるメモリセルの縮
小化を制約している周辺回路の制約条件をなくし、メモ
リセル面積の縮小化と高速化の最適ポイントでの設計を
可能とし得る半導体記憶装置を提供することを目的とす
る。
セル列毎のデジット線１本化効果によるメモリセルの縮
小化を制約している周辺回路の制約条件をなくし、メモ
リセル面積の縮小化と高速化の最適ポイントでの設計を
可能とし得る半導体記憶装置を提供することを目的とす
る。
【００１６】また、本発明の他の目的は、周辺回路部分
の素子や配線密度を下げることにより、微細配線の加工
上最も厳しい部分が緩和されることによる歩留まり向上
を実現できる半導体記憶装置を提供することにある。
の素子や配線密度を下げることにより、微細配線の加工
上最も厳しい部分が緩和されることによる歩留まり向上
を実現できる半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明は上記の目的を達
成するため、行方向と列方向にマトリックス状に配置さ
れた複数のメモリセルからなるメモリセルアレイを有
し、前記メモリセルはそれぞれデータの書き込みと読み
出しに使用される一対のデジット線に接続され、前記デ
ジット線は列方向に沿って配置されると共にそれぞれ行
方向で互いに隣接する前記メモリセルが共通に接続さ
れ、かつ、この行方向で隣接する前記メモリセルは行方
向に沿って配置され同じワードデコード信号が供給され
る２本のワード線にそれぞれ接続される半導体記憶装置
において、共通バス線を前記メモリセルアレイの両端に
配置すると共に、行方向で互いに隣接する前記メモリセ
ルに共通に接続されたデジット線の両端にデジットスイ
ッチ回路を接続し、前記両端のデジットスイッチ回路は
行方向で互いに隣接する前記メモリセルのいずれか一方
をデジットデコード信号と切替信号により前記メモリセ
ルアレイの両端に配置された共通バス線のいずれか一方
に接続可能であり、前記複数のメモリセルのうち選択対
象メモリセルのワード線は、前記ワードデコード信号と
前記切替信号によって選択されることを特徴とする。
成するため、行方向と列方向にマトリックス状に配置さ
れた複数のメモリセルからなるメモリセルアレイを有
し、前記メモリセルはそれぞれデータの書き込みと読み
出しに使用される一対のデジット線に接続され、前記デ
ジット線は列方向に沿って配置されると共にそれぞれ行
方向で互いに隣接する前記メモリセルが共通に接続さ
れ、かつ、この行方向で隣接する前記メモリセルは行方
向に沿って配置され同じワードデコード信号が供給され
る２本のワード線にそれぞれ接続される半導体記憶装置
において、共通バス線を前記メモリセルアレイの両端に
配置すると共に、行方向で互いに隣接する前記メモリセ
ルに共通に接続されたデジット線の両端にデジットスイ
ッチ回路を接続し、前記両端のデジットスイッチ回路は
行方向で互いに隣接する前記メモリセルのいずれか一方
をデジットデコード信号と切替信号により前記メモリセ
ルアレイの両端に配置された共通バス線のいずれか一方
に接続可能であり、前記複数のメモリセルのうち選択対
象メモリセルのワード線は、前記ワードデコード信号と
前記切替信号によって選択されることを特徴とする。
【００１８】この発明では、デジットスイッチ回路及び
共通バス線をメモリセルアレイの両端に２分割して配置
するか、駆動回路をメモリセルアレイの両端に２分割し
て配置するか、あるいは両者ともにメモリセルアレイの
両端（上端と下端、右端と左端）に２分割して配置する
ようにしたため、メモリセルアレイのセル列ピッチ内に
設けなければならないデジットスイッチ回路の素子数と
デコード信号数を従来に比べて削減でき、あるいはセル
アレイ領域に隣接する駆動回路のセル行ピッチ内に設け
なければならない素子数と信号数を削減できる。
共通バス線をメモリセルアレイの両端に２分割して配置
するか、駆動回路をメモリセルアレイの両端に２分割し
て配置するか、あるいは両者ともにメモリセルアレイの
両端（上端と下端、右端と左端）に２分割して配置する
ようにしたため、メモリセルアレイのセル列ピッチ内に
設けなければならないデジットスイッチ回路の素子数と
デコード信号数を従来に比べて削減でき、あるいはセル
アレイ領域に隣接する駆動回路のセル行ピッチ内に設け
なければならない素子数と信号数を削減できる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明の第１の実施の形
態の回路図で、ＳＲＡＭのメモリセル周りの回路構成お
よびレイアウト構成を示す。この実施の形態のＳＲＡＭ
は、複数のメモリセルＣＥ１１〜ＣＥ１４，．．．、Ｃ
Ｅ２１〜ＣＥ２４，．．．が列方向及び行方向にそれぞ
れマトリックス状に配列されたメモリセルアレイを有す
る。これら複数のメモリセルＣＥ１１〜ＣＥ１
４，．．．、ＣＥ２１〜ＣＥ２４，．．．は、それぞれ
同一構成であり、２個のインバータによるフリップフロ
ップ（ＦＦ）と、このＦＦの２つの端子と行方向に隣接
する２本のデジット線にドレイン、ソース（又はソー
ス、ドレイン）が接続される一対のトランスファＴｒ・
Ｍ１、Ｍ２から構成されている。
て図面と共に説明する。図１は本発明の第１の実施の形
態の回路図で、ＳＲＡＭのメモリセル周りの回路構成お
よびレイアウト構成を示す。この実施の形態のＳＲＡＭ
は、複数のメモリセルＣＥ１１〜ＣＥ１４，．．．、Ｃ
Ｅ２１〜ＣＥ２４，．．．が列方向及び行方向にそれぞ
れマトリックス状に配列されたメモリセルアレイを有す
る。これら複数のメモリセルＣＥ１１〜ＣＥ１
４，．．．、ＣＥ２１〜ＣＥ２４，．．．は、それぞれ
同一構成であり、２個のインバータによるフリップフロ
ップ（ＦＦ）と、このＦＦの２つの端子と行方向に隣接
する２本のデジット線にドレイン、ソース（又はソー
ス、ドレイン）が接続される一対のトランスファＴｒ・
Ｍ１、Ｍ２から構成されている。
【００２０】これら複数のメモリセルＣＥ１１〜ＣＥ１
４，．．．、ＣＥ２１〜ＣＥ２４，．．．は、ワード線
Ｗ１１、Ｗ１２、Ｗ２１、Ｗ２２、．．．と平行な行方
向と、デジット線Ｂ１〜Ｂ５，．．．と平行な列方向の
マトリックス状に配置され、列方向に沿って配置される
デジット線Ｂ１〜Ｂ５，．．．にはそれぞれ行方向で互
いに隣接する一対のメモリセル間で共通に接続され、同
時にこの一対のメモリセルは行方向に沿って配置される
異なる２本のワード線を介して入力されるワード信号に
よりメモリセルの選択がなされるようにされている。
４，．．．、ＣＥ２１〜ＣＥ２４，．．．は、ワード線
Ｗ１１、Ｗ１２、Ｗ２１、Ｗ２２、．．．と平行な行方
向と、デジット線Ｂ１〜Ｂ５，．．．と平行な列方向の
マトリックス状に配置され、列方向に沿って配置される
デジット線Ｂ１〜Ｂ５，．．．にはそれぞれ行方向で互
いに隣接する一対のメモリセル間で共通に接続され、同
時にこの一対のメモリセルは行方向に沿って配置される
異なる２本のワード線を介して入力されるワード信号に
よりメモリセルの選択がなされるようにされている。
【００２１】すなわち、このマトリックスのｉ行目のメ
モリセルＣＥｉ１〜ＣＥｉｎ（なお、図１ではＣＥｉｎ
は図示せず）に対して、２本のワード線Ｗｉ１とＷｉ２
を設け、それぞれのワード線Ｗｉ１とＷｉ２は奇数列メ
モリセルのトランスファＴｒのゲートと偶数列のメモリ
セルのトランスファＴｒのゲートに接続されている。奇
数列用のワード線Ｗｉ１は、ワードデコード信号Ｘ１、
Ｘ２、．．．と、バンク切替信号ＢＳ１を入力としたＡ
ＮＤ論理回路Ａｉ１から出力されるワード信号により選
択される。同様に、偶数列のワード線Ｗｉ２はワードデ
コード信号Ｘ１、Ｘ２、．．．と、もう一方のバンク切
替信号ＢＳ２を入力としたＡＮＤ論理回路Ａｉ２から出
力されるワード信号により選択される。
モリセルＣＥｉ１〜ＣＥｉｎ（なお、図１ではＣＥｉｎ
は図示せず）に対して、２本のワード線Ｗｉ１とＷｉ２
を設け、それぞれのワード線Ｗｉ１とＷｉ２は奇数列メ
モリセルのトランスファＴｒのゲートと偶数列のメモリ
セルのトランスファＴｒのゲートに接続されている。奇
数列用のワード線Ｗｉ１は、ワードデコード信号Ｘ１、
Ｘ２、．．．と、バンク切替信号ＢＳ１を入力としたＡ
ＮＤ論理回路Ａｉ１から出力されるワード信号により選
択される。同様に、偶数列のワード線Ｗｉ２はワードデ
コード信号Ｘ１、Ｘ２、．．．と、もう一方のバンク切
替信号ＢＳ２を入力としたＡＮＤ論理回路Ａｉ２から出
力されるワード信号により選択される。
【００２２】デジット線選択は、奇数列の場合、デジッ
トデコード信号Ｙ１、Ｙ２、．．．とバンク切替信号Ｂ
Ｓ１とのＡＮＤ論理信号Ｙ１１、Ｙ２１、．．．によ
り、メモリセルの奇数列側のデジットスイッチＴｒ・Ｍ
１１ａ、Ｍ１１ｂ、Ｍ２１ａ、Ｍ２１ｂ．．．をオンさ
せることで行われる。メモリセルはこのデジットスイッ
チＴｒを介してバス線Ｄ１、ＤＢ１に接続され、更にリ
ードおよびライト用のバッファ回路ＲＷ１を介して入出
力データバスＢＵＳ１に接続される。
トデコード信号Ｙ１、Ｙ２、．．．とバンク切替信号Ｂ
Ｓ１とのＡＮＤ論理信号Ｙ１１、Ｙ２１、．．．によ
り、メモリセルの奇数列側のデジットスイッチＴｒ・Ｍ
１１ａ、Ｍ１１ｂ、Ｍ２１ａ、Ｍ２１ｂ．．．をオンさ
せることで行われる。メモリセルはこのデジットスイッ
チＴｒを介してバス線Ｄ１、ＤＢ１に接続され、更にリ
ードおよびライト用のバッファ回路ＲＷ１を介して入出
力データバスＢＵＳ１に接続される。
【００２３】偶数列の場合も同様であり、デジットデコ
ード信号Ｙ１、Ｙ２、．．．とバンク切替信号ＢＳ２と
のＡＮＤ論理信号Ｙ１２、Ｙ２２、．．．により、メモ
リセルの偶数列側のデジットスイッチＴｒ・Ｍ１２ａ、
Ｍ１２ｂ、Ｍ２２ａ、Ｍ２２ｂ、．．．をオンさせるこ
とで行われる。メモリセルはこのデジットスイッチＴｒ
を介してバス線Ｄ２、ＤＢ２に接続され、更にリードお
よびライト用のバッファ回路ＲＷ２を介して入出力デー
タバスＢＵＳ２に接続される。従って、デジット線は奇
数列との共用となるが、デジット選択用ＡＮＤ論理回
路、デジットスイッチ回路、バス線及びバッファ回路は
奇数列と偶数列とで分離された別の回路が設置される。
ード信号Ｙ１、Ｙ２、．．．とバンク切替信号ＢＳ２と
のＡＮＤ論理信号Ｙ１２、Ｙ２２、．．．により、メモ
リセルの偶数列側のデジットスイッチＴｒ・Ｍ１２ａ、
Ｍ１２ｂ、Ｍ２２ａ、Ｍ２２ｂ、．．．をオンさせるこ
とで行われる。メモリセルはこのデジットスイッチＴｒ
を介してバス線Ｄ２、ＤＢ２に接続され、更にリードお
よびライト用のバッファ回路ＲＷ２を介して入出力デー
タバスＢＵＳ２に接続される。従って、デジット線は奇
数列との共用となるが、デジット選択用ＡＮＤ論理回
路、デジットスイッチ回路、バス線及びバッファ回路は
奇数列と偶数列とで分離された別の回路が設置される。
【００２４】次に、この実施の形態の動作について説明
する。メモリセルＣＥ１１を選択する場合、ワード線は
バンク切替信号ＢＳ１とデジットデコードＸ１が共にハ
イレベルとされ、これによりＡＮＤ論理回路Ａ１１の出
力信号のみ、すなわちワード線Ｗ１１のみがハイレベル
にされる。
する。メモリセルＣＥ１１を選択する場合、ワード線は
バンク切替信号ＢＳ１とデジットデコードＸ１が共にハ
イレベルとされ、これによりＡＮＤ論理回路Ａ１１の出
力信号のみ、すなわちワード線Ｗ１１のみがハイレベル
にされる。
【００２５】読み出し時には、メモリセルＣＥ１１に流
れる電流により記憶データがデジット線Ｂ１、Ｂ２上に
差動電位として現れる。バンク切替信号ＢＳ１とデジッ
トデコード信号Ｙ１の選択でＡＮＤ論理信号Ｙ１１のみ
がハイレベルにされるため、デジットスイッチＴｒ・Ｍ
１１ａ及びＭ１１ｂがオンして、メモリセルＣＥ１１か
らデジット線Ｂ１、Ｂ２上へ読み出されているデジット
データが、データバスＤ１、ＤＢ１に伝達されてバッフ
ァ回路ＲＷ１内のセンスアンプ回路により増幅された
後、入出力データバスＢＵＳ１へ出力される。
れる電流により記憶データがデジット線Ｂ１、Ｂ２上に
差動電位として現れる。バンク切替信号ＢＳ１とデジッ
トデコード信号Ｙ１の選択でＡＮＤ論理信号Ｙ１１のみ
がハイレベルにされるため、デジットスイッチＴｒ・Ｍ
１１ａ及びＭ１１ｂがオンして、メモリセルＣＥ１１か
らデジット線Ｂ１、Ｂ２上へ読み出されているデジット
データが、データバスＤ１、ＤＢ１に伝達されてバッフ
ァ回路ＲＷ１内のセンスアンプ回路により増幅された
後、入出力データバスＢＵＳ１へ出力される。
【００２６】 この時、メモリセルＣＥ１１が接続され
ているデジット線Ｂ２には、行方向に隣接するメモリセ
ルＣＥ１２も接続されているが、バンク切替信号ＢＳ２
の非選択によりワード線Ｗ１２が非選択であるため、こ
のメモリセルＣＥ１２の影響はなく、同様にバンク切替
信号ＢＳ２の非選択によりＡＮＤ論理信号Ｙ１２がロウ
レベルなので、デジットスイッチＴｒ・Ｍ１２ａ及びＭ
１２ｂがオフとされ、これによりバス線Ｄ２、ＤＢ２も
切り離されて影響を受けない。すなわち、この実施の形
態では、同じバンク切替信号ＢＳ２により、選択対象メ
モリセルＣＥ１１に対して行方向に隣接するメモリセル
ＣＥ１２に接続されているワード線Ｗ１２とデジット線
Ｂ２、Ｂ３は同時に非選択とされ、誤動作を確実に防止
できる。
ているデジット線Ｂ２には、行方向に隣接するメモリセ
ルＣＥ１２も接続されているが、バンク切替信号ＢＳ２
の非選択によりワード線Ｗ１２が非選択であるため、こ
のメモリセルＣＥ１２の影響はなく、同様にバンク切替
信号ＢＳ２の非選択によりＡＮＤ論理信号Ｙ１２がロウ
レベルなので、デジットスイッチＴｒ・Ｍ１２ａ及びＭ
１２ｂがオフとされ、これによりバス線Ｄ２、ＤＢ２も
切り離されて影響を受けない。すなわち、この実施の形
態では、同じバンク切替信号ＢＳ２により、選択対象メ
モリセルＣＥ１１に対して行方向に隣接するメモリセル
ＣＥ１２に接続されているワード線Ｗ１２とデジット線
Ｂ２、Ｂ３は同時に非選択とされ、誤動作を確実に防止
できる。
【００２７】次に、書き込み時には、入出力データバス
ＢＵＳ１からバッファ回路ＲＷ１を介して出力されるデ
ータに従い、バス線Ｄ１もしくはＤＢ１がロウレベルに
下げられる。これにより、デジットスイッチ回路（Ｍ１
１ａ、Ｍ１１ｂ）を介してデジット線Ｂ１もしくはＢ２
の電位が降下し、メモリセルＣＥ１１の２つのトランス
ファＴｒ・Ｍ１とＭ２のうち一方の内部端子の電位を引
き下げて書き込みを実行する。
ＢＵＳ１からバッファ回路ＲＷ１を介して出力されるデ
ータに従い、バス線Ｄ１もしくはＤＢ１がロウレベルに
下げられる。これにより、デジットスイッチ回路（Ｍ１
１ａ、Ｍ１１ｂ）を介してデジット線Ｂ１もしくはＢ２
の電位が降下し、メモリセルＣＥ１１の２つのトランス
ファＴｒ・Ｍ１とＭ２のうち一方の内部端子の電位を引
き下げて書き込みを実行する。
【００２８】同様に、メモリセルＣＥ１２が選択された
場合は、ワード線Ｗ１２とデジット線Ｂ２およびＢ３の
選択により、バス線Ｄ２、ＤＢ２にメモリセル１２から
のデータが伝達される。このように、デジット線Ｂ２は
メモリセルＣＥ１１およびＣＥ１２の２列のメモリセル
選択において使用される。同様な繰り返しで奇数と偶数
セル列間のデジット線は共用化されるので、デジット線
の本数はセル列の数とほぼ同じで済む。
場合は、ワード線Ｗ１２とデジット線Ｂ２およびＢ３の
選択により、バス線Ｄ２、ＤＢ２にメモリセル１２から
のデータが伝達される。このように、デジット線Ｂ２は
メモリセルＣＥ１１およびＣＥ１２の２列のメモリセル
選択において使用される。同様な繰り返しで奇数と偶数
セル列間のデジット線は共用化されるので、デジット線
の本数はセル列の数とほぼ同じで済む。
【００２９】次に、レイアウト上の構成を説明する。図
１に示した回路構成の平面的位置関係は、実際の回路ブ
ロックにおけるレイアウト上の位置関係とほぼ等しい。
つまり、メモリセルアレイに対し、奇数側バンク選択の
ワード駆動回路はワード線の左側に、デジット選択回路
およびバス線はデジット線の上側に配置され、また、偶
数側バンク選択のワード駆動回路はワード線の右側に、
デジット選択回路およびバス線はデジット線の下側に配
置される。これによって、メモリセルピッチに対し、周
辺回路の素子数や配線数が分散されて減少する。
１に示した回路構成の平面的位置関係は、実際の回路ブ
ロックにおけるレイアウト上の位置関係とほぼ等しい。
つまり、メモリセルアレイに対し、奇数側バンク選択の
ワード駆動回路はワード線の左側に、デジット選択回路
およびバス線はデジット線の上側に配置され、また、偶
数側バンク選択のワード駆動回路はワード線の右側に、
デジット選択回路およびバス線はデジット線の下側に配
置される。これによって、メモリセルピッチに対し、周
辺回路の素子数や配線数が分散されて減少する。
【００３０】図９に示した従来の半導体記憶装置との比
較を、同じ回路形式で表した図２を用いて行う。デジッ
ト線選択のための、図１のｎＭＯＳ・Ｍ１１ａ及びＭ１
１ｂに相当する回路部が、図２ではｎＭＯＳ・Ｍ４１
ａ、Ｍ４１ｂとｐＭＯＳ・Ｍ４２ａ、Ｍ４２ｂの両方の
素子からなる回路ＹＳ１であり、同様に、図１のｎＭＯ
Ｓ・Ｍ１２ａ及びＭ１２ｂに相当する回路部が、図２で
はｎＭＯＳ・Ｍ４３ａ、Ｍ４３ｂとｐＭＯＳ・Ｍ４４
ａ、Ｍ４４ｂの両方の素子からなる回路ＹＳ２で、図１
のｎＭＯＳ・Ｍ２１ａ及びＭ２１ｂに相当する回路部
が、図２では回路ＹＳ３である。
較を、同じ回路形式で表した図２を用いて行う。デジッ
ト線選択のための、図１のｎＭＯＳ・Ｍ１１ａ及びＭ１
１ｂに相当する回路部が、図２ではｎＭＯＳ・Ｍ４１
ａ、Ｍ４１ｂとｐＭＯＳ・Ｍ４２ａ、Ｍ４２ｂの両方の
素子からなる回路ＹＳ１であり、同様に、図１のｎＭＯ
Ｓ・Ｍ１２ａ及びＭ１２ｂに相当する回路部が、図２で
はｎＭＯＳ・Ｍ４３ａ、Ｍ４３ｂとｐＭＯＳ・Ｍ４４
ａ、Ｍ４４ｂの両方の素子からなる回路ＹＳ２で、図１
のｎＭＯＳ・Ｍ２１ａ及びＭ２１ｂに相当する回路部
が、図２では回路ＹＳ３である。
【００３１】従って、図２では、デジット線選択信号と
してｎＭＯＳのゲートに入力される選択信号Ｙ１、Ｙ
２、Ｙ３と、ｐＭＯＳのゲートに入力される選択信号Ｙ
１Ｂ、Ｙ２Ｂ、Ｙ３Ｂが必要となる。
してｎＭＯＳのゲートに入力される選択信号Ｙ１、Ｙ
２、Ｙ３と、ｐＭＯＳのゲートに入力される選択信号Ｙ
１Ｂ、Ｙ２Ｂ、Ｙ３Ｂが必要となる。
【００３２】セルピッチ単位に対する周辺回路は、この
実施の形態（図２）ではワード線やデジット線の両端に
２分割されており、それぞれ独立して考えられるので、
分割されていない図９の従来装置に比し、見かけ上、ワ
ード線にワード信号を発生する駆動回路は２回路から１
回路に、デジットスイッチＴｒは４個から２個に、デジ
ット選択信号は２本から１本に削減される。例えばデジ
ット線Ｂ２に接続されるデジットスイッチＴｒは図２及
び図９のいずれも４個であるが、図２ではデジット線Ｂ
２の上端と下端に２個ずつに分割されているので、下端
部に着目すると４個から２個に削減されている。
実施の形態（図２）ではワード線やデジット線の両端に
２分割されており、それぞれ独立して考えられるので、
分割されていない図９の従来装置に比し、見かけ上、ワ
ード線にワード信号を発生する駆動回路は２回路から１
回路に、デジットスイッチＴｒは４個から２個に、デジ
ット選択信号は２本から１本に削減される。例えばデジ
ット線Ｂ２に接続されるデジットスイッチＴｒは図２及
び図９のいずれも４個であるが、図２ではデジット線Ｂ
２の上端と下端に２個ずつに分割されているので、下端
部に着目すると４個から２個に削減されている。
【００３３】ただし、このように、ワードやデジット選
択およびバス線を分割して配置することは、この周辺回
路部分のレイアウト面積を若干増大させることになる。
しかしながら、メモリセルアレイ領域に対して、セル周
辺のこの領域は通常１／５程度であり、半導体メモリ装
置は今でも大容量化が進んでいるため、この値は更に減
少し、ほとんど無視できるようになると推定できる。従
って、周辺回路がセルピッチを決定していた従来回路に
対して、セルピッチを小さくできる本実施の形態の方式
が総合的にチップ面積を小さくできる。
択およびバス線を分割して配置することは、この周辺回
路部分のレイアウト面積を若干増大させることになる。
しかしながら、メモリセルアレイ領域に対して、セル周
辺のこの領域は通常１／５程度であり、半導体メモリ装
置は今でも大容量化が進んでいるため、この値は更に減
少し、ほとんど無視できるようになると推定できる。従
って、周辺回路がセルピッチを決定していた従来回路に
対して、セルピッチを小さくできる本実施の形態の方式
が総合的にチップ面積を小さくできる。
【００３４】一方、セルの縮小化がデジット線間隔を狭
くして寄生容量を増加させ、高速化のメリットを弱める
ことが懸念される。しかし、デジット線１本化の効果は
配線間隔を２倍以上に広げるので、図３に示すとおり隣
接配線からの寄生容量効果がほとんどない状態となる。
これはセル縮小により配線間隔がある程度減少しても高
速性は維持されることを示しており、速度と小チップ面
積の最適状態を作り出すことを可能にする。
くして寄生容量を増加させ、高速化のメリットを弱める
ことが懸念される。しかし、デジット線１本化の効果は
配線間隔を２倍以上に広げるので、図３に示すとおり隣
接配線からの寄生容量効果がほとんどない状態となる。
これはセル縮小により配線間隔がある程度減少しても高
速性は維持されることを示しており、速度と小チップ面
積の最適状態を作り出すことを可能にする。
【００３５】また、デジット線容量を最小化するには、
配線容量の他にセル端子に接続するためのコンタクト部
分の容量削減が望まれる。アルミ配線とのコンタクトを
確実に取るためにｎ型拡散層の領域は広く取ってあり、
この部分の接合容量がデジット線の容量値に付加され
る。このコンタクト部分を複数のセルで共用することで
容量の削減が可能になる。
配線容量の他にセル端子に接続するためのコンタクト部
分の容量削減が望まれる。アルミ配線とのコンタクトを
確実に取るためにｎ型拡散層の領域は広く取ってあり、
この部分の接合容量がデジット線の容量値に付加され
る。このコンタクト部分を複数のセルで共用することで
容量の削減が可能になる。
【００３６】このことについて、図８のレイアウト構成
を用いて説明する。隣り合うセルでデジット線を共用す
るのは、セルの片側の端子に対して行方向と列方向で合
わせて４セル存在する。この４セルに対して１個のコン
タクトを行方向に並べて配置したのが図８（ａ）で、セ
ルの両端子で１セル分ずらして配置したのが図８（ｂ）
である。このようなレイアウトを採用することでセル毎
に２本のデジット線を持ったセルアレイ構成に比べて、
付加されるセル数は増加するがコンタクト数は増加せ
ず、ｎ拡散層領域によるデジット線容量の極小化を可能
とする。
を用いて説明する。隣り合うセルでデジット線を共用す
るのは、セルの片側の端子に対して行方向と列方向で合
わせて４セル存在する。この４セルに対して１個のコン
タクトを行方向に並べて配置したのが図８（ａ）で、セ
ルの両端子で１セル分ずらして配置したのが図８（ｂ）
である。このようなレイアウトを採用することでセル毎
に２本のデジット線を持ったセルアレイ構成に比べて、
付加されるセル数は増加するがコンタクト数は増加せ
ず、ｎ拡散層領域によるデジット線容量の極小化を可能
とする。
【００３７】更に、セルアレイ周辺部分のセルピッチ毎
の回路および配線数の削減は、微細加工マージン増大に
よる歩留まり向上の効果がある。以上のように、この実
施の形態によれば、メモリセル毎のデジット線１本化効
果によるセル縮小化を制限している周辺回路の制約条件
が無くなり、メモリセル面積の縮小化と高速化の最適ポ
イントでの設計が可能になると共に、微細加工マージン
増大による歩留まり向上を実現できる。
の回路および配線数の削減は、微細加工マージン増大に
よる歩留まり向上の効果がある。以上のように、この実
施の形態によれば、メモリセル毎のデジット線１本化効
果によるセル縮小化を制限している周辺回路の制約条件
が無くなり、メモリセル面積の縮小化と高速化の最適ポ
イントでの設計が可能になると共に、微細加工マージン
増大による歩留まり向上を実現できる。
【００３８】次に、本発明の第２の実施の形態について
説明する。図４は本発明の第２の実施の形態の要部の回
路図を示す。この実施の形態では、デジット線Ｂ１〜Ｂ
４、．．．の両端にデジットスイッチ回路を分散して配
置する方法として、バンクによる切り分け（セルの奇数
列と偶数列）ではなく、読み出し用スイッチ回路と書き
込み用スイッチ回路に分割した構成である。
説明する。図４は本発明の第２の実施の形態の要部の回
路図を示す。この実施の形態では、デジット線Ｂ１〜Ｂ
４、．．．の両端にデジットスイッチ回路を分散して配
置する方法として、バンクによる切り分け（セルの奇数
列と偶数列）ではなく、読み出し用スイッチ回路と書き
込み用スイッチ回路に分割した構成である。
【００３９】マトリックスアレイのｉ行目のメモリセル
ＣＥｉ１〜ＣＥｉｎ（なお、図４ではＣＥｉｎは図示せ
ず）に対して、２本のワード線Ｗｉ１とＷｉ２を設け、
それぞれのワード線Ｗｉ１とＷｉ２は奇数列メモリセル
のトランスファＴｒのゲートと偶数列のメモリセルのト
ランスファＴｒのゲートに接続されている。奇数列用の
ワード線Ｗｉ１は、ワードデコード信号Ｘと切替信号Ｂ
Ｓ１を入力としたワード駆動回路ＷＤ１により選択され
る。同様に偶数列のワード線Ｗｉ２はワードデコード信
号Ｘと、もう一方の切替信号ＢＳ２を入力としたワード
駆動回路ＷＤ２により選択される。以上の点は第１の実
施の形態と同様である。
ＣＥｉ１〜ＣＥｉｎ（なお、図４ではＣＥｉｎは図示せ
ず）に対して、２本のワード線Ｗｉ１とＷｉ２を設け、
それぞれのワード線Ｗｉ１とＷｉ２は奇数列メモリセル
のトランスファＴｒのゲートと偶数列のメモリセルのト
ランスファＴｒのゲートに接続されている。奇数列用の
ワード線Ｗｉ１は、ワードデコード信号Ｘと切替信号Ｂ
Ｓ１を入力としたワード駆動回路ＷＤ１により選択され
る。同様に偶数列のワード線Ｗｉ２はワードデコード信
号Ｘと、もう一方の切替信号ＢＳ２を入力としたワード
駆動回路ＷＤ２により選択される。以上の点は第１の実
施の形態と同様である。
【００４０】デジット線Ｂ１の上端は、読み出し用のデ
ジットスイッチ回路であるｐＭＯＳ・Ｍ５２ａに接続さ
れ、デジット線Ｂ２の上端は読み出し用のデジットスイ
ッチ回路であるｐＭＯＳ・Ｍ５２ｂ及びＭ５４ａの共通
ドレイン又は共通ソースに接続されている。このうちｐ
ＭＯＳ・Ｍ５２ａとＭ５２ｂのゲートは、奇数セル列選
択の切替信号ＢＳ１と読み出し用デジット選択信号Ｙ１
Ｒを入力としたＮＡＮＤ論理回路ＮＡ１の出力端子に接
続されている。
ジットスイッチ回路であるｐＭＯＳ・Ｍ５２ａに接続さ
れ、デジット線Ｂ２の上端は読み出し用のデジットスイ
ッチ回路であるｐＭＯＳ・Ｍ５２ｂ及びＭ５４ａの共通
ドレイン又は共通ソースに接続されている。このうちｐ
ＭＯＳ・Ｍ５２ａとＭ５２ｂのゲートは、奇数セル列選
択の切替信号ＢＳ１と読み出し用デジット選択信号Ｙ１
Ｒを入力としたＮＡＮＤ論理回路ＮＡ１の出力端子に接
続されている。
【００４１】隣のセル列用のデジット線Ｂ３の上端も同
様に読み出し用のデジットスイッチ回路であるｐＭＯＳ
Ｍ５４ｂ及びＭ５６ａの共通ドレイン又は共通ソースに
接続されている。また、ｐＭＯＳ・Ｍ５４ａとＭ５４ｂ
のゲートは、偶数セル列選択の切替信号ＢＳ２と読み出
し用デジット選択信号Ｙ１Ｒを入力としたＮＡＮＤ論理
回路ＮＡ２の出力端子に接続されている。ｐＭＯＳから
なるデジットスイッチ回路の共通ソース又は共通ドレイ
ンは共通リードバス線ＲＤ、ＲＤＢに接続されている。
様に読み出し用のデジットスイッチ回路であるｐＭＯＳ
Ｍ５４ｂ及びＭ５６ａの共通ドレイン又は共通ソースに
接続されている。また、ｐＭＯＳ・Ｍ５４ａとＭ５４ｂ
のゲートは、偶数セル列選択の切替信号ＢＳ２と読み出
し用デジット選択信号Ｙ１Ｒを入力としたＮＡＮＤ論理
回路ＮＡ２の出力端子に接続されている。ｐＭＯＳから
なるデジットスイッチ回路の共通ソース又は共通ドレイ
ンは共通リードバス線ＲＤ、ＲＤＢに接続されている。
【００４２】デジット線Ｂ１の下端は、書き込み用のデ
ジットスイッチ回路であるｎＭＯＳ・Ｍ５１ａに接続さ
れ、デジット線Ｂ２の下端は書き込み用のデジットスイ
ッチ回路であるｎＭＯＳ・Ｍ５１ｂ及びＭ５３ａの共通
ドレイン又は共通ソースに接続されている。このうちｐ
ＭＯＳ・Ｍ５１ａとＭ５１ｂのゲートは、奇数セル列選
択の切替信号ＢＳ１と書き込み用デジット選択信号Ｙ１
Ｗを入力としたＡＮＤ論理回路Ａ１の出力端子に接続さ
れている。
ジットスイッチ回路であるｎＭＯＳ・Ｍ５１ａに接続さ
れ、デジット線Ｂ２の下端は書き込み用のデジットスイ
ッチ回路であるｎＭＯＳ・Ｍ５１ｂ及びＭ５３ａの共通
ドレイン又は共通ソースに接続されている。このうちｐ
ＭＯＳ・Ｍ５１ａとＭ５１ｂのゲートは、奇数セル列選
択の切替信号ＢＳ１と書き込み用デジット選択信号Ｙ１
Ｗを入力としたＡＮＤ論理回路Ａ１の出力端子に接続さ
れている。
【００４３】隣のセル列用のデジット線Ｂ３の下端も同
様に書き込み用のデジットスイッチ回路であるｎＭＯＳ
Ｍ５３ｂ及びＭ５５ａの共通ドレイン又は共通ソースに
接続されている。また、ｎＭＯＳ・Ｍ５３ａとＭ５３ｂ
のゲートは、偶数セル列選択の切替信号ＢＳ２と書き込
み用デジット選択信号Ｙ１Ｗを入力としたＡＮＤ論理回
路Ａ２の出力端子に接続されている。ｎＭＯＳからなる
デジットスイッチ回路の共通ソース又は共通ドレインは
共通ライトバス線ＷＤ、ＷＤＢに接続されている。
様に書き込み用のデジットスイッチ回路であるｎＭＯＳ
Ｍ５３ｂ及びＭ５５ａの共通ドレイン又は共通ソースに
接続されている。また、ｎＭＯＳ・Ｍ５３ａとＭ５３ｂ
のゲートは、偶数セル列選択の切替信号ＢＳ２と書き込
み用デジット選択信号Ｙ１Ｗを入力としたＡＮＤ論理回
路Ａ２の出力端子に接続されている。ｎＭＯＳからなる
デジットスイッチ回路の共通ソース又は共通ドレインは
共通ライトバス線ＷＤ、ＷＤＢに接続されている。
【００４４】この実施の形態では、セル列毎にデジット
スイッチ回路が接続されているが、デジットスイッチ回
路は読み出しと書き込み用にデジット線の上下に分かれ
て接続されるので、セル列毎のデジットスイッチ回路の
素子数は２個、選択信号線は１本で済む。
スイッチ回路が接続されているが、デジットスイッチ回
路は読み出しと書き込み用にデジット線の上下に分かれ
て接続されるので、セル列毎のデジットスイッチ回路の
素子数は２個、選択信号線は１本で済む。
【００４５】次に、この実施の形態の動作について説明
する。デジット選択信号は、メモリセルＣＥｉ１のデー
タ読み出し時には、切替信号ＢＳ１と読み出し用デジッ
ト選択信号Ｙ１Ｒのみが選択されてｐＭＯＳ・Ｍ５２ａ
及びＭ５２ｂがオンとされることにより、メモリセルＣ
Ｅｉ１からデジット線Ｂ１、Ｂ２へ読み出されているデ
ータが共通リードバス線ＲＤ、ＲＤＢに伝達され、図示
しないセンスアンプを介してデータ出力される。
する。デジット選択信号は、メモリセルＣＥｉ１のデー
タ読み出し時には、切替信号ＢＳ１と読み出し用デジッ
ト選択信号Ｙ１Ｒのみが選択されてｐＭＯＳ・Ｍ５２ａ
及びＭ５２ｂがオンとされることにより、メモリセルＣ
Ｅｉ１からデジット線Ｂ１、Ｂ２へ読み出されているデ
ータが共通リードバス線ＲＤ、ＲＤＢに伝達され、図示
しないセンスアンプを介してデータ出力される。
【００４６】一方、メモリセルＣＥｉ１への書き込み時
には、切替信号ＢＳ１と書き込み用デジット選択信号Ｙ
１Ｗのみが選択されてｎＭＯＳ・Ｍ５１ａ及びＭ５１ｂ
がオンとされることにより、共通ライトバス線ＷＤ、Ｗ
ＤＢを介して入力された書き込みデータが、ｎＭＯＳ・
Ｍ５１ａ及びＭ５１ｂを通してデジット線Ｂ１、Ｂ２に
伝達され、メモリセルＣＥｉ１に書き込まれる。
には、切替信号ＢＳ１と書き込み用デジット選択信号Ｙ
１Ｗのみが選択されてｎＭＯＳ・Ｍ５１ａ及びＭ５１ｂ
がオンとされることにより、共通ライトバス線ＷＤ、Ｗ
ＤＢを介して入力された書き込みデータが、ｎＭＯＳ・
Ｍ５１ａ及びＭ５１ｂを通してデジット線Ｂ１、Ｂ２に
伝達され、メモリセルＣＥｉ１に書き込まれる。
【００４７】この実施の形態のレイアウト構成では、デ
ジットスイッチ回路のｐＭＯＳとｎＭＯＳが完全に分離
されるので、レイアウト構成上ｐＭＯＳとｎＭＯＳを混
在させた場合よりも素子間分離マージンが少なくて済
み、よって、より小面積化が図れる。
ジットスイッチ回路のｐＭＯＳとｎＭＯＳが完全に分離
されるので、レイアウト構成上ｐＭＯＳとｎＭＯＳを混
在させた場合よりも素子間分離マージンが少なくて済
み、よって、より小面積化が図れる。
【００４８】次に本発明の第３の実施の形態について説
明する。図５は本発明の第３の実施の形態の要部の回路
図を示す。同図中、図４と同一構成部分には同一符号を
付してある。図５の第３の実施の形態では、デジット線
Ｂ１〜Ｂ４、．．．の両端にデジットスイッチ回路を分
散して配置する方法として、バンクによる切り分け（セ
ルの奇数列と偶数列）ではなく、読み出し用スイッチ回
路と書き込み用スイッチ回路に分割し、かつ、そのスイ
ッチ回路として、デジット線上端側の読み出し用ｐＭＯ
Ｓスイッチ回路とデジット線下端側の書き込み用ｎＭＯ
Ｓスイッチ回路を、どちらもセル列毎のスイッチＴｒ数
を１個で構成したものである。
明する。図５は本発明の第３の実施の形態の要部の回路
図を示す。同図中、図４と同一構成部分には同一符号を
付してある。図５の第３の実施の形態では、デジット線
Ｂ１〜Ｂ４、．．．の両端にデジットスイッチ回路を分
散して配置する方法として、バンクによる切り分け（セ
ルの奇数列と偶数列）ではなく、読み出し用スイッチ回
路と書き込み用スイッチ回路に分割し、かつ、そのスイ
ッチ回路として、デジット線上端側の読み出し用ｐＭＯ
Ｓスイッチ回路とデジット線下端側の書き込み用ｎＭＯ
Ｓスイッチ回路を、どちらもセル列毎のスイッチＴｒ数
を１個で構成したものである。
【００４９】読み出し用デジット選択信号Ｙ１ＲＢ、Ｙ
２ＲＢは、この実施の形態の場合ロウレベル選択であ
る。読み出し用デジット選択信号Ｙ１ＲＢは、デジット
線Ｂ２と共通リードバス線ＲＤＢとの間にドレイン・ソ
ースが接続された読み出し用ｐＭＯＳ・Ｍ７２のゲート
に入力される。読み出し用デジット選択信号Ｙ２ＲＢも
同様にデジット線Ｂ４と共通リードバス線ＲＤＢとの間
にドレイン・ソースが接続された読み出し用ｐＭＯＳ・
Ｍ７４のゲートに入力される。
２ＲＢは、この実施の形態の場合ロウレベル選択であ
る。読み出し用デジット選択信号Ｙ１ＲＢは、デジット
線Ｂ２と共通リードバス線ＲＤＢとの間にドレイン・ソ
ースが接続された読み出し用ｐＭＯＳ・Ｍ７２のゲート
に入力される。読み出し用デジット選択信号Ｙ２ＲＢも
同様にデジット線Ｂ４と共通リードバス線ＲＤＢとの間
にドレイン・ソースが接続された読み出し用ｐＭＯＳ・
Ｍ７４のゲートに入力される。
【００５０】デジット線Ｂ１と共通リードバス線ＲＤと
の間にドレイン・ソースが接続されたｐＭＯＳ・Ｍ７１
のゲートには、バンク切替信号ＢＳ１とＢＳ２の信号に
より切り替わるマルチプレクサＭＸ１又はＭＸ２を介し
て最高電源電位ＶＣＣと読み出し用デジット選択信号Ｙ
１ＲＢのどちらかの信号が入力される。バンク切替信号
ＢＳ１とＢＳ２は、セル列の奇数と偶数を選択する信号
なので、必ず一方がハイレベル、もう一方がロウレベル
とされる。従って、これらのバンク切替信号ＢＳ１とＢ
Ｓ２をｐもしくはｎＭＯＳのゲートに入力したマルチプ
レクサは、この例のように容易に構成できる。
の間にドレイン・ソースが接続されたｐＭＯＳ・Ｍ７１
のゲートには、バンク切替信号ＢＳ１とＢＳ２の信号に
より切り替わるマルチプレクサＭＸ１又はＭＸ２を介し
て最高電源電位ＶＣＣと読み出し用デジット選択信号Ｙ
１ＲＢのどちらかの信号が入力される。バンク切替信号
ＢＳ１とＢＳ２は、セル列の奇数と偶数を選択する信号
なので、必ず一方がハイレベル、もう一方がロウレベル
とされる。従って、これらのバンク切替信号ＢＳ１とＢ
Ｓ２をｐもしくはｎＭＯＳのゲートに入力したマルチプ
レクサは、この例のように容易に構成できる。
【００５１】デジット線Ｂ３用のｐＭＯＳ・Ｍ７３のゲ
ート入力も同様で、読み出し用デジット選択信号Ｙ１Ｒ
ＢとＹ２ＲＢのどちらかの信号を、バンク切替信号ＢＳ
１とよびＢＳ２で切り替えるマルチプレクサＭＸ３又は
ＭＸ４を介して入力される。
ート入力も同様で、読み出し用デジット選択信号Ｙ１Ｒ
ＢとＹ２ＲＢのどちらかの信号を、バンク切替信号ＢＳ
１とよびＢＳ２で切り替えるマルチプレクサＭＸ３又は
ＭＸ４を介して入力される。
【００５２】デジット線下端側の書き込み用ｎＭＯＳス
イッチ回路も読み出し側と全く同じであり、ｎＭＯＳス
イッチ素子なので選択信号がハイレベルになる点が異な
るだけである。すなわち、書き込み用デジット選択信号
Ｙ１Ｗは、デジット線Ｂ２と共通ライトバス線ＷＤＢと
の間にドレイン・ソースが接続された書き込み用ｎＭＯ
Ｓ・Ｍ６２のゲートに入力される。書き込み用デジット
選択信号Ｙ２Ｗも同様にデジット線Ｂ４と共通ライトバ
ス線ＷＤＢとの間にドレイン・ソースが接続された書き
込み用ｎＭＯＳ・Ｍ６４のゲートに入力される。
イッチ回路も読み出し側と全く同じであり、ｎＭＯＳス
イッチ素子なので選択信号がハイレベルになる点が異な
るだけである。すなわち、書き込み用デジット選択信号
Ｙ１Ｗは、デジット線Ｂ２と共通ライトバス線ＷＤＢと
の間にドレイン・ソースが接続された書き込み用ｎＭＯ
Ｓ・Ｍ６２のゲートに入力される。書き込み用デジット
選択信号Ｙ２Ｗも同様にデジット線Ｂ４と共通ライトバ
ス線ＷＤＢとの間にドレイン・ソースが接続された書き
込み用ｎＭＯＳ・Ｍ６４のゲートに入力される。
【００５３】デジット線Ｂ１と共通ライトバス線ＷＤと
の間にドレイン・ソースが接続されたｎＭＯＳ・Ｍ６１
のゲートには、バンク切替信号ＢＳ１とＢＳ２の信号に
より切り替わるマルチプレクサＭＸ５又はＭＸ６を介し
て最低電源電位ＧＮＤと書き込み用デジット選択信号Ｙ
１Ｗのどちらかの信号が入力される。デジット線Ｂ３用
のｎＭＯＳ・Ｍ６３のゲート入力も同様で、書き込み用
デジット選択信号Ｙ１ＷとＹ２Ｗのどちらかの信号を、
バンク切替信号ＢＳ１とよびＢＳ２で切り替えるマルチ
プレクサＭＸ７又はＭＸ８を介して入力される。
の間にドレイン・ソースが接続されたｎＭＯＳ・Ｍ６１
のゲートには、バンク切替信号ＢＳ１とＢＳ２の信号に
より切り替わるマルチプレクサＭＸ５又はＭＸ６を介し
て最低電源電位ＧＮＤと書き込み用デジット選択信号Ｙ
１Ｗのどちらかの信号が入力される。デジット線Ｂ３用
のｎＭＯＳ・Ｍ６３のゲート入力も同様で、書き込み用
デジット選択信号Ｙ１ＷとＹ２Ｗのどちらかの信号を、
バンク切替信号ＢＳ１とよびＢＳ２で切り替えるマルチ
プレクサＭＸ７又はＭＸ８を介して入力される。
【００５４】デコード原理は、たとえばデジット線Ｂ２
は、バンク切り替えに無関係なのでデジット選択信号Ｙ
１（すなわち、Ｙ１ＲＢ、Ｙ１Ｗ）のみで選択され、デ
ジット線Ｂ３は、信号Ｙ１とＢＳ２が同時に選ばれた時
もしくは信号Ｙ２とＢＳ１が同時に選ばれた時のみに選
択される。
は、バンク切り替えに無関係なのでデジット選択信号Ｙ
１（すなわち、Ｙ１ＲＢ、Ｙ１Ｗ）のみで選択され、デ
ジット線Ｂ３は、信号Ｙ１とＢＳ２が同時に選ばれた時
もしくは信号Ｙ２とＢＳ１が同時に選ばれた時のみに選
択される。
【００５５】次に、本発明の第４の実施の形態について
説明する。図６は本発明の第４の実施の形態の回路図を
示す。この実施の形態では、多ビット出力の製品に適し
た回路およびレイアウト構成を示している。多ビット出
力製品は、メモリセル領域に対しチップの両側に出力端
子が配置されるのが普通である。従って、セルアレイ領
域のデジット線両端側にデータが出力される（書き込み
の場合は両端側からデータが入力される）方式が望まし
い。
説明する。図６は本発明の第４の実施の形態の回路図を
示す。この実施の形態では、多ビット出力の製品に適し
た回路およびレイアウト構成を示している。多ビット出
力製品は、メモリセル領域に対しチップの両側に出力端
子が配置されるのが普通である。従って、セルアレイ領
域のデジット線両端側にデータが出力される（書き込み
の場合は両端側からデータが入力される）方式が望まし
い。
【００５６】デジット線Ｂ１〜Ｂ７までのセルアレイお
よび周辺回路領域は第１の実施の形態と同様であり、ま
たデジット線Ｂ１１〜Ｂ１７までのセルアレイおよび周
辺回路領域もセル列の奇数、偶数のバンク割り当てが逆
になる（ＢＳ１選択が偶数側とＢＳ２選択が奇数側）以
外は同様である。ワード線Ｗ１１とＷ１２は、両方の領
域をまたがって配置されている。デジットスイッチの選
択信号Ｙ１〜Ｙ３とバンク切替信号ＢＳ１、ＢＳ２が上
下に存在するため、上下バス線から同時並行的にデータ
の読み書きが実行できる。
よび周辺回路領域は第１の実施の形態と同様であり、ま
たデジット線Ｂ１１〜Ｂ１７までのセルアレイおよび周
辺回路領域もセル列の奇数、偶数のバンク割り当てが逆
になる（ＢＳ１選択が偶数側とＢＳ２選択が奇数側）以
外は同様である。ワード線Ｗ１１とＷ１２は、両方の領
域をまたがって配置されている。デジットスイッチの選
択信号Ｙ１〜Ｙ３とバンク切替信号ＢＳ１、ＢＳ２が上
下に存在するため、上下バス線から同時並行的にデータ
の読み書きが実行できる。
【００５７】２つの領域の間、この図面ではＢ７とＢ１
１の間に相当する部分は、お互いのデジット線を共有し
て１本にすることができない。これは、これらデジット
線に接続されるセルは同じワード線Ｗ１２に接続される
ので、共通化してしまうと２つのセルデータがぶつかっ
てしまうからである。
１の間に相当する部分は、お互いのデジット線を共有し
て１本にすることができない。これは、これらデジット
線に接続されるセルは同じワード線Ｗ１２に接続される
ので、共通化してしまうと２つのセルデータがぶつかっ
てしまうからである。
【００５８】次に、本発明の第５の実施の形態について
説明する。図７は本発明の第５の実施の形態の回路図を
示す。同図に示す第５の実施の形態も第４の実施の形態
と同様に、多ビット出力用に上下それぞれから独立にデ
ータのやりとりが可能になる例であるが、２つの領域に
分かれその間のデジット線の共有化ができない第４の実
施の形態を改善している。
説明する。図７は本発明の第５の実施の形態の回路図を
示す。同図に示す第５の実施の形態も第４の実施の形態
と同様に、多ビット出力用に上下それぞれから独立にデ
ータのやりとりが可能になる例であるが、２つの領域に
分かれその間のデジット線の共有化ができない第４の実
施の形態を改善している。
【００５９】すなわち、この実施の形態では、領域を２
つに分離せずに２つのメモリセル列（奇数列と偶数列）
毎に交互に上下にデジットスイッチ回路を配置してい
る。２つのメモリセル列には、デジット選択信号Ｙ１〜
Ｙ３等のうち共通の１つのデジット選択信号と２つのバ
ンク切り替え信号ＢＳ１、ＢＳ２により選択されるスイ
ッチ回路ＳＷ１〜ＳＷ６が接続される。このうち、隣接
する４つのメモリセル列に接続される上下１つずつのス
イッチ回路は同一の信号が入力され、１つおきのメモリ
セル列（１列と３列、２列と４列、５列と７
列、．．．）が常に選択される。選択された２つのメモ
リセル列は上下の別データ出力および別データ入力に対
応する。選択される２列のメモリセルがデジット線を共
有することはないので、デジット線を２重に増やす場所
は必要ない。従って、効率的にセル列毎のデジット線１
本化が実現できる。
つに分離せずに２つのメモリセル列（奇数列と偶数列）
毎に交互に上下にデジットスイッチ回路を配置してい
る。２つのメモリセル列には、デジット選択信号Ｙ１〜
Ｙ３等のうち共通の１つのデジット選択信号と２つのバ
ンク切り替え信号ＢＳ１、ＢＳ２により選択されるスイ
ッチ回路ＳＷ１〜ＳＷ６が接続される。このうち、隣接
する４つのメモリセル列に接続される上下１つずつのス
イッチ回路は同一の信号が入力され、１つおきのメモリ
セル列（１列と３列、２列と４列、５列と７
列、．．．）が常に選択される。選択された２つのメモ
リセル列は上下の別データ出力および別データ入力に対
応する。選択される２列のメモリセルがデジット線を共
有することはないので、デジット線を２重に増やす場所
は必要ない。従って、効率的にセル列毎のデジット線１
本化が実現できる。
【００６０】なお、以上の実施の形態では、いずれもメ
モリセルに供給されるワード信号を発生する駆動回路
と、デジット線と共通バス線との間に配置されるスイッ
チ回路の両方を、メモリセルアレイの両端に２分割して
配置したが、本発明はこれに限定されるものではなく、
駆動回路とスイッチ回路のどちらか一方だけをメモリセ
ルアレイの両端に２分割して配置するようにしてもよ
い。
モリセルに供給されるワード信号を発生する駆動回路
と、デジット線と共通バス線との間に配置されるスイッ
チ回路の両方を、メモリセルアレイの両端に２分割して
配置したが、本発明はこれに限定されるものではなく、
駆動回路とスイッチ回路のどちらか一方だけをメモリセ
ルアレイの両端に２分割して配置するようにしてもよ
い。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
デジットスイッチ回路及び共通バス線をメモリセルアレ
イの両端に２分割して配置するか、駆動回路をメモリセ
ルアレイの両端に２分割して配置するか、あるいは両者
ともにメモリセルアレイの両端に２分割して配置するこ
とにより、メモリセルアレイのセル列ピッチ内に設けな
ければならないデジットスイッチ回路の素子数を従来に
比べて１／４に、デコード信号数を半分に削減でき、あ
るいはセルアレイ領域に隣接する駆動回路のセル行ピッ
チ内に設けなければならない素子数と信号数を半分に削
減できるようにしたため、メモリセル列毎のデジット線
１本化効果によるセル縮小化を制限している周辺回路の
制約条件を解除し、メモリセル面積の縮小化と高速化の
最適ポイントでの設計ができる。
デジットスイッチ回路及び共通バス線をメモリセルアレ
イの両端に２分割して配置するか、駆動回路をメモリセ
ルアレイの両端に２分割して配置するか、あるいは両者
ともにメモリセルアレイの両端に２分割して配置するこ
とにより、メモリセルアレイのセル列ピッチ内に設けな
ければならないデジットスイッチ回路の素子数を従来に
比べて１／４に、デコード信号数を半分に削減でき、あ
るいはセルアレイ領域に隣接する駆動回路のセル行ピッ
チ内に設けなければならない素子数と信号数を半分に削
減できるようにしたため、メモリセル列毎のデジット線
１本化効果によるセル縮小化を制限している周辺回路の
制約条件を解除し、メモリセル面積の縮小化と高速化の
最適ポイントでの設計ができる。
【００６２】また、本発明によれば、この周辺回路部分
の素子や配線密度が下がるために、微細配線の加工上最
も厳しい部分が緩和されることによる歩留まり向上を実
現できる。
の素子や配線密度が下がるために、微細配線の加工上最
も厳しい部分が緩和されることによる歩留まり向上を実
現できる。
【図１】本発明の第１の実施の形態の回路図である。
【図２】図１の回路ブロック位置を表した回路図であ
る。
る。
【図３】隣接デジット線との配線間隔と配線用容量の関
係を示す特性図である。
係を示す特性図である。
【図４】本発明の第２の実施の形態の要部の回路図であ
る。
る。
【図５】本発明の第３の実施の形態の要部の回路図であ
る。
る。
【図６】本発明の第４の実施の形態の要部の回路図であ
る。
る。
【図７】本発明の第５の実施の形態の要部の回路図であ
る。
る。
【図８】メモリセルとデジット線コンタクトのレイアウ
ト構成を示した模式図である。
ト構成を示した模式図である。
【図９】従来の第１の例の回路図である。
【図１０】従来の第２の例の回路図である。
ＣＥ１１〜ＣＥ２４、ＣＥｉ１〜ＣＥｉ３ メモリセル
Ｂ１〜Ｂ７、Ｂ１１〜Ｂ１７ デジット線
Ｗ１１、Ｗ１２、Ｗ２１、Ｗ２２、Ｗｉ１、Ｗｉ２ ワ
ード線 Ｄ１、ＤＢ１、Ｄ２、ＤＢ２ バス線 Ｘ１、Ｘ２、Ｘ ワードデコード信号 Ｙ１、Ｙ２ デジットデコード信号 ＢＳ１ 奇数列用バンク切替信号 ＢＳ２ 偶数列用バンク切替信号 ＲＷ１、ＲＷ２ バッファ回路 ＢＵＳ１、ＢＵＳ２ 入出力データバス ＦＦ フリップフロップ ＷＤ１、ＷＤ２ ワード駆動回路 ＹＳ１〜ＹＳ３ デジットスイッチ回路 ＭＸ１〜ＭＸ８ マルチプレクサ Ｙ１Ｒ、Ｙ２Ｒ、Ｙ１ＲＢ、Ｙ２ＲＢ 読み出し用デジ
ット選択信号 Ｙ１Ｗ、Ｙ２Ｗ 書き込み用デジット選択信号 ＲＤ、ＲＤＢ 共通リードバス線 ＷＤ、ＷＤＢ 共通ライトバス線 ＳＷ１〜ＳＷ６ スイッチ回路
ード線 Ｄ１、ＤＢ１、Ｄ２、ＤＢ２ バス線 Ｘ１、Ｘ２、Ｘ ワードデコード信号 Ｙ１、Ｙ２ デジットデコード信号 ＢＳ１ 奇数列用バンク切替信号 ＢＳ２ 偶数列用バンク切替信号 ＲＷ１、ＲＷ２ バッファ回路 ＢＵＳ１、ＢＵＳ２ 入出力データバス ＦＦ フリップフロップ ＷＤ１、ＷＤ２ ワード駆動回路 ＹＳ１〜ＹＳ３ デジットスイッチ回路 ＭＸ１〜ＭＸ８ マルチプレクサ Ｙ１Ｒ、Ｙ２Ｒ、Ｙ１ＲＢ、Ｙ２ＲＢ 読み出し用デジ
ット選択信号 Ｙ１Ｗ、Ｙ２Ｗ 書き込み用デジット選択信号 ＲＤ、ＲＤＢ 共通リードバス線 ＷＤ、ＷＤＢ 共通ライトバス線 ＳＷ１〜ＳＷ６ スイッチ回路
フロントページの続き
(56)参考文献 特開 平３−76095（ＪＰ，Ａ)
特開 平４−217359（ＪＰ，Ａ)
特開 昭63−86186（ＪＰ，Ａ)
特開 平５−120876（ＪＰ，Ａ)
特開 平４−335296（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 行方向と列方向にマトリックス状に配置
された複数のメモリセルからなるメモリセルアレイを有
し、前記メモリセルはそれぞれデータの書き込みと読み
出しに使用される一対のデジット線に接続され、前記デ
ジット線は列方向に沿って配置されると共にそれぞれ行
方向で互いに隣接する前記メモリセルが共通に接続さ
れ、かつ、この行方向で隣接する前記メモリセルは行方
向に沿って配置され同じワードデコード信号が供給され
る２本のワード線にそれぞれ接続される半導体記憶装置
において、 共通バス線を前記メモリセルアレイの両端に配置すると
共に、行方向で互いに隣接する前記メモリセルに共通に
接続されたデジット線の両端にデジットスイッチ回路を
接続し、前記両端のデジットスイッチ回路は行方向で互
いに隣接する前記メモリセルのいずれか一方をデジット
デコード信号と切替信号により前記メモリセルアレイの
両端に配置された共通バス線のいずれか一方に接続可能
であり、前記複数のメモリセルのうち選択対象メモリセ
ルのワード線は、前記ワードデコード信号と前記切替信
号によって選択されることを特徴とする半導体記憶装
置。 - 【請求項２】 行方向で互いに隣接する前記一対のメモ
リセルにそれぞれ供給される２本のワードデコード信号
は、一方を前記２本のワード線の一方のワード線の右端
に配置された第１の駆動回路より発生し、もう一方を他
方のワード線の左端に配置された第２の駆動回路より発
生することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記メモリセルアレイのデジット線に接
続されるデジットスイッチ回路および該デジットスイッ
チ回路を介して接続される前記共通バス線は、奇数列の
メモリセル列と偶数列のメモリセル列の一方が使用する
ものについてはデジット線の上端側に配置し、他方のメ
モリセル列が使用するものについてはデジット線の下端
側に配置することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 前記メモリセルアレイの各メモリセル列
に接続される読み出し用のデジットスイッチ回路および
リードバス線と、書き込み用のデジットスイッチ回路お
よびライトバス線のうちの一方のデジットスイッチ回路
及びバス線を前記デジット線の上端側に、他方のデジッ
トスイッチ回路及びバス線を前記デジット線の下端側に
それぞれ配置し、前記デジットスイッチ回路のデジット
選択信号には、行方向で互いに隣接する一対のメモリセ
ルに供給される２本のワード線を奇数列のメモリセル列
か偶数のメモリセル列かで選択する切替信号が含まれて
いることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 行方向で互いに隣接する前記メモリセル
に共通に接続された前記デジット線のそれぞれの一端は
読み出し用のスイッチトランジスタを介して共通の読み
出し用バス線に共通接続し、該デジット線のそれぞれの
他端は書き込み用のスイッチトランジスタを介して共通
の書き込み用バス線に共通接続すると共に、これらスイ
ッチトランジスタの一方を該デジット線の上端側に、も
う一方を該デジット線の下端側に配置し、前記読み出し
用トランジスタは読み出し選択信号とメモリセルの奇数
列と偶数列を選択する切替信号によって選択され、前記
書き込みトランジスタは書き込み選択信号とメモリセル
の奇数列と偶数列を選択する切替信号によって選択され
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記メモリセルアレイを２つの領域に分
割し、前記行方向に沿って配置される異なる２本のワー
ド線と、前記共通バス線をそれぞれこの２つの領域にま
たがって配線し、メモリセル列の奇数列と偶数列に対応
する前記デジットスイッチ回路を、前記２つの領域のそ
れぞれにおいて前記セルアレイの上端側と下端側に分け
て配置し、かつ、奇数列に対応するデジットスイッチ回
路と偶数列に対応するデジットスイッチ回路とを前記２
つの領域で互いに上下反対になるように配置したことを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 行方向と列方向にマトリックス状に配置
された複数のメモリセルからなるメモリセルアレイを有
し、前記メモリセルはそれぞれデータの書き込みと読み
出しに使用される一対のデジット線に接続され、前記デ
ジット線は列方向に沿って配置されると共にそれぞれ行
方向で互いに隣接する前記メモリセルが共通に接続さ
れ、かつ、この行方向で隣接する前記メモリセルは行方
向に沿って配置され同じワードデコード信号が供給され
る２本のワード線にそれぞれ接続される半導体記憶装置
において、 共通バス線を前記メモリセルアレイの両端に配置すると
共に、 前記行方向に隣接する２つのメモリセル列毎にそ
のメモリセル列が使用するデジット線に接続されるデジ
ットスイッチ回路を前記セルアレイの上端と下端側に交
互に設け、上端または下端側のデジットスイッチ回路に
印加される前記２つのメモリセル列のうちいずれを選択
するかの信号は、アドレスデコード信号と奇数列のメモ
リセル列と偶数列のメモリセル列の選択の切替信号との
論理信号から構成され、前記上端と下端側のデジットス
イッチ回路には、前記前記セルアレイの上端と下端側に
配置された前記バス線が接続されていることを特徴とす
る半導体記憶装置。 - 【請求項８】 前記複数のメモリセルと前記デジット線
とのコンタクトパターン部分は、前記デジット線を共有
する側のセル端子が、前記行方向に隣接するメモリセル
および前記列方向で隣接するメモリセルにおいて共用さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項９】 前記複数のメモリセルのそれぞれは、１
つのフリップフロップと該フリップフロップの２端子に
ソース又はドレインが別々に接続された一対のトランス
ファトランジスタから構成され、該一対のトランスファ
トランジスタのゲートが前記ワード線に共通に接続さ
れ、ドレイン又はソースが前記行方向に隣接する２本の
デジット線に別々に接続されていることを特徴とする請
求項１乃至８のうちいずれか一項記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09707497A JP3366216B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
| KR1019980013322A KR100297138B1 (ko) | 1997-04-15 | 1998-04-14 | 분리된구동부를구비한메모리장치 |
| US09/060,295 US5946263A (en) | 1997-04-15 | 1998-04-15 | Memory device having separate driver sections |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09707497A JP3366216B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289584A JPH10289584A (ja) | 1998-10-27 |
| JP3366216B2 true JP3366216B2 (ja) | 2003-01-14 |
Family
ID=14182502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09707497A Expired - Fee Related JP3366216B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946263A (ja) |
| JP (1) | JP3366216B2 (ja) |
| KR (1) | KR100297138B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108630279A (zh) * | 2017-03-22 | 2018-10-09 | 东芝存储器株式会社 | 半导体存储装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365747B1 (ko) * | 2000-08-31 | 2002-12-26 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2003196981A (ja) * | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| ITMI20021583A1 (it) * | 2002-07-18 | 2004-01-19 | St Microelectronics Srl | Metodo di decodifica automatica per la mappatura e la selezione di undispositivo di memoria non volatile con un'interfaccia seriale di comu |
| WO2004044918A1 (ja) * | 2002-11-12 | 2004-05-27 | Renesas Technology Corp. | 半導体記憶装置 |
| US7114032B2 (en) * | 2003-07-18 | 2006-09-26 | International Business Machines Corporation | Method and system for efficient fragment caching |
| US11152057B2 (en) * | 2018-07-16 | 2021-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM memory |
| US11488659B2 (en) | 2020-05-28 | 2022-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit and write method |
| DE102020127961A1 (de) * | 2020-05-28 | 2021-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Speicherschaltung und schreibverfahren |
| US11386945B2 (en) * | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
| US11670379B2 (en) * | 2020-12-04 | 2023-06-06 | Micron Technology, Inc. | Sense line structures in capacitive sense NAND memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04335296A (ja) * | 1991-05-10 | 1992-11-24 | Sony Corp | 半導体メモリ装置 |
| JPH0721780A (ja) * | 1993-07-07 | 1995-01-24 | Hitachi Ltd | スタティックランダムアクセスメモリ |
| JPH10134566A (ja) * | 1996-10-31 | 1998-05-22 | Mitsubishi Electric Corp | 記憶機能を有する半導体装置及びそのデータ読み出し方法 |
-
1997
- 1997-04-15 JP JP09707497A patent/JP3366216B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-14 KR KR1019980013322A patent/KR100297138B1/ko not_active IP Right Cessation
- 1998-04-15 US US09/060,295 patent/US5946263A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108630279A (zh) * | 2017-03-22 | 2018-10-09 | 东芝存储器株式会社 | 半导体存储装置 |
| US11276466B2 (en) | 2017-03-22 | 2022-03-15 | Kioxia Corporation | Semiconductor storage device |
| CN108630279B (zh) * | 2017-03-22 | 2022-06-21 | 铠侠股份有限公司 | 半导体存储装置 |
| US11600328B2 (en) | 2017-03-22 | 2023-03-07 | Kioxia Corporation | Semiconductor storage device |
| US11862248B2 (en) | 2017-03-22 | 2024-01-02 | Kioxia Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5946263A (en) | 1999-08-31 |
| KR19980081402A (ko) | 1998-11-25 |
| KR100297138B1 (ko) | 2001-08-07 |
| JPH10289584A (ja) | 1998-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6144587A (en) | Semiconductor memory device | |
| US4791607A (en) | Gate array integrated circuit device and method thereof for providing various bit/word constructions | |
| US7532536B2 (en) | Semiconductor memory device | |
| US20210134371A1 (en) | Sram memory having subarrays with common io block | |
| KR100408421B1 (ko) | 서브-어레이의 개수에 관계없이 계층형 입출력 라인구조를 가지는 반도체 메모리 장치 | |
| JP3721035B2 (ja) | カラム多重化を伴う連想記憶装置アーキテクチャ | |
| JP5025073B2 (ja) | デュアルポート半導体メモリ装置 | |
| JP3366216B2 (ja) | 半導体記憶装置 | |
| US6366526B2 (en) | Static random access memory (SRAM) array central global decoder system and method | |
| KR20030065337A (ko) | 반도체 집적회로 장치 | |
| US6859384B2 (en) | Semiconductor memory device having two-transistor, one-capacitor type memory cells of high data holding characteristic | |
| US6788600B2 (en) | Non-volatile semiconductor memory | |
| US6215721B1 (en) | Multi-bank memory device and method for arranging input/output lines | |
| US6639855B2 (en) | Semiconductor device having a defect relief function of relieving a failure | |
| US8102727B2 (en) | Semiconductor memory device | |
| US6118727A (en) | Semiconductor memory with interdigitated array having bit line pairs accessible from either of two sides of the array | |
| KR100341343B1 (ko) | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 | |
| US6538941B2 (en) | Semiconductor memory device and method of pre-charging I/O lines | |
| JP3571497B2 (ja) | 半導体記憶装置 | |
| KR20080025868A (ko) | 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법 | |
| KR100191467B1 (ko) | 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 | |
| KR100306468B1 (ko) | 반도체 메모리 장치 및 입출력 라인 프리차지 방법 | |
| KR100367159B1 (ko) | 반도체 메모리소자 | |
| JP3579068B2 (ja) | 論理回路 | |
| US20020067642A1 (en) | Semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091101 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091101 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111101 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111101 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121101 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121101 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131101 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |