JPH04335296A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は行列状にメモリセルを配
列させてなる半導体メモリ装置に関するものであり、特
にスタチックＲＡＭの如きビット線とワード線によりデ
ータの読出し等がなされる半導体メモリ装置に関する。

【０００２】

【従来の技術】スタチックＲＡＭ（ＳＲＡＭ）は、１対
のインバーターからなるフリップフロップ回路と、一対
のアクセストランジスタによって各メモリセルが構成さ
れ、そのメモリセルをマトリクス状に配列させてなるメ
モリ装置である。一般に、ＳＲＡＭでは、１つのメモリ
セルに１本のワード線と、２本のビット線が接続され、
２本のビット線間の電位差によってメモリセルへのデー
タの書き込みやデータの読み出しがなされるように構成
されている。

【０００３】図６は従来の典型的なＳＲＡＭのメモリセ
ルアレイ部分のブロック図である。複数のメモリセルが
マトリクス状に配列されており、図中一部省略している
が５１２×８個のメモリセルＭ１，１　〜Ｍ５１２，８
　が図示されている。各メモリセルは、それぞれＸ方向
（行方向）に延在されたワード線ＷＬ１　〜ＷＬ５１２
　によって行毎に選択され、メモリセルの各列は、Ｙ方
向（列方向）に延在されたそれぞれ一対のビット線ＢＬ
１，ＢＬ１　〜ＢＬ８，ＢＬ８　によってアクセスされ
る。各ワード線ＷＬ１　〜ＷＬ５１２　は行デコーダＲ
Ｄに接続される。この行デコーダＲＤではアドレス信号
ａ０　〜ａ８　により、５１２本のワード線ＷＬ１　〜
ＷＬ５１２　を択一的に選択する。各ビット線対ＢＬ１
，ＢＬ１　〜ＢＬ８，ＢＬ８　は、各ビット線対ごとに
カラムゲートＣＧ１　〜ＣＧ８　を介してセンスアンプ
ＳＡ１　〜ＳＡ８　に接続されており、これらセンスア
ンプＳＡ１　〜ＳＡ８で増幅されたデータはＩ／Ｏ線Ｉ
Ｏ１　〜ＩＯ４　に読み出される。各カラムゲートＣＧ
１　〜ＣＧ８　は、行デコーダＣＤからの信号により制
御される。この行デコーダＣＤには、アドレス信号ｂ０
　〜ｂ６　が供給されている。

【０００４】通常、ワード線ＷＬ１　〜ＷＬ５１２　は
そのままメモリセルＭ１，１　〜Ｍ５１２，８　のアク
セストランジスタ（ワードトランジスタ）のゲートとし
て用いられ、第１層目のポリシリコン層を用いて形成さ
れる。ビット線ＢＬ１，ＢＬ１　〜ＢＬ８，ＢＬ８　は
、通常アルミニューム系配線層などの金属配線が用いら
れている。

【０００５】

【発明が解決しようとする課題】メモリ装置のデータ読
み出し速度を決める要因は、いくつか挙げられるが、ビ
ット線の充放電に要する時間も大きな要因の１つである
。このビット線を充放電する時間を短くするためには、
ビット線の容量を小さくし、且つビット線の低抵抗化が
望まれる。

【０００６】ところが、メモリセルの縮小化を図った場
合では、ビット線のライン間の距離が短くされる。例え
ば、４ＭビットＳＲＡＭでは、１．６μｍ程度（配線幅
０．８μｍ，配線スペース０．８μｍ）のピッチとなり
、１６ＭビットＳＲＡＭでは、ピッチは１．１μｍ程度
にまで短くなる。

【０００７】このように配線間の距離が短くなった場合
では、従来では余り問題とならなかった配線同士の間に
生ずる容量が無視できなくなる。図７は、ビット線付近
の断面図である。図７に示すように、ポリシリコン層か
らなる配線層７１上には、層間絶縁膜７２を介して並行
なパターンでアルミニューム系配線層７３，７３が形成
されており、これらアルミニューム系配線層７３，７３
がビット線として機能する。アルミニューム系配線層７
３，７３は層間絶縁膜７４に被覆され、層間絶縁膜７４
上に第２層目のアルミニューム系配線層７５が形成され
ている。

【０００８】このような構造の場合では、アルミニュー
ム系配線層７３と配線層７１の間の容量Ｃ３　やアルミ
ニューム系配線層７３と第２層目のアルミニューム系配
線層７５の間の容量Ｃ１　は、各層間絶縁膜７２，７４
の膜厚を厚くすることで、その容量値を小さく抑えるこ
とができるが、アルミニューム系配線層７３同士の間の
寄生容量Ｃ２　は、ピッチを狭くした場合に増大する。 配線層７３の膜厚を薄くすることも容量低減に通じるが
、ビット線が逆に高抵抗化して、ビット線の充放電の時
間を短くすることができない。

【０００９】加えて、図８に示すように、各ビット線の
配線８０には、コンタクトホール８１を形成する必要が
ある。この図８において、最小設計ルールのサイズをＦ
とし、加工の余裕をｆとすると、１つのメモリセルでは
、一対のビット線と一対のアクセストランジスタのソー
ス・ドレイン領域が接続する必要があるために、２つの
コンタクトホール８１で２Ｆ分、セル内のスペースで１
Ｆ分、セル外のスペースで１Ｆ分と、これらの加工余裕
が４ｆ分だけ必要となり、合計４Ｆ＋４ｆの距離が最低
限必要となる。従って、そのサイズ以下には、メモリセ
ルのサイズを縮小することができず、さらに高集積度の
半導体メモリ装置を製造する上での障害となっている。

【００１０】そこで、本発明は上述の技術的な課題に鑑
み、高集積化が実現できると共に高速な読みだし等がな
される半導体メモリ装置の提供を目的とする。

【００１１】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明の半導体メモリ装置は、行方向と列方向に
行列状に配された複数のメモリセルからなるメモリセル
アレイを有しており、前記列方向に延在されるビット線
は、それぞれ行方向で互いに隣接する一対の前記メモリ
セルで共通とされ、該互いに隣接した一対の前記メモリ
セル間では異なるワード線によりメモリセルの選択がな
されることを特徴とする。また、例えば、半導体メモリ
装置をＳＲＡＭとする場合では、一つのフリップフロッ
プと一対のアクセストランジスタから構成され、該一対
のアクセストランジスタがワード線に接続される。

【００１２】本発明の一実施例においては、前記ビット
線を共通とする一対のメモリセルを、該ビット線とのコ
ンタクト部を中心に略対称に配することもでき、１つの
ビット線に対し、隣接する他のビット線との間で差動増
幅するセンスアンプが２つ接続され、列デコーダからの
信号に応じて何れのセンスアンプが動作するかが選択さ
れるようにすることもできる。また、行デコーダと各ワ
ード線との間に、列デコーダからの信号に応じて操作さ
れるスイッチを設ける構造とすることも可能である。

【００１３】

【作用】本発明の半導体メモリ装置は、行方向で互いに
隣接する一対のメモリセルで共通に使用されるビット線
を有している。従って、メモリセルの一列当たり１本の
ビット線で信号の書き込み及び読みだしが可能となり、
その結果、行方向で隣接するビット線間の距離を大きく
とることができ、寄生容量を低く抑えてビット線の充放
電を高速化できる。また、メモリセルの一列当たり１本
のビット線となることから、メモリセルのサイズを縮小
化しても十分に加工が可能となり、メモリ装置を高集積
なものにできる。

【００１４】

【実施例】本発明の好適な実施例を図面を参照しながら
説明する。本実施例は、スタチックＲＡＭ（ＳＲＡＭ）
の例であり、図１〜図５に示す構造を有している。

【００１５】図１は本実施例のＳＲＡＭの要部である。 メモリセルアレイを構成するようにマトリクス状にメモ
リセルＭ１，１　〜Ｍ３，４　，…が配列されており、
各メモリセルＭ１，１　〜Ｍ３，４　は、後述するよう
に、それぞれ一対のアクセストランジスタ（ワードトラ
ンジスタ）と、１つのフリップフロップ回路を有してい
る。ビット線ＢＬ１　〜ＢＬ５　，…は、行方向である
図中Ｘ方向に隣接するメモリセル同士で共通とされてお
り、例えばメモリセルＭ１，２　，Ｍ１，３　はこれら
に共通のビット線ＢＬ３　を使用し、メモリセルＭ１，
３　，Ｍ１，４　はこれらに共通のビット線ＢＬ４　を
使用してデータの読みだしや書き込みを行う。このよう
に各ビット線ＢＬ１　〜ＢＬ５　，…は、一列のメモリ
セル列で専用ではなく、それぞれ２列分のメモリセルで
共用されるため、ビット線一本当たりの或るセル列への
寄与は半分であり、全体としてメモリセル列数とビット
線の本数が１対１に対応する。これは従来の一般的なＳ
ＲＡＭのビット線の本数の半分である。

【００１６】このようにＸ方向に隣接するメモリセルで
ビット線を共通とすることで、これらの隣接するメモリ
セル同士が同時にアクセスされる場合には、データの書
き込みや読みだしができなくなる。そこで、本実施例の
ＳＲＡＭでは、一行のメモリセル当たり、２本のワード
線を通過させ、Ｘ方向に隣接するメモリセル同士が同時
にアクセスされない様な構成となっている。すなわち、
行方向に延在されるワード線は、ワード線ＷＬ１ａとワ
ード線ＷＬ１ｂが対となって第１行目のメモリセルＭ１
，１　〜Ｍ１，４　，…を選択し、ワード線ＷＬ２ａと
ワード線ＷＬ２ｂが対となって第２行目のメモリセルＭ
２，１　〜Ｍ２，４　，…を選択し、ワード線ＷＬ３ａ
とワード線ＷＬ３ｂが対となって第３行目のメモリセル
Ｍ３，１　〜Ｍ３，４　，…を選択する。対となるワー
ド線の中、ワード線ＷＬ１ａ，ＷＬ２ａ，ＷＬ３ａ（添
字にａが付く方）は、奇数列のメモリセル列を選択する
ようにされ、偶数列のメモリセルの領域内では単に通過
するのみである。また、対となくワード線の中、ワード
線ＷＬ１ｂ，ＷＬ２ｂ，ＷＬ３ｂ（添字にｂが付く方）
は、偶数列のメモリセル列を選択するようにされ、奇数
列のメモリセルの領域内では単に通過するのみである。 このため、行方向に隣接するメモリセル間では、同一の
ワード線ＷＬによって選択されないことになり、同時に
同じビット線に２つのデータが読み出され或いは書き込
まれるようなことが防止される。

【００１７】図３はメモリセルの部分を拡大したブロッ
ク図である。各メモリセルＭ１，１　〜Ｍ１，３，Ｍ２
，１　〜Ｍ２，３，…は、それぞれＸ方向に隣接するメ
モリセル同士で共通のビット線ＢＬ２　〜ＢＬ４　，…
を有しており、ワード線ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ
，ＷＬ２ｂによりそれぞれアクセスされるようにされて
いる。図中、一点鎖線で囲む領域が１つのメモリセルに
相当する領域である。ここでメモリセルのレイアウトに
ついて説明すると、同一行のメモリセルで２つのワード
線が使用されるため、奇数列のメモリセルＭ１，１，Ｍ
２，１，Ｍ１，３，Ｍ２，３　と、偶数列のメモリセル
Ｍ２，１，Ｍ２，２　とでは、ビット線のコンタクト部
ＢＣを中心として、およそ１８０度回転した位置関係に
ある。具体的には、レイアウトの列方向の端部に配され
るアクセストランジスタの位置が、奇数列のメモリセル
Ｍ１，１，Ｍ２，１，Ｍ１，３，Ｍ２，３　では図中Ｙ
方向の端部とされ、偶数列のメモリセルＭ２，１，Ｍ２
，２　では図中−Ｙ方向の端部とされる。このようなビ
ット線のコンタクト部ＢＣを中心に一対のメモリセルが
点対称となるレイアウトによって、ワード線ＷＬ１ａ，
ＷＬ２ａとワード線ＷＬ１ｂ，ＷＬ２ｂをメモリセルの
Ｙ側及び−Ｙ側の端部にそれぞれ配することができ、任
意の行で異なるワード線をＸ方向に垂直な方向に離間し
て配置することができる。このためワード線の数が従来
に比べて倍増しても、余裕をもって各ワード線を配する
ことができ、高集積化が実現される。

【００１８】図５はメモリセルの回路構成を示す図であ
る。入出力相互に接続された一対のインバーター５１，
５２によりフリップフロップ回路が構成され、そのフリ
ップフロップ回路の入出力端子とビット線ＢＬの間に、
アクセストランジスタ５３，５３が配されている。これ
らアクセストランジスタ５３，５３のゲート電極がワー
ド線ＷＬとされる。フリップフロップ回路に保持される
又は保持すべきデータは、ビット線ＢＬ及びアクセスト
ランジスタ５３を介して伝送される。

【００１９】図４はメモリセル部分のビット線の配線関
係を示す図である。図４について前記図８と比較すれば
、そのメモリセルの縮小化がなされていることが明確と
なる。すなわち、Ｙ方向を長手方向として延在され、ビ
ット線となるアルミニューム系配線層４１，４１が形成
される。このアルミニューム系配線層４１，４１には、
それぞれビット線のコンタクトをとるためのコンタクト
部４２，４２が形成され、このコンタクト部４２，４２
を介してアルミニューム系配線層４１，４１が図示しな
いメモリセルのアクセストランジスタのソース・ドレイ
ンに接続される。本実施例のＳＲＡＭでは、１つのメモ
リセルについて一対のビット線が接続するが、その各ビ
ット線とも隣接するセルと共通に使用されることから、
面積的にはそれぞれ半分が１つのメモリセルの相当分と
される。このため図４に示すように、１つのメモリセル
当たりでは、最小設計ルール幅が２Ｆと加工余裕が２ｆ
の合計２Ｆ＋２ｆで済むことになり、従来のレイアウト
（図８）のものに比べて、およそ半分のサイズで良いこ
とが判る。従って、ビット線のピッチが従来に比べて大
きく余裕を持つことになり、配線幅を大きく取って低抵
抗化を図ることができ、加工精度や再現性の向上、或い
は歩留りの改善を図ることができる。また、レイアウト
自体もビット線のピッチに応じて縮小化することができ
、メモリ装置の高集積化に有利である。

【００２０】上述の如きメモリセルアレイを有する本実
施例のＳＲＡＭは、図１に示すように、各ビット線対の
間に配されたセンスアンプＳＡ１　〜ＳＡ４　，…を有
しており、これらセンスアンプＳＡ１　〜ＳＡ４　，…
によってデータの差動増幅が行われる。ここで各ビット
線ＢＬ１　〜ＢＬ５　，…とセンスアンプＳＡ１　〜Ｓ
Ａ４　，…の接続関係について説明すると、各ビット線
ＢＬ１　〜ＢＬ５　，…とセンスアンプＳＡ１　〜ＳＡ
４　，…の間には、列選択スイッチとして機能するＭＯ
ＳトランジスタＣＧ１　〜ＣＧ４　，…が設けられてい
る。具体的には、センスアンプＳＡ１　は第１列のメモ
リセルＭ１，１，Ｍ２，１，Ｍ３，１，…のための差動
増幅器であり、ＭＯＳトランジスタＣＧ１，ＣＧ１　を
介してビット線ＢＬ１，ＢＬ２　に接続される。センス
アンプＳＡ２　は第２列のメモリセルＭ１，２，Ｍ２，
２，Ｍ３，２，…のための差動増幅器であり、ＭＯＳト
ランジスタＣＧ２，ＣＧ２　を介してビット線ＢＬ２，
ＢＬ３　に接続される。 センスアンプＳＡ３　は第３列のメモリセルＭ１，３，
Ｍ２，３，Ｍ３，３，…のための差動増幅器であり、Ｍ
ＯＳトランジスタＣＧ３，ＣＧ３　を介してビット線Ｂ
Ｌ３，ＢＬ４　に接続される。同様に、センスアンプＳ
Ａ４　は第４列のメモリセルＭ１，４，Ｍ２，４，Ｍ３
，４，…のための差動増幅器であり、ＭＯＳトランジス
タＣＧ４，ＣＧ４　を介してビット線ＢＬ４，ＢＬ５　
に接続される。各ビット線ＢＬ１　〜ＢＬ５　，…から
みた場合、結局、各ビット線当たり２つのセンスアンプ
に接続される。このため隣接するＭＯＳトランジスタＣ
Ｇ１　〜ＣＧ４　，…同士では、誤動作を防止するため
に共に同時にオン状態となることがなく、例えば、ＭＯ
ＳトランジスタＣＧ２　がオン状態となり、センスアン
プＳＡ２　が第２列のメモリセルの増幅をする時では、
ＭＯＳトランジスタＣＧ１　やＭＯＳトランジスタＣＧ
３　はオフ状態にされ、この際ではビット線とセンスア
ンプの電気的な接続関係は１対１に対応する。

【００２１】隣接する列同士を同時にアクセスさせない
ため、本実施例では、２本の列選択用信号線Ｙｉ，Ｙｉ
＋１　が設けられ、偶数列選択用の信号線Ｙｉ＋１　と
、奇数数列選択用の信号線Ｙｉ　が設けられる。偶数列
選択用の信号線Ｙｉ＋１　は、ＭＯＳトランジスタＣＧ
２，ＣＧ４　のゲートに接続され、奇数列選択用の信号
線Ｙｉ　は、ＭＯＳトランジスタＣＧ１，ＣＧ３　のゲ
ートに接続される。

【００２２】次に、本実施例のＳＲＡＭの読みだし動作
について説明すると、例えばメモリセルＭ２，１，Ｍ２
，３　についてアクセスする場合では、ワード線ＷＬ２
ａのみが高レベルにされ、他のワード線は低レベルのま
まとされる。その結果、メモリセルＭ２，１　のデータ
がビット線ＢＬ１，ＢＬ２　に現れ、メモリセルＭ２，
３　のデータがビット線ＢＬ３，ＢＬ４　に現れる。こ
の時、隣接したメモリセルＭ２，２，Ｍ２，４　では、
そのワード線ＷＬ２ｂが低レベルのままであるため、デ
ータがビット線に現れることはない。 このようなワード線の選択とほぼ同時に列選択がなされ
る。アクセスするメモリセルが奇数列であるため、奇数
列選択用の信号線Ｙｉ　が高レベルになり、偶数列選択
用の信号線Ｙｉ＋１　は低レベルのままとされる。その
結果、ＭＯＳトランジスタＣＧ１，ＣＧ３　はオン状態
となり、センスアンプＳＡ１　がビット線ＢＬ１，ＢＬ
２　に電気的に接続され、センスアンプＳＡ３　がビッ
ト線ＢＬ３，ＢＬ４　に電気的に接続される。そして、
センスアンプＳＡ１，ＳＡ３　が作動して、データの読
みだしがなされる。この時、ＭＯＳトランジスタＣＧ２
，ＣＧ４　はオフ状態とされるため、センスアンプＳＡ
２　，ＳＡ４　でデータの増幅がなされることはなく、
ビット線の数に従来の半分とした場合でも、ビット線を
切り換えて使用することで確実なデータの読みだし等が
実現される。

【００２３】図２は本実施例のＳＲＡＭに用いて好適な
デコーダ部分の構造を示す図であり、行デコーダを従来
と同様の構造にさせ、各メモリセル行当たりそれぞれ２
本のワード線を列デコーダからの信号に応じて振り分け
て選択する例を示す。この図２の例では、各メモリセル
の各行に１対１に対応したワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，…が、それぞれメモリセルアレイの手前で２つに
分けられ、それぞれスイッチとして機能するＭＯＳトラ
ンジスタＷＳ１ａ，　ＷＳ１ｂ，…を介してワード線Ｗ
Ｌ１ａ，　ＷＬ１ｂ，…に接続される。このうちワード
線ＷＬ１ａ，ＷＬ２ａ，　ＷＬ３ａ，…は奇数列のメモ
リセルを選択するためのワード線であり、ワード線ＷＬ
１ｂ，ＷＬ２ｂ，　ＷＬ３ｂ，…は偶数列のメモリセル
を選択するためのワード線である。ワード線ＷＬ１ａ，
ＷＬ２ａ，　ＷＬ３ａ，…はそれぞれ奇数列選択信号線
Ｙｉ　の信号により制御されるＭＯＳトランジスタＷＳ
１ａ，ＷＳ２ａ，　ＷＳ３ａ，…をスイッチとして有し
、ワード線ＷＬ１ｂ，ＷＬ２ｂ，　ＷＬ３ｂ，…はそれ
ぞれ偶数列選択信号線Ｙｉ＋１　の信号により制御され
るＭＯＳトランジスタＷＳ１ｂ，ＷＳ２ｂ，　ＷＳ３ｂ
，…をスイッチとして有する。なお、各ＭＯＳトランジ
スタＷＳ１ａ，　ＷＳ１ｂ，…とワード線ＷＬ１ａ，　
ＷＬ１ｂ，…の間には、インバーターＩ１ａ，　Ｉ１ｂ
，…が配されている。

【００２４】このような回路構成によって、奇数列と偶
数列で切り換えられる列選択信号線Ｙｉ，Ｙｉ＋１　の
信号の一部が１つのメモリセル当たり２本の奇数列と偶
数列で異なるワード線の切り換えにも使用される。この
ため行デコーダの構造は、メモリセルの行に１対１に対
応したものでも良く、スイッチとして機能するＭＯＳト
ランジスタＷＳ１ａ，　ＷＳ１ｂ，…を配することで、
従来の行デコーダをそのままメモリセルアレイの周囲に
配設すれば良い。従って、この図２の構造とすることで
、何ら新たな外部アドレス信号等は不要である。また、
ワード線の充放電する数が増加することもない。

【００２５】なお、ワード線の偶数列と奇数列を切り換
えるための信号は、列選択信号線Ｙｉ，Ｙｉ＋１　の各
信号の一部から取り出されるものに限定されず、他の方
法によりワード線の偶数列と奇数列を切り換えるように
したものでも良い。また、偶数列と奇数列で切り換える
ための列選択信号線Ｙｉ，Ｙｉ＋１　の信号は、センス
アンプの活性化を選択的に行うための信号に適用するこ
ともできる。 また、本実施例はＳＲＡＭであるが、本発明の半導体メ
モリ装置は、上述の例に限定されず、ＤＲＡＭやその他
のメモリ装置に適用することができる。

【００２６】

【発明の効果】本発明の半導体メモリ装置は、上述のよ
うに、行方向で互いに隣接するメモリセル同士では、共
通のビット線が使用されるため、ビット線の本数を半減
させることができ、ビット線の配線ピッチに余裕を与え
て、配線幅を拡げて低抵抗化を図ったり、加工精度を向
上させることができ、さらに高速動作や、メモリセルの
レイアウトを工夫して高集積化が可能となる。また、行
デコーダと各ワード線の間に、列選択信号の一部により
開閉操作されるスイッチを設け、従来と同じ構造の行デ
コーダで倍の数のワード線を選択するようにすることも
可能である。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置の一例の回路の要部
ブロック図

【図２】上記一例の行デコーダとメモリセルアレイ付近
の回路図

【図３】上記一例のメモリセル部分のブロック図

【図４
】上記一例のビット線のサイズを示す模式的な平面図

【図５】本発明の半導体メモリ装置の一例のメモリセル
の回路図

【図６】従来の半導体メモリ装置の一例の構造を示すブ
ロック図

【図７】その従来の一例のビット線部分の構造を示す模
式的な断面図

【図８】その従来の一例のビット線のサイズを示す模式
的な平面図

【符号の説明】

Ｍ１，１　〜Ｍ３，４　…メモリセル ＷＬ１ａ〜ＷＬ３ｂ…ワード線 ＢＬ１　〜ＢＬ５　…ビット線 ＳＡ１　〜ＳＡ４　…センスアンプ Ｙｉ　…奇数列選択信号線 Ｙｉ＋１　…偶数列選択信号線

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　行方向と列方向に行列状に配された複
   数のメモリセルからなるメモリセルアレイを有する半導
   体メモリ装置において、前記列方向に延在されるビット
   線は、それぞれ行方向で互いに隣接する一対の前記メモ
   リセルで共通とされ、該互いに隣接した一対の前記メモ
   リセル間では異なるワード線によりメモリセルの選択が
   なされることを特徴とする半導体メモリ装置。
2. 【請求項２】　　前記ビット線を共通とする一対のメモ
   リセルは、該ビット線とのコンタクト部を中心に略対称
   に配されてなることを特徴とする請求項１記載の半導体
   メモリ装置。
3. 【請求項３】　　各メモリセルは、一つのフリップフロ
   ップと一対のアクセストランジスタから構成され、該一
   対のアクセストランジスタがワード線に接続されること
   を特徴とする請求項１記載の半導体メモリ装置。
4. 【請求項４】　　１つのビット線に対し、隣接する他の
   ビット線との間で差動増幅するセンスアンプが２つ接続
   され、列デコーダからの信号に応じて何れのセンスアン
   プでデータの増幅がされるかが選択されることを特徴と
   する請求項１記載の半導体メモリ装置。
5. 【請求項５】　　行デコーダと各ワード線との間に、列
   デコーダからの信号に応じて操作されるスイッチが設け
   られていることを特徴とする請求項１記載の半導体メモ
   リ装置。