JPH1126607A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH1126607A JPH1126607A JP17616597A JP17616597A JPH1126607A JP H1126607 A JPH1126607 A JP H1126607A JP 17616597 A JP17616597 A JP 17616597A JP 17616597 A JP17616597 A JP 17616597A JP H1126607 A JPH1126607 A JP H1126607A
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- JP
- Japan
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- mask rom
- metal wiring
- bit line
- potential
- memory cell
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 面積の増加を最小限に抑制でき、製造サイク
ルタイムを短縮できるマスクＲＯＭを実現する。 【解決手段】 異なる金属配線層の間にビアコンタクト
の有無に応じて記憶データがコーディングされる複数の
ＲＯＭメモリセルを行列状に配置してメモリセルアレイ
を形成し、同じ行のメモリセルを同じワード線に接続
し、同じ列のメモリセルを同じビット線に接続し、さら
に各メモリセル行においてゲートがその行に対応するワ
ード線に接続され、拡散層が互いに隣接するものの拡散
層に接続されたトランジスタを配置する。読み出し時
に、選択ビット線を所定の電位にプリチャージし、選択
ワード線をアクティブ状態に設定することにより、選択
行にある各トランジスタを導通状態に設定し、選択メモ
リセルのビアコンタクトの有無に応じて選択ビット線電
位を設定し、選択メモリセルの記憶データを読み出す。
ルタイムを短縮できるマスクＲＯＭを実現する。 【解決手段】 異なる金属配線層の間にビアコンタクト
の有無に応じて記憶データがコーディングされる複数の
ＲＯＭメモリセルを行列状に配置してメモリセルアレイ
を形成し、同じ行のメモリセルを同じワード線に接続
し、同じ列のメモリセルを同じビット線に接続し、さら
に各メモリセル行においてゲートがその行に対応するワ
ード線に接続され、拡散層が互いに隣接するものの拡散
層に接続されたトランジスタを配置する。読み出し時
に、選択ビット線を所定の電位にプリチャージし、選択
ワード線をアクティブ状態に設定することにより、選択
行にある各トランジスタを導通状態に設定し、選択メモ
リセルのビアコンタクトの有無に応じて選択ビット線電
位を設定し、選択メモリセルの記憶データを読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、マスクＲＯＭ、具
体的には製造工程のサイクルタイムを短縮可能なコンタ
クトまたはビア（Ｖｉａ）コンタクト型マスクＲＯＭに
関するものである。
体的には製造工程のサイクルタイムを短縮可能なコンタ
クトまたはビア（Ｖｉａ）コンタクト型マスクＲＯＭに
関するものである。
【０００２】
【従来の技術】マスクＲＯＭは、その製造工程において
記憶データが各メモリセルに書き込まれる。このデータ
の書き込み工程を、プログラミングまたはコーディング
という。通常、ユーザからマスクＲＯＭにコーディング
すべきデータを入手してから、製品を出荷するまでの時
間をサイクルタイムといい、ＴＡＴ（Turn Around Tim
e）で表記する。ＲＯＭ製品において、このＴＡＴをい
かに短縮できるかは、その製品の商品力および生産効率
の面から見て重要である。
記憶データが各メモリセルに書き込まれる。このデータ
の書き込み工程を、プログラミングまたはコーディング
という。通常、ユーザからマスクＲＯＭにコーディング
すべきデータを入手してから、製品を出荷するまでの時
間をサイクルタイムといい、ＴＡＴ（Turn Around Tim
e）で表記する。ＲＯＭ製品において、このＴＡＴをい
かに短縮できるかは、その製品の商品力および生産効率
の面から見て重要である。
【０００３】マスクＲＯＭは、データコーディングの方
式によって、拡散方式、コンタクト方式およびビアコン
タクト方式などに大別できる。それぞれの方式は、サイ
クルタイムと集積度との間にトレードオフ関係を有して
おり、実際のＲＯＭ製品を製造する場合には、それぞれ
の製品の特徴および要求に応じて、適切な方式を選択し
て製造を行う必要がある。
式によって、拡散方式、コンタクト方式およびビアコン
タクト方式などに大別できる。それぞれの方式は、サイ
クルタイムと集積度との間にトレードオフ関係を有して
おり、実際のＲＯＭ製品を製造する場合には、それぞれ
の製品の特徴および要求に応じて、適切な方式を選択し
て製造を行う必要がある。
【０００４】図７は、拡散方式により形成されたマスク
ＲＯＭの概念を示す簡略断面図である。図７において、
１はｐ- 基板またはｐ- ウェル、２＿１，２＿２，２＿
３，２＿４，２＿５，２＿６はｎ+ 拡散層、３＿１，３
＿２ａ，３＿３，３＿４ａ，３＿５は絶縁膜、４＿１，
４＿２，４＿３，４＿４，４＿５はポリシリコン膜、５
＿１，５＿２，５＿３，５＿４，５＿５，５＿６は金属
配線層をそれぞれ示している。
ＲＯＭの概念を示す簡略断面図である。図７において、
１はｐ- 基板またはｐ- ウェル、２＿１，２＿２，２＿
３，２＿４，２＿５，２＿６はｎ+ 拡散層、３＿１，３
＿２ａ，３＿３，３＿４ａ，３＿５は絶縁膜、４＿１，
４＿２，４＿３，４＿４，４＿５はポリシリコン膜、５
＿１，５＿２，５＿３，５＿４，５＿５，５＿６は金属
配線層をそれぞれ示している。
【０００５】絶縁膜３＿１，３＿２ａ，３＿３，３＿４
ａ，３＿５は、例えば、シリコン酸化膜（ＳｉＯ2 ）に
より構成されている。ｎ+ 拡散層２＿１，２＿２，２＿
３，２＿４，２＿５および２＿６はそれぞれコンタクト
を介して、金属配線層５＿１，５＿２，５＿３，５＿
４，５＿５および５＿６に接続されている。さらに、ｎ
+ 拡散層２＿１，２ ３および２＿５はそれぞれに接続
されている金属配線層５＿１，５ ３および５＿５を介
して接地されている。
ａ，３＿５は、例えば、シリコン酸化膜（ＳｉＯ2 ）に
より構成されている。ｎ+ 拡散層２＿１，２＿２，２＿
３，２＿４，２＿５および２＿６はそれぞれコンタクト
を介して、金属配線層５＿１，５＿２，５＿３，５＿
４，５＿５および５＿６に接続されている。さらに、ｎ
+ 拡散層２＿１，２ ３および２＿５はそれぞれに接続
されている金属配線層５＿１，５ ３および５＿５を介
して接地されている。
【０００６】ポリシリコン膜４＿１，４＿２，４＿３，
４＿４および４＿５は、図示しない配線に共通に接続さ
れ、この配線によりワード線が構成されている。また、
金属配線層５＿２，５＿４および５＿６はそれぞれビッ
ト線に接続されている。
４＿４および４＿５は、図示しない配線に共通に接続さ
れ、この配線によりワード線が構成されている。また、
金属配線層５＿２，５＿４および５＿６はそれぞれビッ
ト線に接続されている。
【０００７】本例の拡散型マスクＲＯＭでは、データの
コーディングは、例えば、ポリシリコン膜の下にある酸
化膜の周辺において、さらに酸化処理を行うことによ
り、ゲート酸化膜の膜厚を大きく設定し、トランジスタ
としてほぼ機能しない程度に設定することにより行われ
る。
コーディングは、例えば、ポリシリコン膜の下にある酸
化膜の周辺において、さらに酸化処理を行うことによ
り、ゲート酸化膜の膜厚を大きく設定し、トランジスタ
としてほぼ機能しない程度に設定することにより行われ
る。
【０００８】図７に示すように、例えば、ポリシリコン
膜４＿１がゲートと、ゲート酸化膜３＿１の両側の下に
あるｎ+ 拡散層２＿１と２＿２とによりトランジスタが
形成される。ゲートとしてのポリシリコン膜４＿１にハ
イレベルの電圧が印加されているとき、ゲート酸化膜３
＿１の下部基板領域にチャネルが形成されるので、ゲー
ト４＿１に印加される電圧に応じてトランジスタのオン
／オフ状態が制御される。
膜４＿１がゲートと、ゲート酸化膜３＿１の両側の下に
あるｎ+ 拡散層２＿１と２＿２とによりトランジスタが
形成される。ゲートとしてのポリシリコン膜４＿１にハ
イレベルの電圧が印加されているとき、ゲート酸化膜３
＿１の下部基板領域にチャネルが形成されるので、ゲー
ト４＿１に印加される電圧に応じてトランジスタのオン
／オフ状態が制御される。
【０００９】一方、ポリシリコン膜４＿２の下にある酸
化膜３＿２ａは、上述のように酸化処理によりその膜厚
が大きく設定されるので、ポリシリコン膜４＿２に高電
圧が印加された場合でも、酸化膜３＿２ａ下部の基板領
域にチャネルが形成されず、ポリシリコン膜４＿２、酸
化膜３＿２ａおよびその両側の下部基板に形成されてい
るｎ+ 拡散層２＿２および２＿３により、トランジスタ
を形成することができない。
化膜３＿２ａは、上述のように酸化処理によりその膜厚
が大きく設定されるので、ポリシリコン膜４＿２に高電
圧が印加された場合でも、酸化膜３＿２ａ下部の基板領
域にチャネルが形成されず、ポリシリコン膜４＿２、酸
化膜３＿２ａおよびその両側の下部基板に形成されてい
るｎ+ 拡散層２＿２および２＿３により、トランジスタ
を形成することができない。
【００１０】トランジスタが形成されるか否かによっ
て、読み出し時に、それに応じて所定のビット線の電位
が決定される。ビット線電位がセンスアンプにより検出
されることによって、マスクＲＯＭのメモリセルの記憶
データが読み出される。
て、読み出し時に、それに応じて所定のビット線の電位
が決定される。ビット線電位がセンスアンプにより検出
されることによって、マスクＲＯＭのメモリセルの記憶
データが読み出される。
【００１１】このような拡散型マスクＲＯＭでは、ポリ
シリコンの下層にある酸化膜の周辺に対して、さらに酸
化処理を行うか否によってデータのコーディングを行う
ので、形成したマスクＲＯＭのメモリセルの寸法を小さ
くでき、メモリの高集積化を実現しやすい利点がある。
シリコンの下層にある酸化膜の周辺に対して、さらに酸
化処理を行うか否によってデータのコーディングを行う
ので、形成したマスクＲＯＭのメモリセルの寸法を小さ
くでき、メモリの高集積化を実現しやすい利点がある。
【００１２】
【発明が解決しようとする課題】ところで、上述した従
来の拡散方式によりマスクＲＯＭを形成する場合、デー
タのコーディングはポリシリコン層を成層した工程で行
うので、コーディング後マスクＲＯＭを形成されるまで
にさらに多くの工程を要し、製造工程のサイクルタイム
が長いという不利益がある。
来の拡散方式によりマスクＲＯＭを形成する場合、デー
タのコーディングはポリシリコン層を成層した工程で行
うので、コーディング後マスクＲＯＭを形成されるまで
にさらに多くの工程を要し、製造工程のサイクルタイム
が長いという不利益がある。
【００１３】これに対して、コンタクト方式またはビア
コンタクト方式によりマスクＲＯＭを形成する場合、デ
ータのコーディングは、金属配線層を形成する工程の前
に行うので、コーディングデータを入手するまでに、ポ
リシリコン層およびそのさらに上の層、例えば、三層金
属配線プロセスであれば第１または第２の金属層まで製
造工程を済ますことができ、製造工程のサイクルタイム
が拡散方式に較べて、大幅に短縮できる利点がある。実
際に、コンタクトまたはビアコンタクト方式によるマス
クＲＯＭの製造サイクルタイムは、拡散方式による製造
サイクルタイムの、例えば、１／１０〜１／５である。
コンタクト方式によりマスクＲＯＭを形成する場合、デ
ータのコーディングは、金属配線層を形成する工程の前
に行うので、コーディングデータを入手するまでに、ポ
リシリコン層およびそのさらに上の層、例えば、三層金
属配線プロセスであれば第１または第２の金属層まで製
造工程を済ますことができ、製造工程のサイクルタイム
が拡散方式に較べて、大幅に短縮できる利点がある。実
際に、コンタクトまたはビアコンタクト方式によるマス
クＲＯＭの製造サイクルタイムは、拡散方式による製造
サイクルタイムの、例えば、１／１０〜１／５である。
【００１４】しかし、コンタクトまたはビアコンタクト
方式では、サイクルタイムを短縮できる反面、拡散方式
に較べて、メモリセルあたりのチップ占有面積が大き
く、即ち、集積度が低く、同じ容量のマスクＲＯＭでは
チップ面積が大きいという不利益がある。
方式では、サイクルタイムを短縮できる反面、拡散方式
に較べて、メモリセルあたりのチップ占有面積が大き
く、即ち、集積度が低く、同じ容量のマスクＲＯＭでは
チップ面積が大きいという不利益がある。
【００１５】このため、一般的には、例えば、高集積度
が要求された場合に、拡散方式を採用すると、製造サイ
クルタイムが長く、生産効率の面では不利になる。逆
に、製造サイクルタイムの短縮が要求され、集積度に対
してある程度の許容がある場合に、コンタクトまたはビ
アコンタクト方式が採用される。上記を踏まえて、拡散
型とコンタクトおよびビアコンタクト型マスクＲＯＭの
双方の利点を持ち合わせた高性能なマスクＲＯＭ、即
ち、製造サイクルタイムを短縮でき、且つ高集積度を実
現できるマスクＲＯＭが望まれている。
が要求された場合に、拡散方式を採用すると、製造サイ
クルタイムが長く、生産効率の面では不利になる。逆
に、製造サイクルタイムの短縮が要求され、集積度に対
してある程度の許容がある場合に、コンタクトまたはビ
アコンタクト方式が採用される。上記を踏まえて、拡散
型とコンタクトおよびビアコンタクト型マスクＲＯＭの
双方の利点を持ち合わせた高性能なマスクＲＯＭ、即
ち、製造サイクルタイムを短縮でき、且つ高集積度を実
現できるマスクＲＯＭが望まれている。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセル面積の増加を最小限
に抑制でき、製造サイクルタイムを短縮できるマスクＲ
ＯＭを提供することにある。
のであり、その目的は、メモリセル面積の増加を最小限
に抑制でき、製造サイクルタイムを短縮できるマスクＲ
ＯＭを提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のマスクＲＯＭは、第１と第２のノード間に
コンタクトを形成するか否かによって所定のデータを記
憶し、読み出し時に上記コンタクトの有無に応じてビッ
ト線電位を設定し、当該ビット線電位に応じた記憶デー
タが読み出されるメモリセルを有するマスクＲＯＭであ
って、複数の上記メモリセルを行列状に配置してなるメ
モリセルアレイと、上記メモリセルアレイの各列ごとに
配線されている複数本のビット線と、上記メモリセルア
レイの各行ごとに配線されている複数本のワード線と、
制御電極が上記ワード線に接続され、上記各ワード線ご
とに所定の電位間に直列に接続され、上記ワード線電位
に応じてオン／オフ状態が制御される複数のトランジス
タとを有し、隣り合う上記トランジスタの拡散層が共通
の接続ノードに接続され、当該接続ノードが上記各メモ
リセルの上記第１のノードに接続され、上記メモリセル
の上記第２のノードが上記メモリセルアレイの各列ごと
に配線されている上記ビット線に接続して構成されてい
る。
め、本発明のマスクＲＯＭは、第１と第２のノード間に
コンタクトを形成するか否かによって所定のデータを記
憶し、読み出し時に上記コンタクトの有無に応じてビッ
ト線電位を設定し、当該ビット線電位に応じた記憶デー
タが読み出されるメモリセルを有するマスクＲＯＭであ
って、複数の上記メモリセルを行列状に配置してなるメ
モリセルアレイと、上記メモリセルアレイの各列ごとに
配線されている複数本のビット線と、上記メモリセルア
レイの各行ごとに配線されている複数本のワード線と、
制御電極が上記ワード線に接続され、上記各ワード線ご
とに所定の電位間に直列に接続され、上記ワード線電位
に応じてオン／オフ状態が制御される複数のトランジス
タとを有し、隣り合う上記トランジスタの拡散層が共通
の接続ノードに接続され、当該接続ノードが上記各メモ
リセルの上記第１のノードに接続され、上記メモリセル
の上記第２のノードが上記メモリセルアレイの各列ごと
に配線されている上記ビット線に接続して構成されてい
る。
【００１８】また、本発明では、好適には上記ワード線
は、ポリシリコン層によって形成され、上記ビット線
は、上記ポリシリコン層の上に形成されている金属配線
層によって形成され、上記金属配線層と上記各トランジ
スタ間の上記接続ノード間に、上記各メモリセルの記憶
データに応じて、コンタクトが形成されている。
は、ポリシリコン層によって形成され、上記ビット線
は、上記ポリシリコン層の上に形成されている金属配線
層によって形成され、上記金属配線層と上記各トランジ
スタ間の上記接続ノード間に、上記各メモリセルの記憶
データに応じて、コンタクトが形成されている。
【００１９】また、本発明では、好適には読み出し時
に、選択ビット線は所定のプリチャージ電位に保持さ
れ、非選択ビット線は上記プリチャージ電位より低い電
位、例えば、接地電位に保持されている。選択ワード線
は制御電極が当該選択ワード線に接続されているトラン
ジスタが導通しうる読み出し電位に保持され、非選択ワ
ード線は上記読み出し電位より低い電位、例えば、接地
電位に保持されている。
に、選択ビット線は所定のプリチャージ電位に保持さ
れ、非選択ビット線は上記プリチャージ電位より低い電
位、例えば、接地電位に保持されている。選択ワード線
は制御電極が当該選択ワード線に接続されているトラン
ジスタが導通しうる読み出し電位に保持され、非選択ワ
ード線は上記読み出し電位より低い電位、例えば、接地
電位に保持されている。
【００２０】さらに、本発明のマスクＲＯＭは、第１と
第２のノード間にコンタクトを形成するか否かによって
所定のデータを記憶し、読み出し時に上記コンタクトの
有無に応じてビット線電位を設定し、当該ビット線電位
に応じた記憶データが読み出されるメモリセルを有する
マスクＲＯＭであって、第１と第２の電位設定ノードと
の間にＮ（Ｎは０以外の整数）個のノードが２列に配置
され、同一列または２列間の隣り合うノード間にそれぞ
れ形成されている複数のトランジスタと、上記各トラン
ジスタの制御電極に共通に接続されているワード線とか
らなるメモリセル行を有し、上記第１と第２の電位設定
ノードが共通電位に接続され、上記Ｎ個のノードがＮ個
の上記メモリセルの上記第１のノードにそれぞれ接続さ
れ、各メモリセルの上記第２のノードがそれぞれＮ本の
ビット線に接続して構成されている。さらにまた、上記
メモリセル行が複数配置され、各メモリセル行のｉ（ｉ
＝１，２，…，Ｎ）番目のメモリセルの上記第１のノー
ドがそれぞれｉ本目のビット線に接続されている。
第２のノード間にコンタクトを形成するか否かによって
所定のデータを記憶し、読み出し時に上記コンタクトの
有無に応じてビット線電位を設定し、当該ビット線電位
に応じた記憶データが読み出されるメモリセルを有する
マスクＲＯＭであって、第１と第２の電位設定ノードと
の間にＮ（Ｎは０以外の整数）個のノードが２列に配置
され、同一列または２列間の隣り合うノード間にそれぞ
れ形成されている複数のトランジスタと、上記各トラン
ジスタの制御電極に共通に接続されているワード線とか
らなるメモリセル行を有し、上記第１と第２の電位設定
ノードが共通電位に接続され、上記Ｎ個のノードがＮ個
の上記メモリセルの上記第１のノードにそれぞれ接続さ
れ、各メモリセルの上記第２のノードがそれぞれＮ本の
ビット線に接続して構成されている。さらにまた、上記
メモリセル行が複数配置され、各メモリセル行のｉ（ｉ
＝１，２，…，Ｎ）番目のメモリセルの上記第１のノー
ドがそれぞれｉ本目のビット線に接続されている。
【００２１】本発明によれば、接地電位間に配置されて
いる複数のノードにおいて、隣り合うノード間に接続さ
れているトランジスタを複数形成し、これらのトランジ
スタの制御電極が同一のワード線、例えば、ポリシリコ
ン層からなるワード線に共通に接続し、上記各ノードが
ＲＯＭのメモリセルを介して、例えば、ポリシリコン層
の上に形成されている金属配線層からなるビット線に接
続されている。
いる複数のノードにおいて、隣り合うノード間に接続さ
れているトランジスタを複数形成し、これらのトランジ
スタの制御電極が同一のワード線、例えば、ポリシリコ
ン層からなるワード線に共通に接続し、上記各ノードが
ＲＯＭのメモリセルを介して、例えば、ポリシリコン層
の上に形成されている金属配線層からなるビット線に接
続されている。
【００２２】各メモリセルにおいて、書き込みデータに
応じたコーディング工程により、コンタクトを形成する
かしないかが決定されるので、読み出し時に、選択ビッ
ト線が所定のプリチャージ電位に保持してから、上記ワ
ード線に読み出し電圧を印加することにより、上記複数
のノードがともに接地電位に保持され、選択メモリセル
の記憶データ、即ちコンタクトの有無に応じて、ビット
線電位がプリチャージ電位に保持されたり、接地電位に
ディスチャージされたりして、ビット線電位がそれに接
続されているセンスアンプによって検出され、検出結果
に応じて選択メモリセルの記憶データが読み出される。
この結果、マスクＲＯＭの製造サイクルタイムを短縮で
き、且つ高集積度化を実現できる。
応じたコーディング工程により、コンタクトを形成する
かしないかが決定されるので、読み出し時に、選択ビッ
ト線が所定のプリチャージ電位に保持してから、上記ワ
ード線に読み出し電圧を印加することにより、上記複数
のノードがともに接地電位に保持され、選択メモリセル
の記憶データ、即ちコンタクトの有無に応じて、ビット
線電位がプリチャージ電位に保持されたり、接地電位に
ディスチャージされたりして、ビット線電位がそれに接
続されているセンスアンプによって検出され、検出結果
に応じて選択メモリセルの記憶データが読み出される。
この結果、マスクＲＯＭの製造サイクルタイムを短縮で
き、且つ高集積度化を実現できる。
【００２３】
【発明の実施の形態】第１実施形態 図１は本発明に係るマスクＲＯＭの第１の実施形態を示
す回路図であり、本発明のマスクＲＯＭの等価回路図で
ある。図示のように、本実施形態のマスクＲＯＭは、平
行して配置されているワード線ＷＬ０，ＷＬ１，ＷＬ
２，ＷＬ３および上記ワード線と交差して配置されてい
るビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を有し、こ
れらのワード線とビット線との交差点にビアコンタクト
の有無により格納データ（コードともいう）が設定され
るメモリセルＭ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，
…，Ｍ33がマトリクス状に配置されて構成されている。
さらに、ゲートが各ワード線に接続され、ソースとドレ
イン拡散層がそれぞれ隣接して配線されている各ビット
線に接続されている複数のトランジスタＱ00，Ｑ01，
…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34が形成されてい
る。
す回路図であり、本発明のマスクＲＯＭの等価回路図で
ある。図示のように、本実施形態のマスクＲＯＭは、平
行して配置されているワード線ＷＬ０，ＷＬ１，ＷＬ
２，ＷＬ３および上記ワード線と交差して配置されてい
るビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を有し、こ
れらのワード線とビット線との交差点にビアコンタクト
の有無により格納データ（コードともいう）が設定され
るメモリセルＭ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，
…，Ｍ33がマトリクス状に配置されて構成されている。
さらに、ゲートが各ワード線に接続され、ソースとドレ
イン拡散層がそれぞれ隣接して配線されている各ビット
線に接続されている複数のトランジスタＱ00，Ｑ01，
…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34が形成されてい
る。
【００２４】また、４本のビット線おきに一本の接地線
が配線されている。例えば、ビット線ＢＬ０に隣接して
接地線ＧＬ０が配線され、ビット線ＢＬ３に隣接して接
地線ＧＬ１が配線されている。これに応じて、例えば、
トランジスタＱ00，Ｑ10，Ｑ 20およびＱ30の一方の拡散
層は、接地線ＧＬ０に接続され、他方の拡散層は、ビッ
ト線ＢＬ０に接続されている。同様に、トランジスタＱ
04，Ｑ14，Ｑ24およびＱ34の一方の拡散層はビット線Ｂ
Ｌ３に接続され、他方の拡散層は接地線ＧＬ１に接続さ
れている。
が配線されている。例えば、ビット線ＢＬ０に隣接して
接地線ＧＬ０が配線され、ビット線ＢＬ３に隣接して接
地線ＧＬ１が配線されている。これに応じて、例えば、
トランジスタＱ00，Ｑ10，Ｑ 20およびＱ30の一方の拡散
層は、接地線ＧＬ０に接続され、他方の拡散層は、ビッ
ト線ＢＬ０に接続されている。同様に、トランジスタＱ
04，Ｑ14，Ｑ24およびＱ34の一方の拡散層はビット線Ｂ
Ｌ３に接続され、他方の拡散層は接地線ＧＬ１に接続さ
れている。
【００２５】なお、図１に示すマスクＲＯＭの例では、
それぞれ４本のワード線と４本のビット線が設けられて
いるが、実際のマスクＲＯＭではこれに限定されず、一
つのＲＯＭブロックとして、例えば、２５６本のワード
線と１６本のビット線からなる４ｋｂ（キロビット）の
メモリブロックを構成することもできる。
それぞれ４本のワード線と４本のビット線が設けられて
いるが、実際のマスクＲＯＭではこれに限定されず、一
つのＲＯＭブロックとして、例えば、２５６本のワード
線と１６本のビット線からなる４ｋｂ（キロビット）の
メモリブロックを構成することもできる。
【００２６】上述のように、本例のマスクＲＯＭにおい
ては、ビアコンタクト（以下、単にビアという）の有無
により格納データが決定されるメモリセルＭ00，Ｍ01，
…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33が設けられてい
る。例えば、図示のように、ビット線ＢＬ０とトランジ
スタＱ00，Ｑ01の拡散層の接続点（ノードＮＤ00と表記
する）との間にビアが接続されている。これに応じて、
ビット線ＢＬ０とノードＮＤ00に電気経路が形成され、
バイアス状態に応じて、ビット線ＢＬ０とノードＮＤ00
間に電流が流れることが可能である。一方、トランジス
タＱ01とＱ02の拡散層間の接続点をノードＮＤ01とする
と、ビット線ＢＬ１とノードＮＤ01間にビアが形成され
ておらず、バイアス条件に関わらずビット線ＢＬ１とノ
ードＮＤ01間に電流が流れることができない。
ては、ビアコンタクト（以下、単にビアという）の有無
により格納データが決定されるメモリセルＭ00，Ｍ01，
…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33が設けられてい
る。例えば、図示のように、ビット線ＢＬ０とトランジ
スタＱ00，Ｑ01の拡散層の接続点（ノードＮＤ00と表記
する）との間にビアが接続されている。これに応じて、
ビット線ＢＬ０とノードＮＤ00に電気経路が形成され、
バイアス状態に応じて、ビット線ＢＬ０とノードＮＤ00
間に電流が流れることが可能である。一方、トランジス
タＱ01とＱ02の拡散層間の接続点をノードＮＤ01とする
と、ビット線ＢＬ１とノードＮＤ01間にビアが形成され
ておらず、バイアス条件に関わらずビット線ＢＬ１とノ
ードＮＤ01間に電流が流れることができない。
【００２７】図示のように、その他に、例えば、ビット
線ＢＬ０とノードＮＤ10間に、ビット線ＢＬ１とノード
ＮＤ31間に、ビット線ＢＬ２とノードＮＤ22間に、さら
にビット線ＢＬ３とノードＮＤ03間にそれぞれビアが形
成されている。
線ＢＬ０とノードＮＤ10間に、ビット線ＢＬ１とノード
ＮＤ31間に、ビット線ＢＬ２とノードＮＤ22間に、さら
にビット線ＢＬ３とノードＮＤ03間にそれぞれビアが形
成されている。
【００２８】このように、本実施形態のマスクＲＯＭで
は、ビアコンタクト方式によりマスクＲＯＭを形成する
ので、製造サイクルタイムの短縮を図ることができる。
例えば、ポリシリコン層またはその上にある第１或いは
第２の金属配線層を成層するまでの工程を予め行ってお
いて、メモリセルの書き込みデータを入手してから残り
の工程を行い、データコーディングした上、マスクＲＯ
Ｍを形成するので、従来の拡散型マスクＲＯＭに較べ
て、製造サイクルタイムを大幅に短縮できる。
は、ビアコンタクト方式によりマスクＲＯＭを形成する
ので、製造サイクルタイムの短縮を図ることができる。
例えば、ポリシリコン層またはその上にある第１或いは
第２の金属配線層を成層するまでの工程を予め行ってお
いて、メモリセルの書き込みデータを入手してから残り
の工程を行い、データコーディングした上、マスクＲＯ
Ｍを形成するので、従来の拡散型マスクＲＯＭに較べ
て、製造サイクルタイムを大幅に短縮できる。
【００２９】以下、図１を参照しつつ、本実施形態のマ
スクＲＯＭの読み出し動作について説明する。読み出し
時に、まず、図示していないカラムデコーダ（Ｃｏｌｕ
ｍｎ ｄｅｃｏｄｅｒ）により、カラムアドレスで指定
したメモリ列（Ｃｏｌｕｍｎ）が選択され、それに応じ
てビット線がイコライズされ、例えば、所定の電位にプ
リチャージされる。さらに、例えば、ローデコーダ（Ｒ
ｏｗ ｄｅｃｏｄｅｒ）により、ローアドレスで指定し
たメモリ行（Ｒｏｗ）が選択され、それに応じたワード
線に読み出し電圧、例えば、ハイレベルの電圧が印加さ
れる。なお、選択されていないワード線およびビット線
はローレベル、例えば、接地電位ＧＮＤに保持される。
スクＲＯＭの読み出し動作について説明する。読み出し
時に、まず、図示していないカラムデコーダ（Ｃｏｌｕ
ｍｎ ｄｅｃｏｄｅｒ）により、カラムアドレスで指定
したメモリ列（Ｃｏｌｕｍｎ）が選択され、それに応じ
てビット線がイコライズされ、例えば、所定の電位にプ
リチャージされる。さらに、例えば、ローデコーダ（Ｒ
ｏｗ ｄｅｃｏｄｅｒ）により、ローアドレスで指定し
たメモリ行（Ｒｏｗ）が選択され、それに応じたワード
線に読み出し電圧、例えば、ハイレベルの電圧が印加さ
れる。なお、選択されていないワード線およびビット線
はローレベル、例えば、接地電位ＧＮＤに保持される。
【００３０】ここで、例えば、カラムデコーダによりビ
ット線ＢＬ０がイコライズされ、プリチャージされてい
る。その後、ローデコーダによりワード線ＷＬ０が選択
され、ハイレベルの読み出し電位が印加される。ここ
で、読み出し電位は、例えば、マスクＲＯＭを構成した
トランジスタＱ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，
…，Ｑ34を十分導通させうるレベルの電位に設定されて
いる。
ット線ＢＬ０がイコライズされ、プリチャージされてい
る。その後、ローデコーダによりワード線ＷＬ０が選択
され、ハイレベルの読み出し電位が印加される。ここ
で、読み出し電位は、例えば、マスクＲＯＭを構成した
トランジスタＱ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，
…，Ｑ34を十分導通させうるレベルの電位に設定されて
いる。
【００３１】これに応じてワード線ＷＬ０に接続されて
いるトランジスタＱ00，Ｑ01，…，Ｑ04がすべて導通状
態に保持され、その結果、ノードＮＤ00，ＮＤ01，ＮＤ
02およびＮＤ03が接地電位ＧＮＤに保持される。上記の
ようにビット線ＢＬ０とノードＮＤ00間にビアが形成さ
れているので、ビット線ＢＬ０がディスチャージされ、
その電位が低下し接地電位ＧＮＤに達していく。
いるトランジスタＱ00，Ｑ01，…，Ｑ04がすべて導通状
態に保持され、その結果、ノードＮＤ00，ＮＤ01，ＮＤ
02およびＮＤ03が接地電位ＧＮＤに保持される。上記の
ようにビット線ＢＬ０とノードＮＤ00間にビアが形成さ
れているので、ビット線ＢＬ０がディスチャージされ、
その電位が低下し接地電位ＧＮＤに達していく。
【００３２】ビット線ＢＬ０の電位は、当ビット線に接
続されているセンスアンプにより検出され、検出結果に
応じたデータが出力される。ここで、例えば、ビット線
ＢＬ０のローレベルの電位に応じて、読み出しデータ
“０”が出力される。即ち、ビット線ＢＬ０とノードＮ
Ｄ00間にビアを形成することにより、メモリセルＭ00の
格納データは“０”に設定される。
続されているセンスアンプにより検出され、検出結果に
応じたデータが出力される。ここで、例えば、ビット線
ＢＬ０のローレベルの電位に応じて、読み出しデータ
“０”が出力される。即ち、ビット線ＢＬ０とノードＮ
Ｄ00間にビアを形成することにより、メモリセルＭ00の
格納データは“０”に設定される。
【００３３】次に、カラムデコーダにより、例えば、ビ
ット線ＢＬ１がイコライズされ、プリチャージされる。
その後、ローデコーダによりワード線ＷＬ０が選択さ
れ、ハイレベルの読み出し電位が印加される。これに応
じてワード線ＷＬ０に接続されているトランジスタ
Ｑ00，Ｑ01，…，Ｑ04がすべて導通状態に保持され、ノ
ードＮＤ00，ＮＤ01，ＮＤ02およびＮＤ03が接地され
る。ビット線ＢＬ１とノードＮＤ01間にビアが形成され
ていないので、ビット線ＢＬ１のプリチャージ電位がほ
ぼそのまま保持される。センスアンプによりビット線Ｂ
Ｌ１の電位が検出され、検出結果に応じたデータが出力
される。ここで、例えば、ビット線ＢＬ１のプリチャー
ジレベルの電位に応じて、読み出しデータ“１”が出力
される。即ち、ビット線ＢＬ１とノードＮＤ01間にビア
を形成しないことにより、メモリセルＭ01の格納データ
は“１”に設定される。
ット線ＢＬ１がイコライズされ、プリチャージされる。
その後、ローデコーダによりワード線ＷＬ０が選択さ
れ、ハイレベルの読み出し電位が印加される。これに応
じてワード線ＷＬ０に接続されているトランジスタ
Ｑ00，Ｑ01，…，Ｑ04がすべて導通状態に保持され、ノ
ードＮＤ00，ＮＤ01，ＮＤ02およびＮＤ03が接地され
る。ビット線ＢＬ１とノードＮＤ01間にビアが形成され
ていないので、ビット線ＢＬ１のプリチャージ電位がほ
ぼそのまま保持される。センスアンプによりビット線Ｂ
Ｌ１の電位が検出され、検出結果に応じたデータが出力
される。ここで、例えば、ビット線ＢＬ１のプリチャー
ジレベルの電位に応じて、読み出しデータ“１”が出力
される。即ち、ビット線ＢＬ１とノードＮＤ01間にビア
を形成しないことにより、メモリセルＭ01の格納データ
は“１”に設定される。
【００３４】上記同様に、ビット線とワード線を選択す
ることにより、任意のメモリセルの格納データを読み出
すことができる。
ることにより、任意のメモリセルの格納データを読み出
すことができる。
【００３５】なお、ビアの形成はマスクＲＯＭの製造工
程において、例えば、フォトレジスト膜のパターンに応
じて決定される。即ち、マスクＲＯＭに記憶すべきデー
タに応じて予めフォトレジスト膜のパターンが設計さ
れ、このフォトレジスト膜を用いた製造工程により、所
定の領域にビアを形成するかしないかが決定される。こ
れによって所望のデータがマスクＲＯＭに書き込まれ
る。
程において、例えば、フォトレジスト膜のパターンに応
じて決定される。即ち、マスクＲＯＭに記憶すべきデー
タに応じて予めフォトレジスト膜のパターンが設計さ
れ、このフォトレジスト膜を用いた製造工程により、所
定の領域にビアを形成するかしないかが決定される。こ
れによって所望のデータがマスクＲＯＭに書き込まれ
る。
【００３６】図２は本実施形態のマスクＲＯＭの構造を
示す簡略断面図である。図２において、１はｐ- 基板ま
たはｐ- ウェル、２＿１，２＿２，２＿３，２＿４，２
＿５，２＿６はｎ+ 拡散層、３＿１，３＿２，３＿３，
３＿４，３＿５は絶縁膜、４＿１，４＿２，４＿３，４
＿４，４＿５はポリシリコン膜、５＿１，５＿２，５＿
３，５＿４，５＿５，５＿６は第１金属配線層、６＿
１，６＿２，６＿３，６＿４，６＿５，６＿６は第２金
属配線層、１０ １，１０＿２，１０ ５および１０＿
６はビアをそれぞれ示している。
示す簡略断面図である。図２において、１はｐ- 基板ま
たはｐ- ウェル、２＿１，２＿２，２＿３，２＿４，２
＿５，２＿６はｎ+ 拡散層、３＿１，３＿２，３＿３，
３＿４，３＿５は絶縁膜、４＿１，４＿２，４＿３，４
＿４，４＿５はポリシリコン膜、５＿１，５＿２，５＿
３，５＿４，５＿５，５＿６は第１金属配線層、６＿
１，６＿２，６＿３，６＿４，６＿５，６＿６は第２金
属配線層、１０ １，１０＿２，１０ ５および１０＿
６はビアをそれぞれ示している。
【００３７】絶縁膜３＿１，３＿２，３＿３，３＿４，
３＿５は、例えば、シリコン酸化膜により構成され、ビ
ア１０ １，１０＿２，１０ ５および１０＿６は、例
えば、金属配線層を形成する金属と同じ材料により形成
されている。
３＿５は、例えば、シリコン酸化膜により構成され、ビ
ア１０ １，１０＿２，１０ ５および１０＿６は、例
えば、金属配線層を形成する金属と同じ材料により形成
されている。
【００３８】なお、図２は、例えば、図１に示すマスク
ＲＯＭの一行分を示している。ポリシリコン膜４＿１，
４＿２，４＿３，４＿４および４＿５、絶縁膜３＿１，
３＿２，３＿３，３＿４および３＿５、さらにこれらの
膜の両側の下部基板に形成されているｎ+ 拡散層によ
り、それぞれｎチャネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタという）が形成されている。ポリシ
リコン膜はｎＭＯＳトランジスタのゲートを構成し、絶
縁膜はそのトランジスタのゲート絶縁膜（ゲート酸化膜
ともいう）を構成し、基板１に形成したｎ+ 拡散層はそ
れぞれｎＭＯＳトランジスタのソースおよびドレインを
構成している。
ＲＯＭの一行分を示している。ポリシリコン膜４＿１，
４＿２，４＿３，４＿４および４＿５、絶縁膜３＿１，
３＿２，３＿３，３＿４および３＿５、さらにこれらの
膜の両側の下部基板に形成されているｎ+ 拡散層によ
り、それぞれｎチャネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタという）が形成されている。ポリシ
リコン膜はｎＭＯＳトランジスタのゲートを構成し、絶
縁膜はそのトランジスタのゲート絶縁膜（ゲート酸化膜
ともいう）を構成し、基板１に形成したｎ+ 拡散層はそ
れぞれｎＭＯＳトランジスタのソースおよびドレインを
構成している。
【００３９】ｎ+ 拡散層２＿１，２＿２，２＿３，２＿
４，２＿５および２＿６はそれぞれビアを介して、第１
金属配線層５＿１，５＿２，５＿３，５＿４，５＿５お
よび５＿６に接続されている。さらに、ｎ+ 拡散層２＿
１および２＿６はそれぞれに接続されている第１金属配
線層５＿１および５＿６を介して接地されている。
４，２＿５および２＿６はそれぞれビアを介して、第１
金属配線層５＿１，５＿２，５＿３，５＿４，５＿５お
よび５＿６に接続されている。さらに、ｎ+ 拡散層２＿
１および２＿６はそれぞれに接続されている第１金属配
線層５＿１および５＿６を介して接地されている。
【００４０】ポリシリコン膜４＿１，４＿２，４＿３，
４＿４および４＿５は、図示しない配線に共通に接続さ
れ、この配線によりワード線が構成されている。第２金
属配線層６＿２，６＿３，６＿４および６＿５は、それ
ぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形
成しており、ビット線ＢＬ０，ＢＬ３は第１と第２金属
配線層の間に形成されているビア１０ ２，１０ ５を
介して、ｎ+ 拡散層２＿２，２＿５にそれぞれ接続され
ている。
４＿４および４＿５は、図示しない配線に共通に接続さ
れ、この配線によりワード線が構成されている。第２金
属配線層６＿２，６＿３，６＿４および６＿５は、それ
ぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形
成しており、ビット線ＢＬ０，ＢＬ３は第１と第２金属
配線層の間に形成されているビア１０ ２，１０ ５を
介して、ｎ+ 拡散層２＿２，２＿５にそれぞれ接続され
ている。
【００４１】上述のように、ビアを形成するか否かは、
製造工程に用いられたフォトレジスト膜のパターンによ
り決定される。ビアの有無に応じて、データの“０”ま
はた“１”の何れかがマスクＲＯＭのメモリセルに格納
される。読み出し時に、ビアの有無に応じてビット線電
位がプリチャージレベルまたはプリチャージレベルより
低いレベル、例えば、接地電位ＧＮＤレベルに保持さ
れ、センスアンプを用いてビット線電位を検出すること
により、マスクＲＯＭのメモリセルの記憶データが読み
出される。
製造工程に用いられたフォトレジスト膜のパターンによ
り決定される。ビアの有無に応じて、データの“０”ま
はた“１”の何れかがマスクＲＯＭのメモリセルに格納
される。読み出し時に、ビアの有無に応じてビット線電
位がプリチャージレベルまたはプリチャージレベルより
低いレベル、例えば、接地電位ＧＮＤレベルに保持さ
れ、センスアンプを用いてビット線電位を検出すること
により、マスクＲＯＭのメモリセルの記憶データが読み
出される。
【００４２】図３は、本実施形態のマスクＲＯＭの他の
構成例を示す簡略断面図である。本例のマスクＲＯＭ
は、図２に示すマスクＲＯＭに対して、第３金属配線層
７＿２，７＿３，７＿４，７＿５を加えた構造となって
いる。第３金属配線層を除けば、他の構成部分は図２に
示すマスクＲＯＭとほぼ同じであるので、図３では、図
２と同じ構成部分を同様な符号を用いて表記する。
構成例を示す簡略断面図である。本例のマスクＲＯＭ
は、図２に示すマスクＲＯＭに対して、第３金属配線層
７＿２，７＿３，７＿４，７＿５を加えた構造となって
いる。第３金属配線層を除けば、他の構成部分は図２に
示すマスクＲＯＭとほぼ同じであるので、図３では、図
２と同じ構成部分を同様な符号を用いて表記する。
【００４３】以下、主に本例のマスクＲＯＭと図２に示
すマスクＲＯＭの異なる点について説明する。図３に示
すように、第１金属配線層５＿１，…，５ ６と第２金
属配線層６＿１，…，６ ６との間に、それぞれビア１
０＿１，…，１０ ６が形成されている。さらに、第２
金属配線層６＿２と第３金属配線層７＿２との間に、ビ
ア１１＿２が形成されており、第２金属配線層６＿５と
第３金属配線層７＿５との間に、ビア１１＿５が形成さ
れている。なお、これらのビアは、例えば、第１、第２
および第３金属配線層を接続し易い材料により形成され
ている。
すマスクＲＯＭの異なる点について説明する。図３に示
すように、第１金属配線層５＿１，…，５ ６と第２金
属配線層６＿１，…，６ ６との間に、それぞれビア１
０＿１，…，１０ ６が形成されている。さらに、第２
金属配線層６＿２と第３金属配線層７＿２との間に、ビ
ア１１＿２が形成されており、第２金属配線層６＿５と
第３金属配線層７＿５との間に、ビア１１＿５が形成さ
れている。なお、これらのビアは、例えば、第１、第２
および第３金属配線層を接続し易い材料により形成され
ている。
【００４４】第２金属配線層６＿１および６＿６は、例
えば、接地電位ＧＮＤに保持されている。このため、基
板１にあるｎ+ 拡散層２＿１は、第１金属配線層５＿１
および第２金属配線層６＿１を介して接地され、同様
に、ｎ+ 拡散層２＿６は、第１金属配線層５＿６および
第２金属配線層６＿６を介して接地されている。
えば、接地電位ＧＮＤに保持されている。このため、基
板１にあるｎ+ 拡散層２＿１は、第１金属配線層５＿１
および第２金属配線層６＿１を介して接地され、同様
に、ｎ+ 拡散層２＿６は、第１金属配線層５＿６および
第２金属配線層６＿６を介して接地されている。
【００４５】図３は、図２と同じく、例えば、図１に示
すマスクＲＯＭの一行分を示している。ポリシリコン膜
４＿１，４＿２，４＿３，４＿４および４＿５、絶縁膜
３＿１，３＿２，３＿３，３＿４および３＿５、さらに
これらの膜の両側の下部基板に形成されているｎ+ 拡散
層により、それぞれｎＭＯＳトランジスタが形成されて
いる。ポリシリコン膜はｎＭＯＳトランジスタのゲート
を構成し、絶縁膜はそのトランジスタのゲート絶縁膜を
構成し、基板１に形成されたｎ+ 拡散層はそれぞれｎＭ
ＯＳトランジスタのソースおよびドレインを構成してい
る。
すマスクＲＯＭの一行分を示している。ポリシリコン膜
４＿１，４＿２，４＿３，４＿４および４＿５、絶縁膜
３＿１，３＿２，３＿３，３＿４および３＿５、さらに
これらの膜の両側の下部基板に形成されているｎ+ 拡散
層により、それぞれｎＭＯＳトランジスタが形成されて
いる。ポリシリコン膜はｎＭＯＳトランジスタのゲート
を構成し、絶縁膜はそのトランジスタのゲート絶縁膜を
構成し、基板１に形成されたｎ+ 拡散層はそれぞれｎＭ
ＯＳトランジスタのソースおよびドレインを構成してい
る。
【００４６】ｎ+ 拡散層２＿１，２＿２，２＿３，２＿
４，２＿５および２＿６はそれぞれビアを介して、第１
金属配線層５＿１，５＿２，５＿３，５＿４，５＿５お
よび５＿６に接続されている。さらに、ｎ+ 拡散層２＿
１および２＿６はそれぞれに接続されている第１金属配
線層５＿１および５＿６、ビア１０＿１、１０＿６およ
び第２金属配線層６＿１および６＿６を介して接地され
ている。
４，２＿５および２＿６はそれぞれビアを介して、第１
金属配線層５＿１，５＿２，５＿３，５＿４，５＿５お
よび５＿６に接続されている。さらに、ｎ+ 拡散層２＿
１および２＿６はそれぞれに接続されている第１金属配
線層５＿１および５＿６、ビア１０＿１、１０＿６およ
び第２金属配線層６＿１および６＿６を介して接地され
ている。
【００４７】ポリシリコン膜４＿１，４＿２，４＿３，
４＿４および４＿５は、図示しない配線に共通に接続さ
れ、この配線によりワード線が構成されている。第３金
属配線層７＿２，７＿３，７＿４および７＿５は、それ
ぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形
成しており、ビット線ＢＬ０，ＢＬ３は第１、第２およ
び第３金属配線層の間に形成されているビア１１＿２，
１１ ５を介して、ｎ+ 拡散層２＿２，２＿５にそれぞ
れ接続されている。
４＿４および４＿５は、図示しない配線に共通に接続さ
れ、この配線によりワード線が構成されている。第３金
属配線層７＿２，７＿３，７＿４および７＿５は、それ
ぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形
成しており、ビット線ＢＬ０，ＢＬ３は第１、第２およ
び第３金属配線層の間に形成されているビア１１＿２，
１１ ５を介して、ｎ+ 拡散層２＿２，２＿５にそれぞ
れ接続されている。
【００４８】また、図２に示すマスクＲＯＭ例と同じよ
うに、金属配線層間にビアを形成するか否かは、製造工
程に用いられたフォトレジスト膜のパターンにより決定
される。ビアの有無に応じて、データの“０”まはた
“１”の何れかがマスクＲＯＭのメモリセルに格納され
る。読み出し時に、ビアの有無に応じてビット線電位が
プリチャージレベルまたはプリチャージレベルより低い
レベル、例えば、接地電位ＧＮＤレベルに保持され、セ
ンスアンプを用いてビット線電位を検出することによ
り、マスクＲＯＭのメモリセルの記憶データが読み出さ
れる。
うに、金属配線層間にビアを形成するか否かは、製造工
程に用いられたフォトレジスト膜のパターンにより決定
される。ビアの有無に応じて、データの“０”まはた
“１”の何れかがマスクＲＯＭのメモリセルに格納され
る。読み出し時に、ビアの有無に応じてビット線電位が
プリチャージレベルまたはプリチャージレベルより低い
レベル、例えば、接地電位ＧＮＤレベルに保持され、セ
ンスアンプを用いてビット線電位を検出することによ
り、マスクＲＯＭのメモリセルの記憶データが読み出さ
れる。
【００４９】以上説明のように、金属配線層が２層また
は３層を有するマスクＲＯＭは、構造上の違いを除け
ば、ほぼ同じ機能および動作を有することが推察でき
る。なお、金属配線層の数は、例えば、マスクＲＯＭの
周辺回路を形成するために必要な金属配線層の数などに
よって決定される。実際のマスクＲＯＭにおいては、金
属配線層の数は、上述した２層または３層に限定される
ことなく、それ以上複数の金属配線層を設けることも可
能である。
は３層を有するマスクＲＯＭは、構造上の違いを除け
ば、ほぼ同じ機能および動作を有することが推察でき
る。なお、金属配線層の数は、例えば、マスクＲＯＭの
周辺回路を形成するために必要な金属配線層の数などに
よって決定される。実際のマスクＲＯＭにおいては、金
属配線層の数は、上述した２層または３層に限定される
ことなく、それ以上複数の金属配線層を設けることも可
能である。
【００５０】図４は図１に示すマスクＲＯＭの読み出し
時の等価回路を示している。なお、ここで、例えば図１
に示すワード線ＷＬ０に接続されている一行のメモリセ
ルＭ00，Ｍ01，Ｍ02，Ｍ03における読み出し動作を例
に、それぞれのビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ
３に対して読み出しを行う時の等価回路を同図（ａ）〜
（ｄ）で示しているものである。
時の等価回路を示している。なお、ここで、例えば図１
に示すワード線ＷＬ０に接続されている一行のメモリセ
ルＭ00，Ｍ01，Ｍ02，Ｍ03における読み出し動作を例
に、それぞれのビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ
３に対して読み出しを行う時の等価回路を同図（ａ）〜
（ｄ）で示しているものである。
【００５１】図４（ａ）は、例えば、メモリセルＭ00に
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ０から見た等価回路を示している。図示のよう
に、ビット線ＢＬ０と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ０から見た等価回路を示している。図示のよう
に、ビット線ＢＬ０と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
【００５２】トランジスタＱ00はビット線ＢＬ０と接地
電位ＧＮＤとの間に接続されており、トランジスタ
Ｑ01，Ｑ02，Ｑ03，Ｑ04がビット線ＢＬ０と接地電位Ｇ
ＮＤ間に直列に接続されている。トランジスタＱ01とＱ
02との間にビット線ＢＬ１が接続され、トランジスタＱ
02とＱ03との間にビット線ＢＬ２が接続され、さらに、
トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続
されている。なお、読み出し時にこれらの非選択ビット
線は、例えば、接地電位ＧＮＤに保持されている。
電位ＧＮＤとの間に接続されており、トランジスタ
Ｑ01，Ｑ02，Ｑ03，Ｑ04がビット線ＢＬ０と接地電位Ｇ
ＮＤ間に直列に接続されている。トランジスタＱ01とＱ
02との間にビット線ＢＬ１が接続され、トランジスタＱ
02とＱ03との間にビット線ＢＬ２が接続され、さらに、
トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続
されている。なお、読み出し時にこれらの非選択ビット
線は、例えば、接地電位ＧＮＤに保持されている。
【００５３】図４（ｂ）は、例えば、メモリセルＭ01に
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ１から見た等価回路を示している。図示のよう
に、ビット線ＢＬ１と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ１から見た等価回路を示している。図示のよう
に、ビット線ＢＬ１と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
【００５４】トランジスタＱ01，Ｑ00がビット線ＢＬ１
と接地電位ＧＮＤ間に直列に接続されており、また、ト
ランジスタＱ02，Ｑ03，Ｑ04はビット線ＢＬ１と接地電
位ＧＮＤ間に直列に接続されている。トランジスタＱ01
とＱ00との間にビット線ＢＬ０が接続され、トランジス
タＱ 02とトランジスタＱ03との間にビット線ＢＬ２が接
続され、さらに、トランジスタＱ03とＱ04との間にビッ
ト線ＢＬ３が接続されている。読み出し時に、これらの
非選択ビット線は、接地電位ＧＮＤに保持されている。
と接地電位ＧＮＤ間に直列に接続されており、また、ト
ランジスタＱ02，Ｑ03，Ｑ04はビット線ＢＬ１と接地電
位ＧＮＤ間に直列に接続されている。トランジスタＱ01
とＱ00との間にビット線ＢＬ０が接続され、トランジス
タＱ 02とトランジスタＱ03との間にビット線ＢＬ２が接
続され、さらに、トランジスタＱ03とＱ04との間にビッ
ト線ＢＬ３が接続されている。読み出し時に、これらの
非選択ビット線は、接地電位ＧＮＤに保持されている。
【００５５】図４（ｃ）は、例えば、メモリセルＭ02に
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ２から見た等価回路を示している。図示のよう
に、ビット線ＢＬ２と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ２から見た等価回路を示している。図示のよう
に、ビット線ＢＬ２と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
【００５６】トランジスタＱ02，Ｑ01，Ｑ00がビット線
ＢＬ２と接地電位ＧＮＤ間に直列に接続されており、ま
た、トランジスタＱ03，Ｑ04はビット線ＢＬ２と接地電
位ＧＮＤ間に直列に接続されている。トランジスタＱ02
とＱ01との間にビット線ＢＬ１が接続され、トランジス
タＱ 01とＱ00との間にビット線ＢＬ０が接続され、さら
に、トランジスタＱ03とＱ04との間にビット線ＢＬ３が
接続されている。読み出し時に、これらの非選択ビット
線は、接地電位ＧＮＤに保持されている。
ＢＬ２と接地電位ＧＮＤ間に直列に接続されており、ま
た、トランジスタＱ03，Ｑ04はビット線ＢＬ２と接地電
位ＧＮＤ間に直列に接続されている。トランジスタＱ02
とＱ01との間にビット線ＢＬ１が接続され、トランジス
タＱ 01とＱ00との間にビット線ＢＬ０が接続され、さら
に、トランジスタＱ03とＱ04との間にビット線ＢＬ３が
接続されている。読み出し時に、これらの非選択ビット
線は、接地電位ＧＮＤに保持されている。
【００５７】図４（ｄ）は、例えば、メモリセルＭ03に
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ３から見た等価回路を示している。図示のよう
に、ビット線ＢＬ３と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
おいてビアが形成されている場合、読み出し時、ビット
線ＢＬ３から見た等価回路を示している。図示のよう
に、ビット線ＢＬ３と接地電位ＧＮＤとの間に、ゲート
がともにワード線ＷＬ０に接続されている５つのトラン
ジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ 04が接続されてい
る。
【００５８】トランジスタＱ04はビット線ＢＬ３と接地
電位ＧＮＤとの間に接続されており、トランジスタ
Ｑ00，Ｑ01，Ｑ02，Ｑ03がビット線ＢＬ３と接地電位Ｇ
ＮＤ間に直列に接続されている。トランジスタＱ03とＱ
02との間にビット線ＢＬ２が接続され、トランジスタＱ
02とＱ01との間にビット線ＢＬ１が接続され、さらにト
ランジスタＱ01とＱ00との間にビット線ＢＬ０が接続さ
れている。読み出し時に、これらの非選択ビット線は接
地電位ＧＮＤに保持されている。
電位ＧＮＤとの間に接続されており、トランジスタ
Ｑ00，Ｑ01，Ｑ02，Ｑ03がビット線ＢＬ３と接地電位Ｇ
ＮＤ間に直列に接続されている。トランジスタＱ03とＱ
02との間にビット線ＢＬ２が接続され、トランジスタＱ
02とＱ01との間にビット線ＢＬ１が接続され、さらにト
ランジスタＱ01とＱ00との間にビット線ＢＬ０が接続さ
れている。読み出し時に、これらの非選択ビット線は接
地電位ＧＮＤに保持されている。
【００５９】上述した等価回路で示すように、ビット線
ＢＬ０，ＢＬ１，ＢＬ２またはＢＬ３の何れかに対して
読み出しを行う場合には、読み出しビット線の配置に応
じて読み出し時にのディスチャージ電流の等価抵抗のバ
ラツキが低く抑えられている。例えば、図４（ａ）およ
び（ｄ）に示す等価回路例では、ディスチャージ電流が
流れる経路の等価抵抗は、直列に接続されている４つの
トランジスタと１つのトランジスタが並列に接続されて
いる抵抗に等価する。トランジスタの導通抵抗をすべて
同じくＲとすると、この場合の等価抵抗は、０．８Ｒで
ある。また、同図（ｂ）および（ｃ）に示す等価回路で
は、ディスチャージ電流が流れる経路の等価抵抗は、直
列に接続されている２つのトランジスタと直列に接続さ
れている３つのトランジスタが並列に接続されている抵
抗に等しい。この場合の等価抵抗は、各トランジスタの
導通抵抗をＲとすると、１．２Ｒである。
ＢＬ０，ＢＬ１，ＢＬ２またはＢＬ３の何れかに対して
読み出しを行う場合には、読み出しビット線の配置に応
じて読み出し時にのディスチャージ電流の等価抵抗のバ
ラツキが低く抑えられている。例えば、図４（ａ）およ
び（ｄ）に示す等価回路例では、ディスチャージ電流が
流れる経路の等価抵抗は、直列に接続されている４つの
トランジスタと１つのトランジスタが並列に接続されて
いる抵抗に等価する。トランジスタの導通抵抗をすべて
同じくＲとすると、この場合の等価抵抗は、０．８Ｒで
ある。また、同図（ｂ）および（ｃ）に示す等価回路で
は、ディスチャージ電流が流れる経路の等価抵抗は、直
列に接続されている２つのトランジスタと直列に接続さ
れている３つのトランジスタが並列に接続されている抵
抗に等しい。この場合の等価抵抗は、各トランジスタの
導通抵抗をＲとすると、１．２Ｒである。
【００６０】即ち、何れかのビット線に対して読み出し
を行う場合のディスチャージ電流が流れる経路の等価抵
抗は、ほぼ同じまたは近い値に保持されており、読み出
しビット線の配置位置に応じてディスチャージ電流が流
れる経路の等価抵抗の変化が抑制され、読み出し動作の
安定性の向上を実現できる。
を行う場合のディスチャージ電流が流れる経路の等価抵
抗は、ほぼ同じまたは近い値に保持されており、読み出
しビット線の配置位置に応じてディスチャージ電流が流
れる経路の等価抵抗の変化が抑制され、読み出し動作の
安定性の向上を実現できる。
【００６１】以上説明したように、本実施形態によれ
ば、異なる金属配線層の間にビアコンタクトを形成する
か否かに応じて記憶データがコーディングされる複数の
ＲＯＭメモリセルを行列状に配置してメモリセルアレイ
を形成し、同じ行のメモリセルを一本のワード線に接続
し、同じ列のメモリセルを一本のビット線に接続し、さ
らに各メモリセル行においてゲートがその行に対応する
ワード線に接続され、拡散層が隣のものの拡散層に接続
されているトランジスタを配置する。読み出し時に、選
択ビット線を所定の電位にプリチャージし、選択ワード
線をアクティブ状態に設定することにより、選択行にあ
る各トランジスタを導通状態に設定し、選択メモリセル
のビアコンタクトの有無に応じてビット線電位を設定
し、ビット線電位に応じて選択メモリセルの記憶データ
を読み出すので、読み出し時にビット線ディスチャージ
抵抗のバラツキを低減でき、高速で且つ安定した読み出
しが得られ、さらにビアコンタクト方式を採用すること
により製造サイクルタイムの短縮が図れる。
ば、異なる金属配線層の間にビアコンタクトを形成する
か否かに応じて記憶データがコーディングされる複数の
ＲＯＭメモリセルを行列状に配置してメモリセルアレイ
を形成し、同じ行のメモリセルを一本のワード線に接続
し、同じ列のメモリセルを一本のビット線に接続し、さ
らに各メモリセル行においてゲートがその行に対応する
ワード線に接続され、拡散層が隣のものの拡散層に接続
されているトランジスタを配置する。読み出し時に、選
択ビット線を所定の電位にプリチャージし、選択ワード
線をアクティブ状態に設定することにより、選択行にあ
る各トランジスタを導通状態に設定し、選択メモリセル
のビアコンタクトの有無に応じてビット線電位を設定
し、ビット線電位に応じて選択メモリセルの記憶データ
を読み出すので、読み出し時にビット線ディスチャージ
抵抗のバラツキを低減でき、高速で且つ安定した読み出
しが得られ、さらにビアコンタクト方式を採用すること
により製造サイクルタイムの短縮が図れる。
【００６２】第２実施形態 図５は本発明に係るマスクＲＯＭの第２の実施形態を示
す図であり、マスクＲＯＭのレイアウトを示す図であ
る。図５において、２＿１，２＿２，２＿３，２＿４，
２＿５，２＿６，２＿７および２＿８はｎ+ 拡散層、１
２はポリシリコン層、１３＿１，１３＿２，１３＿３，
１３＿４，１３＿５，１３＿６，１３＿７および１３＿
８はコンタクト孔をそれぞれ示している。
す図であり、マスクＲＯＭのレイアウトを示す図であ
る。図５において、２＿１，２＿２，２＿３，２＿４，
２＿５，２＿６，２＿７および２＿８はｎ+ 拡散層、１
２はポリシリコン層、１３＿１，１３＿２，１３＿３，
１３＿４，１３＿５，１３＿６，１３＿７および１３＿
８はコンタクト孔をそれぞれ示している。
【００６３】ｎ+ 拡散層２＿１，２＿２，２＿３，２＿
４，２＿５，２＿６，２＿７および２＿８は基板の一主
面に形成されている。さらに各ｎ+ 拡散層の上に、コン
タクト孔１３＿１，１３＿２，１３＿３，１３＿４，１
３＿５，１３＿６，１３＿７および１３＿８が形成され
ている。各コンタクト孔１３＿１，１３＿２，１３＿
３，１３＿４，１３＿５，１３＿６，１３＿７および１
３＿８にビアが形成され、それぞれのビアを介して、各
ｎ + 拡散層は、ポリシリコン層１２の上に成層された第
１の金属配線層（図示せず）に接続されている。また、
第１金属配線層の上にさらに第２の金属配線層が成層さ
れる。なお、マスクＲＯＭの周辺回路の構造および製造
工程などに応じて、第２の金属配線層の上にさらに第３
の金属配線層が成層されることがある。
４，２＿５，２＿６，２＿７および２＿８は基板の一主
面に形成されている。さらに各ｎ+ 拡散層の上に、コン
タクト孔１３＿１，１３＿２，１３＿３，１３＿４，１
３＿５，１３＿６，１３＿７および１３＿８が形成され
ている。各コンタクト孔１３＿１，１３＿２，１３＿
３，１３＿４，１３＿５，１３＿６，１３＿７および１
３＿８にビアが形成され、それぞれのビアを介して、各
ｎ + 拡散層は、ポリシリコン層１２の上に成層された第
１の金属配線層（図示せず）に接続されている。また、
第１金属配線層の上にさらに第２の金属配線層が成層さ
れる。なお、マスクＲＯＭの周辺回路の構造および製造
工程などに応じて、第２の金属配線層の上にさらに第３
の金属配線層が成層されることがある。
【００６４】ポリシリコン層１２により、ワード線が形
成され、さらにその上に形成されている第２または第３
の金属配線層により、ビット線が形成されている。ビッ
ト線を形成する金属配線層と第１の金属配線層間にビア
を形成するか否かによって、データのコーディングが行
われる。
成され、さらにその上に形成されている第２または第３
の金属配線層により、ビット線が形成されている。ビッ
ト線を形成する金属配線層と第１の金属配線層間にビア
を形成するか否かによって、データのコーディングが行
われる。
【００６５】図６は図５に示すマスクＲＯＭの等価回路
を示している。図示のように、図５のマスクＲＯＭは接
地ノードＮＤＧ０とＮＤＧ１との間に配置されている複
数のノードＮＤ０〜ＮＤ７の間に接続されている複数の
トランジスタＱ１〜Ｑ１７により構成された回路によっ
て等価的に表示される。
を示している。図示のように、図５のマスクＲＯＭは接
地ノードＮＤＧ０とＮＤＧ１との間に配置されている複
数のノードＮＤ０〜ＮＤ７の間に接続されている複数の
トランジスタＱ１〜Ｑ１７により構成された回路によっ
て等価的に表示される。
【００６６】各ノード間にそれぞれトランジスタが接続
されている。例えば、接地ノードＮＤＧ０とノードＮＤ
０間にトランジスタＱ１が接続され、接地ノードＮＤＧ
０とノードＮＤ１間にトランジスタＱ２が接続され、ノ
ードＮＤ０とノードＮＤ１間にトランジスタＱ３が接続
されている。同様に他の隣り合うノード間に、それぞれ
トランジスタが接続されている。さらに、これらのトラ
ンジスタＱ１〜Ｑ１７のゲートは、ともにワード線ＷＬ
に接続されている。
されている。例えば、接地ノードＮＤＧ０とノードＮＤ
０間にトランジスタＱ１が接続され、接地ノードＮＤＧ
０とノードＮＤ１間にトランジスタＱ２が接続され、ノ
ードＮＤ０とノードＮＤ１間にトランジスタＱ３が接続
されている。同様に他の隣り合うノード間に、それぞれ
トランジスタが接続されている。さらに、これらのトラ
ンジスタＱ１〜Ｑ１７のゲートは、ともにワード線ＷＬ
に接続されている。
【００６７】このため、ワード線ＷＬの電位に応じて、
これらのすべてのトランジスタのオン／オフ状態が制御
される。これらのトランジスタがオン状態に保持されて
いるとき、各ノードＮＤ０〜ＮＤ７は接地ノードＮＤＧ
０およびＮＤＧ１と同電位、即ち、接地電位ＧＮＤに保
持される。
これらのすべてのトランジスタのオン／オフ状態が制御
される。これらのトランジスタがオン状態に保持されて
いるとき、各ノードＮＤ０〜ＮＤ７は接地ノードＮＤＧ
０およびＮＤＧ１と同電位、即ち、接地電位ＧＮＤに保
持される。
【００６８】なお、図６の等価回路においては、ワード
線ＷＬは、図５に示すレイアウト図のポリシリコン１２
により構成され、接地ノードＮＤＧ０，ＮＤＧ１を含む
各ノードは、例えば、図５に示すコンタクト孔により構
成されている。即ち、図６の等価回路において、各ノー
ドＮＤ０〜ＮＤ７はビアを介して、それぞれビット線に
接続されている。
線ＷＬは、図５に示すレイアウト図のポリシリコン１２
により構成され、接地ノードＮＤＧ０，ＮＤＧ１を含む
各ノードは、例えば、図５に示すコンタクト孔により構
成されている。即ち、図６の等価回路において、各ノー
ドＮＤ０〜ＮＤ７はビアを介して、それぞれビット線に
接続されている。
【００６９】本実施形態のマスクＲＯＭの読み出し動作
は、前述した本発明の第１の実施形態のマスクＲＯＭと
ほぼ同様である。以下、それについて簡単に説明する。
読み出し時に、まず、選択ビット線が所定の電位にプリ
チャージされる。非選択ビット線は、当該プリチャージ
電位より低い電位、例えば、接地電位ＧＮＤに保持され
る。そして、選択ワード線にハイレベルの電圧、例え
ば、電源電圧ＶCCレベルの読み出し電圧が印加される。
これに応じて、当該選択ワード線に接続されている複数
のトランジスタがすべてオン状態に保持されるので、選
択メモリセルが接続されているノードが接地電位に保持
される。
は、前述した本発明の第１の実施形態のマスクＲＯＭと
ほぼ同様である。以下、それについて簡単に説明する。
読み出し時に、まず、選択ビット線が所定の電位にプリ
チャージされる。非選択ビット線は、当該プリチャージ
電位より低い電位、例えば、接地電位ＧＮＤに保持され
る。そして、選択ワード線にハイレベルの電圧、例え
ば、電源電圧ＶCCレベルの読み出し電圧が印加される。
これに応じて、当該選択ワード線に接続されている複数
のトランジスタがすべてオン状態に保持されるので、選
択メモリセルが接続されているノードが接地電位に保持
される。
【００７０】メモリセルにおいては、上述のようにコー
ディング工程において、記憶データに応じてビアコンタ
クトが形成されているので、それに応じてビット線電位
が設定される。例えば、選択メモリセルにビアコンタク
トが形成されている場合に、選択ビット線が形成された
ビアコンタクトを介して接地電位ＧＮＤに接続されるの
で、当該選択ビット線がディスチャージされ、例えば、
接地電位ＧＮＤに保持される。一方、選択メモリセルに
ビアコンタクトが形成されていない場合に、選択ビット
線がディスチャージされることなく、ビット線電位がほ
ぼプリチャージ電位に保持されている。
ディング工程において、記憶データに応じてビアコンタ
クトが形成されているので、それに応じてビット線電位
が設定される。例えば、選択メモリセルにビアコンタク
トが形成されている場合に、選択ビット線が形成された
ビアコンタクトを介して接地電位ＧＮＤに接続されるの
で、当該選択ビット線がディスチャージされ、例えば、
接地電位ＧＮＤに保持される。一方、選択メモリセルに
ビアコンタクトが形成されていない場合に、選択ビット
線がディスチャージされることなく、ビット線電位がほ
ぼプリチャージ電位に保持されている。
【００７１】ビット線に接続されているセンスアンプに
よって、ビット線電位が検出され、当該センスアンプの
検出結果に応じて選択メモリセルの記憶データが読み出
される。
よって、ビット線電位が検出され、当該センスアンプの
検出結果に応じて選択メモリセルの記憶データが読み出
される。
【００７２】以上説明したように、本実施形態によれ
ば、接地ノード間に配置されている複数のノードにおい
て、隣り合うノード間にトランジスタを形成し、これら
のトランジスタのゲートを一本のワード線に共通に接続
し、且つ上記接地ノードを除き他の各ノードがそれぞれ
メモリセルを介してビット線に接続されている。各メモ
リセルはそれぞれの記憶データに応じてビアコンタクト
が形成されるので、読み出し時に選択メモリセルにビア
コンタクトの有無に応じて選択ビット線の電位が設定さ
れ、ビット線電位に応じて選択メモリセルの記憶データ
が読み出すことができる。
ば、接地ノード間に配置されている複数のノードにおい
て、隣り合うノード間にトランジスタを形成し、これら
のトランジスタのゲートを一本のワード線に共通に接続
し、且つ上記接地ノードを除き他の各ノードがそれぞれ
メモリセルを介してビット線に接続されている。各メモ
リセルはそれぞれの記憶データに応じてビアコンタクト
が形成されるので、読み出し時に選択メモリセルにビア
コンタクトの有無に応じて選択ビット線の電位が設定さ
れ、ビット線電位に応じて選択メモリセルの記憶データ
が読み出すことができる。
【００７３】本実施形態では、上述した本発明の第１の
実施形態と同様に、コンタクトまたはビアコンタクト方
式によりマスクＲＯＭを製造することによって、製造サ
イクルタイムの短縮が図れる。また、本実施形態におい
てはメモリセルのレイアウト上の構成を工夫することに
より、集積度の向上を実現でき、例えば、従来の拡散方
式メモリセルとほぼ同程度の集積度でマスクＲＯＭを形
成することが実現できる。
実施形態と同様に、コンタクトまたはビアコンタクト方
式によりマスクＲＯＭを製造することによって、製造サ
イクルタイムの短縮が図れる。また、本実施形態におい
てはメモリセルのレイアウト上の構成を工夫することに
より、集積度の向上を実現でき、例えば、従来の拡散方
式メモリセルとほぼ同程度の集積度でマスクＲＯＭを形
成することが実現できる。
【００７４】さらに、図６の等価回路に示すように、本
実施形態のマスクＲＯＭにおいて、読み出し時に選択メ
モリセルに接続されているノードと接地ノード間に、複
数のパスが形成されている。このため、選択ビット線が
ディスチャージする場合の等価抵抗が低くなり、ビット
線のディスチャージが高速になる。この結果、読み出し
速度の向上が実現できる。なお、一本のワード線上に複
数のトランジスタが接続されたことによって、読み出し
時、従来のコンタクトまたはビアコンタクト方式のマス
クＲＯＭに較べて、ワード線負荷が増大することが考え
られるが、ワード線ドライバーの駆動能力をそれに応じ
て向上させることで対応できる。または、読み出し時に
ワード線ドライバーを同時に駆動するワード線が選択ワ
ード線の一本のみであるので、メモリセルアレイの構造
を工夫することによって、ワード線負荷の増加がわずか
で済む。
実施形態のマスクＲＯＭにおいて、読み出し時に選択メ
モリセルに接続されているノードと接地ノード間に、複
数のパスが形成されている。このため、選択ビット線が
ディスチャージする場合の等価抵抗が低くなり、ビット
線のディスチャージが高速になる。この結果、読み出し
速度の向上が実現できる。なお、一本のワード線上に複
数のトランジスタが接続されたことによって、読み出し
時、従来のコンタクトまたはビアコンタクト方式のマス
クＲＯＭに較べて、ワード線負荷が増大することが考え
られるが、ワード線ドライバーの駆動能力をそれに応じ
て向上させることで対応できる。または、読み出し時に
ワード線ドライバーを同時に駆動するワード線が選択ワ
ード線の一本のみであるので、メモリセルアレイの構造
を工夫することによって、ワード線負荷の増加がわずか
で済む。
【００７５】
【発明の効果】以上説明したように、本発明のマスクＲ
ＯＭによれば、コンタクトまたはビアコンタクト方式で
マスクＲＯＭを形成することによって、製造サイクルタ
イムを従来の拡散方式より大幅に短縮できる利点があ
る。さらに、本発明によって、マスクＲＯＭの集積度の
向上が図れ、従来の拡散方式のマスクＲＯＭとほぼ同等
の面積でマスクＲＯＭを形成でき、メモリチップ面積の
縮小とコストの低減を実現できる。
ＯＭによれば、コンタクトまたはビアコンタクト方式で
マスクＲＯＭを形成することによって、製造サイクルタ
イムを従来の拡散方式より大幅に短縮できる利点があ
る。さらに、本発明によって、マスクＲＯＭの集積度の
向上が図れ、従来の拡散方式のマスクＲＯＭとほぼ同等
の面積でマスクＲＯＭを形成でき、メモリチップ面積の
縮小とコストの低減を実現できる。
【図１】本発明に係るマスクＲＯＭの第１の実施形態を
示す回路図である。
示す回路図である。
【図２】２層の金属配線層を有するマスクＲＯＭの構造
を示す簡略断面図である。
を示す簡略断面図である。
【図３】３層の金属配線層を有するマスクＲＯＭの構造
を示す簡略断面図である。
を示す簡略断面図である。
【図４】マスクＲＯＭの第１の実施形態における読み出
し時の等価回路である。
し時の等価回路である。
【図５】本発明に係るマスクＲＯＭの第２の実施形態を
示す回路図である。
示す回路図である。
【図６】第２の実施形態のマスクＲＯＭの等価回路であ
る。
る。
【図７】従来の拡散方式マスクＲＯＭの構造を示す簡略
断面図である。
断面図である。
１…基板、２＿１，２＿２，２＿３，２＿４，２＿５，
２＿６，２＿７，２＿８…ｎ+ 拡散層、３＿１，３＿
２，３＿３，３＿４，３＿５…絶縁膜、４＿１，４＿
２，４＿３，４＿４，４＿５…ポリシリコン膜、５＿
１，５＿２，５＿３，５＿４，５＿５，５＿６…第１金
属配線層、６＿１，６＿２，６＿３，６＿４，６＿５，
６＿６…第２金属配線層、７＿１，７＿２，７＿３，７
＿４，７＿５，７＿６…第３金属配線層、１０＿１，１
０＿２，１０＿６，１１＿２，１１＿６…ビア、１２…
ポリシリコン層、１３＿１，１３＿２，１３＿３，１３
＿４，１３＿５，１３＿６，１３＿７，１３＿８…コン
タクト孔、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…ワード
線、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…ビット線、
Ｍ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33…メ
モリセル、Ｑ00，Ｑ01，…，Ｑ 04，…，Ｑ30，Ｑ31，
…，Ｑ34…トランジスタ、ＶCC…電源電圧、ＧＮＤ…接
地電位。
２＿６，２＿７，２＿８…ｎ+ 拡散層、３＿１，３＿
２，３＿３，３＿４，３＿５…絶縁膜、４＿１，４＿
２，４＿３，４＿４，４＿５…ポリシリコン膜、５＿
１，５＿２，５＿３，５＿４，５＿５，５＿６…第１金
属配線層、６＿１，６＿２，６＿３，６＿４，６＿５，
６＿６…第２金属配線層、７＿１，７＿２，７＿３，７
＿４，７＿５，７＿６…第３金属配線層、１０＿１，１
０＿２，１０＿６，１１＿２，１１＿６…ビア、１２…
ポリシリコン層、１３＿１，１３＿２，１３＿３，１３
＿４，１３＿５，１３＿６，１３＿７，１３＿８…コン
タクト孔、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…ワード
線、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…ビット線、
Ｍ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33…メ
モリセル、Ｑ00，Ｑ01，…，Ｑ 04，…，Ｑ30，Ｑ31，
…，Ｑ34…トランジスタ、ＶCC…電源電圧、ＧＮＤ…接
地電位。
Claims (15)
- 【請求項１】第１と第２のノード間にコンタクトを形成
するか否かによって所定のデータを記憶し、読み出し時
に上記コンタクトの有無に応じてビット線電位を設定
し、当該ビット線電位に応じた記憶データが読み出され
るメモリセルを有するマスクＲＯＭであって、 複数の上記メモリセルを行列状に配置してなるメモリセ
ルアレイと、 上記メモリセルアレイの各列ごとに配線されている複数
本のビット線と、 上記メモリセルアレイの各行ごとに配線されている複数
本のワード線と、 制御電極が上記ワード線に接続され、上記各ワード線ご
とに所定の電位間に直列に接続され、上記ワード線電位
に応じてオン／オフ状態が制御される複数のトランジス
タとを有し、 隣り合う上記トランジスタの拡散層が共通の接続ノード
に接続され、当該接続ノードが上記各メモリセルの上記
第１のノードに接続され、上記メモリセルの上記第２の
ノードが上記メモリセルアレイの各列ごとに配線されて
いる上記ビット線に接続して構成されているマスクＲＯ
Ｍ。 - 【請求項２】上記ワード線は、ポリシリコン層によって
形成され、上記ビット線は、上記ポリシリコン層の上に
形成されている金属配線層によって形成されている請求
項１記載のマスクＲＯＭ。 - 【請求項３】上記金属配線層と上記各トランジスタ間の
上記接続ノード間に、上記各メモリセルの記憶データに
応じて、コンタクトが形成されている請求項２記載のマ
スクＲＯＭ。 - 【請求項４】上記ワード線は、ポリシリコン層によって
形成され、上記ポリシリコン層の上に第１と第２の金属
配線層がそれぞれ形成され、上記第１の金属配線層と上
記各トランジスタ間の上記接続ノード間にコンタクトが
形成され、上記ビット線は上記第２の金属配線層により
形成されている請求項１記載のマスクＲＯＭ。 - 【請求項５】上記第１の金属配線層と上記第２の金属配
線層間に、上記各メモリセルの記憶データに応じて、コ
ンタクトが形成されている請求項４記載のマスクＲＯ
Ｍ。 - 【請求項６】上記ワード線は、ポリシリコン層によって
形成され、上記ポリシリコン層の上に第１、第２と第３
の金属配線層がそれぞれ形成され、上記第１の金属配線
層と上記各トランジスタ間の上記接続ノード間にコンタ
クトが形成され、上記ビット線は上記第３の金属配線層
により形成されている請求項１記載のマスクＲＯＭ。 - 【請求項７】上記第１の金属配線層と上記第２の金属配
線層間に、さらに、上記第２の金属配線層と上記第３の
金属配線層間に、上記各メモリセルの記憶データに応じ
てコンタクトが形成されている請求項６記載のマスクＲ
ＯＭ。 - 【請求項８】上記メモリセルアレイの各行ごとに配置さ
れ、直列に接続されているトランジスタの両端にあるト
ランジスタは、共通電位に接続されている請求項１記載
のマスクＲＯＭ。 - 【請求項９】読み出し時に、選択ビット線は所定のプリ
チャージ電位に保持され、非選択ビット線は接地電位に
保持されている請求項１記載のマスクＲＯＭ。 - 【請求項１０】読み出し時に、上記非選択ビット線は、
共通電位に保持されている請求項９記載のマスクＲＯ
Ｍ。 - 【請求項１１】読み出し時に、選択ワード線は制御電極
が当該選択ワード線に接続されているトランジスタが導
通しうる読み出し電位に保持され、非選択ワード線は接
地電位に保持されている請求項１記載のマスクＲＯＭ。 - 【請求項１２】読み出し時に、上記非選択ワード線は、
共通電位に保持されている請求項１１記載のマスクＲＯ
Ｍ。 - 【請求項１３】第１と第２のノード間にコンタクトを形
成するか否かによって所定のデータを記憶し、読み出し
時に上記コンタクトの有無に応じてビット線電位を設定
し、当該ビット線電位に応じた記憶データが読み出され
るメモリセルを有するマスクＲＯＭであって、 第１と第２の電位設定ノードとの間にＮ（Ｎは０以外の
整数）個のノードが２列に配置され、同一列または２列
間の隣り合うノード間にそれぞれ形成されている複数の
トランジスタと、 上記各トランジスタの制御電極に共通に接続されている
ワード線とからなるメモリセル行を有し、 上記第１と第２の電位設定ノードが共通電位に接続さ
れ、上記Ｎ個のノードがＮ個の上記メモリセルの上記第
１のノードにそれぞれ接続され、各メモリセルの上記第
２のノードがそれぞれＮ本のビット線に接続して構成さ
れているマスクＲＯＭ。 - 【請求項１４】上記メモリセル行が複数配置され、各メ
モリセル行のｉ（ｉ＝１，２，…，Ｎ）番目のメモリセ
ルの上記第１のノードがそれぞれｉ本目のビット線に接
続されている請求項１３記載のマスクＲＯＭ。 - 【請求項１５】上記ワード線は、ポリシリコン層によっ
て形成され、上記ビット線は、上記ポリシリコン層の上
に形成されている金属配線層によって形成されている請
求項１３記載のマスクＲＯＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17616597A JP4004103B2 (ja) | 1997-07-01 | 1997-07-01 | マスクｒｏｍ |
| US09/108,753 US5959877A (en) | 1997-07-01 | 1998-07-01 | Mask ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17616597A JP4004103B2 (ja) | 1997-07-01 | 1997-07-01 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126607A true JPH1126607A (ja) | 1999-01-29 |
| JP4004103B2 JP4004103B2 (ja) | 2007-11-07 |
Family
ID=16008809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17616597A Expired - Lifetime JP4004103B2 (ja) | 1997-07-01 | 1997-07-01 | マスクｒｏｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5959877A (ja) |
| JP (1) | JP4004103B2 (ja) |
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| JP2002343894A (ja) | 2001-05-16 | 2002-11-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4004103B2 (ja) | 2007-11-07 |
| US5959877A (en) | 1999-09-28 |
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Legal Events
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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