JP4004103B2 - マスクｒｏｍ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マスクＲＯＭ、具体的には製造工程のサイクルタイムを短縮可能なコンタクトまたはビア（Ｖｉａ）コンタクト型マスクＲＯＭに関するものである。
【０００２】
【従来の技術】
マスクＲＯＭは、その製造工程において記憶データが各メモリセルに書き込まれる。このデータの書き込み工程を、プログラミングまたはコーディングという。通常、ユーザからマスクＲＯＭにコーディングすべきデータを入手してから、製品を出荷するまでの時間をサイクルタイムといい、ＴＡＴ（Turn Around Time）で表記する。ＲＯＭ製品において、このＴＡＴをいかに短縮できるかは、その製品の商品力および生産効率の面から見て重要である。
【０００３】
マスクＲＯＭは、データコーディングの方式によって、拡散方式、コンタクト方式およびビアコンタクト方式などに大別できる。それぞれの方式は、サイクルタイムと集積度との間にトレードオフ関係を有しており、実際のＲＯＭ製品を製造する場合には、それぞれの製品の特徴および要求に応じて、適切な方式を選択して製造を行う必要がある。
【０００４】
図７は、拡散方式により形成されたマスクＲＯＭの概念を示す簡略断面図である。
図７において、１はｐ- 基板またはｐ- ウェル、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６はｎ+ 拡散層、３＿１，３＿２ａ，３＿３，３＿４ａ，３＿５は絶縁膜、４＿１，４＿２，４＿３，４＿４，４＿５はポリシリコン膜、５＿１，５＿２，５＿３，５＿４，５＿５，５＿６は金属配線層をそれぞれ示している。
【０００５】
絶縁膜３＿１，３＿２ａ，３＿３，３＿４ａ，３＿５は、例えば、シリコン酸化膜（ＳｉＯ2 ）により構成されている。
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５および２＿６はそれぞれコンタクトを介して、金属配線層５＿１，５＿２，５＿３，５＿４，５＿５および５＿６に接続されている。
さらに、ｎ+ 拡散層２＿１，２ ３および２＿５はそれぞれに接続されている金属配線層５＿１，５ ３および５＿５を介して接地されている。
【０００６】
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５は、図示しない配線に共通に接続され、この配線によりワード線が構成されている。
また、金属配線層５＿２，５＿４および５＿６はそれぞれビット線に接続されている。
【０００７】
本例の拡散型マスクＲＯＭでは、データのコーディングは、例えば、ポリシリコン膜の下にある酸化膜の周辺において、さらに酸化処理を行うことにより、ゲート酸化膜の膜厚を大きく設定し、トランジスタとしてほぼ機能しない程度に設定することにより行われる。
【０００８】
図７に示すように、例えば、ポリシリコン膜４＿１がゲートと、ゲート酸化膜３＿１の両側の下にあるｎ+ 拡散層２＿１と２＿２とによりトランジスタが形成される。ゲートとしてのポリシリコン膜４＿１にハイレベルの電圧が印加されているとき、ゲート酸化膜３＿１の下部基板領域にチャネルが形成されるので、ゲート４＿１に印加される電圧に応じてトランジスタのオン／オフ状態が制御される。
【０００９】
一方、ポリシリコン膜４＿２の下にある酸化膜３＿２ａは、上述のように酸化処理によりその膜厚が大きく設定されるので、ポリシリコン膜４＿２に高電圧が印加された場合でも、酸化膜３＿２ａ下部の基板領域にチャネルが形成されず、ポリシリコン膜４＿２、酸化膜３＿２ａおよびその両側の下部基板に形成されているｎ+ 拡散層２＿２および２＿３により、トランジスタを形成することができない。
【００１０】
トランジスタが形成されるか否かによって、読み出し時に、それに応じて所定のビット線の電位が決定される。ビット線電位がセンスアンプにより検出されることによって、マスクＲＯＭのメモリセルの記憶データが読み出される。
【００１１】
このような拡散型マスクＲＯＭでは、ポリシリコンの下層にある酸化膜の周辺に対して、さらに酸化処理を行うか否によってデータのコーディングを行うので、形成したマスクＲＯＭのメモリセルの寸法を小さくでき、メモリの高集積化を実現しやすい利点がある。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来の拡散方式によりマスクＲＯＭを形成する場合、データのコーディングはポリシリコン層を成層した工程で行うので、コーディング後マスクＲＯＭを形成されるまでにさらに多くの工程を要し、製造工程のサイクルタイムが長いという不利益がある。
【００１３】
これに対して、コンタクト方式またはビアコンタクト方式によりマスクＲＯＭを形成する場合、データのコーディングは、金属配線層を形成する工程の前に行うので、コーディングデータを入手するまでに、ポリシリコン層およびそのさらに上の層、例えば、三層金属配線プロセスであれば第１または第２の金属層まで製造工程を済ますことができ、製造工程のサイクルタイムが拡散方式に較べて、大幅に短縮できる利点がある。実際に、コンタクトまたはビアコンタクト方式によるマスクＲＯＭの製造サイクルタイムは、拡散方式による製造サイクルタイムの、例えば、１／１０〜１／５である。
【００１４】
しかし、コンタクトまたはビアコンタクト方式では、サイクルタイムを短縮できる反面、拡散方式に較べて、メモリセルあたりのチップ占有面積が大きく、即ち、集積度が低く、同じ容量のマスクＲＯＭではチップ面積が大きいという不利益がある。
【００１５】
このため、一般的には、例えば、高集積度が要求された場合に、拡散方式を採用すると、製造サイクルタイムが長く、生産効率の面では不利になる。逆に、製造サイクルタイムの短縮が要求され、集積度に対してある程度の許容がある場合に、コンタクトまたはビアコンタクト方式が採用される。
上記を踏まえて、拡散型とコンタクトおよびビアコンタクト型マスクＲＯＭの双方の利点を持ち合わせた高性能なマスクＲＯＭ、即ち、製造サイクルタイムを短縮でき、且つ高集積度を実現できるマスクＲＯＭが望まれている。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、メモリセル面積の増加を最小限に抑制でき、製造サイクルタイムを短縮できるマスクＲＯＭを提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明のマスクＲＯＭは、第１のノードと第２のノードとの間にコンタクトを形成するか否かによって所定のデータを記憶し、読み出し時に上記コンタクトの有無に応じてビット線電位を設定し、当該ビット線電位に応じた記憶データが読み出されるメモリセルを有するマスクＲＯＭであって、
複数の上記メモリセルを行列状に配置してなるメモリセルアレイと、
上記メモリセルアレイの各列毎に配線されている複数本のビット線と、
上記メモリセルアレイの各行毎に配線されている複数本のワード線と、
制御電極が上記ワード線に接続され、共通電位がそれぞれ印加される第１の信号線と第２の信号線との間に上記各ワード線毎に直列に接続され、上記ワード線電位に応じてオン／オフ状態が制御される複数のトランジスタと、
を有し、
上記第１の信号線と上記第２の信号線との間に直列に接続されるトランジスタの数が３以上であり、
同一のワード線に接続される複数のトランジスタにおいて隣り合う上記トランジスタの拡散層が共通の接続ノードとして構成され、当該接続ノードが上記各メモリセルの上記第１のノードに接続され、上記メモリセルの上記第２のノードが上記メモリセルアレイの各列毎に配線されている上記ビット線に接続して構成されている。
【００１８】
また、本発明では、好適には上記ワード線は、ポリシリコン層によって形成され、上記ビット線は、上記ポリシリコン層の上に形成されている金属配線層によって形成され、上記金属配線層と上記各トランジスタ間の上記接続ノード間に、上記各メモリセルの記憶データに応じて、コンタクトが形成されている。
【００１９】
また、本発明では、好適には読み出し時に、選択ビット線は所定のプリチャージ電位に保持され、非選択ビット線は上記プリチャージ電位より低い電位、例えば、接地電位に保持されている。選択ワード線は制御電極が当該選択ワード線に接続されているトランジスタが導通しうる読み出し電位に保持され、非選択ワード線は上記読み出し電位より低い電位、例えば、接地電位に保持されている。
【００２０】
本発明の第２のマスクＲＯＭは、第１のノードと第２のノードとの間にコンタクトを形成するか否かによって所定のデータを記憶し、読み出し時に上記コンタクトの有無に応じてビット線電位を設定し、当該ビット線電位に応じた記憶データが読み出されるメモリセルを有するマスクＲＯＭであって、第１の電位設定ノードと第２の電位設定ノードとの間にＮ(Ｎは３以上の整数)個のノードが２列に配置され、同一列における隣り合う各ノードの間及び２列の間における隣り合う各ノード間にそれぞれ形成されている複数のトランジスタと、上記各トランジスタの制御電極に共通に接続されているワード線とを有するメモリセル行を有し、上記第１の電位設定ノードと第２の電位設定ノードとが共通電位に接続され、上記Ｎ個のノードが上記各メモリセルの上記第１のノードにそれぞれ接続され、上記各メモリセルの上記第２のノードがそれぞれＮ本のビット線に接続されている。
【００２１】
本発明によれば、接地電位間に配置されている複数のノードにおいて、隣り合うノード間に接続されているトランジスタを複数形成し、これらのトランジスタの制御電極が同一のワード線、例えば、ポリシリコン層からなるワード線に共通に接続し、上記各ノードがＲＯＭのメモリセルを介して、例えば、ポリシリコン層の上に形成されている金属配線層からなるビット線に接続されている。
【００２２】
各メモリセルにおいて、書き込みデータに応じたコーディング工程により、コンタクトを形成するかしないかが決定されるので、読み出し時に、選択ビット線が所定のプリチャージ電位に保持してから、上記ワード線に読み出し電圧を印加することにより、上記複数のノードがともに接地電位に保持され、選択メモリセルの記憶データ、即ちコンタクトの有無に応じて、ビット線電位がプリチャージ電位に保持されたり、接地電位にディスチャージされたりして、ビット線電位がそれに接続されているセンスアンプによって検出され、検出結果に応じて選択メモリセルの記憶データが読み出される。
この結果、マスクＲＯＭの製造サイクルタイムを短縮でき、且つ高集積度化を実現できる。
【００２３】
【発明の実施の形態】
第１実施形態図１は本発明に係るマスクＲＯＭの第１の実施形態を示す回路図であり、本発明のマスクＲＯＭの等価回路図である。図示のように、本実施形態のマスクＲＯＭは、平行して配置されているワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３および上記ワード線と交差して配置されているビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を有し、これらのワード線とビット線との交差点にビアコンタクトの有無により格納データ（コードともいう）が設定されるメモリセルＭ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33がマトリクス状に配置されて構成されている。さらに、ゲートが各ワード線に接続され、ソースとドレイン拡散層がそれぞれ隣接して配線されている各ビット線にメモリセルを介して接続されている複数のトランジスタＱ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34が形成されている。
【００２４】
また、４本のビット線おきに一本の接地線が配線されている。例えば、ビット線ＢＬ０に隣接して接地線ＧＬ０が配線され、ビット線ＢＬ３に隣接して接地線ＧＬ１が配線されている。これに応じて、例えば、トランジスタＱ00，Ｑ10，Ｑ20およびＱ30の一方の拡散層は、接地線ＧＬ０に接続され、他方の拡散層は、メモリセルＭ 00 ，Ｍ 01 ，Ｍ 02 およびＭ 03 を介してビット線ＢＬ０に接続されている。同様に、トランジスタＱ04，Ｑ14，Ｑ24およびＱ34の一方の拡散層はビット線ＢＬ３に接続され、他方の拡散層は接地線ＧＬ１に接続されている。
【００２５】
なお、図１に示すマスクＲＯＭの例では、それぞれ４本のワード線と４本のビット線が設けられているが、実際のマスクＲＯＭではこれに限定されず、一つのＲＯＭブロックとして、例えば、２５６本のワード線と１６本のビット線からなる４ｋｂ（キロビット）のメモリブロックを構成することもできる。
【００２６】
上述のように、本例のマスクＲＯＭにおいては、ビアコンタクト（以下、単にビアという）の有無により格納データが決定されるメモリセルＭ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33が設けられている。
例えば、図示のように、ビット線ＢＬ０とトランジスタＱ00，Ｑ01の拡散層の接続点（ノードＮＤ00と表記する）との間にビアが接続されている。これに応じて、ビット線ＢＬ０とノードＮＤ00に電気経路が形成され、バイアス状態に応じて、ビット線ＢＬ０とノードＮＤ00間に電流が流れることが可能である。
一方、トランジスタＱ01とＱ02の拡散層間の接続点をノードＮＤ01とすると、ビット線ＢＬ１とノードＮＤ01間にビアが形成されておらず、バイアス条件に関わらずビット線ＢＬ１とノードＮＤ01間に電流が流れることができない。
【００２７】
図示のように、その他に、例えば、ビット線ＢＬ０とノードＮＤ10間に、ビット線ＢＬ１とノードＮＤ31間に、ビット線ＢＬ２とノードＮＤ22間に、さらにビット線ＢＬ３とノードＮＤ03間にそれぞれビアが形成されている。
【００２８】
このように、本実施形態のマスクＲＯＭでは、ビアコンタクト方式によりマスクＲＯＭを形成するので、製造サイクルタイムの短縮を図ることができる。例えば、ポリシリコン層またはその上にある第１或いは第２の金属配線層を成層するまでの工程を予め行っておいて、メモリセルの書き込みデータを入手してから残りの工程を行い、データコーディングした上、マスクＲＯＭを形成するので、従来の拡散型マスクＲＯＭに較べて、製造サイクルタイムを大幅に短縮できる。
【００２９】
以下、図１を参照しつつ、本実施形態のマスクＲＯＭの読み出し動作について説明する。
読み出し時に、まず、図示していないカラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）により、カラムアドレスで指定したメモリ列（Ｃｏｌｕｍｎ）が選択され、それに応じてビット線がイコライズされ、例えば、所定の電位にプリチャージされる。さらに、例えば、ローデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）により、ローアドレスで指定したメモリ行（Ｒｏｗ）が選択され、それに応じたワード線に読み出し電圧、例えば、ハイレベルの電圧が印加される。
なお、選択されていないワード線およびビット線はローレベル、例えば、接地電位ＧＮＤに保持される。
【００３０】
ここで、例えば、カラムデコーダによりビット線ＢＬ０がイコライズされ、プリチャージされている。その後、ローデコーダによりワード線ＷＬ０が選択され、ハイレベルの読み出し電位が印加される。ここで、読み出し電位は、例えば、マスクＲＯＭを構成したトランジスタＱ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34を十分導通させうるレベルの電位に設定されている。
【００３１】
これに応じてワード線ＷＬ０に接続されているトランジスタＱ00，Ｑ01，…，Ｑ04がすべて導通状態に保持され、その結果、ノードＮＤ00，ＮＤ01，ＮＤ02およびＮＤ03が接地電位ＧＮＤに保持される。上記のようにビット線ＢＬ０とノードＮＤ00間にビアが形成されているので、ビット線ＢＬ０がディスチャージされ、その電位が低下し接地電位ＧＮＤに達していく。
【００３２】
ビット線ＢＬ０の電位は、当ビット線に接続されているセンスアンプにより検出され、検出結果に応じたデータが出力される。ここで、例えば、ビット線ＢＬ０のローレベルの電位に応じて、読み出しデータ“０”が出力される。即ち、ビット線ＢＬ０とノードＮＤ00間にビアを形成することにより、メモリセルＭ00の格納データは“０”に設定される。
【００３３】
次に、カラムデコーダにより、例えば、ビット線ＢＬ１がイコライズされ、プリチャージされる。その後、ローデコーダによりワード線ＷＬ０が選択され、ハイレベルの読み出し電位が印加される。これに応じてワード線ＷＬ０に接続されているトランジスタＱ00，Ｑ01，…，Ｑ04がすべて導通状態に保持され、ノードＮＤ00，ＮＤ01，ＮＤ02およびＮＤ03が接地される。
ビット線ＢＬ１とノードＮＤ01間にビアが形成されていないので、ビット線ＢＬ１のプリチャージ電位がほぼそのまま保持される。センスアンプによりビット線ＢＬ１の電位が検出され、検出結果に応じたデータが出力される。ここで、例えば、ビット線ＢＬ１のプリチャージレベルの電位に応じて、読み出しデータ“１”が出力される。即ち、ビット線ＢＬ１とノードＮＤ01間にビアを形成しないことにより、メモリセルＭ01の格納データは“１”に設定される。
【００３４】
上記同様に、ビット線とワード線を選択することにより、任意のメモリセルの格納データを読み出すことができる。
【００３５】
なお、ビアの形成はマスクＲＯＭの製造工程において、例えば、フォトレジスト膜のパターンに応じて決定される。即ち、マスクＲＯＭに記憶すべきデータに応じて予めフォトレジスト膜のパターンが設計され、このフォトレジスト膜を用いた製造工程により、所定の領域にビアを形成するかしないかが決定される。これによって所望のデータがマスクＲＯＭに書き込まれる。
【００３６】
図２は本実施形態のマスクＲＯＭの構造を示す簡略断面図である。
図２において、１はｐ- 基板またはｐ- ウェル、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６はｎ+ 拡散層、３＿１，３＿２，３＿３，３＿４，３＿５は絶縁膜、４＿１，４＿２，４＿３，４＿４，４＿５はポリシリコン膜、５＿１，５＿２，５＿３，５＿４，５＿５，５＿６は第１金属配線層、６＿１，６＿２，６＿３，６＿４，６＿５，６＿６は第２金属配線層、１０ １，１０＿２，１０ ５および１０＿６はビアをそれぞれ示している。
【００３７】
絶縁膜３＿１，３＿２，３＿３，３＿４，３＿５は、例えば、シリコン酸化膜により構成され、ビア１０ １，１０＿２，１０ ５および１０＿６は、例えば、金属配線層を形成する金属と同じ材料により形成されている。
【００３８】
なお、図２は、例えば、図１に示すマスクＲＯＭの一行分を示している。
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５、絶縁膜３＿１，３＿２，３＿３，３＿４および３＿５、さらにこれらの膜の両側の下部基板に形成されているｎ+ 拡散層により、それぞれｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという）が形成されている。ポリシリコン膜はｎＭＯＳトランジスタのゲートを構成し、絶縁膜はそのトランジスタのゲート絶縁膜（ゲート酸化膜ともいう）を構成し、基板１に形成したｎ+ 拡散層はそれぞれｎＭＯＳトランジスタのソースおよびドレインを構成している。
【００３９】
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５および２＿６はそれぞれビアを介して、第１金属配線層５＿１，５＿２，５＿３，５＿４，５＿５および５＿６に接続されている。
さらに、ｎ+ 拡散層２＿１および２＿６はそれぞれに接続されている第１金属配線層５＿１および５＿６を介して接地されている。
【００４０】
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５は、図示しない配線に共通に接続され、この配線によりワード線が構成されている。
第２金属配線層６＿２，６＿３，６＿４および６＿５は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形成しており、ビット線ＢＬ０，ＢＬ３は第１と第２金属配線層の間に形成されているビア１０ ２，１０ ５を介して、ｎ+ 拡散層２＿２，２＿５にそれぞれ接続されている。
【００４１】
上述のように、ビアを形成するか否かは、製造工程に用いられたフォトレジスト膜のパターンにより決定される。ビアの有無に応じて、データの“０”まはた“１”の何れかがマスクＲＯＭのメモリセルに格納される。読み出し時に、ビアの有無に応じてビット線電位がプリチャージレベルまたはプリチャージレベルより低いレベル、例えば、接地電位ＧＮＤレベルに保持され、センスアンプを用いてビット線電位を検出することにより、マスクＲＯＭのメモリセルの記憶データが読み出される。
【００４２】
図３は、本実施形態のマスクＲＯＭの他の構成例を示す簡略断面図である。
本例のマスクＲＯＭは、図２に示すマスクＲＯＭに対して、第３金属配線層７＿２，７＿３，７＿４，７＿５を加えた構造となっている。
第３金属配線層を除けば、他の構成部分は図２に示すマスクＲＯＭとほぼ同じであるので、図３では、図２と同じ構成部分を同様な符号を用いて表記する。
【００４３】
以下、主に本例のマスクＲＯＭと図２に示すマスクＲＯＭの異なる点について説明する。
図３に示すように、第１金属配線層５＿１，…，５ ６と第２金属配線層６＿１，…，６ ６との間に、それぞれビア１０＿１，…，１０ ６が形成されている。さらに、第２金属配線層６＿２と第３金属配線層７＿２との間に、ビア１１＿２が形成されており、第２金属配線層６＿５と第３金属配線層７＿５との間に、ビア１１＿５が形成されている。
なお、これらのビアは、例えば、第１、第２および第３金属配線層を接続し易い材料により形成されている。
【００４４】
第２金属配線層６＿１および６＿６は、例えば、接地電位ＧＮＤに保持されている。このため、基板１にあるｎ+ 拡散層２＿１は、第１金属配線層５＿１および第２金属配線層６＿１を介して接地され、同様に、ｎ+ 拡散層２＿６は、第１金属配線層５＿６および第２金属配線層６＿６を介して接地されている。
【００４５】
図３は、図２と同じく、例えば、図１に示すマスクＲＯＭの一行分を示している。
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５、絶縁膜３＿１，３＿２，３＿３，３＿４および３＿５、さらにこれらの膜の両側の下部基板に形成されているｎ+ 拡散層により、それぞれｎＭＯＳトランジスタが形成されている。ポリシリコン膜はｎＭＯＳトランジスタのゲートを構成し、絶縁膜はそのトランジスタのゲート絶縁膜を構成し、基板１に形成されたｎ+ 拡散層はそれぞれｎＭＯＳトランジスタのソースおよびドレインを構成している。
【００４６】
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５および２＿６はそれぞれビアを介して、第１金属配線層５＿１，５＿２，５＿３，５＿４，５＿５および５＿６に接続されている。
さらに、ｎ+ 拡散層２＿１および２＿６はそれぞれに接続されている第１金属配線層５＿１および５＿６、ビア１０＿１、１０＿６および第２金属配線層６＿１および６＿６を介して接地されている。
【００４７】
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５は、図示しない配線に共通に接続され、この配線によりワード線が構成されている。
第３金属配線層７＿２，７＿３，７＿４および７＿５は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形成しており、ビット線ＢＬ０，ＢＬ３は第１、第２および第３金属配線層の間に形成されているビア１１＿２，１１ ５を介して、ｎ+ 拡散層２＿２，２＿５にそれぞれ接続されている。
【００４８】
また、図２に示すマスクＲＯＭ例と同じように、金属配線層間にビアを形成するか否かは、製造工程に用いられたフォトレジスト膜のパターンにより決定される。ビアの有無に応じて、データの“０”まはた“１”の何れかがマスクＲＯＭのメモリセルに格納される。読み出し時に、ビアの有無に応じてビット線電位がプリチャージレベルまたはプリチャージレベルより低いレベル、例えば、接地電位ＧＮＤレベルに保持され、センスアンプを用いてビット線電位を検出することにより、マスクＲＯＭのメモリセルの記憶データが読み出される。
【００４９】
以上説明のように、金属配線層が２層または３層を有するマスクＲＯＭは、構造上の違いを除けば、ほぼ同じ機能および動作を有することが推察できる。
なお、金属配線層の数は、例えば、マスクＲＯＭの周辺回路を形成するために必要な金属配線層の数などによって決定される。実際のマスクＲＯＭにおいては、金属配線層の数は、上述した２層または３層に限定されることなく、それ以上複数の金属配線層を設けることも可能である。
【００５０】
図４は図１に示すマスクＲＯＭの読み出し時の等価回路を示している。
なお、ここで、例えば図１に示すワード線ＷＬ０に接続されている一行のメモリセルＭ00，Ｍ01，Ｍ02，Ｍ03における読み出し動作を例に、それぞれのビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に対して読み出しを行う時の等価回路を同図（ａ）〜（ｄ）で示しているものである。
【００５１】
図４（ａ）は、例えば、メモリセルＭ00においてビアが形成されている場合、読み出し時、ビット線ＢＬ０から見た等価回路を示している。
図示のように、ビット線ＢＬ０と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５２】
トランジスタＱ00はビット線ＢＬ０と接地電位ＧＮＤとの間に接続されており、トランジスタＱ01，Ｑ02，Ｑ03，Ｑ04がビット線ＢＬ０と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ01とＱ02との間にビット線ＢＬ１が接続され、トランジスタＱ02とＱ03との間にビット線ＢＬ２が接続され、さらに、トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続されている。なお、読み出し時にこれらの非選択ビット線は、例えば、接地電位ＧＮＤに保持されている。
【００５３】
図４（ｂ）は、例えば、メモリセルＭ01においてビアが形成されている場合、読み出し時、ビット線ＢＬ１から見た等価回路を示している。
図示のように、ビット線ＢＬ１と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５４】
トランジスタＱ01，Ｑ00がビット線ＢＬ１と接地電位ＧＮＤ間に直列に接続されており、また、トランジスタＱ02，Ｑ03，Ｑ04はビット線ＢＬ１と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ01とＱ00との間にビット線ＢＬ０が接続され、トランジスタＱ02とトランジスタＱ03との間にビット線ＢＬ２が接続され、さらに、トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続されている。読み出し時に、これらの非選択ビット線は、接地電位ＧＮＤに保持されている。
【００５５】
図４（ｃ）は、例えば、メモリセルＭ02においてビアが形成されている場合、読み出し時、ビット線ＢＬ２から見た等価回路を示している。
図示のように、ビット線ＢＬ２と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５６】
トランジスタＱ02，Ｑ01，Ｑ00がビット線ＢＬ２と接地電位ＧＮＤ間に直列に接続されており、また、トランジスタＱ03，Ｑ04はビット線ＢＬ２と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ02とＱ01との間にビット線ＢＬ１が接続され、トランジスタＱ01とＱ00との間にビット線ＢＬ０が接続され、さらに、トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続されている。読み出し時に、これらの非選択ビット線は、接地電位ＧＮＤに保持されている。
【００５７】
図４（ｄ）は、例えば、メモリセルＭ03においてビアが形成されている場合、読み出し時、ビット線ＢＬ３から見た等価回路を示している。
図示のように、ビット線ＢＬ３と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５８】
トランジスタＱ04はビット線ＢＬ３と接地電位ＧＮＤとの間に接続されており、トランジスタＱ00，Ｑ01，Ｑ02，Ｑ03がビット線ＢＬ３と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ03とＱ02との間にビット線ＢＬ２が接続され、トランジスタＱ02とＱ01との間にビット線ＢＬ１が接続され、さらにトランジスタＱ01とＱ00との間にビット線ＢＬ０が接続されている。読み出し時に、これらの非選択ビット線は接地電位ＧＮＤに保持されている。
【００５９】
上述した等価回路で示すように、ビット線ＢＬ０，ＢＬ１，ＢＬ２またはＢＬ３の何れかに対して読み出しを行う場合には、読み出しビット線の配置に応じて読み出し時にのディスチャージ電流の等価抵抗のバラツキが低く抑えられている。
例えば、図４（ａ）および（ｄ）に示す等価回路例では、ディスチャージ電流が流れる経路の等価抵抗は、直列に接続されている４つのトランジスタと１つのトランジスタが並列に接続されている抵抗に等価する。トランジスタの導通抵抗をすべて同じくＲとすると、この場合の等価抵抗は、０．８Ｒである。また、同図（ｂ）および（ｃ）に示す等価回路では、ディスチャージ電流が流れる経路の等価抵抗は、直列に接続されている２つのトランジスタと直列に接続されている３つのトランジスタが並列に接続されている抵抗に等しい。この場合の等価抵抗は、各トランジスタの導通抵抗をＲとすると、１．２Ｒである。
【００６０】
即ち、何れかのビット線に対して読み出しを行う場合のディスチャージ電流が流れる経路の等価抵抗は、ほぼ同じまたは近い値に保持されており、読み出しビット線の配置位置に応じてディスチャージ電流が流れる経路の等価抵抗の変化が抑制され、読み出し動作の安定性の向上を実現できる。
【００６１】
以上説明したように、本実施形態によれば、異なる金属配線層の間にビアコンタクトを形成するか否かに応じて記憶データがコーディングされる複数のＲＯＭメモリセルを行列状に配置してメモリセルアレイを形成し、同じ行のメモリセルを一本のワード線に接続し、同じ列のメモリセルを一本のビット線に接続し、さらに各メモリセル行においてゲートがその行に対応するワード線に接続され、拡散層が隣のものの拡散層に接続されているトランジスタを配置する。読み出し時に、選択ビット線を所定の電位にプリチャージし、選択ワード線をアクティブ状態に設定することにより、選択行にある各トランジスタを導通状態に設定し、選択メモリセルのビアコンタクトの有無に応じてビット線電位を設定し、ビット線電位に応じて選択メモリセルの記憶データを読み出すので、読み出し時にビット線ディスチャージ抵抗のバラツキを低減でき、高速で且つ安定した読み出しが得られ、さらにビアコンタクト方式を採用することにより製造サイクルタイムの短縮が図れる。
【００６２】
第２実施形態
図５は本発明に係るマスクＲＯＭの第２の実施形態を示す図であり、マスクＲＯＭのレイアウトを示す図である。
図５において、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７および２＿８はｎ+ 拡散層、１２はポリシリコン層、１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７および１３＿８はコンタクト孔をそれぞれ示している。
【００６３】
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７および２＿８は基板の一主面に形成されている。さらに各ｎ+ 拡散層の上に、コンタクト孔１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７および１３＿８が形成されている。
各コンタクト孔１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７および１３＿８にビアが形成され、それぞれのビアを介して、各ｎ+ 拡散層は、ポリシリコン層１２の上に成層された第１の金属配線層（図示せず）に接続されている。
また、第１金属配線層の上にさらに第２の金属配線層が成層される。なお、マスクＲＯＭの周辺回路の構造および製造工程などに応じて、第２の金属配線層の上にさらに第３の金属配線層が成層されることがある。
【００６４】
ポリシリコン層１２により、ワード線が形成され、さらにその上に形成されている第２または第３の金属配線層により、ビット線が形成されている。ビット線を形成する金属配線層と第１の金属配線層間にビアを形成するか否かによって、データのコーディングが行われる。
【００６５】
図６は図５に示すマスクＲＯＭの等価回路を示している。
図示のように、図５のマスクＲＯＭは接地ノードＮＤＧ０とＮＤＧ１との間に配置されている複数のノードＮＤ０〜ＮＤ７の間に接続されている複数のトランジスタＱ１〜Ｑ１７により構成された回路によって等価的に表示される。
【００６６】
各ノード間にそれぞれトランジスタが接続されている。例えば、接地ノードＮＤＧ０とノードＮＤ０間にトランジスタＱ１が接続され、接地ノードＮＤＧ０とノードＮＤ１間にトランジスタＱ２が接続され、ノードＮＤ０とノードＮＤ１間にトランジスタＱ３が接続されている。
同様に他の隣り合うノード間に、それぞれトランジスタが接続されている。さらに、これらのトランジスタＱ１〜Ｑ１７のゲートは、ともにワード線ＷＬに接続されている。
【００６７】
このため、ワード線ＷＬの電位に応じて、これらのすべてのトランジスタのオン／オフ状態が制御される。これらのトランジスタがオン状態に保持されているとき、各ノードＮＤ０〜ＮＤ７は接地ノードＮＤＧ０およびＮＤＧ１と同電位、即ち、接地電位ＧＮＤに保持される。
【００６８】
なお、図６の等価回路においては、ワード線ＷＬは、図５に示すレイアウト図のポリシリコン１２により構成され、接地ノードＮＤＧ０，ＮＤＧ１を含む各ノードは、例えば、図５に示すコンタクト孔により構成されている。
即ち、図６の等価回路において、各ノードＮＤ０〜ＮＤ７はビアを介して、それぞれビット線に接続されている。
【００６９】
本実施形態のマスクＲＯＭの読み出し動作は、前述した本発明の第１の実施形態のマスクＲＯＭとほぼ同様である。以下、それについて簡単に説明する。
読み出し時に、まず、選択ビット線が所定の電位にプリチャージされる。非選択ビット線は、当該プリチャージ電位より低い電位、例えば、接地電位ＧＮＤに保持される。そして、選択ワード線にハイレベルの電圧、例えば、電源電圧ＶCCレベルの読み出し電圧が印加される。これに応じて、当該選択ワード線に接続されている複数のトランジスタがすべてオン状態に保持されるので、選択メモリセルが接続されているノードが接地電位に保持される。
【００７０】
メモリセルにおいては、上述のようにコーディング工程において、記憶データに応じてビアコンタクトが形成されているので、それに応じてビット線電位が設定される。例えば、選択メモリセルにビアコンタクトが形成されている場合に、選択ビット線が形成されたビアコンタクトを介して接地電位ＧＮＤに接続されるので、当該選択ビット線がディスチャージされ、例えば、接地電位ＧＮＤに保持される。一方、選択メモリセルにビアコンタクトが形成されていない場合に、選択ビット線がディスチャージされることなく、ビット線電位がほぼプリチャージ電位に保持されている。
【００７１】
ビット線に接続されているセンスアンプによって、ビット線電位が検出され、当該センスアンプの検出結果に応じて選択メモリセルの記憶データが読み出される。
【００７２】
以上説明したように、本実施形態によれば、接地ノード間に配置されている複数のノードにおいて、隣り合うノード間にトランジスタを形成し、これらのトランジスタのゲートを一本のワード線に共通に接続し、且つ上記接地ノードを除き他の各ノードがそれぞれメモリセルを介してビット線に接続されている。各メモリセルはそれぞれの記憶データに応じてビアコンタクトが形成されるので、読み出し時に選択メモリセルにビアコンタクトの有無に応じて選択ビット線の電位が設定され、ビット線電位に応じて選択メモリセルの記憶データが読み出すことができる。
【００７３】
本実施形態では、上述した本発明の第１の実施形態と同様に、コンタクトまたはビアコンタクト方式によりマスクＲＯＭを製造することによって、製造サイクルタイムの短縮が図れる。また、本実施形態においてはメモリセルのレイアウト上の構成を工夫することにより、集積度の向上を実現でき、例えば、従来の拡散方式メモリセルとほぼ同程度の集積度でマスクＲＯＭを形成することが実現できる。
【００７４】
さらに、図６の等価回路に示すように、本実施形態のマスクＲＯＭにおいて、読み出し時に選択メモリセルに接続されているノードと接地ノード間に、複数のパスが形成されている。このため、選択ビット線がディスチャージする場合の等価抵抗が低くなり、ビット線のディスチャージが高速になる。この結果、読み出し速度の向上が実現できる。
なお、一本のワード線上に複数のトランジスタが接続されたことによって、読み出し時、従来のコンタクトまたはビアコンタクト方式のマスクＲＯＭに較べて、ワード線負荷が増大することが考えられるが、ワード線ドライバーの駆動能力をそれに応じて向上させることで対応できる。または、読み出し時にワード線ドライバーを同時に駆動するワード線が選択ワード線の一本のみであるので、メモリセルアレイの構造を工夫することによって、ワード線負荷の増加がわずかで済む。
【００７５】
【発明の効果】
以上説明したように、本発明のマスクＲＯＭによれば、コンタクトまたはビアコンタクト方式でマスクＲＯＭを形成することによって、製造サイクルタイムを従来の拡散方式より大幅に短縮できる利点がある。
さらに、本発明によって、マスクＲＯＭの集積度の向上が図れ、従来の拡散方式のマスクＲＯＭとほぼ同等の面積でマスクＲＯＭを形成でき、メモリチップ面積の縮小とコストの低減を実現できる。
【図面の簡単な説明】
【図１】本発明に係るマスクＲＯＭの第１の実施形態を示す回路図である。
【図２】２層の金属配線層を有するマスクＲＯＭの構造を示す簡略断面図である。
【図３】３層の金属配線層を有するマスクＲＯＭの構造を示す簡略断面図である。
【図４】マスクＲＯＭの第１の実施形態における読み出し時の等価回路である。
【図５】本発明に係るマスクＲＯＭの第２の実施形態を示す回路図である。
【図６】第２の実施形態のマスクＲＯＭの等価回路である。
【図７】従来の拡散方式マスクＲＯＭの構造を示す簡略断面図である。
【符号の説明】
１…基板、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７，２＿８…ｎ+ 拡散層、３＿１，３＿２，３＿３，３＿４，３＿５…絶縁膜、４＿１，４＿２，４＿３，４＿４，４＿５…ポリシリコン膜、５＿１，５＿２，５＿３，５＿４，５＿５，５＿６…第１金属配線層、６＿１，６＿２，６＿３，６＿４，６＿５，６＿６…第２金属配線層、７＿１，７＿２，７＿３，７＿４，７＿５，７＿６…第３金属配線層、１０＿１，１０＿２，１０＿６，１１＿２，１１＿６…ビア、１２…ポリシリコン層、１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７，１３＿８…コンタクト孔、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…ワード線、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…ビット線、Ｍ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33…メモリセル、Ｑ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34…トランジスタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、マスクＲＯＭ、具体的には製造工程のサイクルタイムを短縮可能なコンタクトまたはビア（Ｖｉａ）コンタクト型マスクＲＯＭに関するものである。
【０００２】
【従来の技術】
マスクＲＯＭは、その製造工程において記憶データが各メモリセルに書き込まれる。このデータの書き込み工程を、プログラミングまたはコーディングという。通常、ユーザからマスクＲＯＭにコーディングすべきデータを入手してから、製品を出荷するまでの時間をサイクルタイムといい、ＴＡＴ（Turn Around Time）で表記する。ＲＯＭ製品において、このＴＡＴをいかに短縮できるかは、その製品の商品力および生産効率の面から見て重要である。
【０００３】
マスクＲＯＭは、データコーディングの方式によって、拡散方式、コンタクト方式およびビアコンタクト方式などに大別できる。それぞれの方式は、サイクルタイムと集積度との間にトレードオフ関係を有しており、実際のＲＯＭ製品を製造する場合には、それぞれの製品の特徴および要求に応じて、適切な方式を選択して製造を行う必要がある。
【０００４】
図７は、拡散方式により形成されたマスクＲＯＭの概念を示す簡略断面図である。
図７において、１はｐ- 基板またはｐ- ウェル、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６はｎ+ 拡散層、３＿１，３＿２ａ，３＿３，３＿４ａ，３＿５は絶縁膜、４＿１，４＿２，４＿３，４＿４，４＿５はポリシリコン膜、５＿１，５＿２，５＿３，５＿４，５＿５，５＿６は金属配線層をそれぞれ示している。
【０００５】
絶縁膜３＿１，３＿２ａ，３＿３，３＿４ａ，３＿５は、例えば、シリコン酸化膜（ＳｉＯ2 ）により構成されている。
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５および２＿６はそれぞれコンタクトを介して、金属配線層５＿１，５＿２，５＿３，５＿４，５＿５および５＿６に接続されている。
さらに、ｎ+ 拡散層２＿１，２ ３および２＿５はそれぞれに接続されている金属配線層５＿１，５ ３および５＿５を介して接地されている。
【０００６】
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５は、図示しない配線に共通に接続され、この配線によりワード線が構成されている。
また、金属配線層５＿２，５＿４および５＿６はそれぞれビット線に接続されている。
【０００７】
本例の拡散型マスクＲＯＭでは、データのコーディングは、例えば、ポリシリコン膜の下にある酸化膜の周辺において、さらに酸化処理を行うことにより、ゲート酸化膜の膜厚を大きく設定し、トランジスタとしてほぼ機能しない程度に設定することにより行われる。
【０００８】
図７に示すように、例えば、ポリシリコン膜４＿１がゲートと、ゲート酸化膜３＿１の両側の下にあるｎ+ 拡散層２＿１と２＿２とによりトランジスタが形成される。ゲートとしてのポリシリコン膜４＿１にハイレベルの電圧が印加されているとき、ゲート酸化膜３＿１の下部基板領域にチャネルが形成されるので、ゲート４＿１に印加される電圧に応じてトランジスタのオン／オフ状態が制御される。
【０００９】
一方、ポリシリコン膜４＿２の下にある酸化膜３＿２ａは、上述のように酸化処理によりその膜厚が大きく設定されるので、ポリシリコン膜４＿２に高電圧が印加された場合でも、酸化膜３＿２ａ下部の基板領域にチャネルが形成されず、ポリシリコン膜４＿２、酸化膜３＿２ａおよびその両側の下部基板に形成されているｎ+ 拡散層２＿２および２＿３により、トランジスタを形成することができない。
【００１０】
トランジスタが形成されるか否かによって、読み出し時に、それに応じて所定のビット線の電位が決定される。ビット線電位がセンスアンプにより検出されることによって、マスクＲＯＭのメモリセルの記憶データが読み出される。
【００１１】
このような拡散型マスクＲＯＭでは、ポリシリコンの下層にある酸化膜の周辺に対して、さらに酸化処理を行うか否によってデータのコーディングを行うので、形成したマスクＲＯＭのメモリセルの寸法を小さくでき、メモリの高集積化を実現しやすい利点がある。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来の拡散方式によりマスクＲＯＭを形成する場合、データのコーディングはポリシリコン層を成層した工程で行うので、コーディング後マスクＲＯＭを形成されるまでにさらに多くの工程を要し、製造工程のサイクルタイムが長いという不利益がある。
【００１３】
これに対して、コンタクト方式またはビアコンタクト方式によりマスクＲＯＭを形成する場合、データのコーディングは、金属配線層を形成する工程の前に行うので、コーディングデータを入手するまでに、ポリシリコン層およびそのさらに上の層、例えば、三層金属配線プロセスであれば第１または第２の金属層まで製造工程を済ますことができ、製造工程のサイクルタイムが拡散方式に較べて、大幅に短縮できる利点がある。実際に、コンタクトまたはビアコンタクト方式によるマスクＲＯＭの製造サイクルタイムは、拡散方式による製造サイクルタイムの、例えば、１／１０〜１／５である。
【００１４】
しかし、コンタクトまたはビアコンタクト方式では、サイクルタイムを短縮できる反面、拡散方式に較べて、メモリセルあたりのチップ占有面積が大きく、即ち、集積度が低く、同じ容量のマスクＲＯＭではチップ面積が大きいという不利益がある。
【００１５】
このため、一般的には、例えば、高集積度が要求された場合に、拡散方式を採用すると、製造サイクルタイムが長く、生産効率の面では不利になる。逆に、製造サイクルタイムの短縮が要求され、集積度に対してある程度の許容がある場合に、コンタクトまたはビアコンタクト方式が採用される。
上記を踏まえて、拡散型とコンタクトおよびビアコンタクト型マスクＲＯＭの双方の利点を持ち合わせた高性能なマスクＲＯＭ、即ち、製造サイクルタイムを短縮でき、且つ高集積度を実現できるマスクＲＯＭが望まれている。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、メモリセル面積の増加を最小限に抑制でき、製造サイクルタイムを短縮できるマスクＲＯＭを提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明のマスクＲＯＭは、第１のノードと第２のノードとの間にコンタクトを形成するか否かによって所定のデータを記憶し、読み出し時に上記コンタクトの有無に応じてビット線電位を設定し、当該ビット線電位に応じた記憶データが読み出されるメモリセルを有するマスクＲＯＭであって、
複数の上記メモリセルを行列状に配置してなるメモリセルアレイと、
上記メモリセルアレイの各列毎に配線されている複数本のビット線と、
上記メモリセルアレイの各行毎に配線されている複数本のワード線と、
制御電極が上記ワード線に接続され、共通電位がそれぞれ印加される第１の信号線と第２の信号線との間に上記各ワード線毎に直列に接続され、上記ワード線電位に応じてオン／オフ状態が制御される複数のトランジスタと、
を有し、
上記第１の信号線と上記第２の信号線との間に直列に接続されるトランジスタの数が３以上であり、
同一のワード線に接続される複数のトランジスタにおいて隣り合う上記トランジスタの拡散層が共通の接続ノードとして構成され、当該接続ノードが上記各メモリセルの上記第１のノードに接続され、上記メモリセルの上記第２のノードが上記メモリセルアレイの各列毎に配線されている上記ビット線に接続して構成されている。
【００１８】
また、本発明では、好適には上記ワード線は、ポリシリコン層によって形成され、上記ビット線は、上記ポリシリコン層の上に形成されている金属配線層によって形成され、上記金属配線層と上記各トランジスタ間の上記接続ノード間に、上記各メモリセルの記憶データに応じて、コンタクトが形成されている。
【００１９】
また、本発明では、好適には読み出し時に、選択ビット線は所定のプリチャージ電位に保持され、非選択ビット線は上記プリチャージ電位より低い電位、例えば、接地電位に保持されている。選択ワード線は制御電極が当該選択ワード線に接続されているトランジスタが導通しうる読み出し電位に保持され、非選択ワード線は上記読み出し電位より低い電位、例えば、接地電位に保持されている。
【００２０】
本発明の第２のマスクＲＯＭは、第１のノードと第２のノードとの間にコンタクトを形成するか否かによって所定のデータを記憶し、読み出し時に上記コンタクトの有無に応じてビット線電位を設定し、当該ビット線電位に応じた記憶データが読み出されるメモリセルを有するマスクＲＯＭであって、第１の電位設定ノードと第２の電位設定ノードとの間にＮ(Ｎは３以上の整数)個のノードが２列に配置され、同一列における隣り合う各ノードの間及び２列の間における隣り合う各ノード間にそれぞれ形成されている複数のトランジスタと、上記各トランジスタの制御電極に共通に接続されているワード線とを有するメモリセル行を有し、上記第１の電位設定ノードと第２の電位設定ノードとが共通電位に接続され、上記Ｎ個のノードが上記各メモリセルの上記第１のノードにそれぞれ接続され、上記各メモリセルの上記第２のノードがそれぞれＮ本のビット線に接続されている。
【００２１】
本発明によれば、接地電位間に配置されている複数のノードにおいて、隣り合うノード間に接続されているトランジスタを複数形成し、これらのトランジスタの制御電極が同一のワード線、例えば、ポリシリコン層からなるワード線に共通に接続し、上記各ノードがＲＯＭのメモリセルを介して、例えば、ポリシリコン層の上に形成されている金属配線層からなるビット線に接続されている。
【００２２】
各メモリセルにおいて、書き込みデータに応じたコーディング工程により、コンタクトを形成するかしないかが決定されるので、読み出し時に、選択ビット線が所定のプリチャージ電位に保持してから、上記ワード線に読み出し電圧を印加することにより、上記複数のノードがともに接地電位に保持され、選択メモリセルの記憶データ、即ちコンタクトの有無に応じて、ビット線電位がプリチャージ電位に保持されたり、接地電位にディスチャージされたりして、ビット線電位がそれに接続されているセンスアンプによって検出され、検出結果に応じて選択メモリセルの記憶データが読み出される。
この結果、マスクＲＯＭの製造サイクルタイムを短縮でき、且つ高集積度化を実現できる。
【００２３】
【発明の実施の形態】
第１実施形態図１は本発明に係るマスクＲＯＭの第１の実施形態を示す回路図であり、本発明のマスクＲＯＭの等価回路図である。図示のように、本実施形態のマスクＲＯＭは、平行して配置されているワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３および上記ワード線と交差して配置されているビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を有し、これらのワード線とビット線との交差点にビアコンタクトの有無により格納データ（コードともいう）が設定されるメモリセルＭ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33がマトリクス状に配置されて構成されている。さらに、ゲートが各ワード線に接続され、ソースとドレイン拡散層がそれぞれ隣接して配線されている各ビット線にメモリセルを介して接続されている複数のトランジスタＱ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34が形成されている。
【００２４】
また、４本のビット線おきに一本の接地線が配線されている。例えば、ビット線ＢＬ０に隣接して接地線ＧＬ０が配線され、ビット線ＢＬ３に隣接して接地線ＧＬ１が配線されている。これに応じて、例えば、トランジスタＱ00，Ｑ10，Ｑ20およびＱ30の一方の拡散層は、接地線ＧＬ０に接続され、他方の拡散層は、メモリセルＭ 00 ，Ｍ 01 ，Ｍ 02 およびＭ 03 を介してビット線ＢＬ０に接続されている。同様に、トランジスタＱ04，Ｑ14，Ｑ24およびＱ34の一方の拡散層はビット線ＢＬ３に接続され、他方の拡散層は接地線ＧＬ１に接続されている。
【００２５】
なお、図１に示すマスクＲＯＭの例では、それぞれ４本のワード線と４本のビット線が設けられているが、実際のマスクＲＯＭではこれに限定されず、一つのＲＯＭブロックとして、例えば、２５６本のワード線と１６本のビット線からなる４ｋｂ（キロビット）のメモリブロックを構成することもできる。
【００２６】
上述のように、本例のマスクＲＯＭにおいては、ビアコンタクト（以下、単にビアという）の有無により格納データが決定されるメモリセルＭ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33が設けられている。
例えば、図示のように、ビット線ＢＬ０とトランジスタＱ00，Ｑ01の拡散層の接続点（ノードＮＤ00と表記する）との間にビアが接続されている。これに応じて、ビット線ＢＬ０とノードＮＤ00に電気経路が形成され、バイアス状態に応じて、ビット線ＢＬ０とノードＮＤ00間に電流が流れることが可能である。
一方、トランジスタＱ01とＱ02の拡散層間の接続点をノードＮＤ01とすると、ビット線ＢＬ１とノードＮＤ01間にビアが形成されておらず、バイアス条件に関わらずビット線ＢＬ１とノードＮＤ01間に電流が流れることができない。
【００２７】
図示のように、その他に、例えば、ビット線ＢＬ０とノードＮＤ10間に、ビット線ＢＬ１とノードＮＤ31間に、ビット線ＢＬ２とノードＮＤ22間に、さらにビット線ＢＬ３とノードＮＤ03間にそれぞれビアが形成されている。
【００２８】
このように、本実施形態のマスクＲＯＭでは、ビアコンタクト方式によりマスクＲＯＭを形成するので、製造サイクルタイムの短縮を図ることができる。例えば、ポリシリコン層またはその上にある第１或いは第２の金属配線層を成層するまでの工程を予め行っておいて、メモリセルの書き込みデータを入手してから残りの工程を行い、データコーディングした上、マスクＲＯＭを形成するので、従来の拡散型マスクＲＯＭに較べて、製造サイクルタイムを大幅に短縮できる。
【００２９】
以下、図１を参照しつつ、本実施形態のマスクＲＯＭの読み出し動作について説明する。
読み出し時に、まず、図示していないカラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）により、カラムアドレスで指定したメモリ列（Ｃｏｌｕｍｎ）が選択され、それに応じてビット線がイコライズされ、例えば、所定の電位にプリチャージされる。さらに、例えば、ローデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）により、ローアドレスで指定したメモリ行（Ｒｏｗ）が選択され、それに応じたワード線に読み出し電圧、例えば、ハイレベルの電圧が印加される。
なお、選択されていないワード線およびビット線はローレベル、例えば、接地電位ＧＮＤに保持される。
【００３０】
ここで、例えば、カラムデコーダによりビット線ＢＬ０がイコライズされ、プリチャージされている。その後、ローデコーダによりワード線ＷＬ０が選択され、ハイレベルの読み出し電位が印加される。ここで、読み出し電位は、例えば、マスクＲＯＭを構成したトランジスタＱ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34を十分導通させうるレベルの電位に設定されている。
【００３１】
これに応じてワード線ＷＬ０に接続されているトランジスタＱ00，Ｑ01，…，Ｑ04がすべて導通状態に保持され、その結果、ノードＮＤ00，ＮＤ01，ＮＤ02およびＮＤ03が接地電位ＧＮＤに保持される。上記のようにビット線ＢＬ０とノードＮＤ00間にビアが形成されているので、ビット線ＢＬ０がディスチャージされ、その電位が低下し接地電位ＧＮＤに達していく。
【００３２】
ビット線ＢＬ０の電位は、当ビット線に接続されているセンスアンプにより検出され、検出結果に応じたデータが出力される。ここで、例えば、ビット線ＢＬ０のローレベルの電位に応じて、読み出しデータ“０”が出力される。即ち、ビット線ＢＬ０とノードＮＤ00間にビアを形成することにより、メモリセルＭ00の格納データは“０”に設定される。
【００３３】
次に、カラムデコーダにより、例えば、ビット線ＢＬ１がイコライズされ、プリチャージされる。その後、ローデコーダによりワード線ＷＬ０が選択され、ハイレベルの読み出し電位が印加される。これに応じてワード線ＷＬ０に接続されているトランジスタＱ00，Ｑ01，…，Ｑ04がすべて導通状態に保持され、ノードＮＤ00，ＮＤ01，ＮＤ02およびＮＤ03が接地される。
ビット線ＢＬ１とノードＮＤ01間にビアが形成されていないので、ビット線ＢＬ１のプリチャージ電位がほぼそのまま保持される。センスアンプによりビット線ＢＬ１の電位が検出され、検出結果に応じたデータが出力される。ここで、例えば、ビット線ＢＬ１のプリチャージレベルの電位に応じて、読み出しデータ“１”が出力される。即ち、ビット線ＢＬ１とノードＮＤ01間にビアを形成しないことにより、メモリセルＭ01の格納データは“１”に設定される。
【００３４】
上記同様に、ビット線とワード線を選択することにより、任意のメモリセルの格納データを読み出すことができる。
【００３５】
なお、ビアの形成はマスクＲＯＭの製造工程において、例えば、フォトレジスト膜のパターンに応じて決定される。即ち、マスクＲＯＭに記憶すべきデータに応じて予めフォトレジスト膜のパターンが設計され、このフォトレジスト膜を用いた製造工程により、所定の領域にビアを形成するかしないかが決定される。これによって所望のデータがマスクＲＯＭに書き込まれる。
【００３６】
図２は本実施形態のマスクＲＯＭの構造を示す簡略断面図である。
図２において、１はｐ- 基板またはｐ- ウェル、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６はｎ+ 拡散層、３＿１，３＿２，３＿３，３＿４，３＿５は絶縁膜、４＿１，４＿２，４＿３，４＿４，４＿５はポリシリコン膜、５＿１，５＿２，５＿３，５＿４，５＿５，５＿６は第１金属配線層、６＿１，６＿２，６＿３，６＿４，６＿５，６＿６は第２金属配線層、１０ １，１０＿２，１０ ５および１０＿６はビアをそれぞれ示している。
【００３７】
絶縁膜３＿１，３＿２，３＿３，３＿４，３＿５は、例えば、シリコン酸化膜により構成され、ビア１０ １，１０＿２，１０ ５および１０＿６は、例えば、金属配線層を形成する金属と同じ材料により形成されている。
【００３８】
なお、図２は、例えば、図１に示すマスクＲＯＭの一行分を示している。
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５、絶縁膜３＿１，３＿２，３＿３，３＿４および３＿５、さらにこれらの膜の両側の下部基板に形成されているｎ+ 拡散層により、それぞれｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという）が形成されている。ポリシリコン膜はｎＭＯＳトランジスタのゲートを構成し、絶縁膜はそのトランジスタのゲート絶縁膜（ゲート酸化膜ともいう）を構成し、基板１に形成したｎ+ 拡散層はそれぞれｎＭＯＳトランジスタのソースおよびドレインを構成している。
【００３９】
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５および２＿６はそれぞれビアを介して、第１金属配線層５＿１，５＿２，５＿３，５＿４，５＿５および５＿６に接続されている。
さらに、ｎ+ 拡散層２＿１および２＿６はそれぞれに接続されている第１金属配線層５＿１および５＿６を介して接地されている。
【００４０】
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５は、図示しない配線に共通に接続され、この配線によりワード線が構成されている。
第２金属配線層６＿２，６＿３，６＿４および６＿５は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形成しており、ビット線ＢＬ０，ＢＬ３は第１と第２金属配線層の間に形成されているビア１０ ２，１０ ５を介して、ｎ+ 拡散層２＿２，２＿５にそれぞれ接続されている。
【００４１】
上述のように、ビアを形成するか否かは、製造工程に用いられたフォトレジスト膜のパターンにより決定される。ビアの有無に応じて、データの“０”まはた“１”の何れかがマスクＲＯＭのメモリセルに格納される。読み出し時に、ビアの有無に応じてビット線電位がプリチャージレベルまたはプリチャージレベルより低いレベル、例えば、接地電位ＧＮＤレベルに保持され、センスアンプを用いてビット線電位を検出することにより、マスクＲＯＭのメモリセルの記憶データが読み出される。
【００４２】
図３は、本実施形態のマスクＲＯＭの他の構成例を示す簡略断面図である。
本例のマスクＲＯＭは、図２に示すマスクＲＯＭに対して、第３金属配線層７＿２，７＿３，７＿４，７＿５を加えた構造となっている。
第３金属配線層を除けば、他の構成部分は図２に示すマスクＲＯＭとほぼ同じであるので、図３では、図２と同じ構成部分を同様な符号を用いて表記する。
【００４３】
以下、主に本例のマスクＲＯＭと図２に示すマスクＲＯＭの異なる点について説明する。
図３に示すように、第１金属配線層５＿１，…，５ ６と第２金属配線層６＿１，…，６ ６との間に、それぞれビア１０＿１，…，１０ ６が形成されている。さらに、第２金属配線層６＿２と第３金属配線層７＿２との間に、ビア１１＿２が形成されており、第２金属配線層６＿５と第３金属配線層７＿５との間に、ビア１１＿５が形成されている。
なお、これらのビアは、例えば、第１、第２および第３金属配線層を接続し易い材料により形成されている。
【００４４】
第２金属配線層６＿１および６＿６は、例えば、接地電位ＧＮＤに保持されている。このため、基板１にあるｎ+ 拡散層２＿１は、第１金属配線層５＿１および第２金属配線層６＿１を介して接地され、同様に、ｎ+ 拡散層２＿６は、第１金属配線層５＿６および第２金属配線層６＿６を介して接地されている。
【００４５】
図３は、図２と同じく、例えば、図１に示すマスクＲＯＭの一行分を示している。
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５、絶縁膜３＿１，３＿２，３＿３，３＿４および３＿５、さらにこれらの膜の両側の下部基板に形成されているｎ+ 拡散層により、それぞれｎＭＯＳトランジスタが形成されている。ポリシリコン膜はｎＭＯＳトランジスタのゲートを構成し、絶縁膜はそのトランジスタのゲート絶縁膜を構成し、基板１に形成されたｎ+ 拡散層はそれぞれｎＭＯＳトランジスタのソースおよびドレインを構成している。
【００４６】
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５および２＿６はそれぞれビアを介して、第１金属配線層５＿１，５＿２，５＿３，５＿４，５＿５および５＿６に接続されている。
さらに、ｎ+ 拡散層２＿１および２＿６はそれぞれに接続されている第１金属配線層５＿１および５＿６、ビア１０＿１、１０＿６および第２金属配線層６＿１および６＿６を介して接地されている。
【００４７】
ポリシリコン膜４＿１，４＿２，４＿３，４＿４および４＿５は、図示しない配線に共通に接続され、この配線によりワード線が構成されている。
第３金属配線層７＿２，７＿３，７＿４および７＿５は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３を形成しており、ビット線ＢＬ０，ＢＬ３は第１、第２および第３金属配線層の間に形成されているビア１１＿２，１１ ５を介して、ｎ+ 拡散層２＿２，２＿５にそれぞれ接続されている。
【００４８】
また、図２に示すマスクＲＯＭ例と同じように、金属配線層間にビアを形成するか否かは、製造工程に用いられたフォトレジスト膜のパターンにより決定される。ビアの有無に応じて、データの“０”まはた“１”の何れかがマスクＲＯＭのメモリセルに格納される。読み出し時に、ビアの有無に応じてビット線電位がプリチャージレベルまたはプリチャージレベルより低いレベル、例えば、接地電位ＧＮＤレベルに保持され、センスアンプを用いてビット線電位を検出することにより、マスクＲＯＭのメモリセルの記憶データが読み出される。
【００４９】
以上説明のように、金属配線層が２層または３層を有するマスクＲＯＭは、構造上の違いを除けば、ほぼ同じ機能および動作を有することが推察できる。
なお、金属配線層の数は、例えば、マスクＲＯＭの周辺回路を形成するために必要な金属配線層の数などによって決定される。実際のマスクＲＯＭにおいては、金属配線層の数は、上述した２層または３層に限定されることなく、それ以上複数の金属配線層を設けることも可能である。
【００５０】
図４は図１に示すマスクＲＯＭの読み出し時の等価回路を示している。
なお、ここで、例えば図１に示すワード線ＷＬ０に接続されている一行のメモリセルＭ00，Ｍ01，Ｍ02，Ｍ03における読み出し動作を例に、それぞれのビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に対して読み出しを行う時の等価回路を同図（ａ）〜（ｄ）で示しているものである。
【００５１】
図４（ａ）は、例えば、メモリセルＭ00においてビアが形成されている場合、読み出し時、ビット線ＢＬ０から見た等価回路を示している。
図示のように、ビット線ＢＬ０と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５２】
トランジスタＱ00はビット線ＢＬ０と接地電位ＧＮＤとの間に接続されており、トランジスタＱ01，Ｑ02，Ｑ03，Ｑ04がビット線ＢＬ０と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ01とＱ02との間にビット線ＢＬ１が接続され、トランジスタＱ02とＱ03との間にビット線ＢＬ２が接続され、さらに、トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続されている。なお、読み出し時にこれらの非選択ビット線は、例えば、接地電位ＧＮＤに保持されている。
【００５３】
図４（ｂ）は、例えば、メモリセルＭ01においてビアが形成されている場合、読み出し時、ビット線ＢＬ１から見た等価回路を示している。
図示のように、ビット線ＢＬ１と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５４】
トランジスタＱ01，Ｑ00がビット線ＢＬ１と接地電位ＧＮＤ間に直列に接続されており、また、トランジスタＱ02，Ｑ03，Ｑ04はビット線ＢＬ１と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ01とＱ00との間にビット線ＢＬ０が接続され、トランジスタＱ02とトランジスタＱ03との間にビット線ＢＬ２が接続され、さらに、トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続されている。読み出し時に、これらの非選択ビット線は、接地電位ＧＮＤに保持されている。
【００５５】
図４（ｃ）は、例えば、メモリセルＭ02においてビアが形成されている場合、読み出し時、ビット線ＢＬ２から見た等価回路を示している。
図示のように、ビット線ＢＬ２と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５６】
トランジスタＱ02，Ｑ01，Ｑ00がビット線ＢＬ２と接地電位ＧＮＤ間に直列に接続されており、また、トランジスタＱ03，Ｑ04はビット線ＢＬ２と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ02とＱ01との間にビット線ＢＬ１が接続され、トランジスタＱ01とＱ00との間にビット線ＢＬ０が接続され、さらに、トランジスタＱ03とＱ04との間にビット線ＢＬ３が接続されている。読み出し時に、これらの非選択ビット線は、接地電位ＧＮＤに保持されている。
【００５７】
図４（ｄ）は、例えば、メモリセルＭ03においてビアが形成されている場合、読み出し時、ビット線ＢＬ３から見た等価回路を示している。
図示のように、ビット線ＢＬ３と接地電位ＧＮＤとの間に、ゲートがともにワード線ＷＬ０に接続されている５つのトランジスタＱ00，Ｑ01，Ｑ02，Ｑ03，Ｑ04が接続されている。
【００５８】
トランジスタＱ04はビット線ＢＬ３と接地電位ＧＮＤとの間に接続されており、トランジスタＱ00，Ｑ01，Ｑ02，Ｑ03がビット線ＢＬ３と接地電位ＧＮＤ間に直列に接続されている。
トランジスタＱ03とＱ02との間にビット線ＢＬ２が接続され、トランジスタＱ02とＱ01との間にビット線ＢＬ１が接続され、さらにトランジスタＱ01とＱ00との間にビット線ＢＬ０が接続されている。読み出し時に、これらの非選択ビット線は接地電位ＧＮＤに保持されている。
【００５９】
上述した等価回路で示すように、ビット線ＢＬ０，ＢＬ１，ＢＬ２またはＢＬ３の何れかに対して読み出しを行う場合には、読み出しビット線の配置に応じて読み出し時にのディスチャージ電流の等価抵抗のバラツキが低く抑えられている。
例えば、図４（ａ）および（ｄ）に示す等価回路例では、ディスチャージ電流が流れる経路の等価抵抗は、直列に接続されている４つのトランジスタと１つのトランジスタが並列に接続されている抵抗に等価する。トランジスタの導通抵抗をすべて同じくＲとすると、この場合の等価抵抗は、０．８Ｒである。また、同図（ｂ）および（ｃ）に示す等価回路では、ディスチャージ電流が流れる経路の等価抵抗は、直列に接続されている２つのトランジスタと直列に接続されている３つのトランジスタが並列に接続されている抵抗に等しい。この場合の等価抵抗は、各トランジスタの導通抵抗をＲとすると、１．２Ｒである。
【００６０】
即ち、何れかのビット線に対して読み出しを行う場合のディスチャージ電流が流れる経路の等価抵抗は、ほぼ同じまたは近い値に保持されており、読み出しビット線の配置位置に応じてディスチャージ電流が流れる経路の等価抵抗の変化が抑制され、読み出し動作の安定性の向上を実現できる。
【００６１】
以上説明したように、本実施形態によれば、異なる金属配線層の間にビアコンタクトを形成するか否かに応じて記憶データがコーディングされる複数のＲＯＭメモリセルを行列状に配置してメモリセルアレイを形成し、同じ行のメモリセルを一本のワード線に接続し、同じ列のメモリセルを一本のビット線に接続し、さらに各メモリセル行においてゲートがその行に対応するワード線に接続され、拡散層が隣のものの拡散層に接続されているトランジスタを配置する。読み出し時に、選択ビット線を所定の電位にプリチャージし、選択ワード線をアクティブ状態に設定することにより、選択行にある各トランジスタを導通状態に設定し、選択メモリセルのビアコンタクトの有無に応じてビット線電位を設定し、ビット線電位に応じて選択メモリセルの記憶データを読み出すので、読み出し時にビット線ディスチャージ抵抗のバラツキを低減でき、高速で且つ安定した読み出しが得られ、さらにビアコンタクト方式を採用することにより製造サイクルタイムの短縮が図れる。
【００６２】
第２実施形態
図５は本発明に係るマスクＲＯＭの第２の実施形態を示す図であり、マスクＲＯＭのレイアウトを示す図である。
図５において、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７および２＿８はｎ+ 拡散層、１２はポリシリコン層、１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７および１３＿８はコンタクト孔をそれぞれ示している。
【００６３】
ｎ+ 拡散層２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７および２＿８は基板の一主面に形成されている。さらに各ｎ+ 拡散層の上に、コンタクト孔１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７および１３＿８が形成されている。
各コンタクト孔１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７および１３＿８にビアが形成され、それぞれのビアを介して、各ｎ+ 拡散層は、ポリシリコン層１２の上に成層された第１の金属配線層（図示せず）に接続されている。
また、第１金属配線層の上にさらに第２の金属配線層が成層される。なお、マスクＲＯＭの周辺回路の構造および製造工程などに応じて、第２の金属配線層の上にさらに第３の金属配線層が成層されることがある。
【００６４】
ポリシリコン層１２により、ワード線が形成され、さらにその上に形成されている第２または第３の金属配線層により、ビット線が形成されている。ビット線を形成する金属配線層と第１の金属配線層間にビアを形成するか否かによって、データのコーディングが行われる。
【００６５】
図６は図５に示すマスクＲＯＭの等価回路を示している。
図示のように、図５のマスクＲＯＭは接地ノードＮＤＧ０とＮＤＧ１との間に配置されている複数のノードＮＤ０〜ＮＤ７の間に接続されている複数のトランジスタＱ１〜Ｑ１７により構成された回路によって等価的に表示される。
【００６６】
各ノード間にそれぞれトランジスタが接続されている。例えば、接地ノードＮＤＧ０とノードＮＤ０間にトランジスタＱ１が接続され、接地ノードＮＤＧ０とノードＮＤ１間にトランジスタＱ２が接続され、ノードＮＤ０とノードＮＤ１間にトランジスタＱ３が接続されている。
同様に他の隣り合うノード間に、それぞれトランジスタが接続されている。さらに、これらのトランジスタＱ１〜Ｑ１７のゲートは、ともにワード線ＷＬに接続されている。
【００６７】
このため、ワード線ＷＬの電位に応じて、これらのすべてのトランジスタのオン／オフ状態が制御される。これらのトランジスタがオン状態に保持されているとき、各ノードＮＤ０〜ＮＤ７は接地ノードＮＤＧ０およびＮＤＧ１と同電位、即ち、接地電位ＧＮＤに保持される。
【００６８】
なお、図６の等価回路においては、ワード線ＷＬは、図５に示すレイアウト図のポリシリコン１２により構成され、接地ノードＮＤＧ０，ＮＤＧ１を含む各ノードは、例えば、図５に示すコンタクト孔により構成されている。
即ち、図６の等価回路において、各ノードＮＤ０〜ＮＤ７はビアを介して、それぞれビット線に接続されている。
【００６９】
本実施形態のマスクＲＯＭの読み出し動作は、前述した本発明の第１の実施形態のマスクＲＯＭとほぼ同様である。以下、それについて簡単に説明する。
読み出し時に、まず、選択ビット線が所定の電位にプリチャージされる。非選択ビット線は、当該プリチャージ電位より低い電位、例えば、接地電位ＧＮＤに保持される。そして、選択ワード線にハイレベルの電圧、例えば、電源電圧ＶCCレベルの読み出し電圧が印加される。これに応じて、当該選択ワード線に接続されている複数のトランジスタがすべてオン状態に保持されるので、選択メモリセルが接続されているノードが接地電位に保持される。
【００７０】
メモリセルにおいては、上述のようにコーディング工程において、記憶データに応じてビアコンタクトが形成されているので、それに応じてビット線電位が設定される。例えば、選択メモリセルにビアコンタクトが形成されている場合に、選択ビット線が形成されたビアコンタクトを介して接地電位ＧＮＤに接続されるので、当該選択ビット線がディスチャージされ、例えば、接地電位ＧＮＤに保持される。一方、選択メモリセルにビアコンタクトが形成されていない場合に、選択ビット線がディスチャージされることなく、ビット線電位がほぼプリチャージ電位に保持されている。
【００７１】
ビット線に接続されているセンスアンプによって、ビット線電位が検出され、当該センスアンプの検出結果に応じて選択メモリセルの記憶データが読み出される。
【００７２】
以上説明したように、本実施形態によれば、接地ノード間に配置されている複数のノードにおいて、隣り合うノード間にトランジスタを形成し、これらのトランジスタのゲートを一本のワード線に共通に接続し、且つ上記接地ノードを除き他の各ノードがそれぞれメモリセルを介してビット線に接続されている。各メモリセルはそれぞれの記憶データに応じてビアコンタクトが形成されるので、読み出し時に選択メモリセルにビアコンタクトの有無に応じて選択ビット線の電位が設定され、ビット線電位に応じて選択メモリセルの記憶データが読み出すことができる。
【００７３】
本実施形態では、上述した本発明の第１の実施形態と同様に、コンタクトまたはビアコンタクト方式によりマスクＲＯＭを製造することによって、製造サイクルタイムの短縮が図れる。また、本実施形態においてはメモリセルのレイアウト上の構成を工夫することにより、集積度の向上を実現でき、例えば、従来の拡散方式メモリセルとほぼ同程度の集積度でマスクＲＯＭを形成することが実現できる。
【００７４】
さらに、図６の等価回路に示すように、本実施形態のマスクＲＯＭにおいて、読み出し時に選択メモリセルに接続されているノードと接地ノード間に、複数のパスが形成されている。このため、選択ビット線がディスチャージする場合の等価抵抗が低くなり、ビット線のディスチャージが高速になる。この結果、読み出し速度の向上が実現できる。
なお、一本のワード線上に複数のトランジスタが接続されたことによって、読み出し時、従来のコンタクトまたはビアコンタクト方式のマスクＲＯＭに較べて、ワード線負荷が増大することが考えられるが、ワード線ドライバーの駆動能力をそれに応じて向上させることで対応できる。または、読み出し時にワード線ドライバーを同時に駆動するワード線が選択ワード線の一本のみであるので、メモリセルアレイの構造を工夫することによって、ワード線負荷の増加がわずかで済む。
【００７５】
【発明の効果】
以上説明したように、本発明のマスクＲＯＭによれば、コンタクトまたはビアコンタクト方式でマスクＲＯＭを形成することによって、製造サイクルタイムを従来の拡散方式より大幅に短縮できる利点がある。
さらに、本発明によって、マスクＲＯＭの集積度の向上が図れ、従来の拡散方式のマスクＲＯＭとほぼ同等の面積でマスクＲＯＭを形成でき、メモリチップ面積の縮小とコストの低減を実現できる。
【図面の簡単な説明】
【図１】本発明に係るマスクＲＯＭの第１の実施形態を示す回路図である。
【図２】２層の金属配線層を有するマスクＲＯＭの構造を示す簡略断面図である。
【図３】３層の金属配線層を有するマスクＲＯＭの構造を示す簡略断面図である。
【図４】マスクＲＯＭの第１の実施形態における読み出し時の等価回路である。
【図５】本発明に係るマスクＲＯＭの第２の実施形態を示す回路図である。
【図６】第２の実施形態のマスクＲＯＭの等価回路である。
【図７】従来の拡散方式マスクＲＯＭの構造を示す簡略断面図である。
【符号の説明】
１…基板、２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７，２＿８…ｎ+ 拡散層、３＿１，３＿２，３＿３，３＿４，３＿５…絶縁膜、４＿１，４＿２，４＿３，４＿４，４＿５…ポリシリコン膜、５＿１，５＿２，５＿３，５＿４，５＿５，５＿６…第１金属配線層、６＿１，６＿２，６＿３，６＿４，６＿５，６＿６…第２金属配線層、７＿１，７＿２，７＿３，７＿４，７＿５，７＿６…第３金属配線層、１０＿１，１０＿２，１０＿６，１１＿２，１１＿６…ビア、１２…ポリシリコン層、１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６，１３＿７，１３＿８…コンタクト孔、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…ワード線、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…ビット線、Ｍ00，Ｍ01，…，Ｍ03，…，Ｍ30，Ｍ31，…，Ｍ33…メモリセル、Ｑ00，Ｑ01，…，Ｑ04，…，Ｑ30，Ｑ31，…，Ｑ34…トランジスタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (15)
- 第１のノードと第２のノードとの間にコンタクトを形成するか否かによって所定のデータを記憶し、読み出し時に上記コンタクトの有無に応じてビット線電位を設定し、当該ビット線電位に応じた記憶データが読み出されるメモリセルを有するマスクＲＯＭであって、
複数の上記メモリセルを行列状に配置してなるメモリセルアレイと、
上記メモリセルアレイの各列毎に配線されている複数本のビット線と、
上記メモリセルアレイの各行毎に配線されている複数本のワード線と、
制御電極が上記ワード線に接続され、共通電位がそれぞれ印加される第１の信号線と第２の信号線との間に上記各ワード線毎に直列に接続され、上記ワード線電位に応じてオン／オフ状態が制御される複数のトランジスタと、
を有し、
上記第１の信号線と上記第２の信号線との間に直列に接続されるトランジスタの数が３以上であり、
同一のワード線に接続される複数のトランジスタにおいて隣り合う上記トランジスタの拡散層が共通の接続ノードとして構成され、当該接続ノードが上記各メモリセルの上記第１のノードに接続され、上記メモリセルの上記第２のノードが上記メモリセルアレイの各列毎に配線されている上記ビット線に接続して構成されているマスクＲＯＭ。 - 上記ワード線がポリシリコン層によって形成され、上記ビット線が上記ポリシリコン層の上に形成されている金属配線層によって形成されている
請求項１に記載のマスクＲＯＭ。 - 上記金属配線層と上記各トランジスタの共通接続ノードとの間に、上記メモリセルの記憶データに応じてコンタクトが形成されている
請求項２に記載のマスクＲＯＭ。 - 上記ワード線がポリシリコン層によって形成され、上記ポリシリコン層の上に第１の金属配線層と第２の金属配線層とがそれぞれ形成され、上記第１の金属配線層と上記各トランジスタの共通接続ノードとの間にコンタクトが形成され、上記ビット線が上記第２の金属配線層により形成されている
請求項１に記載のマスクＲＯＭ。 - 上記第１の金属配線層と上記第２の金属配線層との間に、上記各メモリセルの記憶データに応じてコンタクトが形成されている
請求項４に記載のマスクＲＯＭ。 - 上記ワード線がポリシリコン層によって形成され、上記ポリシリコン層の上に第１の金属配線層と第２の金属配線層と第３の金属配線層とがそれぞれ形成され、上記第１の金属配線層と上記各トランジスタの共通接続ノードとの間にコンタクトが形成され、上記ビット線が上記第３の金属配線層により形成されている
請求項１に記載のマスクＲＯＭ。 - 上記第１の金属配線層と上記第２の金属配線層との間に上記第１の金属配線層と上記第２の金属配線層とを接続するためのコンタクトが形成され、更に、上記第２の金属配線層と上記第３の金属配線層との間に上記各メモリセルの記憶データに応じてコンタクトが形成されている
請求項６に記載のマスクＲＯＭ。 - 読み出し時に、選択ビット線が所定のプリチャージ電位に保持され、非選択ビット線が接地電位に保持される
請求項１に記載のマスクＲＯＭ。 - 読み出し時に、選択ビット線が所定のプリチャージ電位に保持され、非選択ビット線がプリチャージ電位より低い共通電位に保持される
請求項１に記載のマスクＲＯＭ。 - 読み出し時に、選択ワード線が上記トランジスタがオン状態となる読み出し電位に保持され、非選択ワード線が接地電位に保持される
請求項１に記載のマスクＲＯＭ。 - 読み出し時に、選択ワード線が上記トランジスタがオン状態となる読み出し電位に保持され、非選択ワード線が読み出し電位より低い共通電位に保持される
請求項１に記載のマスクＲＯＭ。 - 第１のノードと第２のノードとの間にコンタクトを形成するか否かによって所定のデータを記憶し、読み出し時に上記コンタクトの有無に応じてビット線電位を設定し、当該ビット線電位に応じた記憶データが読み出されるメモリセルを有するマスクＲＯＭであって、
第１の電位設定ノードと第２の電位設定ノードとの間にＮ(Ｎは３以上の整数)個のノードが２列に配置され、同一列における隣り合う各ノードの間及び２列の間における隣り合う各ノード間にそれぞれ形成されている複数のトランジスタと、上記各トランジスタの制御電極に共通に接続されているワード線とを有するメモリセル行を有し、
上記第１の電位設定ノードと第２の電位設定ノードとが共通電位に接続され、
上記Ｎ個のノードが上記各メモリセルの上記第１のノードにそれぞれ接続され、
上記各メモリセルの上記第２のノードがそれぞれＮ本のビット線に接続されている
マスクＲＯＭ。 - 上記メモリセル行が複数配置され、各メモリセル行のｉ（ｉ＝１， ２， …， Ｎ）番目のメモリセルの上記第２のノードがそれぞれｉ本目のビット線に接続されている
請求項１２に記載のマスクＲＯＭ。 - 上記ワード線がポリシリコン層によって形成され、上記ビット線が上記ポリシリコン層の上に形成されている金属配線層によって形成されている
請求項１２に記載のマスクＲＯＭ。 - 第１の方向に延在する第１の導電層と、上記第１の方向において所定の間隔を置いて上記第１の導電層から上記第１の方向に直交する第２の方向において反対方向に交互にそれぞれ延びる複数の第２の導電層とを有し、
上記第１の導電層および上記第２の導電層が上記トランジスタの制御電極として機能し、
隣り合う上記第２の導電層の間に上記トランジスタのノードとしての共通拡散層が形成されている
請求項１２に記載のマスクＲＯＭ。
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