JP2002343894A - 半導体装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 230
- 238000009792 diffusion process Methods 0.000 claims description 74
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000007599 discharging Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
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- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 多層配線構造のマスクＲＯＭにおいて、ＴＡ
Ｔを短縮し、かつビット線の容量の増加を抑えてビット
線のプリチャージ時間とディスチャージ時間が速くかつ
消費電力を少なくする。 【解決手段】 Ｓｉ基板１表面に、メモリセルペアの２
つのトランジスタに共通のドレイン拡散層５と、これを
挟んで両側にトランジスタ個別のソース拡散層４とを形
成し、ビット線６を下層の配線層で形成してドレイン拡
散層４と接続し、ソース線７を最上層の配線層で形成
し、情報の書き込みを最上層の配線層のソース線７のす
ぐ下のコンタクトホール１９の有無で行うことによりＴ
ＡＴを短縮することができるとともに、ビット線６の容
量の増加が無く、ビット線６のプリチャージ時間とディ
スチャージ時間の短い高速動作を実現しかつ消費電力を
少なくすることができる。
Ｔを短縮し、かつビット線の容量の増加を抑えてビット
線のプリチャージ時間とディスチャージ時間が速くかつ
消費電力を少なくする。 【解決手段】 Ｓｉ基板１表面に、メモリセルペアの２
つのトランジスタに共通のドレイン拡散層５と、これを
挟んで両側にトランジスタ個別のソース拡散層４とを形
成し、ビット線６を下層の配線層で形成してドレイン拡
散層４と接続し、ソース線７を最上層の配線層で形成
し、情報の書き込みを最上層の配線層のソース線７のす
ぐ下のコンタクトホール１９の有無で行うことによりＴ
ＡＴを短縮することができるとともに、ビット線６の容
量の増加が無く、ビット線６のプリチャージ時間とディ
スチャージ時間の短い高速動作を実現しかつ消費電力を
少なくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にコンタクトまた接続配線の有無によって情報が
書き込まれるマスクＲＯＭに関するものである。
し、特にコンタクトまた接続配線の有無によって情報が
書き込まれるマスクＲＯＭに関するものである。
【０００２】
【従来の技術】従来のマスクＲＯＭは、カスタマからＲ
ＯＭデータを入手してから製品を出荷するまでの期間、
あるいは半導体基板上に素子や配線を作り込む工程（以
下「半導体処理工程」という）においてＲＯＭデータを
書き込む工程から上記半導体処理工程が終了するまでの
期間である、ＴＡＴ（Turn Around Time）を短縮する手
法としてメモリセルを構成するソース線、ワード線、ビ
ット線の各配線層の中で、ビット線を構成する配線層を
最後に形成し、そのビット線と各セルの間のコンタクト
ホールの有無で情報の書き込みを行うコンタクト方式が
知られている。以下、具体的に図面を用いて説明する。
ＯＭデータを入手してから製品を出荷するまでの期間、
あるいは半導体基板上に素子や配線を作り込む工程（以
下「半導体処理工程」という）においてＲＯＭデータを
書き込む工程から上記半導体処理工程が終了するまでの
期間である、ＴＡＴ（Turn Around Time）を短縮する手
法としてメモリセルを構成するソース線、ワード線、ビ
ット線の各配線層の中で、ビット線を構成する配線層を
最後に形成し、そのビット線と各セルの間のコンタクト
ホールの有無で情報の書き込みを行うコンタクト方式が
知られている。以下、具体的に図面を用いて説明する。
【０００３】図１１，図１２は従来の半導体装置の構成
を示す図であり、図１１（Ａ）は従来の半導体装置の回
路図、図１１（Ｂ）は同半導体装置の平面図、図１２
（Ａ）は図１１（Ｂ）のＡ１−Ａ２線の断面図、図１２
（Ｂ）は図１１（Ｂ）のＢ１−Ｂ２線の断面図である。
図１１，図１２において、１はＳｉ基板であり、２は基
板１上に形成された素子分離領域となるＳｉＯ2のフィ
ールド酸化膜であり、３はワード線、２２はドレイン拡
散層、２３はグランド電位のソース拡散層、２４は第４
配線層のビット線、２５は第５配線層のワード線と電気
的に接続しワード線の抵抗を下げる配線（ワード線の裏
打ち配線）、１０は第１配線層、１１は第２配線層、１
２は第３配線層、１５はドレイン拡散層２２と第１配線
層１０を接続するコンタクトホール、１６は第１配線層
１０と第２配線層１１を接続するコンタクトホール、１
７は第２配線層１１と第３配線層１２を接続するコンタ
クトホール、１８は第３配線層１２と第４配線層のビッ
ト線２４を接続する／しないで情報を書き込むコンタク
トホール、２０は層間絶縁膜である。
を示す図であり、図１１（Ａ）は従来の半導体装置の回
路図、図１１（Ｂ）は同半導体装置の平面図、図１２
（Ａ）は図１１（Ｂ）のＡ１−Ａ２線の断面図、図１２
（Ｂ）は図１１（Ｂ）のＢ１−Ｂ２線の断面図である。
図１１，図１２において、１はＳｉ基板であり、２は基
板１上に形成された素子分離領域となるＳｉＯ2のフィ
ールド酸化膜であり、３はワード線、２２はドレイン拡
散層、２３はグランド電位のソース拡散層、２４は第４
配線層のビット線、２５は第５配線層のワード線と電気
的に接続しワード線の抵抗を下げる配線（ワード線の裏
打ち配線）、１０は第１配線層、１１は第２配線層、１
２は第３配線層、１５はドレイン拡散層２２と第１配線
層１０を接続するコンタクトホール、１６は第１配線層
１０と第２配線層１１を接続するコンタクトホール、１
７は第２配線層１１と第３配線層１２を接続するコンタ
クトホール、１８は第３配線層１２と第４配線層のビッ
ト線２４を接続する／しないで情報を書き込むコンタク
トホール、２０は層間絶縁膜である。
【０００４】最上層の第５配線層にはワード線の裏打ち
配線２５があるため、情報を書き込むコンタクトホール
１８は第４配線層２４と第３配線層１２の間になる。ビ
ット線２４は、情報を書き込むコンタクトホール１８が
ある場合、コンタクトホール１８と第３配線層１２とコ
ンタクトホール１７と第２配線層１１とコンタクトホー
ル１６と第１配線層１０とコンタクトホール１５とを介
してドレイン拡散層２２に接続し、コンタクトホール１
８がない場合は、ドレイン拡散層２２に接続しない。
配線２５があるため、情報を書き込むコンタクトホール
１８は第４配線層２４と第３配線層１２の間になる。ビ
ット線２４は、情報を書き込むコンタクトホール１８が
ある場合、コンタクトホール１８と第３配線層１２とコ
ンタクトホール１７と第２配線層１１とコンタクトホー
ル１６と第１配線層１０とコンタクトホール１５とを介
してドレイン拡散層２２に接続し、コンタクトホール１
８がない場合は、ドレイン拡散層２２に接続しない。
【０００５】情報の読み出し動作は、以下のように行わ
れる。まず、読み出す前にプリチャージ回路（図示せ
ず）によってビット線２４には“Ｈ”レベル（電源電圧
レベル）がプリチャージされる。次に、情報の読み出し
アドレスに該当するワード線３を“Ｈ”レベル（電源電
圧レベル）にする。このとき、“Ｈ”レベルのワード線
３にゲート端子が接続されるメモリセルトランジスタの
ドレイン拡散２２とビット線２４とが接続されている場
合には、そのトランジスタがオン状態になってビット線
２４が“Ｌ”レベル（グランドレベル）にディスチャー
ジされ、コンタクトホール１８がなくて接続されていな
い場合には、トランジスタはビット線２４から電気的に
切り放されているので、ビット線２４はそのまま“Ｈ”
レベルを保つ。ビット線の“Ｌ”または“Ｈ”のレベル
を、ビット線に接続するセンスアンプ回路（図示せず）
で判定して０または１の情報を出力する。
れる。まず、読み出す前にプリチャージ回路（図示せ
ず）によってビット線２４には“Ｈ”レベル（電源電圧
レベル）がプリチャージされる。次に、情報の読み出し
アドレスに該当するワード線３を“Ｈ”レベル（電源電
圧レベル）にする。このとき、“Ｈ”レベルのワード線
３にゲート端子が接続されるメモリセルトランジスタの
ドレイン拡散２２とビット線２４とが接続されている場
合には、そのトランジスタがオン状態になってビット線
２４が“Ｌ”レベル（グランドレベル）にディスチャー
ジされ、コンタクトホール１８がなくて接続されていな
い場合には、トランジスタはビット線２４から電気的に
切り放されているので、ビット線２４はそのまま“Ｈ”
レベルを保つ。ビット線の“Ｌ”または“Ｈ”のレベル
を、ビット線に接続するセンスアンプ回路（図示せず）
で判定して０または１の情報を出力する。
【０００６】
【発明が解決しようとする課題】近年の半導体装置の多
層配線化にともないＴＡＴを短縮するため、上記半導体
処理工程の終りに近い工程の上層のコンタクトホールで
情報の書き込みを行なうことが要求されてきている。
層配線化にともないＴＡＴを短縮するため、上記半導体
処理工程の終りに近い工程の上層のコンタクトホールで
情報の書き込みを行なうことが要求されてきている。
【０００７】上記従来の半導体装置では、ビット線２４
に付加する容量は、そのビット線２４とそれに隣接する
ビット線２４との間の容量と、ビット線２４をドレイン
拡散層２２に接続するコンタクトホール１５、１６，１
７，１８および配線層１０，１１，１２と，それらと隣
接するコンタクトホール１５、１６，１７，１８および
配線層１０，１１，１２との間の容量と、ドレイン拡散
層２２の容量とからなり、多層配線で情報を書き込むコ
ンタクトホールを上層にすると、ビット線２４とドレイ
ン拡散層２２を接続するコンタクトホールと配線層の数
が増加するためコンタクトホールと配線層の部分での容
量が増加して、ビット線２４のプリチャージ時間とディ
スチャージ時間が増加し、さらにビット線２４で消費す
る電力が増加するという課題があった。
に付加する容量は、そのビット線２４とそれに隣接する
ビット線２４との間の容量と、ビット線２４をドレイン
拡散層２２に接続するコンタクトホール１５、１６，１
７，１８および配線層１０，１１，１２と，それらと隣
接するコンタクトホール１５、１６，１７，１８および
配線層１０，１１，１２との間の容量と、ドレイン拡散
層２２の容量とからなり、多層配線で情報を書き込むコ
ンタクトホールを上層にすると、ビット線２４とドレイ
ン拡散層２２を接続するコンタクトホールと配線層の数
が増加するためコンタクトホールと配線層の部分での容
量が増加して、ビット線２４のプリチャージ時間とディ
スチャージ時間が増加し、さらにビット線２４で消費す
る電力が増加するという課題があった。
【０００８】また、メモリセルの面積を小さくするため
ワード線の裏打ち配線２５を最上層の第５の配線層で形
成し、ビット線２４は第４の配線層で形成している。そ
のため、情報の書き込みを行なうコンタクトホール１８
は、最上層の配線層の下のコンタクトホールにできない
ためＴＡＴを最短にできないという課題があった。
ワード線の裏打ち配線２５を最上層の第５の配線層で形
成し、ビット線２４は第４の配線層で形成している。そ
のため、情報の書き込みを行なうコンタクトホール１８
は、最上層の配線層の下のコンタクトホールにできない
ためＴＡＴを最短にできないという課題があった。
【０００９】そこで本発明は上記課題を解決するため、
多層配線構造であってもＴＡＴが短く、かつビット線の
容量の増加を抑えてビット線のプリチャージ時間とディ
スチャージ時間が速くかつ消費電力を少なくすることが
できる半導体装置を提供することを目的とする。
多層配線構造であってもＴＡＴが短く、かつビット線の
容量の増加を抑えてビット線のプリチャージ時間とディ
スチャージ時間が速くかつ消費電力を少なくすることが
できる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板表面に形成したメモリセルペアを構成
する第１および第２のトランジスタに共通のドレイン拡
散層と、ドレイン拡散層と所定の間隔をあけてドレイン
拡散層を挟むように半導体基板表面に形成した第１のト
ランジスタのソース拡散層および第２のトランジスタの
ソース拡散層と、第１のトランジスタのゲート電極に結
合された第１のワード線と、第２のトランジスタのゲー
ト電極に結合された第２のワード線と、半導体基板上の
第１の配線層からなりドレイン拡散層と接続したビット
線と、半導体基板上に形成され第１の配線層より上層の
第２の配線層からなるソース線とを設け、第１および第
２のトランジスタのソース拡散層とソース線との間の接
続の有無によって情報の書き込みを行うことを特徴とす
る。
置は、半導体基板表面に形成したメモリセルペアを構成
する第１および第２のトランジスタに共通のドレイン拡
散層と、ドレイン拡散層と所定の間隔をあけてドレイン
拡散層を挟むように半導体基板表面に形成した第１のト
ランジスタのソース拡散層および第２のトランジスタの
ソース拡散層と、第１のトランジスタのゲート電極に結
合された第１のワード線と、第２のトランジスタのゲー
ト電極に結合された第２のワード線と、半導体基板上の
第１の配線層からなりドレイン拡散層と接続したビット
線と、半導体基板上に形成され第１の配線層より上層の
第２の配線層からなるソース線とを設け、第１および第
２のトランジスタのソース拡散層とソース線との間の接
続の有無によって情報の書き込みを行うことを特徴とす
る。
【００１１】この請求項１記載の構成によれば、ソース
線を上層の配線層、ビット線を下層の配線層とし、ビッ
ト線の接続関係とは無関係に、情報の書き込みをソース
拡散層とソース線との接続・非接続で行うため、この接
続・非接続部分を最上層の配線層あるいはその下のコン
タクトホールとすることによりＴＡＴを短縮することが
できるとともに、ビット線の容量の増加が無く、ビット
線のプリチャージ時間とディスチャージ時間の短い高速
動作を実現しかつ消費電力を少なくすることができる。
線を上層の配線層、ビット線を下層の配線層とし、ビッ
ト線の接続関係とは無関係に、情報の書き込みをソース
拡散層とソース線との接続・非接続で行うため、この接
続・非接続部分を最上層の配線層あるいはその下のコン
タクトホールとすることによりＴＡＴを短縮することが
できるとともに、ビット線の容量の増加が無く、ビット
線のプリチャージ時間とディスチャージ時間の短い高速
動作を実現しかつ消費電力を少なくすることができる。
【００１２】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、第１および第２のトランジス
タの個別のソース拡散層と接続されソース線の第２の配
線層より１層下の配線層からなるコンタクト部を設け、
ソース拡散層とソース線との接続を、コンタクト部とソ
ース線との間の層間絶縁膜にコンタクトホールを設ける
ことにより行い、ソース拡散層とソース線との非接続
を、コンタクトホールを設けないことにより行ったこと
を特徴とする。
載の半導体装置において、第１および第２のトランジス
タの個別のソース拡散層と接続されソース線の第２の配
線層より１層下の配線層からなるコンタクト部を設け、
ソース拡散層とソース線との接続を、コンタクト部とソ
ース線との間の層間絶縁膜にコンタクトホールを設ける
ことにより行い、ソース拡散層とソース線との非接続
を、コンタクトホールを設けないことにより行ったこと
を特徴とする。
【００１３】このように、ソース線のすぐ下のコンタク
トホールの有無により情報の書込みを行うことができ
る。
トホールの有無により情報の書込みを行うことができ
る。
【００１４】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、第１および第２のトランジス
タの個別のソース拡散層とソース線となる第２の配線層
とを層間絶縁膜のコンタクトホールを介して接続し、ソ
ース拡散層とソース線との非接続を、コンタクトホール
周囲の第２の配線層に穴を設けることにより行い、ソー
ス拡散層とソース線との接続を、穴を設けないことによ
り行ったことを特徴とする。
載の半導体装置において、第１および第２のトランジス
タの個別のソース拡散層とソース線となる第２の配線層
とを層間絶縁膜のコンタクトホールを介して接続し、ソ
ース拡散層とソース線との非接続を、コンタクトホール
周囲の第２の配線層に穴を設けることにより行い、ソー
ス拡散層とソース線との接続を、穴を設けないことによ
り行ったことを特徴とする。
【００１５】このように、ソース線となる第２の配線層
の穴の有無により情報の書き込みを行うことができる。
の穴の有無により情報の書き込みを行うことができる。
【００１６】請求項４記載の半導体装置は、請求項１，
２または３記載の半導体装置において、第１の配線層と
第２の配線層との間の配線層により第１のワード線と平
行に形成され第１のワード線と電気的に接続する第１の
ワード線より低抵抗な第１の低抵抗配線と、第１の配線
層と第２の配線層との間の配線層で、かつ第１の低抵抗
配線とは異なる配線層により第２のワード線と平行に形
成され第２のワード線と電気的に接続する第２のワード
線より低抵抗な第２の低抵抗配線とを設け、第１の低抵
抗配線と第２の低抵抗配線とを第１および第２のワード
線の上方で少なくとも一部が重なるように配置したこと
を特徴とする。
２または３記載の半導体装置において、第１の配線層と
第２の配線層との間の配線層により第１のワード線と平
行に形成され第１のワード線と電気的に接続する第１の
ワード線より低抵抗な第１の低抵抗配線と、第１の配線
層と第２の配線層との間の配線層で、かつ第１の低抵抗
配線とは異なる配線層により第２のワード線と平行に形
成され第２のワード線と電気的に接続する第２のワード
線より低抵抗な第２の低抵抗配線とを設け、第１の低抵
抗配線と第２の低抵抗配線とを第１および第２のワード
線の上方で少なくとも一部が重なるように配置したこと
を特徴とする。
【００１７】このように、ワード線の裏打ち配線（第
１，第２の低抵抗配線）を２つの配線層で形成し、少な
くとも一部が重なるように配置することで、メモリセル
の面積を大きくせずに、情報の書き込みをワード線の裏
打ち配線より上層の配線層でできる。
１，第２の低抵抗配線）を２つの配線層で形成し、少な
くとも一部が重なるように配置することで、メモリセル
の面積を大きくせずに、情報の書き込みをワード線の裏
打ち配線より上層の配線層でできる。
【００１８】請求項５記載の半導体装置は、請求項１，
２，３または４記載の半導体装置において、メモリセル
ペアを第１および第２のワード線の長手方向に複数配置
し、ビット線を形成する第１の配線層を上下２つの配線
層とし、複数のメモリセルペアを隣接配置される２つの
メモリセルペアごとに対をなすものとし、それぞれの対
をなすメモリセルペアのうちの一方のメモリセルペアの
ビット線を第１の配線層のうちの下の配線層で形成する
とともに、他方のメモリセルペアのビット線を第１の配
線層のうちの上の配線層で形成したことを特徴とする。
２，３または４記載の半導体装置において、メモリセル
ペアを第１および第２のワード線の長手方向に複数配置
し、ビット線を形成する第１の配線層を上下２つの配線
層とし、複数のメモリセルペアを隣接配置される２つの
メモリセルペアごとに対をなすものとし、それぞれの対
をなすメモリセルペアのうちの一方のメモリセルペアの
ビット線を第１の配線層のうちの下の配線層で形成する
とともに、他方のメモリセルペアのビット線を第１の配
線層のうちの上の配線層で形成したことを特徴とする。
【００１９】このように、隣接するビット線を２つの配
線層で形成することにより、隣接するビット線を少なく
とも一部で重なるように配置でき、メモリセルの面積を
小さくすることができる。
線層で形成することにより、隣接するビット線を少なく
とも一部で重なるように配置でき、メモリセルの面積を
小さくすることができる。
【００２０】
【発明の実施の形態】（第１の実施の形態）本発明の第
１の実施の形態を図１，図２に示す。図１（Ａ）は第１
の実施の形態の半導体装置の回路図、図１（Ｂ）は同半
導体装置の平面図、図２（Ａ）は図１（Ｂ）のＡ１−Ａ
２線の断面図、図２（Ｂ）は図１（Ｂ）のＢ１−Ｂ２線
の断面図である。図１，図２において、Ｓｉ基板１とフ
ィールド酸化膜２とワード線３と第１配線層１０と第２
配線層１１と第３配線層１２とコンタクトホール１５、
１６、１７、１８と層間絶縁膜２０とは従来例と同じで
ある。４はメモリセルペアの共通な拡散層であるドレイ
ン拡散層、５はメモリセルの個別の拡散層であるソース
拡散層、６は第１配線層からなるビット線、７は第５配
線層（最上層の配線層）からなるソース線、８は第３配
線層からなりメモリセルペアの一方のワード線３を低抵
抗にするためのワード線の裏打ち配線、９は第４配線層
からなりメモリセルペアのもう一方（他方）のワード線
３を低抵抗にするためのワード線の裏打ち配線、１３は
第４配線層、１９は第４配線層１４と第５配線層のソー
ス線７とを接続するコンタクトホールである。
１の実施の形態を図１，図２に示す。図１（Ａ）は第１
の実施の形態の半導体装置の回路図、図１（Ｂ）は同半
導体装置の平面図、図２（Ａ）は図１（Ｂ）のＡ１−Ａ
２線の断面図、図２（Ｂ）は図１（Ｂ）のＢ１−Ｂ２線
の断面図である。図１，図２において、Ｓｉ基板１とフ
ィールド酸化膜２とワード線３と第１配線層１０と第２
配線層１１と第３配線層１２とコンタクトホール１５、
１６、１７、１８と層間絶縁膜２０とは従来例と同じで
ある。４はメモリセルペアの共通な拡散層であるドレイ
ン拡散層、５はメモリセルの個別の拡散層であるソース
拡散層、６は第１配線層からなるビット線、７は第５配
線層（最上層の配線層）からなるソース線、８は第３配
線層からなりメモリセルペアの一方のワード線３を低抵
抗にするためのワード線の裏打ち配線、９は第４配線層
からなりメモリセルペアのもう一方（他方）のワード線
３を低抵抗にするためのワード線の裏打ち配線、１３は
第４配線層、１９は第４配線層１４と第５配線層のソー
ス線７とを接続するコンタクトホールである。
【００２１】この半導体装置は、複数のメモリセルペア
を備え、隣接配置されたそれぞれ２つのトランジスタＴ
ｒ１とＴｒ２はメモリセルペアを構成するメモリセルト
ランジスタであり、このトランジスタＴｒ１とＴｒ２は
島状に形成されたドレイン拡散層４を共有し、ソース拡
散層５はトランジスタごと個別にそれぞれ島状に形成さ
れている。図１（Ｂ）の場合、ドレイン拡散層４および
ソース拡散層５は、どちらもほぼ同じ四角形の島状に形
成されている（ドレイン拡散層４はその輪郭の一部が隠
れて図示されている）。したがって、図１（Ｂ）におい
て、メモリセルペアのトランジスタＴｒ１とＴｒ２の拡
散層は、トランジスタＴｒ１のソース拡散層５とトラン
ジスタＴｒ２のソース拡散層５との間に共通のドレイン
拡散層４が間隔を空けて配置され、それぞれのソース拡
散層５とドレイン拡散層４との間のゲート電極は、ビッ
ト線６と直交する方向に伸びるワード線３に結合されて
いる。また、フィールド酸化膜２は、メモリセルペアを
構成する２つのトランジスタＴｒ１，Ｔｒ２の周囲（３
つの拡散層５，４，５の周囲）を囲むようにＳｉ基板１
表面に形成されている。
を備え、隣接配置されたそれぞれ２つのトランジスタＴ
ｒ１とＴｒ２はメモリセルペアを構成するメモリセルト
ランジスタであり、このトランジスタＴｒ１とＴｒ２は
島状に形成されたドレイン拡散層４を共有し、ソース拡
散層５はトランジスタごと個別にそれぞれ島状に形成さ
れている。図１（Ｂ）の場合、ドレイン拡散層４および
ソース拡散層５は、どちらもほぼ同じ四角形の島状に形
成されている（ドレイン拡散層４はその輪郭の一部が隠
れて図示されている）。したがって、図１（Ｂ）におい
て、メモリセルペアのトランジスタＴｒ１とＴｒ２の拡
散層は、トランジスタＴｒ１のソース拡散層５とトラン
ジスタＴｒ２のソース拡散層５との間に共通のドレイン
拡散層４が間隔を空けて配置され、それぞれのソース拡
散層５とドレイン拡散層４との間のゲート電極は、ビッ
ト線６と直交する方向に伸びるワード線３に結合されて
いる。また、フィールド酸化膜２は、メモリセルペアを
構成する２つのトランジスタＴｒ１，Ｔｒ２の周囲（３
つの拡散層５，４，５の周囲）を囲むようにＳｉ基板１
表面に形成されている。
【００２２】また、ワード線の裏打ち配線８，９は、ワ
ード線３より低抵抗な配線であり、それぞれ、メモリセ
ルペアの２つのワード線３のうち、異なるワード線３と
電気的に接続されている。図９に示すように、ｎビット
線毎にワード線の裏打ち配線８，９とワード線３とを接
続する場所があり、この場所にはメモリセルは形成され
ていない。図９（Ａ）はメモリセルの配置を示す平面図
であり、図９（Ｂ）は図９（Ａ）のａ部分の断面模式図
である。
ード線３より低抵抗な配線であり、それぞれ、メモリセ
ルペアの２つのワード線３のうち、異なるワード線３と
電気的に接続されている。図９に示すように、ｎビット
線毎にワード線の裏打ち配線８，９とワード線３とを接
続する場所があり、この場所にはメモリセルは形成され
ていない。図９（Ａ）はメモリセルの配置を示す平面図
であり、図９（Ｂ）は図９（Ａ）のａ部分の断面模式図
である。
【００２３】また、ソース線７は、本実施の形態では、
ビット線６の２本分に対応する領域の幅で、ビット線６
と平行に配置している。
ビット線６の２本分に対応する領域の幅で、ビット線６
と平行に配置している。
【００２４】情報の書き込みはコンタクトホール１９の
有無で行うが、コンタクトホール１９のあり／なしどち
らでもビット線６はコンタクトホール１５を介してドレ
イン拡散層４に接続されている。コンタクトホール１９
がある場合は、ソース線７がコンタクトホール１９と第
４配線層１３とコンタクトホール１８と第３配線層１２
とコンタクトホール１７と第２配線層１１とコンタクト
ホール１６と第１配線層１０とコンタクトホール１５と
を介してソース拡散層５に接続され、コンタクトホール
１９がない場合は、ソース線７がソース拡散層５に接続
されない。
有無で行うが、コンタクトホール１９のあり／なしどち
らでもビット線６はコンタクトホール１５を介してドレ
イン拡散層４に接続されている。コンタクトホール１９
がある場合は、ソース線７がコンタクトホール１９と第
４配線層１３とコンタクトホール１８と第３配線層１２
とコンタクトホール１７と第２配線層１１とコンタクト
ホール１６と第１配線層１０とコンタクトホール１５と
を介してソース拡散層５に接続され、コンタクトホール
１９がない場合は、ソース線７がソース拡散層５に接続
されない。
【００２５】情報の読み出し動作は、以下のように行わ
れる。まず、読み出す前にプリチャージ回路（図示せ
ず）によってビット線６には“Ｈ”レベル（電源電圧レ
ベル）がプリチャージされる。次に、情報の読み出しア
ドレスに該当するワード線３を“Ｈ”レベル（電源電圧
レベル）にする。このとき、“Ｈ”レベルのワード線３
にゲート端子が接続されるメモリセルトランジスタのソ
ース拡散層５とソース線７がコンタクトホール１９で接
続されている場合には、そのトランジスタがオン状態に
なってビット線６はトランジスタを介してソース線７に
よって“Ｌ”レベル（グランドレベル）にディスチャー
ジされ、コンタクトホール１９が無くて接続されていな
い場合には、ソース線７はソース拡散層５から電気的に
切り放されているので、ビット線６はそのまま“Ｈ”レ
ベルを保つ。ビット線６の“Ｌ”または“Ｈ”のレベル
をビット線６に接続するセンスアンプ回路（図示せず）
で判定して０または１の情報を出力する。
れる。まず、読み出す前にプリチャージ回路（図示せ
ず）によってビット線６には“Ｈ”レベル（電源電圧レ
ベル）がプリチャージされる。次に、情報の読み出しア
ドレスに該当するワード線３を“Ｈ”レベル（電源電圧
レベル）にする。このとき、“Ｈ”レベルのワード線３
にゲート端子が接続されるメモリセルトランジスタのソ
ース拡散層５とソース線７がコンタクトホール１９で接
続されている場合には、そのトランジスタがオン状態に
なってビット線６はトランジスタを介してソース線７に
よって“Ｌ”レベル（グランドレベル）にディスチャー
ジされ、コンタクトホール１９が無くて接続されていな
い場合には、ソース線７はソース拡散層５から電気的に
切り放されているので、ビット線６はそのまま“Ｈ”レ
ベルを保つ。ビット線６の“Ｌ”または“Ｈ”のレベル
をビット線６に接続するセンスアンプ回路（図示せず）
で判定して０または１の情報を出力する。
【００２６】以上のように本実施の形態によれば、Ｓｉ
基板１表面にメモリセルペアの２つのトランジスタＴｒ
１，Ｔｒ２に共通のドレイン拡散層５と、これを挟んで
両側にトランジスタＴｒ１，Ｔｒ２個別のソース拡散層
４とを形成し、ビット線６を下層の配線層で形成してド
レイン拡散層４と接続し、ソース線７を最上層の配線層
で形成し、ビット線６の接続関係とは無関係に、情報の
書き込みを最上層の配線層のソース線７のすぐ下のコン
タクトホール１９の有無で行うことによりＴＡＴを短縮
することができるとともに、ビット線６の容量の増加が
無く、ビット線６のプリチャージ時間とディスチャージ
時間の短い高速動作を実現しかつ消費電力を少なくする
ことができる。
基板１表面にメモリセルペアの２つのトランジスタＴｒ
１，Ｔｒ２に共通のドレイン拡散層５と、これを挟んで
両側にトランジスタＴｒ１，Ｔｒ２個別のソース拡散層
４とを形成し、ビット線６を下層の配線層で形成してド
レイン拡散層４と接続し、ソース線７を最上層の配線層
で形成し、ビット線６の接続関係とは無関係に、情報の
書き込みを最上層の配線層のソース線７のすぐ下のコン
タクトホール１９の有無で行うことによりＴＡＴを短縮
することができるとともに、ビット線６の容量の増加が
無く、ビット線６のプリチャージ時間とディスチャージ
時間の短い高速動作を実現しかつ消費電力を少なくする
ことができる。
【００２７】また、ワード線の裏打ち配線８，９を最上
層より下の２つの配線層で形成し、少なくとも一部が重
なるように配置することで、メモリセルの面積を大きく
せずに、情報の書き込みを最上層の配線層のソース線７
のすぐ下のコンタクトホール１９の有無でできる。
層より下の２つの配線層で形成し、少なくとも一部が重
なるように配置することで、メモリセルの面積を大きく
せずに、情報の書き込みを最上層の配線層のソース線７
のすぐ下のコンタクトホール１９の有無でできる。
【００２８】なお、本実施の形態では（後述の第３の実
施の形態も同様）、ソース線７を、ビット線６の２本分
に対応する領域の幅でビット線６と平行に配置したが、
ビット線６の３本分以上に対応する領域の幅としてもよ
い。ソース線７の幅を広くすることで、ソース線７の抵
抗を低くすることができる。
施の形態も同様）、ソース線７を、ビット線６の２本分
に対応する領域の幅でビット線６と平行に配置したが、
ビット線６の３本分以上に対応する領域の幅としてもよ
い。ソース線７の幅を広くすることで、ソース線７の抵
抗を低くすることができる。
【００２９】また、本実施の形態では（後述の第３の実
施の形態も同様）、ソース線７を、ビット線６と平行に
配置したが、ビット線６と垂直（ワード線３と平行）に
配置してもよい。図１０（Ｂ）に示すように、メモリセ
ルアレイがビット線６の長手方向に長くなった場合、メ
モリセルアレイの周辺にＧＮＤ（グランド）配線がある
ため、ソース線７の抵抗を下げるためにはソース線７を
ビット線６と垂直（ワード線３と平行）に配置した方が
よい。なお、図１０（Ａ）は、図１，図２の場合であ
り、このようにメモリセルアレイがビット線６の並び方
向に長い場合は、ソース線７を低抵抗にするためにビッ
ト線６と平行に配置するのがよい。
施の形態も同様）、ソース線７を、ビット線６と平行に
配置したが、ビット線６と垂直（ワード線３と平行）に
配置してもよい。図１０（Ｂ）に示すように、メモリセ
ルアレイがビット線６の長手方向に長くなった場合、メ
モリセルアレイの周辺にＧＮＤ（グランド）配線がある
ため、ソース線７の抵抗を下げるためにはソース線７を
ビット線６と垂直（ワード線３と平行）に配置した方が
よい。なお、図１０（Ａ）は、図１，図２の場合であ
り、このようにメモリセルアレイがビット線６の並び方
向に長い場合は、ソース線７を低抵抗にするためにビッ
ト線６と平行に配置するのがよい。
【００３０】さらに、本実施の形態では（後述の第３の
実施の形態も同様）、半導体装置を製品として作製する
上で、配線幅／配線間隔のルールからソース線７を図１
０（Ａ），（Ｂ）のようなストライプ状に配置するもの
としたが、理論的にはメモリセル全体を覆うようにソー
ス線７を配置してもよい。
実施の形態も同様）、半導体装置を製品として作製する
上で、配線幅／配線間隔のルールからソース線７を図１
０（Ａ），（Ｂ）のようなストライプ状に配置するもの
としたが、理論的にはメモリセル全体を覆うようにソー
ス線７を配置してもよい。
【００３１】（第２の実施の形態）本発明の第２の実施
の形態を図３，図４に示す。図３（Ａ）は第２の実施の
形態の半導体装置の回路図、図３（Ｂ）は同半導体装置
の平面図、図４（Ａ）は図３（Ｂ）のＡ１−Ａ２線の断
面図、図４（Ｂ）は図３（Ｂ）のＢ１−Ｂ２線の断面図
である。図３，図４において、Ｓｉ基板１とフィールド
酸化膜２とワード線３とドレイン拡散層４とソース拡散
層５とビット線６とワード線の裏打ち配線８、９と第１
配線層１０と第２配線層１１と第３配線層１２と第４配
線層１３とコンタクトホール１５、１６、１７、１８、
１９と層間絶縁膜２０とは第１の実施の形態と同じであ
る。１４は第５配線層である。また、本実施の形態で
は、ソース線７を、メモリセル全体（穴２６部分を除
く）を覆うように形成している。
の形態を図３，図４に示す。図３（Ａ）は第２の実施の
形態の半導体装置の回路図、図３（Ｂ）は同半導体装置
の平面図、図４（Ａ）は図３（Ｂ）のＡ１−Ａ２線の断
面図、図４（Ｂ）は図３（Ｂ）のＢ１−Ｂ２線の断面図
である。図３，図４において、Ｓｉ基板１とフィールド
酸化膜２とワード線３とドレイン拡散層４とソース拡散
層５とビット線６とワード線の裏打ち配線８、９と第１
配線層１０と第２配線層１１と第３配線層１２と第４配
線層１３とコンタクトホール１５、１６、１７、１８、
１９と層間絶縁膜２０とは第１の実施の形態と同じであ
る。１４は第５配線層である。また、本実施の形態で
は、ソース線７を、メモリセル全体（穴２６部分を除
く）を覆うように形成している。
【００３２】情報の書き込みはコンタクトホール１９の
上の第５配線層１４をソース線７と分離するための穴２
６を開ける／開けないでソース線７に接続しない／する
で行う。すなわち情報の書き込みを最上層の配線層で行
うことができる。情報の読み出し動作は第１の実施の形
態と同じである。
上の第５配線層１４をソース線７と分離するための穴２
６を開ける／開けないでソース線７に接続しない／する
で行う。すなわち情報の書き込みを最上層の配線層で行
うことができる。情報の読み出し動作は第１の実施の形
態と同じである。
【００３３】以上のように本実施の形態によれば、Ｓｉ
基板１表面にメモリセルペアの２つのトランジスタＴｒ
１，Ｔｒ２に共通のドレイン拡散層５と、これを挟んで
両側にトランジスタＴｒ１，Ｔｒ２個別のソース拡散層
４とを形成し、ビット線６を下層の配線層で形成してド
レイン拡散層４と接続し、ソース線７を最上層の配線層
で形成し、ビット線６の接続関係とは無関係に、情報の
書き込みを最上層の配線層の穴２６の有無で行うことに
よりＴＡＴを短縮することができるとともに、ビット線
６の容量の増加が無く、ビット線６のプリチャージ時間
とディスチャージ時間の短い高速動作を実現しかつ消費
電力を少なくすることができる。
基板１表面にメモリセルペアの２つのトランジスタＴｒ
１，Ｔｒ２に共通のドレイン拡散層５と、これを挟んで
両側にトランジスタＴｒ１，Ｔｒ２個別のソース拡散層
４とを形成し、ビット線６を下層の配線層で形成してド
レイン拡散層４と接続し、ソース線７を最上層の配線層
で形成し、ビット線６の接続関係とは無関係に、情報の
書き込みを最上層の配線層の穴２６の有無で行うことに
よりＴＡＴを短縮することができるとともに、ビット線
６の容量の増加が無く、ビット線６のプリチャージ時間
とディスチャージ時間の短い高速動作を実現しかつ消費
電力を少なくすることができる。
【００３４】また、ワード線の裏打ち配線８，９を最上
層より下の２つの配線層で形成し、少なくとも一部が重
なるように配置することで、メモリセルの面積を大きく
せずに、情報の書き込みを最上層の配線層でできる。
層より下の２つの配線層で形成し、少なくとも一部が重
なるように配置することで、メモリセルの面積を大きく
せずに、情報の書き込みを最上層の配線層でできる。
【００３５】なお、本実施の形態では（後述の第４の実
施の形態も同様）、ソース線７を、メモリセル全体を覆
うように形成したが、図１０（Ｂ）のように、ワード線
３と平行（ビット線６と垂直）に配置してもよい。
施の形態も同様）、ソース線７を、メモリセル全体を覆
うように形成したが、図１０（Ｂ）のように、ワード線
３と平行（ビット線６と垂直）に配置してもよい。
【００３６】（第３の実施の形態）本発明の第３の実施
の形態を図５，図６に示す。図５（Ａ）は第３の実施の
形態の半導体装置の回路図、図５（Ｂ）は同半導体装置
の平面図、図６（Ａ）は図５（Ｂ）のＡ１−Ａ２線の断
面図、図６（Ｂ）は図５（Ｂ）のＢ１−Ｂ２線の断面図
である。図５，図６において、Ｓｉ基板１とフィールド
酸化膜２とワード線３とドレイン拡散層４とソース拡散
層５とビット線６とソース線７とワード線の裏打ち配線
８、９と第１配線層１０と第２配線層１１と第３配線層
１２と第４配線層１３とコンタクトホール１５、１６、
１７、１８、１９と層間絶縁膜２０とは第１の実施の形
態と同じである。２１は第２配線層からなるビット線で
ある。情報の書き込み方法および情報の読み出し動作は
第１の実施の形態と同じである。
の形態を図５，図６に示す。図５（Ａ）は第３の実施の
形態の半導体装置の回路図、図５（Ｂ）は同半導体装置
の平面図、図６（Ａ）は図５（Ｂ）のＡ１−Ａ２線の断
面図、図６（Ｂ）は図５（Ｂ）のＢ１−Ｂ２線の断面図
である。図５，図６において、Ｓｉ基板１とフィールド
酸化膜２とワード線３とドレイン拡散層４とソース拡散
層５とビット線６とソース線７とワード線の裏打ち配線
８、９と第１配線層１０と第２配線層１１と第３配線層
１２と第４配線層１３とコンタクトホール１５、１６、
１７、１８、１９と層間絶縁膜２０とは第１の実施の形
態と同じである。２１は第２配線層からなるビット線で
ある。情報の書き込み方法および情報の読み出し動作は
第１の実施の形態と同じである。
【００３７】本実施の形態は、ワード線３の長手方向に
隣接配置される２つのメモリセルペアごとに対をなすも
のとし、それぞれの対をなすメモリセルペアのうちの一
方のメモリセルペアのビット線６を第１配線層で形成す
るとともに、他方のメモリセルペアのビット線２１を第
２配線層で形成し、ビット線６とビット線２１とを一部
が重なるように配置したことを特徴とし、他の構成は第
１の実施の形態と同様である。
隣接配置される２つのメモリセルペアごとに対をなすも
のとし、それぞれの対をなすメモリセルペアのうちの一
方のメモリセルペアのビット線６を第１配線層で形成す
るとともに、他方のメモリセルペアのビット線２１を第
２配線層で形成し、ビット線６とビット線２１とを一部
が重なるように配置したことを特徴とし、他の構成は第
１の実施の形態と同様である。
【００３８】本実施の形態によれば、第１の実施の形態
と同様の効果を得ることができ、さらに、隣接するビッ
ト線を第１配線層のビット線６と第２配線層のビット線
２１にしてそれらの一部が重なるように配置することで
メモリセルの面積を小さくすることができる。
と同様の効果を得ることができ、さらに、隣接するビッ
ト線を第１配線層のビット線６と第２配線層のビット線
２１にしてそれらの一部が重なるように配置することで
メモリセルの面積を小さくすることができる。
【００３９】（第４の実施の形態）本発明の第４の実施
の形態を図７，図８に示す。図７（Ａ）は第４の実施の
形態の半導体装置の回路図、図７（Ｂ）は同半導体装置
の平面図、図８（Ａ）は図７（Ｂ）のＡ１−Ａ２線の断
面図、図８（Ｂ）は図７（Ｂ）のＢ１−Ｂ２線の断面図
である。図７，図８において、Ｓｉ基板１とフィールド
酸化膜２とワード線３とドレイン拡散層４とソース拡散
層５とビット線６とソース線７とワード線の裏打ち配線
８、９と第１配線層１０と第２配線層１１と第３配線層
１２と第４配線層１３と第５配線層１４とコンタクトホ
ール１５、１６、１７、１８、１９と層間絶縁膜２０と
穴２６とは第２の実施の形態と同じである。２１は第２
配線層からなるビット線である。
の形態を図７，図８に示す。図７（Ａ）は第４の実施の
形態の半導体装置の回路図、図７（Ｂ）は同半導体装置
の平面図、図８（Ａ）は図７（Ｂ）のＡ１−Ａ２線の断
面図、図８（Ｂ）は図７（Ｂ）のＢ１−Ｂ２線の断面図
である。図７，図８において、Ｓｉ基板１とフィールド
酸化膜２とワード線３とドレイン拡散層４とソース拡散
層５とビット線６とソース線７とワード線の裏打ち配線
８、９と第１配線層１０と第２配線層１１と第３配線層
１２と第４配線層１３と第５配線層１４とコンタクトホ
ール１５、１６、１７、１８、１９と層間絶縁膜２０と
穴２６とは第２の実施の形態と同じである。２１は第２
配線層からなるビット線である。
【００４０】本実施の形態では、隣接するビット線６，
２１を第３の実施の形態と同様に構成したものであり、
他の構成は、第２の実施の形態と同じである。情報の書
き込み方法は第２の実施の形態と同じであり、情報の読
み出し動作は第１，第２の実施の形態と同じである。
２１を第３の実施の形態と同様に構成したものであり、
他の構成は、第２の実施の形態と同じである。情報の書
き込み方法は第２の実施の形態と同じであり、情報の読
み出し動作は第１，第２の実施の形態と同じである。
【００４１】したがって本実施の形態によれば、第２の
実施の形態と同様の効果を得ることができ、さらに、隣
接するビット線を第１配線層のビット線６と第２配線層
のビット線２１にしてそれらの一部が重なるように配置
することでメモリセルの面積を小さくすることができ
る。
実施の形態と同様の効果を得ることができ、さらに、隣
接するビット線を第１配線層のビット線６と第２配線層
のビット線２１にしてそれらの一部が重なるように配置
することでメモリセルの面積を小さくすることができ
る。
【００４２】なお、第２，第４の実施の形態では、ソー
ス拡散層５をソース線７と電気的に切り離すために第５
配線層１４の穴２６をコンタクトホール１９の周囲に設
けたが、コンタクトホール１９の周囲だけでなく、コン
タクトホール１９上からその周囲に渡って設けてもよ
い。
ス拡散層５をソース線７と電気的に切り離すために第５
配線層１４の穴２６をコンタクトホール１９の周囲に設
けたが、コンタクトホール１９の周囲だけでなく、コン
タクトホール１９上からその周囲に渡って設けてもよ
い。
【００４３】
【発明の効果】以上のように本発明によれば、ソース線
を上層の配線層、ビット線を下層の配線層とし、ビット
線の接続関係とは無関係に、情報の書き込みをソース拡
散層とソース線との接続・非接続で行うため、この接続
・非接続部分を最上層の配線層あるいはその下のコンタ
クトホールとすることによりＴＡＴを最短にすることが
可能であるともに、ビット線の容量の増加が無く、ビッ
ト線のプリチャージ時間とディスチャージ時間の短い高
速動作を実現しかつ消費電力を少なくすることができ
る。
を上層の配線層、ビット線を下層の配線層とし、ビット
線の接続関係とは無関係に、情報の書き込みをソース拡
散層とソース線との接続・非接続で行うため、この接続
・非接続部分を最上層の配線層あるいはその下のコンタ
クトホールとすることによりＴＡＴを最短にすることが
可能であるともに、ビット線の容量の増加が無く、ビッ
ト線のプリチャージ時間とディスチャージ時間の短い高
速動作を実現しかつ消費電力を少なくすることができ
る。
【図１】本発明の第１の実施の形態の半導体装置の構成
を示す回路図および平面図。
を示す回路図および平面図。
【図２】本発明の第１の実施の形態の半導体装置の構成
を示す断面図。
を示す断面図。
【図３】本発明の第２の実施の形態の半導体装置の構成
を示す回路図および平面図。
を示す回路図および平面図。
【図４】本発明の第２の実施の形態の半導体装置の構成
を示す断面図。
を示す断面図。
【図５】本発明の第３の実施の形態の半導体装置の構成
を示す回路図および平面図。
を示す回路図および平面図。
【図６】本発明の第３の実施の形態の半導体装置の構成
を示す断面図。
を示す断面図。
【図７】本発明の第４の実施の形態の半導体装置の構成
を示す回路図および平面図。
を示す回路図および平面図。
【図８】本発明の第４の実施の形態の半導体装置の構成
を示す断面図。
を示す断面図。
【図９】本発明の実施の形態におけるワード線の裏打ち
配線とワード線との接続方法を示す平面図および断面
図。
配線とワード線との接続方法を示す平面図および断面
図。
【図１０】本発明の第１の実施の形態におけるソース線
の配置例を示す図。
の配置例を示す図。
【図１１】従来の半導体装置の構成を示す回路図および
平面図。
平面図。
【図１２】従来の半導体装置の構成を示す断面図。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ワード線 ４ ドレイン拡散層 ５ ソース拡散層 ６ 第１配線層のビット線 ７ 第５配線層のソース線 ８ 第３配線層のワード線の裏打ち配線 ９ 第４配線層のワード線の裏打ち配線 １０ コンタクトホールを接続する第１配線層 １１ コンタクトホールを接続する第２配線層 １２ コンタクトホールを接続する第３配線層 １３ コンタクトホールを接続する第４配線層 １４ コンタクトホールを接続する第５配線層 １５ 拡散層と第１配線層間のコンタクトホール １６ 第１配線層と第２配線層間のコンタクトホール １７ 第２配線層と第３配線層間のコンタクトホール １８ 第３配線層と第４配線層間のコンタクトホール １９ 第４配線層と第５配線層間のコンタクトホール ２０ 層間絶縁膜 ２１ 第２配線層のビット線 ２２ ドレイン拡散層 ２３ グランド電位のソース拡散層 ２４ 第４配線層のビット線 ２５ 第５配線層のワード線の裏打ち配線 ２６ 穴
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 CR03 GA03 GA05 GA28 KA02 KA05 KA11 LA01 LA09 LA12 LA16 LA20 MA06 MA16 MA19
Claims (5)
- 【請求項１】 半導体基板表面に形成したメモリセルペ
アを構成する第１および第２のトランジスタに共通のド
レイン拡散層と、前記ドレイン拡散層と所定の間隔をあ
けて前記ドレイン拡散層を挟むように前記半導体基板表
面に形成した第１のトランジスタのソース拡散層および
第２のトランジスタのソース拡散層と、前記第１のトラ
ンジスタのゲート電極に結合された第１のワード線と、
前記第２のトランジスタのゲート電極に結合された第２
のワード線と、前記半導体基板上の第１の配線層からな
り前記ドレイン拡散層と接続したビット線と、前記半導
体基板上に形成され前記第１の配線層より上層の第２の
配線層からなるソース線とを設け、 前記第１および第２のトランジスタの前記ソース拡散層
と前記ソース線との間の接続の有無によって情報の書き
込みを行うことを特徴とする半導体装置。 - 【請求項２】 第１および第２のトランジスタの個別の
ソース拡散層と接続されソース線の第２の配線層より１
層下の配線層からなるコンタクト部を設け、前記ソース
拡散層と前記ソース線との接続を、前記コンタクト部と
前記ソース線との間の層間絶縁膜にコンタクトホールを
設けることにより行い、前記ソース拡散層と前記ソース
線との非接続を、前記コンタクトホールを設けないこと
により行ったことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 第１および第２のトランジスタの個別の
ソース拡散層とソース線となる第２の配線層とを層間絶
縁膜のコンタクトホールを介して接続し、前記ソース拡
散層と前記ソース線との非接続を、前記コンタクトホー
ル周囲の前記第２の配線層に穴を設けることにより行
い、前記ソース拡散層と前記ソース線との接続を、前記
穴を設けないことにより行ったことを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 第１の配線層と第２の配線層との間の配
線層により第１のワード線と平行に形成され前記第１の
ワード線と電気的に接続する前記第１のワード線より低
抵抗な第１の低抵抗配線と、前記第１の配線層と前記第
２の配線層との間の配線層で、かつ前記第１の低抵抗配
線とは異なる配線層により第２のワード線と平行に形成
され前記第２のワード線と電気的に接続する前記第２の
ワード線より低抵抗な第２の低抵抗配線とを設け、前記
第１の低抵抗配線と前記第２の低抵抗配線とを前記第１
および第２のワード線の上方で少なくとも一部が重なる
ように配置したことを特徴とする請求項１，２または３
記載の半導体装置。 - 【請求項５】 メモリセルペアを第１および第２のワー
ド線の長手方向に複数配置し、ビット線を形成する第１
の配線層を上下２つの配線層とし、前記複数のメモリセ
ルペアを隣接配置される２つのメモリセルペアごとに対
をなすものとし、それぞれの対をなすメモリセルペアの
うちの一方のメモリセルペアのビット線を前記第１の配
線層のうちの下の配線層で形成するとともに、他方のメ
モリセルペアのビット線を前記第１の配線層のうちの上
の配線層で形成したことを特徴とする請求項１，２，３
または４記載の半導体装置。
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| JP2001145767A JP2002343894A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置 |
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| JP2001145767A JP2002343894A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置 |
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|---|---|
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| JP (1) | JP2002343894A (ja) |
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