JP2002343894A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002343894A JP2002343894A JP2001145767A JP2001145767A JP2002343894A JP 2002343894 A JP2002343894 A JP 2002343894A JP 2001145767 A JP2001145767 A JP 2001145767A JP 2001145767 A JP2001145767 A JP 2001145767A JP 2002343894 A JP2002343894 A JP 2002343894A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- wiring
- source
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 230
- 238000009792 diffusion process Methods 0.000 claims description 74
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000007599 discharging Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
Tを短縮し、かつビット線の容量の増加を抑えてビット
線のプリチャージ時間とディスチャージ時間が速くかつ
消費電力を少なくする。 【解決手段】 Si基板1表面に、メモリセルペアの2
つのトランジスタに共通のドレイン拡散層5と、これを
挟んで両側にトランジスタ個別のソース拡散層4とを形
成し、ビット線6を下層の配線層で形成してドレイン拡
散層4と接続し、ソース線7を最上層の配線層で形成
し、情報の書き込みを最上層の配線層のソース線7のす
ぐ下のコンタクトホール19の有無で行うことによりT
ATを短縮することができるとともに、ビット線6の容
量の増加が無く、ビット線6のプリチャージ時間とディ
スチャージ時間の短い高速動作を実現しかつ消費電力を
少なくすることができる。
Description
し、特にコンタクトまた接続配線の有無によって情報が
書き込まれるマスクROMに関するものである。
OMデータを入手してから製品を出荷するまでの期間、
あるいは半導体基板上に素子や配線を作り込む工程(以
下「半導体処理工程」という)においてROMデータを
書き込む工程から上記半導体処理工程が終了するまでの
期間である、TAT(Turn Around Time)を短縮する手
法としてメモリセルを構成するソース線、ワード線、ビ
ット線の各配線層の中で、ビット線を構成する配線層を
最後に形成し、そのビット線と各セルの間のコンタクト
ホールの有無で情報の書き込みを行うコンタクト方式が
知られている。以下、具体的に図面を用いて説明する。
を示す図であり、図11(A)は従来の半導体装置の回
路図、図11(B)は同半導体装置の平面図、図12
(A)は図11(B)のA1−A2線の断面図、図12
(B)は図11(B)のB1−B2線の断面図である。
図11,図12において、1はSi基板であり、2は基
板1上に形成された素子分離領域となるSiO2のフィ
ールド酸化膜であり、3はワード線、22はドレイン拡
散層、23はグランド電位のソース拡散層、24は第4
配線層のビット線、25は第5配線層のワード線と電気
的に接続しワード線の抵抗を下げる配線(ワード線の裏
打ち配線)、10は第1配線層、11は第2配線層、1
2は第3配線層、15はドレイン拡散層22と第1配線
層10を接続するコンタクトホール、16は第1配線層
10と第2配線層11を接続するコンタクトホール、1
7は第2配線層11と第3配線層12を接続するコンタ
クトホール、18は第3配線層12と第4配線層のビッ
ト線24を接続する/しないで情報を書き込むコンタク
トホール、20は層間絶縁膜である。
配線25があるため、情報を書き込むコンタクトホール
18は第4配線層24と第3配線層12の間になる。ビ
ット線24は、情報を書き込むコンタクトホール18が
ある場合、コンタクトホール18と第3配線層12とコ
ンタクトホール17と第2配線層11とコンタクトホー
ル16と第1配線層10とコンタクトホール15とを介
してドレイン拡散層22に接続し、コンタクトホール1
8がない場合は、ドレイン拡散層22に接続しない。
れる。まず、読み出す前にプリチャージ回路(図示せ
ず)によってビット線24には“H”レベル(電源電圧
レベル)がプリチャージされる。次に、情報の読み出し
アドレスに該当するワード線3を“H”レベル(電源電
圧レベル)にする。このとき、“H”レベルのワード線
3にゲート端子が接続されるメモリセルトランジスタの
ドレイン拡散22とビット線24とが接続されている場
合には、そのトランジスタがオン状態になってビット線
24が“L”レベル(グランドレベル)にディスチャー
ジされ、コンタクトホール18がなくて接続されていな
い場合には、トランジスタはビット線24から電気的に
切り放されているので、ビット線24はそのまま“H”
レベルを保つ。ビット線の“L”または“H”のレベル
を、ビット線に接続するセンスアンプ回路(図示せず)
で判定して0または1の情報を出力する。
層配線化にともないTATを短縮するため、上記半導体
処理工程の終りに近い工程の上層のコンタクトホールで
情報の書き込みを行なうことが要求されてきている。
に付加する容量は、そのビット線24とそれに隣接する
ビット線24との間の容量と、ビット線24をドレイン
拡散層22に接続するコンタクトホール15、16,1
7,18および配線層10,11,12と,それらと隣
接するコンタクトホール15、16,17,18および
配線層10,11,12との間の容量と、ドレイン拡散
層22の容量とからなり、多層配線で情報を書き込むコ
ンタクトホールを上層にすると、ビット線24とドレイ
ン拡散層22を接続するコンタクトホールと配線層の数
が増加するためコンタクトホールと配線層の部分での容
量が増加して、ビット線24のプリチャージ時間とディ
スチャージ時間が増加し、さらにビット線24で消費す
る電力が増加するという課題があった。
ワード線の裏打ち配線25を最上層の第5の配線層で形
成し、ビット線24は第4の配線層で形成している。そ
のため、情報の書き込みを行なうコンタクトホール18
は、最上層の配線層の下のコンタクトホールにできない
ためTATを最短にできないという課題があった。
多層配線構造であってもTATが短く、かつビット線の
容量の増加を抑えてビット線のプリチャージ時間とディ
スチャージ時間が速くかつ消費電力を少なくすることが
できる半導体装置を提供することを目的とする。
置は、半導体基板表面に形成したメモリセルペアを構成
する第1および第2のトランジスタに共通のドレイン拡
散層と、ドレイン拡散層と所定の間隔をあけてドレイン
拡散層を挟むように半導体基板表面に形成した第1のト
ランジスタのソース拡散層および第2のトランジスタの
ソース拡散層と、第1のトランジスタのゲート電極に結
合された第1のワード線と、第2のトランジスタのゲー
ト電極に結合された第2のワード線と、半導体基板上の
第1の配線層からなりドレイン拡散層と接続したビット
線と、半導体基板上に形成され第1の配線層より上層の
第2の配線層からなるソース線とを設け、第1および第
2のトランジスタのソース拡散層とソース線との間の接
続の有無によって情報の書き込みを行うことを特徴とす
る。
線を上層の配線層、ビット線を下層の配線層とし、ビッ
ト線の接続関係とは無関係に、情報の書き込みをソース
拡散層とソース線との接続・非接続で行うため、この接
続・非接続部分を最上層の配線層あるいはその下のコン
タクトホールとすることによりTATを短縮することが
できるとともに、ビット線の容量の増加が無く、ビット
線のプリチャージ時間とディスチャージ時間の短い高速
動作を実現しかつ消費電力を少なくすることができる。
載の半導体装置において、第1および第2のトランジス
タの個別のソース拡散層と接続されソース線の第2の配
線層より1層下の配線層からなるコンタクト部を設け、
ソース拡散層とソース線との接続を、コンタクト部とソ
ース線との間の層間絶縁膜にコンタクトホールを設ける
ことにより行い、ソース拡散層とソース線との非接続
を、コンタクトホールを設けないことにより行ったこと
を特徴とする。
トホールの有無により情報の書込みを行うことができ
る。
載の半導体装置において、第1および第2のトランジス
タの個別のソース拡散層とソース線となる第2の配線層
とを層間絶縁膜のコンタクトホールを介して接続し、ソ
ース拡散層とソース線との非接続を、コンタクトホール
周囲の第2の配線層に穴を設けることにより行い、ソー
ス拡散層とソース線との接続を、穴を設けないことによ
り行ったことを特徴とする。
の穴の有無により情報の書き込みを行うことができる。
2または3記載の半導体装置において、第1の配線層と
第2の配線層との間の配線層により第1のワード線と平
行に形成され第1のワード線と電気的に接続する第1の
ワード線より低抵抗な第1の低抵抗配線と、第1の配線
層と第2の配線層との間の配線層で、かつ第1の低抵抗
配線とは異なる配線層により第2のワード線と平行に形
成され第2のワード線と電気的に接続する第2のワード
線より低抵抗な第2の低抵抗配線とを設け、第1の低抵
抗配線と第2の低抵抗配線とを第1および第2のワード
線の上方で少なくとも一部が重なるように配置したこと
を特徴とする。
1,第2の低抵抗配線)を2つの配線層で形成し、少な
くとも一部が重なるように配置することで、メモリセル
の面積を大きくせずに、情報の書き込みをワード線の裏
打ち配線より上層の配線層でできる。
2,3または4記載の半導体装置において、メモリセル
ペアを第1および第2のワード線の長手方向に複数配置
し、ビット線を形成する第1の配線層を上下2つの配線
層とし、複数のメモリセルペアを隣接配置される2つの
メモリセルペアごとに対をなすものとし、それぞれの対
をなすメモリセルペアのうちの一方のメモリセルペアの
ビット線を第1の配線層のうちの下の配線層で形成する
とともに、他方のメモリセルペアのビット線を第1の配
線層のうちの上の配線層で形成したことを特徴とする。
線層で形成することにより、隣接するビット線を少なく
とも一部で重なるように配置でき、メモリセルの面積を
小さくすることができる。
1の実施の形態を図1,図2に示す。図1(A)は第1
の実施の形態の半導体装置の回路図、図1(B)は同半
導体装置の平面図、図2(A)は図1(B)のA1−A
2線の断面図、図2(B)は図1(B)のB1−B2線
の断面図である。図1,図2において、Si基板1とフ
ィールド酸化膜2とワード線3と第1配線層10と第2
配線層11と第3配線層12とコンタクトホール15、
16、17、18と層間絶縁膜20とは従来例と同じで
ある。4はメモリセルペアの共通な拡散層であるドレイ
ン拡散層、5はメモリセルの個別の拡散層であるソース
拡散層、6は第1配線層からなるビット線、7は第5配
線層(最上層の配線層)からなるソース線、8は第3配
線層からなりメモリセルペアの一方のワード線3を低抵
抗にするためのワード線の裏打ち配線、9は第4配線層
からなりメモリセルペアのもう一方(他方)のワード線
3を低抵抗にするためのワード線の裏打ち配線、13は
第4配線層、19は第4配線層14と第5配線層のソー
ス線7とを接続するコンタクトホールである。
を備え、隣接配置されたそれぞれ2つのトランジスタT
r1とTr2はメモリセルペアを構成するメモリセルト
ランジスタであり、このトランジスタTr1とTr2は
島状に形成されたドレイン拡散層4を共有し、ソース拡
散層5はトランジスタごと個別にそれぞれ島状に形成さ
れている。図1(B)の場合、ドレイン拡散層4および
ソース拡散層5は、どちらもほぼ同じ四角形の島状に形
成されている(ドレイン拡散層4はその輪郭の一部が隠
れて図示されている)。したがって、図1(B)におい
て、メモリセルペアのトランジスタTr1とTr2の拡
散層は、トランジスタTr1のソース拡散層5とトラン
ジスタTr2のソース拡散層5との間に共通のドレイン
拡散層4が間隔を空けて配置され、それぞれのソース拡
散層5とドレイン拡散層4との間のゲート電極は、ビッ
ト線6と直交する方向に伸びるワード線3に結合されて
いる。また、フィールド酸化膜2は、メモリセルペアを
構成する2つのトランジスタTr1,Tr2の周囲(3
つの拡散層5,4,5の周囲)を囲むようにSi基板1
表面に形成されている。
ード線3より低抵抗な配線であり、それぞれ、メモリセ
ルペアの2つのワード線3のうち、異なるワード線3と
電気的に接続されている。図9に示すように、nビット
線毎にワード線の裏打ち配線8,9とワード線3とを接
続する場所があり、この場所にはメモリセルは形成され
ていない。図9(A)はメモリセルの配置を示す平面図
であり、図9(B)は図9(A)のa部分の断面模式図
である。
ビット線6の2本分に対応する領域の幅で、ビット線6
と平行に配置している。
有無で行うが、コンタクトホール19のあり/なしどち
らでもビット線6はコンタクトホール15を介してドレ
イン拡散層4に接続されている。コンタクトホール19
がある場合は、ソース線7がコンタクトホール19と第
4配線層13とコンタクトホール18と第3配線層12
とコンタクトホール17と第2配線層11とコンタクト
ホール16と第1配線層10とコンタクトホール15と
を介してソース拡散層5に接続され、コンタクトホール
19がない場合は、ソース線7がソース拡散層5に接続
されない。
れる。まず、読み出す前にプリチャージ回路(図示せ
ず)によってビット線6には“H”レベル(電源電圧レ
ベル)がプリチャージされる。次に、情報の読み出しア
ドレスに該当するワード線3を“H”レベル(電源電圧
レベル)にする。このとき、“H”レベルのワード線3
にゲート端子が接続されるメモリセルトランジスタのソ
ース拡散層5とソース線7がコンタクトホール19で接
続されている場合には、そのトランジスタがオン状態に
なってビット線6はトランジスタを介してソース線7に
よって“L”レベル(グランドレベル)にディスチャー
ジされ、コンタクトホール19が無くて接続されていな
い場合には、ソース線7はソース拡散層5から電気的に
切り放されているので、ビット線6はそのまま“H”レ
ベルを保つ。ビット線6の“L”または“H”のレベル
をビット線6に接続するセンスアンプ回路(図示せず)
で判定して0または1の情報を出力する。
基板1表面にメモリセルペアの2つのトランジスタTr
1,Tr2に共通のドレイン拡散層5と、これを挟んで
両側にトランジスタTr1,Tr2個別のソース拡散層
4とを形成し、ビット線6を下層の配線層で形成してド
レイン拡散層4と接続し、ソース線7を最上層の配線層
で形成し、ビット線6の接続関係とは無関係に、情報の
書き込みを最上層の配線層のソース線7のすぐ下のコン
タクトホール19の有無で行うことによりTATを短縮
することができるとともに、ビット線6の容量の増加が
無く、ビット線6のプリチャージ時間とディスチャージ
時間の短い高速動作を実現しかつ消費電力を少なくする
ことができる。
層より下の2つの配線層で形成し、少なくとも一部が重
なるように配置することで、メモリセルの面積を大きく
せずに、情報の書き込みを最上層の配線層のソース線7
のすぐ下のコンタクトホール19の有無でできる。
施の形態も同様)、ソース線7を、ビット線6の2本分
に対応する領域の幅でビット線6と平行に配置したが、
ビット線6の3本分以上に対応する領域の幅としてもよ
い。ソース線7の幅を広くすることで、ソース線7の抵
抗を低くすることができる。
施の形態も同様)、ソース線7を、ビット線6と平行に
配置したが、ビット線6と垂直(ワード線3と平行)に
配置してもよい。図10(B)に示すように、メモリセ
ルアレイがビット線6の長手方向に長くなった場合、メ
モリセルアレイの周辺にGND(グランド)配線がある
ため、ソース線7の抵抗を下げるためにはソース線7を
ビット線6と垂直(ワード線3と平行)に配置した方が
よい。なお、図10(A)は、図1,図2の場合であ
り、このようにメモリセルアレイがビット線6の並び方
向に長い場合は、ソース線7を低抵抗にするためにビッ
ト線6と平行に配置するのがよい。
実施の形態も同様)、半導体装置を製品として作製する
上で、配線幅/配線間隔のルールからソース線7を図1
0(A),(B)のようなストライプ状に配置するもの
としたが、理論的にはメモリセル全体を覆うようにソー
ス線7を配置してもよい。
の形態を図3,図4に示す。図3(A)は第2の実施の
形態の半導体装置の回路図、図3(B)は同半導体装置
の平面図、図4(A)は図3(B)のA1−A2線の断
面図、図4(B)は図3(B)のB1−B2線の断面図
である。図3,図4において、Si基板1とフィールド
酸化膜2とワード線3とドレイン拡散層4とソース拡散
層5とビット線6とワード線の裏打ち配線8、9と第1
配線層10と第2配線層11と第3配線層12と第4配
線層13とコンタクトホール15、16、17、18、
19と層間絶縁膜20とは第1の実施の形態と同じであ
る。14は第5配線層である。また、本実施の形態で
は、ソース線7を、メモリセル全体(穴26部分を除
く)を覆うように形成している。
上の第5配線層14をソース線7と分離するための穴2
6を開ける/開けないでソース線7に接続しない/する
で行う。すなわち情報の書き込みを最上層の配線層で行
うことができる。情報の読み出し動作は第1の実施の形
態と同じである。
基板1表面にメモリセルペアの2つのトランジスタTr
1,Tr2に共通のドレイン拡散層5と、これを挟んで
両側にトランジスタTr1,Tr2個別のソース拡散層
4とを形成し、ビット線6を下層の配線層で形成してド
レイン拡散層4と接続し、ソース線7を最上層の配線層
で形成し、ビット線6の接続関係とは無関係に、情報の
書き込みを最上層の配線層の穴26の有無で行うことに
よりTATを短縮することができるとともに、ビット線
6の容量の増加が無く、ビット線6のプリチャージ時間
とディスチャージ時間の短い高速動作を実現しかつ消費
電力を少なくすることができる。
層より下の2つの配線層で形成し、少なくとも一部が重
なるように配置することで、メモリセルの面積を大きく
せずに、情報の書き込みを最上層の配線層でできる。
施の形態も同様)、ソース線7を、メモリセル全体を覆
うように形成したが、図10(B)のように、ワード線
3と平行(ビット線6と垂直)に配置してもよい。
の形態を図5,図6に示す。図5(A)は第3の実施の
形態の半導体装置の回路図、図5(B)は同半導体装置
の平面図、図6(A)は図5(B)のA1−A2線の断
面図、図6(B)は図5(B)のB1−B2線の断面図
である。図5,図6において、Si基板1とフィールド
酸化膜2とワード線3とドレイン拡散層4とソース拡散
層5とビット線6とソース線7とワード線の裏打ち配線
8、9と第1配線層10と第2配線層11と第3配線層
12と第4配線層13とコンタクトホール15、16、
17、18、19と層間絶縁膜20とは第1の実施の形
態と同じである。21は第2配線層からなるビット線で
ある。情報の書き込み方法および情報の読み出し動作は
第1の実施の形態と同じである。
隣接配置される2つのメモリセルペアごとに対をなすも
のとし、それぞれの対をなすメモリセルペアのうちの一
方のメモリセルペアのビット線6を第1配線層で形成す
るとともに、他方のメモリセルペアのビット線21を第
2配線層で形成し、ビット線6とビット線21とを一部
が重なるように配置したことを特徴とし、他の構成は第
1の実施の形態と同様である。
と同様の効果を得ることができ、さらに、隣接するビッ
ト線を第1配線層のビット線6と第2配線層のビット線
21にしてそれらの一部が重なるように配置することで
メモリセルの面積を小さくすることができる。
の形態を図7,図8に示す。図7(A)は第4の実施の
形態の半導体装置の回路図、図7(B)は同半導体装置
の平面図、図8(A)は図7(B)のA1−A2線の断
面図、図8(B)は図7(B)のB1−B2線の断面図
である。図7,図8において、Si基板1とフィールド
酸化膜2とワード線3とドレイン拡散層4とソース拡散
層5とビット線6とソース線7とワード線の裏打ち配線
8、9と第1配線層10と第2配線層11と第3配線層
12と第4配線層13と第5配線層14とコンタクトホ
ール15、16、17、18、19と層間絶縁膜20と
穴26とは第2の実施の形態と同じである。21は第2
配線層からなるビット線である。
21を第3の実施の形態と同様に構成したものであり、
他の構成は、第2の実施の形態と同じである。情報の書
き込み方法は第2の実施の形態と同じであり、情報の読
み出し動作は第1,第2の実施の形態と同じである。
実施の形態と同様の効果を得ることができ、さらに、隣
接するビット線を第1配線層のビット線6と第2配線層
のビット線21にしてそれらの一部が重なるように配置
することでメモリセルの面積を小さくすることができ
る。
ス拡散層5をソース線7と電気的に切り離すために第5
配線層14の穴26をコンタクトホール19の周囲に設
けたが、コンタクトホール19の周囲だけでなく、コン
タクトホール19上からその周囲に渡って設けてもよ
い。
を上層の配線層、ビット線を下層の配線層とし、ビット
線の接続関係とは無関係に、情報の書き込みをソース拡
散層とソース線との接続・非接続で行うため、この接続
・非接続部分を最上層の配線層あるいはその下のコンタ
クトホールとすることによりTATを最短にすることが
可能であるともに、ビット線の容量の増加が無く、ビッ
ト線のプリチャージ時間とディスチャージ時間の短い高
速動作を実現しかつ消費電力を少なくすることができ
る。
を示す回路図および平面図。
を示す断面図。
を示す回路図および平面図。
を示す断面図。
を示す回路図および平面図。
を示す断面図。
を示す回路図および平面図。
を示す断面図。
配線とワード線との接続方法を示す平面図および断面
図。
の配置例を示す図。
平面図。
Claims (5)
- 【請求項1】 半導体基板表面に形成したメモリセルペ
アを構成する第1および第2のトランジスタに共通のド
レイン拡散層と、前記ドレイン拡散層と所定の間隔をあ
けて前記ドレイン拡散層を挟むように前記半導体基板表
面に形成した第1のトランジスタのソース拡散層および
第2のトランジスタのソース拡散層と、前記第1のトラ
ンジスタのゲート電極に結合された第1のワード線と、
前記第2のトランジスタのゲート電極に結合された第2
のワード線と、前記半導体基板上の第1の配線層からな
り前記ドレイン拡散層と接続したビット線と、前記半導
体基板上に形成され前記第1の配線層より上層の第2の
配線層からなるソース線とを設け、 前記第1および第2のトランジスタの前記ソース拡散層
と前記ソース線との間の接続の有無によって情報の書き
込みを行うことを特徴とする半導体装置。 - 【請求項2】 第1および第2のトランジスタの個別の
ソース拡散層と接続されソース線の第2の配線層より1
層下の配線層からなるコンタクト部を設け、前記ソース
拡散層と前記ソース線との接続を、前記コンタクト部と
前記ソース線との間の層間絶縁膜にコンタクトホールを
設けることにより行い、前記ソース拡散層と前記ソース
線との非接続を、前記コンタクトホールを設けないこと
により行ったことを特徴とする請求項1記載の半導体装
置。 - 【請求項3】 第1および第2のトランジスタの個別の
ソース拡散層とソース線となる第2の配線層とを層間絶
縁膜のコンタクトホールを介して接続し、前記ソース拡
散層と前記ソース線との非接続を、前記コンタクトホー
ル周囲の前記第2の配線層に穴を設けることにより行
い、前記ソース拡散層と前記ソース線との接続を、前記
穴を設けないことにより行ったことを特徴とする請求項
1記載の半導体装置。 - 【請求項4】 第1の配線層と第2の配線層との間の配
線層により第1のワード線と平行に形成され前記第1の
ワード線と電気的に接続する前記第1のワード線より低
抵抗な第1の低抵抗配線と、前記第1の配線層と前記第
2の配線層との間の配線層で、かつ前記第1の低抵抗配
線とは異なる配線層により第2のワード線と平行に形成
され前記第2のワード線と電気的に接続する前記第2の
ワード線より低抵抗な第2の低抵抗配線とを設け、前記
第1の低抵抗配線と前記第2の低抵抗配線とを前記第1
および第2のワード線の上方で少なくとも一部が重なる
ように配置したことを特徴とする請求項1,2または3
記載の半導体装置。 - 【請求項5】 メモリセルペアを第1および第2のワー
ド線の長手方向に複数配置し、ビット線を形成する第1
の配線層を上下2つの配線層とし、前記複数のメモリセ
ルペアを隣接配置される2つのメモリセルペアごとに対
をなすものとし、それぞれの対をなすメモリセルペアの
うちの一方のメモリセルペアのビット線を前記第1の配
線層のうちの下の配線層で形成するとともに、他方のメ
モリセルペアのビット線を前記第1の配線層のうちの上
の配線層で形成したことを特徴とする請求項1,2,3
または4記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001145767A JP2002343894A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置 |
US10/056,024 US6570236B2 (en) | 2001-05-16 | 2002-01-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001145767A JP2002343894A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002343894A true JP2002343894A (ja) | 2002-11-29 |
Family
ID=18991523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001145767A Withdrawn JP2002343894A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6570236B2 (ja) |
JP (1) | JP2002343894A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009020990A (ja) * | 2007-06-11 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
JP2009260178A (ja) * | 2008-04-21 | 2009-11-05 | Seiko Epson Corp | マスクromおよびマスクromの製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7049669B2 (en) * | 2003-09-15 | 2006-05-23 | Infineon Technologies Ag | LDMOS transistor |
JP2013247278A (ja) * | 2012-05-28 | 2013-12-09 | Toshiba Corp | スイッチ回路 |
US10978387B2 (en) * | 2017-05-25 | 2021-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
US10978384B2 (en) | 2018-08-31 | 2021-04-13 | Samsung Electronics Co., Ltd. | Integrated circuits including multi-layer conducting lines |
US11763857B2 (en) * | 2021-05-14 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of forming the same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4397887A (en) * | 1982-08-18 | 1983-08-09 | National Semiconductor Corporation | Postponed ROM programming |
US4513494A (en) * | 1983-07-19 | 1985-04-30 | American Microsystems, Incorporated | Late mask process for programming read only memories |
JPH0864695A (ja) | 1994-08-24 | 1996-03-08 | Sony Corp | コンタクトプログラム方式rom及びその作製方法 |
JP4004103B2 (ja) | 1997-07-01 | 2007-11-07 | 日本テキサス・インスツルメンツ株式会社 | マスクrom |
US6147893A (en) | 1999-01-27 | 2000-11-14 | Vlsi Technology, Inc. | Programmable read only memory with high speed differential sensing at low operating voltage |
JP3206591B2 (ja) | 1999-02-08 | 2001-09-10 | 日本電気株式会社 | 多値マスクromおよび多値マスクromの読み出し方法 |
-
2001
- 2001-05-16 JP JP2001145767A patent/JP2002343894A/ja not_active Withdrawn
-
2002
- 2002-01-28 US US10/056,024 patent/US6570236B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009020990A (ja) * | 2007-06-11 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
JP2009260178A (ja) * | 2008-04-21 | 2009-11-05 | Seiko Epson Corp | マスクromおよびマスクromの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20020171098A1 (en) | 2002-11-21 |
US6570236B2 (en) | 2003-05-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7671417B2 (en) | Memory cell array, method of producing the same, and semiconductor memory device using the same | |
KR100568544B1 (ko) | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 | |
JP4149969B2 (ja) | 半導体装置 | |
JP5972700B2 (ja) | メモリ装置 | |
US6274928B1 (en) | Single deposition layer metal dynamic random access memory | |
JP2002343894A (ja) | 半導体装置 | |
US6407939B2 (en) | Single deposition layer metal dynamic random access memory | |
US6765833B2 (en) | Integrated circuit devices including equalization/precharge circuits for improving signal transmission | |
JP2000174239A (ja) | 半導体装置 | |
TW501133B (en) | Write-/read-circuit with vertical-transistors for DRAM-memory | |
JP2002313956A (ja) | 半導体メモリ素子及びその製造方法 | |
JP3539705B2 (ja) | 半導体記憶装置 | |
JP4376983B2 (ja) | イコライザ回路、ダイナミックランダムアクセスメモリ回路及びイコライザ回路対 | |
JP2010074023A (ja) | 半導体装置 | |
JP3557051B2 (ja) | 半導体記憶装置 | |
US6205044B1 (en) | Decoder connection configuration for memory chips with long bit lines | |
JPH11330414A (ja) | 半導体メモリ装置 | |
JPH065081A (ja) | スタティック型ram | |
WO2023157724A1 (ja) | 半導体記憶装置 | |
WO2020262248A1 (ja) | 半導体記憶装置 | |
US6624461B1 (en) | Memory device | |
JP3865753B2 (ja) | 半導体集積回路装置の製造方法 | |
US7012826B2 (en) | Bitline twisting structure for memory arrays incorporating reference wordlines | |
JPH02146769A (ja) | 配線構造を有する半導体記憶装置 | |
KR20110096975A (ko) | 상변화 메모리 장치의 레이아웃 구조 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080310 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090327 |