JPH0864695A - コンタクトプログラム方式ｒｏｍ及びその作製方法 - Google Patents
コンタクトプログラム方式ｒｏｍ及びその作製方法Info
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- JPH0864695A JPH0864695A JP6222475A JP22247594A JPH0864695A JP H0864695 A JPH0864695 A JP H0864695A JP 6222475 A JP6222475 A JP 6222475A JP 22247594 A JP22247594 A JP 22247594A JP H0864695 A JPH0864695 A JP H0864695A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】よりＴＡＴの短縮化を図ることができるコンタ
クトプログラム方式ＲＯＭの作製方法を提供する。 【構成】コンタクトプログラム方式ＲＯＭの作製方法
は、（イ）半導体基板１０にゲート領域１４及びソース
・ドレイン領域１５Ａ，１５Ｂから成る複数のメモリセ
ルを形成した後、全面に第１の層間絶縁層２０を形成
し、各メモリセルの一方のソース・ドレイン領域１５Ａ
の上方の第１の層間絶縁層２０に第１の開口部２１を形
成して金属配線材料２２を埋め込み、コンタクトホール
を形成し、その後、金属配線材料２２上及び第１の層間
絶縁層２０上に第２の層間絶縁層２３を形成する工程
と、（ロ）所定のメモリセルのコンタクトホールの上の
第２の層間絶縁層２３に第２の開口部２４を形成し、次
いで、第２の層間絶縁層２３上にコンタクトホールと電
気的に接続された配線層２５を形成する工程から成る。
クトプログラム方式ＲＯＭの作製方法を提供する。 【構成】コンタクトプログラム方式ＲＯＭの作製方法
は、（イ）半導体基板１０にゲート領域１４及びソース
・ドレイン領域１５Ａ，１５Ｂから成る複数のメモリセ
ルを形成した後、全面に第１の層間絶縁層２０を形成
し、各メモリセルの一方のソース・ドレイン領域１５Ａ
の上方の第１の層間絶縁層２０に第１の開口部２１を形
成して金属配線材料２２を埋め込み、コンタクトホール
を形成し、その後、金属配線材料２２上及び第１の層間
絶縁層２０上に第２の層間絶縁層２３を形成する工程
と、（ロ）所定のメモリセルのコンタクトホールの上の
第２の層間絶縁層２３に第２の開口部２４を形成し、次
いで、第２の層間絶縁層２３上にコンタクトホールと電
気的に接続された配線層２５を形成する工程から成る。
Description
【０００１】
【産業上の利用分野】本発明は、新規の構造を有するコ
ンタクトプログラム方式ＲＯＭ及びその作製方法に関す
る。ここで、コンタクトプログラム方式ＲＯＭとは、コ
ンタクトホールが配線層と電気的に接続されているか否
かが情報の有無に対応するＲＯＭ（Read Only Memory）
を意味する。
ンタクトプログラム方式ＲＯＭ及びその作製方法に関す
る。ここで、コンタクトプログラム方式ＲＯＭとは、コ
ンタクトホールが配線層と電気的に接続されているか否
かが情報の有無に対応するＲＯＭ（Read Only Memory）
を意味する。
【０００２】
【従来の技術】不揮発性メモリセルの一種にマスクＲＯ
Ｍがある。マスクＲＯＭは、メモリセルの構造が特別な
半導体装置製造工程を必要としないためプロセスの経済
性に優れ、書き込み動作が不要なため全体の回路構成を
簡素化でき、大容量のメモリを実現し易いという利点が
ある。しかしながら、半導体生産者から使用するユーザ
ーに製品が供給されるまでの時間（Turn Around Time、
ＴＡＴ）が、ＥＰ−ＲＯＭ等と比較して長いという欠点
がある。マスクＲＯＭには、拡散層プログラム方式、イ
オン注入プログラム方式、コンタクトプログラム方式等
があるが、中でもプログラム工程が半導体装置製造工程
の最終工程に近いコンタクトプログラム方式はＴＡＴを
最も短縮化し得る方式である。
Ｍがある。マスクＲＯＭは、メモリセルの構造が特別な
半導体装置製造工程を必要としないためプロセスの経済
性に優れ、書き込み動作が不要なため全体の回路構成を
簡素化でき、大容量のメモリを実現し易いという利点が
ある。しかしながら、半導体生産者から使用するユーザ
ーに製品が供給されるまでの時間（Turn Around Time、
ＴＡＴ）が、ＥＰ−ＲＯＭ等と比較して長いという欠点
がある。マスクＲＯＭには、拡散層プログラム方式、イ
オン注入プログラム方式、コンタクトプログラム方式等
があるが、中でもプログラム工程が半導体装置製造工程
の最終工程に近いコンタクトプログラム方式はＴＡＴを
最も短縮化し得る方式である。
【０００３】コンタクトプログラム方式ＲＯＭを或る平
面に各層を投影したときの平面図及び等価回路を、図６
の（Ａ）及び（Ｂ）に示す。コンタクトプログラム方式
ＲＯＭにおいては、メモリセルの一方のソース・ドレイ
ン領域がビット線に接続されているか否かに対応して情
報が記憶される。即ち、メモリセルの一方のソース・ド
レイン領域がビット線と接続されている場合、メモリセ
ルのトランジスタをＯＮとしたときビット線の充電電荷
が放電され、”０”レベルの情報が読み出される。一
方、メモリセルの一方のソース・ドレイン領域がビット
線と接続されていない場合、メモリセルのトランジスタ
をＯＮとしたときでもビット線の充電電荷は保持さ
れ、”１”レベルの情報が読み出される。尚、各メモリ
セルの他方のソース・ドレイン領域は、共通のＶSS（Ｇ
ＮＤ）に接続されている。
面に各層を投影したときの平面図及び等価回路を、図６
の（Ａ）及び（Ｂ）に示す。コンタクトプログラム方式
ＲＯＭにおいては、メモリセルの一方のソース・ドレイ
ン領域がビット線に接続されているか否かに対応して情
報が記憶される。即ち、メモリセルの一方のソース・ド
レイン領域がビット線と接続されている場合、メモリセ
ルのトランジスタをＯＮとしたときビット線の充電電荷
が放電され、”０”レベルの情報が読み出される。一
方、メモリセルの一方のソース・ドレイン領域がビット
線と接続されていない場合、メモリセルのトランジスタ
をＯＮとしたときでもビット線の充電電荷は保持さ
れ、”１”レベルの情報が読み出される。尚、各メモリ
セルの他方のソース・ドレイン領域は、共通のＶSS（Ｇ
ＮＤ）に接続されている。
【０００４】以下、従来のコンタクトプログラム方式Ｒ
ＯＭの製造工程の概要を、半導体基板等の模式的な一部
断面図である図３及び図４を参照して説明する。尚、従
来のコンタクトプログラム方式ＲＯＭの製造工程のフロ
ーチャートを図５に示す。
ＯＭの製造工程の概要を、半導体基板等の模式的な一部
断面図である図３及び図４を参照して説明する。尚、従
来のコンタクトプログラム方式ＲＯＭの製造工程のフロ
ーチャートを図５に示す。
【０００５】［工程−１０］先ず、プログラム工程の前
の段階であるメモリセルを作製する。即ち、半導体基板
１０に、従来の方法でゲート領域１４及びソース・ドレ
イン領域１５Ａ，１５Ｂから成る複数のメモリセルを形
成する。そのために、半導体基板１０に素子分離領域１
１を形成した後、半導体基板１０の表面にＳｉＯ2から
成るゲート酸化膜１２を形成する。その後、全面にポリ
シリコン層１３を形成し、かかるポリシリコン層１３を
パターニングして、ゲート酸化膜１２及びポリシリコン
層１３から成るゲート領域１４を形成する。次いで、ソ
ース・ドレイン領域を形成すべき領域にイオン注入法に
て不純物を注入し、かかる注入された不純物を活性化処
理する。こうしてソース・ドレイン領域１５Ａ，１５Ｂ
が形成される。尚、図３に示す２つのメモリセルのそれ
ぞれの２つのソース・ドレイン領域１５Ａ，１５Ｂの
内、ソース・ドレイン領域１５Ｂは共通である。通常、
ＢＰＳＧを層間絶縁層として使用するが、ＢＰＳＧは経
時変化による特性劣化が著しい。プログラム工程に入る
までに比較的長時間メモリセルが放置されるので、層間
絶縁層を形成せずに、通常、全面に絶縁膜１６を形成し
ておく（図３の（Ａ）参照）。
の段階であるメモリセルを作製する。即ち、半導体基板
１０に、従来の方法でゲート領域１４及びソース・ドレ
イン領域１５Ａ，１５Ｂから成る複数のメモリセルを形
成する。そのために、半導体基板１０に素子分離領域１
１を形成した後、半導体基板１０の表面にＳｉＯ2から
成るゲート酸化膜１２を形成する。その後、全面にポリ
シリコン層１３を形成し、かかるポリシリコン層１３を
パターニングして、ゲート酸化膜１２及びポリシリコン
層１３から成るゲート領域１４を形成する。次いで、ソ
ース・ドレイン領域を形成すべき領域にイオン注入法に
て不純物を注入し、かかる注入された不純物を活性化処
理する。こうしてソース・ドレイン領域１５Ａ，１５Ｂ
が形成される。尚、図３に示す２つのメモリセルのそれ
ぞれの２つのソース・ドレイン領域１５Ａ，１５Ｂの
内、ソース・ドレイン領域１５Ｂは共通である。通常、
ＢＰＳＧを層間絶縁層として使用するが、ＢＰＳＧは経
時変化による特性劣化が著しい。プログラム工程に入る
までに比較的長時間メモリセルが放置されるので、層間
絶縁層を形成せずに、通常、全面に絶縁膜１６を形成し
ておく（図３の（Ａ）参照）。
【０００６】プログラム内容が決定され、各種フォトマ
スクが完成したところで、コンタクトプログラム方式Ｒ
ＯＭの製造工程が再開される。従来のコンタクトプログ
ラム方式ＲＯＭの製造におけるＴＡＴはこの時点から開
始する。
スクが完成したところで、コンタクトプログラム方式Ｒ
ＯＭの製造工程が再開される。従来のコンタクトプログ
ラム方式ＲＯＭの製造におけるＴＡＴはこの時点から開
始する。
【０００７】［工程−２０］先ず、全面にＢＰＳＧから
成る層間絶縁層３０を全面に形成する。そして、所定の
メモリセルの一方のソース・ドレイン領域１５Ａの上方
の層間絶縁層３０に開口部３１を形成する（図３の
（Ｂ）参照）。従来のコンタクトプログラム方式ＲＯＭ
においては、”０”レベルの情報を保持すべきメモリセ
ルの一方のソース・ドレイン領域１５Ａをビット線と接
続する。一方、”１”レベルの情報を保持すべきメモリ
セルの一方のソース・ドレイン領域１５Ａはビット線と
接続しない。従って、ここで所定のメモリセルとは、”
０”レベルの情報を保持すべきメモリセルを意味する。
成る層間絶縁層３０を全面に形成する。そして、所定の
メモリセルの一方のソース・ドレイン領域１５Ａの上方
の層間絶縁層３０に開口部３１を形成する（図３の
（Ｂ）参照）。従来のコンタクトプログラム方式ＲＯＭ
においては、”０”レベルの情報を保持すべきメモリセ
ルの一方のソース・ドレイン領域１５Ａをビット線と接
続する。一方、”１”レベルの情報を保持すべきメモリ
セルの一方のソース・ドレイン領域１５Ａはビット線と
接続しない。従って、ここで所定のメモリセルとは、”
０”レベルの情報を保持すべきメモリセルを意味する。
【０００８】［工程−３０］近年の素子の微細化に伴
い、コンタクトホールの径も小さくなっている。それ
故、層間絶縁層に形成された開口部内を如何に確実に金
属配線材料で埋め込むかが、極めて重要な技術事項であ
る。そのための技術の１つにブランケットタングステン
ＣＶＤ法がある。即ち、開口部３１内を含む層間絶縁層
３０上に、熱ＣＶＤ法にてタングステンを堆積させる。
次に、層間絶縁層３０上に堆積したタングステンをエッ
チバック法を用いて選択的に除去する。これによって、
開口部３１内にタングステンから成る金属配線材料３２
が埋め込まれたコンタクトホールが完成する（図４の
（Ａ）参照）。
い、コンタクトホールの径も小さくなっている。それ
故、層間絶縁層に形成された開口部内を如何に確実に金
属配線材料で埋め込むかが、極めて重要な技術事項であ
る。そのための技術の１つにブランケットタングステン
ＣＶＤ法がある。即ち、開口部３１内を含む層間絶縁層
３０上に、熱ＣＶＤ法にてタングステンを堆積させる。
次に、層間絶縁層３０上に堆積したタングステンをエッ
チバック法を用いて選択的に除去する。これによって、
開口部３１内にタングステンから成る金属配線材料３２
が埋め込まれたコンタクトホールが完成する（図４の
（Ａ）参照）。
【０００９】［工程−４０］その後、コンタクトホール
上及び層間絶縁層３０上に例えばアルミニウム合金層を
スパッタ法にて堆積させ、フォトリソグラフィ技術及び
ドライエッチング技術を用いてアルミニウム合金層をパ
ターニングして、配線層３３を形成する（図４の（Ｂ）
参照）。
上及び層間絶縁層３０上に例えばアルミニウム合金層を
スパッタ法にて堆積させ、フォトリソグラフィ技術及び
ドライエッチング技術を用いてアルミニウム合金層をパ
ターニングして、配線層３３を形成する（図４の（Ｂ）
参照）。
【００１０】コンタクトプログラム方式ＲＯＭにおいて
は、各メモリセルのゲート領域１４は隣接するメモリセ
ルのゲート領域と電気的に接続されており、ワード線を
構成する。即ち、図４の紙面の垂直方向に位置する他の
メモリセルのゲート領域１４と電気的に接続されてい
る。より具体的には、ゲート領域１４は複数のメモリセ
ルにおいて一体的に形成される。また、各メモリセルの
他方のソース・ドレイン領域１５Ｂは隣接するメモリセ
ルの他方のソース・ドレイン領域１５Ｂと電気的に接続
されている。即ち、図４の紙面の垂直方向に位置する他
のメモリセルの他方のソース・ドレイン領域１５Ｂと電
気的に接続されている。より具体的には、他方のソース
・ドレイン領域１５Ｂは複数のメモリセルにおいて一体
的に形成される。この他方のソース・ドレイン領域１５
ＢはＶSS（ＧＮＤ）に接続されている。配線層３３はビ
ット線に相当する。
は、各メモリセルのゲート領域１４は隣接するメモリセ
ルのゲート領域と電気的に接続されており、ワード線を
構成する。即ち、図４の紙面の垂直方向に位置する他の
メモリセルのゲート領域１４と電気的に接続されてい
る。より具体的には、ゲート領域１４は複数のメモリセ
ルにおいて一体的に形成される。また、各メモリセルの
他方のソース・ドレイン領域１５Ｂは隣接するメモリセ
ルの他方のソース・ドレイン領域１５Ｂと電気的に接続
されている。即ち、図４の紙面の垂直方向に位置する他
のメモリセルの他方のソース・ドレイン領域１５Ｂと電
気的に接続されている。より具体的には、他方のソース
・ドレイン領域１５Ｂは複数のメモリセルにおいて一体
的に形成される。この他方のソース・ドレイン領域１５
ＢはＶSS（ＧＮＤ）に接続されている。配線層３３はビ
ット線に相当する。
【００１１】
【発明が解決しようとする課題】従来のコンタクトプロ
グラム方式ＲＯＭの作製方法においては、［工程−２
０］のコンタクトホールの形成からＴＡＴが開始する。
このように、コンタクトプログラム方式ＲＯＭのＴＡＴ
に直接関連する工程中に、比較的困難な工程である金属
配線材料による開口部の埋め込み工程（コンタクトホー
ル形成工程、［工程−３０）が含まれ、ＴＡＴの短縮化
に対する障害となっている。また、プログラムの内容に
依存して開口部の数が変化するので、コンタクトホール
の形成の安定化が図り難いという問題もある。
グラム方式ＲＯＭの作製方法においては、［工程−２
０］のコンタクトホールの形成からＴＡＴが開始する。
このように、コンタクトプログラム方式ＲＯＭのＴＡＴ
に直接関連する工程中に、比較的困難な工程である金属
配線材料による開口部の埋め込み工程（コンタクトホー
ル形成工程、［工程−３０）が含まれ、ＴＡＴの短縮化
に対する障害となっている。また、プログラムの内容に
依存して開口部の数が変化するので、コンタクトホール
の形成の安定化が図り難いという問題もある。
【００１２】従って、本発明の目的は、よりＴＡＴの短
縮化を図ることができ、しかも安定してコンタクトホー
ルを形成することができるコンタクトプログラム方式Ｒ
ＯＭの作製方法、及びかかる作製方法にて作製されたコ
ンタクトプログラム方式ＲＯＭを提供することにある。
縮化を図ることができ、しかも安定してコンタクトホー
ルを形成することができるコンタクトプログラム方式Ｒ
ＯＭの作製方法、及びかかる作製方法にて作製されたコ
ンタクトプログラム方式ＲＯＭを提供することにある。
【００１３】
【課題を解決するための手段】上記の目的は、（イ）半
導体基板にゲート領域及びソース・ドレイン領域から成
る複数のメモリセルを形成した後、全面に第１の層間絶
縁層を形成し、各メモリセルの一方のソース・ドレイン
領域の上方の第１の層間絶縁層に第１の開口部を形成
し、第１の開口部内に金属配線材料を埋め込み、以てコ
ンタクトホールを形成し、その後、金属配線材料上及び
第１の層間絶縁層上に第２の層間絶縁層を形成する工程
と、（ロ）所定のメモリセルのコンタクトホールの上の
第２の層間絶縁層に第２の開口部を形成し、次いで、第
２の層間絶縁層上に第２の開口部を介してコンタクトホ
ールと電気的に接続された配線層を形成する工程、から
成ることを特徴とする、コンタクトホールが配線層と電
気的に接続されているか否かが情報の有無に対応する、
本発明のコンタクトプログラム方式ＲＯＭの作製方法に
よって達成することができる。
導体基板にゲート領域及びソース・ドレイン領域から成
る複数のメモリセルを形成した後、全面に第１の層間絶
縁層を形成し、各メモリセルの一方のソース・ドレイン
領域の上方の第１の層間絶縁層に第１の開口部を形成
し、第１の開口部内に金属配線材料を埋め込み、以てコ
ンタクトホールを形成し、その後、金属配線材料上及び
第１の層間絶縁層上に第２の層間絶縁層を形成する工程
と、（ロ）所定のメモリセルのコンタクトホールの上の
第２の層間絶縁層に第２の開口部を形成し、次いで、第
２の層間絶縁層上に第２の開口部を介してコンタクトホ
ールと電気的に接続された配線層を形成する工程、から
成ることを特徴とする、コンタクトホールが配線層と電
気的に接続されているか否かが情報の有無に対応する、
本発明のコンタクトプログラム方式ＲＯＭの作製方法に
よって達成することができる。
【００１４】本発明のコンタクトプログラム方式ＲＯＭ
の作製方法においては、金属配線材料はタングステンを
主成分とする高融点金属から成ることが好ましい。
の作製方法においては、金属配線材料はタングステンを
主成分とする高融点金属から成ることが好ましい。
【００１５】上記の目的を達成するための本発明のコン
タクトプログラム方式ＲＯＭは、（イ）半導体基板に形
成されたゲート領域及びソース・ドレイン領域から成る
複数のメモリセルと、（ロ）複数のメモリセル上に形成
された第１の層間絶縁層と、（ハ）各メモリセルの一方
のソース・ドレイン領域の上方の第１の層間絶縁層に形
成された第１の開口部と、第１の開口部内に埋め込まれ
た金属配線材料とから成るコンタクトホールと、（ニ）
所定のメモリセルのコンタクトホールのコンタクトホー
ルと電気的に接続された配線層と、（ホ）所定のメモリ
セル以外のメモリセルの上に形成された第２の層間絶縁
層、から成り、コンタクトホールが配線層と電気的に接
続されているか否かが情報の有無に対応することを特徴
とする。
タクトプログラム方式ＲＯＭは、（イ）半導体基板に形
成されたゲート領域及びソース・ドレイン領域から成る
複数のメモリセルと、（ロ）複数のメモリセル上に形成
された第１の層間絶縁層と、（ハ）各メモリセルの一方
のソース・ドレイン領域の上方の第１の層間絶縁層に形
成された第１の開口部と、第１の開口部内に埋め込まれ
た金属配線材料とから成るコンタクトホールと、（ニ）
所定のメモリセルのコンタクトホールのコンタクトホー
ルと電気的に接続された配線層と、（ホ）所定のメモリ
セル以外のメモリセルの上に形成された第２の層間絶縁
層、から成り、コンタクトホールが配線層と電気的に接
続されているか否かが情報の有無に対応することを特徴
とする。
【００１６】あるいは又、別の表現をすれば、上記の目
的を達成するための本発明のコンタクトプログラム方式
ＲＯＭは、ゲート領域とソース・ドレイン領域とから成
る複数のメモリセルが配列され、各メモリセルのゲート
領域は隣接するメモリセルのゲート領域と電気的に接続
されており、各メモリセルの一方のソース・ドレイン領
域は隣接するメモリセルの一方のソース・ドレイン領域
と電気的に接続されている、コンタクトホールが配線層
と電気的に接続されているか否かが情報の有無に対応す
るコンタクトプログラム方式ＲＯＭであって、各メモリ
セルの他方のソース・ドレイン領域にはコンタクトホー
ルが形成されており、所定のメモリセルのコンタクトホ
ールは共通の配線層に電気的に接続されており、他のメ
モリセルのコンタクトホールは該共通の配線層と電気的
に絶縁されていることを特徴とする。
的を達成するための本発明のコンタクトプログラム方式
ＲＯＭは、ゲート領域とソース・ドレイン領域とから成
る複数のメモリセルが配列され、各メモリセルのゲート
領域は隣接するメモリセルのゲート領域と電気的に接続
されており、各メモリセルの一方のソース・ドレイン領
域は隣接するメモリセルの一方のソース・ドレイン領域
と電気的に接続されている、コンタクトホールが配線層
と電気的に接続されているか否かが情報の有無に対応す
るコンタクトプログラム方式ＲＯＭであって、各メモリ
セルの他方のソース・ドレイン領域にはコンタクトホー
ルが形成されており、所定のメモリセルのコンタクトホ
ールは共通の配線層に電気的に接続されており、他のメ
モリセルのコンタクトホールは該共通の配線層と電気的
に絶縁されていることを特徴とする。
【００１７】これらの本発明のコンタクトプログラム方
式ＲＯＭにおいては、金属配線材料はタングステンを主
成分とする高融点金属から成ることが好ましい。
式ＲＯＭにおいては、金属配線材料はタングステンを主
成分とする高融点金属から成ることが好ましい。
【００１８】
【作用】本発明のコンタクトプログラム方式ＲＯＭの作
製方法においては、プログラム内容が決定され、各種フ
ォトマスクが完成したところで、コンタクトプログラム
方式ＲＯＭの製造工程が再開される。この時点では、各
メモリセルにコンタクトホールが既に形成されている。
本発明のコンタクトプログラム方式ＲＯＭの製造におけ
るＴＡＴはこの時点から開始する。即ち、ＴＡＴは、第
２の層間絶縁層に第２の開口部を形成する工程及び配線
層を形成する工程を含むだけである。従って、ＴＡＴの
大幅な短縮化を図ることができる。また、全てのメモリ
セルに予めコンタクトホールを形成するので、安定した
コンタクトホールを形成することができる。
製方法においては、プログラム内容が決定され、各種フ
ォトマスクが完成したところで、コンタクトプログラム
方式ＲＯＭの製造工程が再開される。この時点では、各
メモリセルにコンタクトホールが既に形成されている。
本発明のコンタクトプログラム方式ＲＯＭの製造におけ
るＴＡＴはこの時点から開始する。即ち、ＴＡＴは、第
２の層間絶縁層に第２の開口部を形成する工程及び配線
層を形成する工程を含むだけである。従って、ＴＡＴの
大幅な短縮化を図ることができる。また、全てのメモリ
セルに予めコンタクトホールを形成するので、安定した
コンタクトホールを形成することができる。
【００１９】
【実施例】以下、半導体基板等の模式的な一部断面図で
ある図１及び図２を参照して、実施例に基づき本発明を
説明する。尚、本発明のコンタクトプログラム方式ＲＯ
Ｍの作製方法のフローチャートを図５に示す。
ある図１及び図２を参照して、実施例に基づき本発明を
説明する。尚、本発明のコンタクトプログラム方式ＲＯ
Ｍの作製方法のフローチャートを図５に示す。
【００２０】［工程−１００］先ず、プログラム工程の
前の段階であるメモリセルを作製する。即ち、シリコン
半導体基板１０に、従来の方法でゲート領域１４及びソ
ース・ドレイン領域１５Ａ，１５Ｂから成る複数のメモ
リセルを形成する。そのために、半導体基板１０に素子
分離領域１１を形成した後、半導体基板１０の表面にＳ
ｉＯ2から成るゲート酸化膜１２を形成する。その後、
全面に例えばＣＶＤ法にてポリシリコン層１３を形成
し、かかるポリシリコン層１３をパターニングして、ゲ
ート酸化膜１２及びポリシリコン層１３から成るゲート
領域１４を形成する。次いで、ソース・ドレイン領域を
形成すべき領域にイオン注入法にて不純物を注入し、か
かる注入された不純物を活性化処理し、ソース・ドレイ
ン領域１５Ａ，１５Ｂを形成する（図１の（Ａ）参
照）。こうして、半導体基板にゲート領域１４及びソー
ス・ドレイン領域１５Ａ，１５Ｂから成る複数のメモリ
セルが形成される。尚、図１及び図２に示す２つのメモ
リセルのそれぞれの２つのソース・ドレイン領域１５
Ａ，１５Ｂの内、ソース・ドレイン領域１５Ｂは共通で
ある。また、図１及び図２において、紙面の垂直方向に
も複数のメモリセルが形成されている。ゲート領域１４
及びソース・ドレイン領域１５Ｂは、紙面の垂直方向に
延び、紙面の垂直方向に位置する他のメモリセルのゲー
ト領域１４及びソース・ドレイン領域１５Ｂと共通であ
る。一方、ソース・ドレイン領域１５Ａはそれぞれのメ
モリセルにおいて独立して設けられている。
前の段階であるメモリセルを作製する。即ち、シリコン
半導体基板１０に、従来の方法でゲート領域１４及びソ
ース・ドレイン領域１５Ａ，１５Ｂから成る複数のメモ
リセルを形成する。そのために、半導体基板１０に素子
分離領域１１を形成した後、半導体基板１０の表面にＳ
ｉＯ2から成るゲート酸化膜１２を形成する。その後、
全面に例えばＣＶＤ法にてポリシリコン層１３を形成
し、かかるポリシリコン層１３をパターニングして、ゲ
ート酸化膜１２及びポリシリコン層１３から成るゲート
領域１４を形成する。次いで、ソース・ドレイン領域を
形成すべき領域にイオン注入法にて不純物を注入し、か
かる注入された不純物を活性化処理し、ソース・ドレイ
ン領域１５Ａ，１５Ｂを形成する（図１の（Ａ）参
照）。こうして、半導体基板にゲート領域１４及びソー
ス・ドレイン領域１５Ａ，１５Ｂから成る複数のメモリ
セルが形成される。尚、図１及び図２に示す２つのメモ
リセルのそれぞれの２つのソース・ドレイン領域１５
Ａ，１５Ｂの内、ソース・ドレイン領域１５Ｂは共通で
ある。また、図１及び図２において、紙面の垂直方向に
も複数のメモリセルが形成されている。ゲート領域１４
及びソース・ドレイン領域１５Ｂは、紙面の垂直方向に
延び、紙面の垂直方向に位置する他のメモリセルのゲー
ト領域１４及びソース・ドレイン領域１５Ｂと共通であ
る。一方、ソース・ドレイン領域１５Ａはそれぞれのメ
モリセルにおいて独立して設けられている。
【００２１】この工程は、絶縁膜１６を形成する点を除
き、従来のコンタクトプログラム方式ＲＯＭの作製方法
の［工程−１０］と同様である。本発明のコンタクトプ
ログラム方式ＲＯＭにおいては、プログラム内容が決定
される前に、更に以下の工程に進む点が従来のコンタク
トプログラム方式ＲＯＭの作製方法と異なる。
き、従来のコンタクトプログラム方式ＲＯＭの作製方法
の［工程−１０］と同様である。本発明のコンタクトプ
ログラム方式ＲＯＭにおいては、プログラム内容が決定
される前に、更に以下の工程に進む点が従来のコンタク
トプログラム方式ＲＯＭの作製方法と異なる。
【００２２】［工程−１１０］即ち、全面に第１の層間
絶縁層２０を形成する。第１の層間絶縁層２０は、例え
ばＢＰＳＧから成り、ＣＶＤ法にて形成することができ
る。
絶縁層２０を形成する。第１の層間絶縁層２０は、例え
ばＢＰＳＧから成り、ＣＶＤ法にて形成することができ
る。
【００２３】［工程−１２０］次に、各メモリセルの一
方のソース・ドレイン領域１５Ａの上方の第１の絶縁層
に第１の開口部２１を形成する（図１の（Ｂ）参照）。
開口部２１の形成は、フォトリソグラフィ技術及びドラ
イエッチング技術を用いて行うことができる。
方のソース・ドレイン領域１５Ａの上方の第１の絶縁層
に第１の開口部２１を形成する（図１の（Ｂ）参照）。
開口部２１の形成は、フォトリソグラフィ技術及びドラ
イエッチング技術を用いて行うことができる。
【００２４】［工程−１３０］その後、第１の開口部２
１内に金属配線材料２２を埋め込む。金属配線材料はタ
ングステンを主成分とする高融点金属、より具体的には
タングステンから成る。先ず、スパッタ法にてＴｉ層を
形成し、次いで、スパッタ法にてＴｉ層の上にＴｉＮ層
を形成する。Ｔｉ層は、コンタクト抵抗の低減を目的と
して形成される。一方、ＴｉＮ層は、次に形成するタン
グステンから成る金属配線材料の形成時に金属配線材料
と下地である半導体基板１０とが反応することを防止す
るバリア層としての機能、及び金属配線材料の密着性を
向上させるための密着層としての機能を有する。Ｔｉ層
及びＴｉＮ層の形成条件を以下に例示する。 Ｔｉ層の形成 ターゲット ：Ｔｉ プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層の形成 ターゲット ：Ｔｉ プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し
１内に金属配線材料２２を埋め込む。金属配線材料はタ
ングステンを主成分とする高融点金属、より具体的には
タングステンから成る。先ず、スパッタ法にてＴｉ層を
形成し、次いで、スパッタ法にてＴｉ層の上にＴｉＮ層
を形成する。Ｔｉ層は、コンタクト抵抗の低減を目的と
して形成される。一方、ＴｉＮ層は、次に形成するタン
グステンから成る金属配線材料の形成時に金属配線材料
と下地である半導体基板１０とが反応することを防止す
るバリア層としての機能、及び金属配線材料の密着性を
向上させるための密着層としての機能を有する。Ｔｉ層
及びＴｉＮ層の形成条件を以下に例示する。 Ｔｉ層の形成 ターゲット ：Ｔｉ プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層の形成 ターゲット ：Ｔｉ プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し
【００２５】次に、所謂ブランケットタングステンＣＶ
Ｄ法にて、開口部２１内及び第１の層間絶縁層２０上に
タングステン層を形成する。熱ＣＶＤ法によるタングス
テン層の形成条件を以下に例示する。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 基板温度：４５０゜Ｃ
Ｄ法にて、開口部２１内及び第１の層間絶縁層２０上に
タングステン層を形成する。熱ＣＶＤ法によるタングス
テン層の形成条件を以下に例示する。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 基板温度：４５０゜Ｃ
【００２６】その後、第１の層間絶縁層２０上に堆積し
たタングステン層、ＴｉＮ層、Ｔｉ層をエッチバックし
て、開口部２１内にのみ、タングステンから成る金属配
線材料２２を残す。エッチバックの条件を以下に例示す
る。 タングステン層 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１００／９０／５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ ＴｉＮ層及びＴｉ層 使用ガス ：Ｃｌ2／Ａｒ＝５／７５sccm 圧力 ：６．５Ｐａ ＲＦパワー：７０Ｗ
たタングステン層、ＴｉＮ層、Ｔｉ層をエッチバックし
て、開口部２１内にのみ、タングステンから成る金属配
線材料２２を残す。エッチバックの条件を以下に例示す
る。 タングステン層 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１００／９０／５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ ＴｉＮ層及びＴｉ層 使用ガス ：Ｃｌ2／Ａｒ＝５／７５sccm 圧力 ：６．５Ｐａ ＲＦパワー：７０Ｗ
【００２７】こうして、図１の（Ｃ）に示すように、各
メモリセルにおいて、第１の開口部２１内に金属配線材
料２２が埋め込まれたコンタクトホールが完成する。
尚、Ｔｉ層及びＴｉＮ層の図示は省略した。
メモリセルにおいて、第１の開口部２１内に金属配線材
料２２が埋め込まれたコンタクトホールが完成する。
尚、Ｔｉ層及びＴｉＮ層の図示は省略した。
【００２８】［工程−１４０］次に、金属配線材料２２
上（コンタクトホール上）及び第１の層間絶縁層２０上
に第２の層間絶縁層２３を形成する。第２の層間絶縁層
２３は、例えばＳｉＯ2から成り、ＣＶＤ法にて形成す
ることができる（図２の（Ａ）参照）。
上（コンタクトホール上）及び第１の層間絶縁層２０上
に第２の層間絶縁層２３を形成する。第２の層間絶縁層
２３は、例えばＳｉＯ2から成り、ＣＶＤ法にて形成す
ることができる（図２の（Ａ）参照）。
【００２９】プログラム内容が決定され、マスクが完成
したところで、コンタクトプログラム方式ＲＯＭの製造
工程が再開される。本発明のコンタクトプログラム方式
ＲＯＭの製造におけるＴＡＴはこの時点から開始するの
で、従来の方法におけるＴＡＴと比較して飛躍的に短縮
化を図ることが可能になる。
したところで、コンタクトプログラム方式ＲＯＭの製造
工程が再開される。本発明のコンタクトプログラム方式
ＲＯＭの製造におけるＴＡＴはこの時点から開始するの
で、従来の方法におけるＴＡＴと比較して飛躍的に短縮
化を図ることが可能になる。
【００３０】［工程−１５０］即ち、所定のメモリセル
のコンタクトホールを構成する金属配線材料２２の上の
第２の層間絶縁層２３に第２の開口部２４を形成する
（図２の（Ｂ）参照）。第２の開口部２４の形成は、通
常のフォトリソグラフィ技術及びドライエッチング技術
を用いて行うことができる。尚、所定のメモリセルと
は、”０”レベルの情報を保持すべきメモリセルを意味
する。尚、図１及び図２に示したメモリセルの内、右側
に位置するメモリセルが”０”レベルの情報を保持すべ
きメモリセルである。一方、左側に位置するメモリセル
は”１”レベルの情報を保持すべきメモリセルである。
従って、左側に位置するメモリセルのコンタクトホール
の上方には第２の開口部を形成しない。
のコンタクトホールを構成する金属配線材料２２の上の
第２の層間絶縁層２３に第２の開口部２４を形成する
（図２の（Ｂ）参照）。第２の開口部２４の形成は、通
常のフォトリソグラフィ技術及びドライエッチング技術
を用いて行うことができる。尚、所定のメモリセルと
は、”０”レベルの情報を保持すべきメモリセルを意味
する。尚、図１及び図２に示したメモリセルの内、右側
に位置するメモリセルが”０”レベルの情報を保持すべ
きメモリセルである。一方、左側に位置するメモリセル
は”１”レベルの情報を保持すべきメモリセルである。
従って、左側に位置するメモリセルのコンタクトホール
の上方には第２の開口部を形成しない。
【００３１】［工程−１６０］その後、第２の層間絶縁
層２３上に第２の開口部２４を介してコンタクトホール
を構成する金属配線材料２２と電気的に接続された配線
層２５を形成する（図２の（Ｃ）参照）。具体的には、
先ず、第２の開口部２４を含む第２の層間絶縁層２３の
上にＡｌ−１％Ｓｉから成るアルミニウム合金層をスパ
ッタ法にて堆積させる。スパッタ法の条件を以下に例示
する。 ターゲット ：Ａｌ−１％Ｓｉ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５Ｗ 基板温度 ：２００゜Ｃ
層２３上に第２の開口部２４を介してコンタクトホール
を構成する金属配線材料２２と電気的に接続された配線
層２５を形成する（図２の（Ｃ）参照）。具体的には、
先ず、第２の開口部２４を含む第２の層間絶縁層２３の
上にＡｌ−１％Ｓｉから成るアルミニウム合金層をスパ
ッタ法にて堆積させる。スパッタ法の条件を以下に例示
する。 ターゲット ：Ａｌ−１％Ｓｉ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５Ｗ 基板温度 ：２００゜Ｃ
【００３２】その後、フォトリソグラフィ技術及びドラ
イエッチング技術を用いてアルミニウム合金層をパター
ニングし、所望のパターンを有する配線層２５を完成す
る。尚、共通のソース・ドレイン領域１５ＢはＶSS（Ｇ
ＮＤ）に接続され、共通のゲート領域１４はワード線を
構成し、配線層２５はビット線を構成する。
イエッチング技術を用いてアルミニウム合金層をパター
ニングし、所望のパターンを有する配線層２５を完成す
る。尚、共通のソース・ドレイン領域１５ＢはＶSS（Ｇ
ＮＤ）に接続され、共通のゲート領域１４はワード線を
構成し、配線層２５はビット線を構成する。
【００３３】こうして、本発明のコンタクトプログラム
方式ＲＯＭが作製される。本発明のコンタクトプログラ
ム方式ＲＯＭは、図２の（Ｃ）に示すように、（イ）半
導体基板１０に形成されたゲート領域１４及びソース・
ドレイン領域１５Ａ，１５Ｂから成る複数のメモリセル
と、（ロ）複数のメモリセル上に形成された第１の層間
絶縁層２０と、（ハ）各メモリセルの一方のソース・ド
レイン領域１５Ａの上方の第１の層間絶縁層２０に形成
された第１の開口部２１と、第１の開口部２１内に埋め
込まれた金属配線材料２２とから成るコンタクトホール
と、（ニ）所定のメモリセル（この場合の所定のメモリ
セルは、”０”レベルの情報を保持すべきメモリセルを
意味し、図２の（Ｃ）においては右側のメモリセルに相
当する）のコンタクトホールと電気的に接続された配線
層２５と、（ホ）所定のメモリセル以外のメモリセル
（この場合の所定のメモリセル以外のメモリセルは、”
１”レベルの情報を保持すべきメモリセルを意味し、図
２の（Ｃ）においては左側のメモリセルに相当する）の
コンタクトホールの上に形成された第２の層間絶縁層２
３、から成り、コンタクトホールが配線層と電気的に接
続されているか否かが情報の有無に対応する。
方式ＲＯＭが作製される。本発明のコンタクトプログラ
ム方式ＲＯＭは、図２の（Ｃ）に示すように、（イ）半
導体基板１０に形成されたゲート領域１４及びソース・
ドレイン領域１５Ａ，１５Ｂから成る複数のメモリセル
と、（ロ）複数のメモリセル上に形成された第１の層間
絶縁層２０と、（ハ）各メモリセルの一方のソース・ド
レイン領域１５Ａの上方の第１の層間絶縁層２０に形成
された第１の開口部２１と、第１の開口部２１内に埋め
込まれた金属配線材料２２とから成るコンタクトホール
と、（ニ）所定のメモリセル（この場合の所定のメモリ
セルは、”０”レベルの情報を保持すべきメモリセルを
意味し、図２の（Ｃ）においては右側のメモリセルに相
当する）のコンタクトホールと電気的に接続された配線
層２５と、（ホ）所定のメモリセル以外のメモリセル
（この場合の所定のメモリセル以外のメモリセルは、”
１”レベルの情報を保持すべきメモリセルを意味し、図
２の（Ｃ）においては左側のメモリセルに相当する）の
コンタクトホールの上に形成された第２の層間絶縁層２
３、から成り、コンタクトホールが配線層と電気的に接
続されているか否かが情報の有無に対応する。
【００３４】あるいは又、別の表現をすれば、本発明の
コンタクトプログラム方式ＲＯＭは、ゲート領域１４と
ソース・ドレイン領域１５Ａ，１５Ｂとから成る複数の
メモリセルが配列されている。各メモリセルのゲート領
域１４は、（図面の紙面と垂直方向に）隣接する他のメ
モリセルのゲート領域１４と電気的に接続されている。
また、各メモリセルの一方のソース・ドレイン領域１５
Ｂは、（図面の紙面と垂直方向に）隣接する他のメモリ
セルの一方のソース・ドレイン領域１５Ｂと電気的に接
続されている。より具体的には、ゲート領域１４は一体
的に形成され、かかるゲート領域１４はワード線を構成
する。また、一方のソース・ドレイン領域１５Ｂは一体
的に形成され、この一方のソース・ドレイン領域１５Ｂ
はＶSS（ＧＮＤ）に接続されている。
コンタクトプログラム方式ＲＯＭは、ゲート領域１４と
ソース・ドレイン領域１５Ａ，１５Ｂとから成る複数の
メモリセルが配列されている。各メモリセルのゲート領
域１４は、（図面の紙面と垂直方向に）隣接する他のメ
モリセルのゲート領域１４と電気的に接続されている。
また、各メモリセルの一方のソース・ドレイン領域１５
Ｂは、（図面の紙面と垂直方向に）隣接する他のメモリ
セルの一方のソース・ドレイン領域１５Ｂと電気的に接
続されている。より具体的には、ゲート領域１４は一体
的に形成され、かかるゲート領域１４はワード線を構成
する。また、一方のソース・ドレイン領域１５Ｂは一体
的に形成され、この一方のソース・ドレイン領域１５Ｂ
はＶSS（ＧＮＤ）に接続されている。
【００３５】そして、各メモリセルの他方のソース・ド
レイン領域１５Ａにはコンタクトホールが形成されてお
り、所定のメモリセル（この場合の所定のメモリセル
は、”０”レベルの情報を保持すべきメモリセルを意味
し、図２の（Ｃ）においては右側のメモリセルに相当す
る）のコンタクトホールは共通の配線層２５に電気的に
接続されており、他のメモリセル（この場合の他のメモ
リセルは、”０”レベルの情報を保持すべきメモリセル
を意味し、図２の（Ｃ）においては左側のメモリセルに
相当する）のコンタクトホールは共通の配線層２５と電
気的に絶縁されており、コンタクトホールが配線層と電
気的に接続されているか否かが情報の有無に対応する。
尚、配線層２５はビット線に相当する。
レイン領域１５Ａにはコンタクトホールが形成されてお
り、所定のメモリセル（この場合の所定のメモリセル
は、”０”レベルの情報を保持すべきメモリセルを意味
し、図２の（Ｃ）においては右側のメモリセルに相当す
る）のコンタクトホールは共通の配線層２５に電気的に
接続されており、他のメモリセル（この場合の他のメモ
リセルは、”０”レベルの情報を保持すべきメモリセル
を意味し、図２の（Ｃ）においては左側のメモリセルに
相当する）のコンタクトホールは共通の配線層２５と電
気的に絶縁されており、コンタクトホールが配線層と電
気的に接続されているか否かが情報の有無に対応する。
尚、配線層２５はビット線に相当する。
【００３６】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。実施例にて説明した各種の材料、条件や数値は例示
であり、適宜変更することができる。また、複数のメモ
リセルの配列は例示であり、適宜設計変更することがで
きる。金属配線材料はタングステンに限定されず、例え
ばポリシリコンを用いることもできる。第１あるいは第
２の層間絶縁層として、ＢＰＳＧやＳｉＯ2以外にも、
ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯ
Ｇ、ＳｉＯＮあるいはＳｉＮ等の公知の絶縁材料、ある
いはこれらの絶縁膜を積層したものを挙げることができ
る。アルミニウム系合金層は、例えば、純アルミニウ
ム、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ
−Ｓｉ−Ｇｅ等の種々のアルミニウム合金から構成する
ことができる。配線層は、アルミニウム系合金以外に
も、Ｃｕ型合金等を用いることができる。
明したが、本発明はこの実施例に限定されるものではな
い。実施例にて説明した各種の材料、条件や数値は例示
であり、適宜変更することができる。また、複数のメモ
リセルの配列は例示であり、適宜設計変更することがで
きる。金属配線材料はタングステンに限定されず、例え
ばポリシリコンを用いることもできる。第１あるいは第
２の層間絶縁層として、ＢＰＳＧやＳｉＯ2以外にも、
ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯ
Ｇ、ＳｉＯＮあるいはＳｉＮ等の公知の絶縁材料、ある
いはこれらの絶縁膜を積層したものを挙げることができ
る。アルミニウム系合金層は、例えば、純アルミニウ
ム、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ
−Ｓｉ−Ｇｅ等の種々のアルミニウム合金から構成する
ことができる。配線層は、アルミニウム系合金以外に
も、Ｃｕ型合金等を用いることができる。
【００３７】実施例においては、所謂ブランケットタン
グステンＣＶＤ法にて開口部内を金属配線材料で埋め込
んだが、例えば、熱ＣＶＤ法にて開口部を含む第２の層
間絶縁層上にタングステン層を形成し、次に、ケミカル
メカニカルポリッシュ法（ＣＭＰ法）を用いて、第２の
層間絶縁層上のタングステン層を選択的に除去し、開口
部内を金属配線材料で埋め込むこともできる。ケミカル
メカニカルポリッシュ法の実施に適した研磨装置の模式
図を図７に示す。また、ＣＭＰ法の条件を、例えば以下
のとおりとすることができる。 研磨プレート回転数 ： ３７rpm 基板保持台回転数 ： １７rpm 研磨圧力 ： ５．５×１０8Ｐａ パッド温度 ： ４０゜Ｃ 使用研磨剤スラリー ： Ｋ4Ｆｅ（ＣＮ）6水溶液
グステンＣＶＤ法にて開口部内を金属配線材料で埋め込
んだが、例えば、熱ＣＶＤ法にて開口部を含む第２の層
間絶縁層上にタングステン層を形成し、次に、ケミカル
メカニカルポリッシュ法（ＣＭＰ法）を用いて、第２の
層間絶縁層上のタングステン層を選択的に除去し、開口
部内を金属配線材料で埋め込むこともできる。ケミカル
メカニカルポリッシュ法の実施に適した研磨装置の模式
図を図７に示す。また、ＣＭＰ法の条件を、例えば以下
のとおりとすることができる。 研磨プレート回転数 ： ３７rpm 基板保持台回転数 ： １７rpm 研磨圧力 ： ５．５×１０8Ｐａ パッド温度 ： ４０゜Ｃ 使用研磨剤スラリー ： Ｋ4Ｆｅ（ＣＮ）6水溶液
【００３８】図７に示した研磨装置は、研磨プレート、
基板保持台、研磨剤スラリー供給系から成る。研磨プレ
ートは、回転する研磨プレート回転軸に支承され、その
表面には研磨パッドが備えられている。基板保持台は、
研磨プレートの上方に配置され、基板保持台回転軸に支
承されている。研磨すべき基板は基板保持台に載置され
る。基板保持台回転軸は、基板保持台を研磨パッドの方
向に押す研磨圧力調整機構（図示せず）に取り付けられ
ている。研磨剤を含んだ研磨剤スラリーは、研磨剤スラ
リー供給系から研磨パッドに供給される。ＣＭＰ法はこ
のような研磨装置を用いる。そして、研磨剤を含んだス
ラリーを研磨パッドに供給しながら、研磨プレートを回
転させる。同時に基板保持台に載置された基板を回転さ
せながら、研磨圧力調整機構によって、研磨パッドに対
する基板の研磨圧力を調整する。こうして、基板の表面
を研磨することができる。
基板保持台、研磨剤スラリー供給系から成る。研磨プレ
ートは、回転する研磨プレート回転軸に支承され、その
表面には研磨パッドが備えられている。基板保持台は、
研磨プレートの上方に配置され、基板保持台回転軸に支
承されている。研磨すべき基板は基板保持台に載置され
る。基板保持台回転軸は、基板保持台を研磨パッドの方
向に押す研磨圧力調整機構（図示せず）に取り付けられ
ている。研磨剤を含んだ研磨剤スラリーは、研磨剤スラ
リー供給系から研磨パッドに供給される。ＣＭＰ法はこ
のような研磨装置を用いる。そして、研磨剤を含んだス
ラリーを研磨パッドに供給しながら、研磨プレートを回
転させる。同時に基板保持台に載置された基板を回転さ
せながら、研磨圧力調整機構によって、研磨パッドに対
する基板の研磨圧力を調整する。こうして、基板の表面
を研磨することができる。
【００３９】あるいは又、ブランケットタングステンＣ
ＶＤ法の代わりに、選択タングステンＣＶＤ法にて開口
部内を金属配線材料で埋め込むこともできる。この場合
の条件を、例えば以下のとおりとすることができる。 使用ガス ： ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ＝１０／７
／１０００／１０sccm 温 度 ： ２６０゜Ｃ 圧 力 ： ２６Ｐａ
ＶＤ法の代わりに、選択タングステンＣＶＤ法にて開口
部内を金属配線材料で埋め込むこともできる。この場合
の条件を、例えば以下のとおりとすることができる。 使用ガス ： ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ＝１０／７
／１０００／１０sccm 温 度 ： ２６０゜Ｃ 圧 力 ： ２６Ｐａ
【００４０】スパッタ法による成膜は、マグネトロンス
パッタリング装置、ＤＣスパッタリング装置、ＲＦスパ
ッタリング装置、ＥＣＲスパッタリング装置、また基板
バイアスを印加するバイアススパッタリング装置等各種
のスパッタリング装置にて行うことができる。
パッタリング装置、ＤＣスパッタリング装置、ＲＦスパ
ッタリング装置、ＥＣＲスパッタリング装置、また基板
バイアスを印加するバイアススパッタリング装置等各種
のスパッタリング装置にて行うことができる。
【００４１】
【発明の効果】本発明のコンタクトプログラム方式ＲＯ
Ｍの作製方法においては、ＴＡＴは、第２の層間絶縁層
に第２の開口部を形成する工程及び配線層を形成する工
程を含むだけであり、ＴＡＴの大幅な短縮化を図ること
ができる。更には、コンタクトプログラム方式ＲＯＭの
作製工程において最も難しく生産能力に制限を受け易い
コンタクトホールの形成がＴＡＴ中に含まれないので、
ＴＡＴの安定化を図ることができる。また、全てのメモ
リセルに予めコンタクトホールを形成するので、安定し
たコンタクトホールを形成することができる。
Ｍの作製方法においては、ＴＡＴは、第２の層間絶縁層
に第２の開口部を形成する工程及び配線層を形成する工
程を含むだけであり、ＴＡＴの大幅な短縮化を図ること
ができる。更には、コンタクトプログラム方式ＲＯＭの
作製工程において最も難しく生産能力に制限を受け易い
コンタクトホールの形成がＴＡＴ中に含まれないので、
ＴＡＴの安定化を図ることができる。また、全てのメモ
リセルに予めコンタクトホールを形成するので、安定し
たコンタクトホールを形成することができる。
【図１】本発明のコンタクトプログラム方式ＲＯＭの製
造工程を説明するための図である。
造工程を説明するための図である。
【図２】図１に引き続き、本発明のコンタクトプログラ
ム方式ＲＯＭの製造工程を説明するための図である。
ム方式ＲＯＭの製造工程を説明するための図である。
【図３】従来のコンタクトプログラム方式ＲＯＭの製造
工程を説明するための図である。
工程を説明するための図である。
【図４】図３に引き続き、従来のコンタクトプログラム
方式ＲＯＭの製造工程を説明するための図である。
方式ＲＯＭの製造工程を説明するための図である。
【図５】本発明及び従来のコンタクトプログラム方式Ｒ
ＯＭの製造工程のフローチャートを示す図である。
ＯＭの製造工程のフローチャートを示す図である。
【図６】コンタクトプログラム方式ＲＯＭの平面図と等
価回路である。
価回路である。
【図７】ケミカルメカニカルポリッシュ法の実施に適し
た研磨装置の模式図である。
た研磨装置の模式図である。
１０ 半導体基板 １１ 素子分離領域 １２ ゲート酸化膜 １３ ポリシリコン層 １４ ゲート領域 １５Ａ，１５Ｂ ソース・ドレイン領域 １６ 絶縁膜 ２０ 第１の層間絶縁層 ２１ 第１の開口部 ２２ 金属配線材料 ２３ 第２の層間絶縁層 ２４ 第２の開口部 ２５ 配線層
Claims (5)
- 【請求項１】（イ）半導体基板にゲート領域及びソース
・ドレイン領域から成る複数のメモリセルを形成した
後、全面に第１の層間絶縁層を形成し、各メモリセルの
一方のソース・ドレイン領域の上方の第１の層間絶縁層
に第１の開口部を形成し、該第１の開口部内に金属配線
材料を埋め込み、以てコンタクトホールを形成し、その
後、金属配線材料上及び第１の層間絶縁層上に第２の層
間絶縁層を形成する工程と、 （ロ）所定のメモリセルのコンタクトホールの上の第２
の層間絶縁層に第２の開口部を形成し、次いで、第２の
層間絶縁層上に第２の開口部を介してコンタクトホール
と電気的に接続された配線層を形成する工程、から成る
ことを特徴とする、コンタクトホールが配線層と電気的
に接続されているか否かが情報の有無に対応するコンタ
クトプログラム方式ＲＯＭの作製方法。 - 【請求項２】金属配線材料はタングステンを主成分とす
る高融点金属から成ることを特徴とする請求項１に記載
のコンタクトプログラム方式ＲＯＭの作製方法。 - 【請求項３】（イ）半導体基板に形成されたゲート領域
及びソース・ドレイン領域から成る複数のメモリセル
と、 （ロ）該複数のメモリセル上に形成された第１の層間絶
縁層と、 （ハ）各メモリセルの一方のソース・ドレイン領域の上
方の該第１の層間絶縁層に形成された第１の開口部と、
該第１の開口部内に埋め込まれた金属配線材料とから成
るコンタクトホールと、 （ニ）所定のメモリセルのコンタクトホールのコンタク
トホールと電気的に接続された配線層と、 （ホ）該所定のメモリセル以外のメモリセルの上に形成
された第２の層間絶縁層、から成り、コンタクトホール
が配線層と電気的に接続されているか否かが情報の有無
に対応することを特徴とするコンタクトプログラム方式
ＲＯＭ。 - 【請求項４】ゲート領域とソース・ドレイン領域とから
成る複数のメモリセルが配列され、各メモリセルのゲー
ト領域は隣接するメモリセルのゲート領域と電気的に接
続されており、各メモリセルの一方のソース・ドレイン
領域は隣接するメモリセルの一方のソース・ドレイン領
域と電気的に接続されている、コンタクトホールが配線
層と電気的に接続されているか否かが情報の有無に対応
するコンタクトプログラム方式ＲＯＭであって、 各メモリセルの他方のソース・ドレイン領域の上方には
コンタクトホールが形成されており、所定のメモリセル
のコンタクトホールは共通の配線層に電気的に接続され
ており、他のメモリセルのコンタクトホールは該共通の
配線層と電気的に絶縁されていることを特徴とするコン
タクトプログラム方式ＲＯＭ。 - 【請求項５】金属配線材料はタングステンを主成分とす
る高融点金属から成ることを特徴とする請求項３又は請
求項４に記載のコンタクトプログラム方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222475A JPH0864695A (ja) | 1994-08-24 | 1994-08-24 | コンタクトプログラム方式ｒｏｍ及びその作製方法 |
| US08/926,713 US5925917A (en) | 1994-08-24 | 1997-09-10 | Contact programmable ROM and method of manufacturing the same |
| US09/295,571 US6274438B1 (en) | 1994-08-24 | 1999-04-21 | Method of manufacturing contact programmable ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222475A JPH0864695A (ja) | 1994-08-24 | 1994-08-24 | コンタクトプログラム方式ｒｏｍ及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864695A true JPH0864695A (ja) | 1996-03-08 |
Family
ID=16783005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222475A Pending JPH0864695A (ja) | 1994-08-24 | 1994-08-24 | コンタクトプログラム方式ｒｏｍ及びその作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5925917A (ja) |
| JP (1) | JPH0864695A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1070202A (ja) * | 1996-08-26 | 1998-03-10 | Sharp Corp | 半導体装置及びその製造方法 |
| EP1059669A1 (fr) * | 1999-06-11 | 2000-12-13 | STMicroelectronics SA | Dispositif semiconducteur intégré de mémoire morte |
| WO2004019408A1 (en) * | 2002-08-26 | 2004-03-04 | Solid State System Co., Ltd. | Contactless mask programmable rom |
| WO2014196286A1 (ja) * | 2013-06-03 | 2014-12-11 | シャープ株式会社 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844600B2 (en) * | 1998-09-03 | 2005-01-18 | Micron Technology, Inc. | ESD/EOS protection structure for integrated circuit devices |
| EP1202353A1 (en) | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Mask programmed ROM and method of fabrication |
| JP2002343894A (ja) | 2001-05-16 | 2002-11-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| DE10156742A1 (de) * | 2001-11-19 | 2003-06-05 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einer Speicherzelle und Verfahren dessen Herstellung |
| US7408218B2 (en) * | 2001-12-14 | 2008-08-05 | Renesas Technology Corporation | Semiconductor device having plural dram memory cells and a logic circuit |
| DE10214529B4 (de) * | 2002-04-02 | 2006-07-27 | Infineon Technologies Ag | ROM-Speicheranordnung |
| JP3913108B2 (ja) * | 2002-05-22 | 2007-05-09 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
| DE10301291B3 (de) * | 2003-01-15 | 2004-08-26 | Infineon Technologies Ag | Verfahren zum Einbringen von eine unterschiedliche Dimensionierung aufweisenden Strukturen in ein Substrat |
| JP2004356469A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR101160720B1 (ko) * | 2004-11-15 | 2012-06-28 | 엔엑스피 비 브이 | 플래시-ｒｏｍ 메모리 셀의 레이아웃 변환 방법, 반도체 소자 및 컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 저장 매체 |
| CN105990367B (zh) * | 2015-02-27 | 2019-03-12 | 硅存储技术公司 | 具有rom单元的非易失性存储器单元阵列 |
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| JPS60163455A (ja) * | 1984-02-03 | 1985-08-26 | Toshiba Corp | 読み出し専用記憶装置及びその製造方法 |
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| JP2893894B2 (ja) * | 1990-08-15 | 1999-05-24 | 日本電気株式会社 | 不揮発性メモリ及びその製造方法 |
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| JP2655213B2 (ja) * | 1991-10-14 | 1997-09-17 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| JPH05291343A (ja) * | 1992-04-10 | 1993-11-05 | Miyagi Oki Denki Kk | 半導体装置 |
| US5783471A (en) * | 1992-10-30 | 1998-07-21 | Catalyst Semiconductor, Inc. | Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices |
-
1994
- 1994-08-24 JP JP6222475A patent/JPH0864695A/ja active Pending
-
1997
- 1997-09-10 US US08/926,713 patent/US5925917A/en not_active Expired - Fee Related
-
1999
- 1999-04-21 US US09/295,571 patent/US6274438B1/en not_active Expired - Fee Related
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| US6304480B1 (en) | 1999-06-11 | 2001-10-16 | Stmicroelectronics S.A. | Read only memory integrated semiconductor device |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6274438B1 (en) | 2001-08-14 |
| US5925917A (en) | 1999-07-20 |
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