JPS60163455A - 読み出し専用記憶装置及びその製造方法 - Google Patents

読み出し専用記憶装置及びその製造方法

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JPS60163455A
JPS60163455A JP59017782A JP1778284A JPS60163455A JP S60163455 A JPS60163455 A JP S60163455A JP 59017782 A JP59017782 A JP 59017782A JP 1778284 A JP1778284 A JP 1778284A JP S60163455 A JPS60163455 A JP S60163455A
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JP
Japan
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layer
memory cell
electrode
electrode terminal
oxide film
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JP59017782A
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Taira Iwase
岩瀬　平
Shoji Ariizumi
有泉　昇次
Fujio Masuoka
富士雄 舛岡
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Toshiba Corp
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Toshiba Corp
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は読み出し専用記憶装置ｔ（Ｒｅａｄ　Ｏｎｌｙ
Ｍｅｍｏｒｙ略してＲＯＭ）及びそのａ！造方法に関す
る。
〔発明の技術的背景とその問題点〕
一般に読み出し専用メモリは半導体ウェハ製造中に情報
が書き込まれるので、ｌ１ｆｉａｓ　ｋＰｒｏｇｒａｍ
ｍａｂｌｅ　ＲＯＭという。このものの情報の書き込み
ζこひろく採用される方式として、（イ）コンタクト方
式、（ロ）ＳＤＧ方式、（ハ）トランジスタの閾値電圧
の違いによる方式がある。上記（イ）項は出力線とメモ
リセルトランジスタのドレインを接続する、しないによ
り９１ｍ　−０１を書き込むもの、上記（Ｏ）項はメモ
リセルトランジスタのゲート領域ｔこゲート酸化膜を形
成するが、フィールド酸化膜を形成する力（により・１
・。
１０１を書き込むもの、上記（ハ）項はメモリセルトラ
ンジスタの閾値′電圧を高くするか、しないかにより１
１１　、　＠ｏ２を曹き込むものである。
（イ）項のコンタクト方式はメモリセル１個につきコン
タクトヵ月個必要となるため、メモリセルの大きさが（
ロ）項、（ハ）項のものに比べ大きくなるという欠点が
ある。
第１図はＭＯ８型ＲＯＭ回路図、第２図は上記（０）項
、（ハ）項で実現された第１図の一部を示すパターン平
面図である。図中１はメモリセルのゲート配線、２はＲ
ＯＭ出力線、３は接地線、４はメモリセルを構成するＭ
ＯＳ　）ランジスタ、５は出力線とメモリセル間を結ぶ
コンタクトであ４２点鎖線で囲われた部分６は１つのメ
モリセルを構成する。メモリセルのゲー）ｉ！ｊＪｉｚ
ｏ材質はポリシリコン、出方線２の材質はアルミニウム
である。
このヨウζこ（ロ）項と（ハ）ｆｊｉの方式では、メモ
リセル２個についてコンタクト５が１個必要で、（イ）
項の方式に比べてメモリセルの大きさを小さくできる。
この場合メモリセルの縦方拘の大きさは、コンタクト５
０大きさと、ゲート、コンタクト間隔ｌにより央丈るこ
とになるが、コンタクト５を小さくしようとするとコン
タクト部分の砥抗が無視できない程度に大きくなってし
まうため、コンタクトの大きさを小さくするにも限度が
あり、メモリサイズを制限していｔう〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、ＳＤＧ方式
またはイオン注入方式において、従来のものより更に面
積が小さく、大容量のＲＯＭが実現可能な読み出し専用
記憶装置及びその製造方法を提供しようとするものであ
る。
〔発明の概要〕
本発明は上記目的を達成するため、シリコン基板中ｆこ
形成されたメモリセルトランジスタのドレインと該シリ
コンと同質の材料を直接接続し、菫だ出力線を構成する
金属配線と電極１子層とのコンタクト部を、前記電極端
子層をゲート電極上にも延在させることにより大きくと
れるようにしたものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例のパターン平面図、第４図は第３図のＩＶ
−ＩＶ線に沿う断面図であるが、これらは前記従来例の
ものと対応させた場合の例であるから、対応個所には同
一符号を付して説明を省略する。図中１１はＰ型基板、
１２はドレイン層、１３はソース層、１４は２層目ポリ
シリコン、６１はドレイン層１２と２層目ポリシリコン
１４とのコンタクト、５．は２層目ポリシリコン１４と
アルミニウムの出力線２とのコンタクトである。
次に上記構成の製造工程例の説明を行なう。
まずＰ屋の基＄１１に対し、選択酸化技術により約６０
００又のフィールド酸化膜を形成−する。
ＳＤＧ方式では、この工程でメモリセルのゲート領域に
フィールド酸化膜を形成するかしないかにより１１１　
、　ａＯｅを書き込む。次に厚さ５００＾程度のゲート
酸化膜２１を形成する。イオン注入方式では、この後ゲ
ート領域にボロンイオンを注入するかしないかによりＪ
ｌ　、　ＩＱＩを書き込む。その後気相成長などにより
、厚さ４０００＾程度のポリシリコン層ｉ１をウェハ全
面に形成する（第５図（ａ））。
次に写真蝕刻技術により一層目のポリシリコン層のパタ
ーニングを行なう・ことにより、第５図価）の如きゲー
ト電極ｌを形成する。次にこのゲート電極をマスクにし
てＡ８拡散才たはＡ８イオン注入を行なうことにより、
ドレイン、ソースとなるＮ＋層１２，１３を形成し、次
に後酸化による膜２２を形成する。イオン注入方式では
この後でボロンイオンを、ゲート酸化膜を通してイオン
注入することによりＩｌｌ　、　ＩＱＩを書き込むこと
も可能である。この後ＣＶＤ（ＣｈｅｍｉｃａｌＶｊＩ
ｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により低温酸化膜
２３を全面に形成する。
次ｔこ写真蝕刻技術により所定の位置にコンタクト孔を
開ける。次に全面に二層目のポリシリコン層１４を例え
ば気相成長法などにより厚さ３０００Ａ程度被着し、写
真蝕刻技術により所定の形状にパターニングを行なう。
この二層目ポリシリコン１４は、隣やＡ８の不純物がド
ープされたいわゆるドープトポリシリコンでもよいし、
不純物がドープされていないいわゆるアンド−ブトポリ
シリコンを形成後、イオン注入才たは拡￥ｒｉ＋こより
Ａｓｔたは隣をドープしたものでもよい（第５図（Ｃ）
）。
この状態でＣＶＤ法により全面に低温酸化膜２４を形成
し、４真蝕刻技術により二層目ポリシリコン１４とアル
ミニウム電極層との接続をするためのコンタクト孔を形
成し、その後ウェハ全面にアルミニウム層２を形成し、
写真蝕刻技術をつかって所定のバターニングを行なう（
第５図（ｄ））。その後、保饅膜を形成してデバイスが
出来上がるものである。
上記のもの昏こあっては、シリコン基板１１中に形成さ
れたトランジスタのドレイン１２と該シリコンと同質の
ポリシリコン層１４とを直接接続（ベリードコンタクト
）するため、コンタクト抵抗が小さくなり、コンタクト
部の面積が小さくできてメモリセルの面積が小さくでき
る。
本方式ツメモリ−セルはアルミニウム配線とメモリセル
のドレインを接続するＳＤＧ方式またはイオン注入方式
のメモリセルに比べ、面積で８５％８１Ｋにすることが
できた。またアルミニウム電極２と二層目ポリシリコン
１４とのコンタクト部を大きくと４するので、コンタク
ト抵抗によるトランジスタ特性の劣化がなくなるもので
ある。
なお上記実施例においては、トランジスタのゲート電極
として一層目ポリシリコンを用い、アルミニウム電極層
との接続を二層目ポリシリコンとしているが、トランジ
スタのゲート電極として例えばＭｏ５ｉｚのような高融
点シリサイド膜またはＭｏのような高融点金属或いはこ
れらとポリシリコンｊ−との２層膜などでもよく、その
上方に多結晶シリコンを使ったアルミニウム電極層との
接続層を形成するのでもよい。また電極端子膚（実施例
では２層目ポリシリコン１４に相当）としてポリシリコ
ンを１史ったが、高融点金属シリサイドを用いてもよい
。才だ実施例ではＰ型基板のＮチャネルＭＯＢの場合を
説明したが、Ｎ型基板のＰ壬ヤネルＭ　ＯＳとしてもよ
く、Ｐ　ｗｅｌｌ７たはＮ−ｗｅｌｌのＣＭＯＳなどで
５よい。
〔発明の効果〕
以上説明した如く本発明によれば、従来のものよりメモ
リセルサイズが小さく、また電気的に優れた特性を儒す
る読み出し専用記憶装置が提供できるものである。
【図面の簡単な説明】
第１図はＲＯＭ回路図、第２図は従来のＳＤＧ方式また
はイオン注入方式蚤こよるメモリセルの平面図、第３図
は本発明の一実施例を示す、ｆターン平面図、第４図は
第３図ＩＶ　−ｆＶ線に沿う断面図、第５図（ａｌない
しくｄｌはその構成を侵る工種説明図である。 １・・・−１−目ポリシリコン（ゲート配線）、２・・
・アルミニウム配ＩｆＡ（出力Ｍ　）％　５　＋　ｐ　
５２・・・。 コンタクト、１２・・・ドレイン、１３・・・ソース、
１４・・・二層目ポリシリコン、２１・・・ゲート酸化
膜、２２〜２４・・・絶縁膜。 ｌｉ（願人代理人　弁理士　鈴　江　武　彦第１図 ２２２ 第２図

Claims (3)

    【特許請求の範囲】
  1. （１）　メモリセルトランジスタのゲート酸化膜の厚さ
    を変えるかまたはイオン注入によりメモリセルトランジ
    スタの閾値電圧を高くすることによってメモリ情報を書
    き込む読み出し専用記憶装置において、前記メモリセル
    トランジスタのドレインと直接接続した、シリコンと低
    抵抗接続できる電極端子層を設置し、この電極端子層と
    その上の金属配線層とを接続したことを特徴とする読み
    出し専用記憶装置。
  2. （２）　前記電極端子層はポリシリコンまたは高融点金
    属シリサイドであることを特徴とする特許請求の範囲第
    １項に記載のｍみ出し専用記憶装置。
  3. （３）　半導体基板上にゲート絶縁膜を介してゲー計電
    極を設け、この電極をマスクとしてその両ＩＮこソース
    、ドレイン層を設け、これら両層及びゲート電極上に絶
    縁膜を設け、前記ドレイン層上に直接、シリコンと低抵
    抗接続できる電極端子層を前記ゲート電極上にも延在す
    るように設け、前記電極端子層上基こ絶縁膜を設け、こ
    の絶縁膜に孔をあけて金属配線層を前記電極端子層に接
    続されるように設けることを特徴とする読み出し専用記
    憶装置の製造方法。
JP59017782A 1984-02-03 1984-02-03 読み出し専用記憶装置及びその製造方法 Pending JPS60163455A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01146356A (ja) * 1987-12-03 1989-06-08 Matsushita Electron Corp 半導体記憶装置
US6577834B2 (en) 2000-07-19 2003-06-10 Fuji Xerox Co., Ltd. Two-component developing device, image forming apparatus, and stirring screw thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0789569B2 (ja) * 1986-03-26 1995-09-27 株式会社日立製作所 半導体集積回路装置及びその製造方法
DE3902300C3 (de) * 1988-01-30 1995-02-09 Toshiba Kawasaki Kk Abschaltthyristor
US5235199A (en) * 1988-03-25 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor memory with pad electrode and bit line under stacked capacitor
JP2675572B2 (ja) * 1988-03-31 1997-11-12 株式会社東芝 半導体集積回路の製造方法
JP2623812B2 (ja) * 1989-01-25 1997-06-25 日本電気株式会社 半導体装置の製造方法
US5043790A (en) * 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
US5488006A (en) * 1990-09-20 1996-01-30 Mitsubishi Denki Kabushiki Kaisha One-chip microcomputer manufacturing method
DE4031397C2 (de) * 1990-10-04 2000-11-23 Mitsubishi Electric Corp Herstellungsverfahren für einen Einchipmikrocomputer
EP0514850B1 (en) * 1991-05-20 1996-08-21 Matsushita Electronics Corporation Method for producing a MIS type semiconductor device
ATE168500T1 (de) * 1992-04-29 1998-08-15 Siemens Ag Verfahren zur herstellung eines kontaktlochs zu einem dotierten bereich
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
JPH0864695A (ja) * 1994-08-24 1996-03-08 Sony Corp コンタクトプログラム方式ｒｏｍ及びその作製方法
FR2749434B1 (fr) * 1996-05-31 1998-09-04 Dolphin Integration Sa Matrice de memoire rom compacte

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121685A (en) * 1978-03-14 1979-09-20 Kyushu Nippon Electric Ic and method of fabricating same
US4291322A (en) * 1979-07-30 1981-09-22 Bell Telephone Laboratories, Incorporated Structure for shallow junction MOS circuits
US4322824A (en) * 1979-11-13 1982-03-30 Texas Instruments Incorporated Static random access memory with merged bit lines
US4372031A (en) * 1980-03-21 1983-02-08 Texas Instruments Incorporated Method of making high density memory cells with improved metal-to-silicon contacts
JPS577959A (en) * 1980-06-19 1982-01-16 Toshiba Corp Semiconductor device
US4341009A (en) * 1980-12-05 1982-07-27 International Business Machines Corporation Method for making an electrical contact to a silicon substrate through a relatively thin layer of silicon dioxide on the surface of the substrate
US4403394A (en) * 1980-12-17 1983-09-13 International Business Machines Corporation Formation of bit lines for ram device
US4446613A (en) * 1981-10-19 1984-05-08 Intel Corporation Integrated circuit resistor and method of fabrication
US4476482A (en) * 1981-05-29 1984-10-09 Texas Instruments Incorporated Silicide contacts for CMOS devices
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法
JPS5827359A (ja) * 1981-08-11 1983-02-18 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4378628A (en) * 1981-08-27 1983-04-05 Bell Telephone Laboratories, Incorporated Cobalt silicide metallization for semiconductor integrated circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01146356A (ja) * 1987-12-03 1989-06-08 Matsushita Electron Corp 半導体記憶装置
US6577834B2 (en) 2000-07-19 2003-06-10 Fuji Xerox Co., Ltd. Two-component developing device, image forming apparatus, and stirring screw thereof

Also Published As

Publication number Publication date
EP0151476A3 (en) 1986-10-22
US4748492A (en) 1988-05-31
EP0151476A2 (en) 1985-08-14
EP0151476B1 (en) 1990-05-16
DE3577781D1 (de) 1990-06-21

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